JPS6340059B2

JPS6340059B2 -

Info

Publication number: JPS6340059B2
Application number: JP52106531A
Authority: JP
Inventors: Akira Iga; Kentaro Odaka; Toshitada Doi
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-09-05
Filing date: 1977-09-05
Publication date: 1988-08-09
Also published as: JPS5439610A

Description

【発明の詳細な説明】本発明は、例えばオーデイオ信号をPCM変調
することにより得られるPCM信号をテレビ信号
と同様の信号形態に変換して伝送するようにした
PCM信号伝送方法に関する。

かかるPCM信号伝送方法は市販されているテ
レビ信号記録再生用の装置であるVTRをそのま
ま利用してPCM信号を記録再生でき、高品位の
オーデイオ再生を身近なものとすることができる
利点がある。

本発明の目的はこのようなPCM信号伝送方法
に関して、構成が複雑化することなく、ドロツプ
アウト等によるバースト誤りが生じても、これを
有効に補正することを可能とするものである。

以下、本発明の適用されたPCM信号記録再生
装置の一例について説明するに、第１図はその概
略である。第１図において１は例えば回転２ヘツ
ド形のVTRを示す。このVTR１はその記録信号
入力端子１ｉから与えられるテレビ信号を記録系
を介して一対の回転磁気ヘツドに供給し、テレビ
信号の１フイールドを磁気テープに傾斜したトラ
ツクとして記録するものである。また、VTR１
の再生信号出力端子１ｏには、磁気テープより再
生された信号が再生系を介することにより形成さ
れたテレビ信号が取り出される。このVTR１は
一般に固定ヘツド方式に比べて伝送帯域が広い特
長を有しており、このVTR１によりテレビ信号
と信号形式が同一とされたPCM信号を記録再生
するものである。

即ち２Ｌ及び２Ｒは夫々ステレオオーデイオ信
号の左方信号及び右方信号が供給される端子であ
り、これら左方信号及び右方信号は夫々ローパス
フイルタ３Ｌ及び３Ｒ、サンプリングホールド回
路４Ｌ及び４Ｒ、AD変換器５Ｌ及び５Ｒを介さ
れることによりPCM変調される。このAD変換器
５Ｌ及び５Ｒのデジタル出力は並列コードである
ので、並列直列変換器６により直列形式とされ、
時間軸圧縮回路７に供給され、時間軸圧縮回路７
の出力が同期信号混合回路８に供給される。時間
軸圧縮回路７及び同期信号混合回路８はPCM信
号ををテレビ信号と同一の信号形態とするもの
で、前者によりテレビ信号における垂直ブランキ
ング期間に相当するデータ欠如期間が形成され、
後者によりテレビ信号における垂直同期信号及び
水平同期信号に相当する同期信号（これらの同期
信号も垂直同期信号及び水平同期信号と呼ぶ）が
付加される。この同期信号混合回路８の出力が
VTR１の記録信号入力端子１ｉに供給される。

即ち第２図はこの記録されるPCM信号の１フ
イールド期間（262.5H、但しＨは１水平期間）
を示すもので、垂直同期信号VD、等価パルス
EQ₁及びEQ₂を含む8Hの垂直ブランキング期間
とその前後の期間にはデータが挿入されず、例え
ば245Hの期間において水平同期信号HDで規定
される1Hの期間毎にPCM信号の３ワード及び誤
り検出コードとしてのCRCコードが挿入される。
この1Hの期間に挿入される信号は第３図に拡大
して示すように、８ビツト相当のパルス幅の水平
同期信号HD及びその後の８ビツト相当のパルス
幅のバツクポーチを含む期間IBGの後から、各ワ
ードが26ビツトのコードが３ワード挿入され、そ
の後に16ビツトのCRCコードが挿入されてなる
もので、ビツトタイミングパルスの周波数は
1.764〔ＭHz〕とされ、1Hの期間は112ビツト相当
の期間となる。このデータの１ワードは夫々13ビ
ツトの左右のオーデイオ信号が直列に配されたも
ので、第３図では簡単のため“１”と“０”が交
互の場合を表わす。CRCは巡回コードによる誤
り検出方法で、３ワード分の情報ビツト（計78ビ
ツト）を多項式で表わして、これを予め定められ
た生成多項式により、２を法とする演算に従つて
除算し、そのときの余りをCRCコードとして情
報ビツトに付加するようにエンコードを行ない、
誤り検出は、受信された情報ビツト及びCRCコ
ードを生成多項式で除算することによつて行なわ
れるものである。つまり、受信コードが生成多項
式で割りきれれば誤りがないものと判別され、割
りきれず何等かの余りが生じれば、誤りがじてい
るものと判別されるものである。また、第４図に
示すように垂直ブランキング期間は、奇数フイー
ルド及び偶数フイールドでテレビジヨン信号と同
様に1/2Ｈのずれをもたせられており、3Hの期間
の等価パルスEQ₁、3Hの期間の垂直同期信号VD
及び2Hの期間の等価パルスEQ₂が連続している
ものである。そして、奇数フイールドで等価パル
スEQ₁の前の8Hの期間及び当価パルスEQ₂の後
の2Hの期間にはPCM信号が挿入されず、従つて
データ欠如期間IRGは18Hとされ、偶数フイール
ドでは等価パルスEQ₁の前の7.5Hの期間及び等価
パルスEQ₂の後の1.5Hの期間にはPCM信号が挿
入されず、従つてデータ欠如期間IRGは17Hとさ
れる。つまり、データ欠如期間IRGは平均して
17.5Hとされており、PCM信号は１フイールドあ
たり245Hの期間に挿入されている。

再生時では、第２図と同様なPCM信号が同期
信号分離回路９を介して時間軸伸長回路１０に供
給される。この場合、後述のように、誤り検出回
路が設けられる。この時間軸伸長回路１０の出力
に連続したPCM信号が現れ、これが直列並列変
換回路１１により、並列コードに変換される。そ
してDA変換器１２Ｌ及び１２Ｒとローパスフイ
ルタ１３Ｌ及び１３Ｒの系路を介することによ
り、出力端子１４Ｌに左方信号が得られ、出力端
子１４Ｒに右方信号が得られる。

時間軸圧縮回路７及び時間軸伸長回路１０は
RAMで実現される。また記録系には後述のよう
に基準発振器が設けられ、基準発振器の出力から
サンプリングホールド回路４Ｌ，４Ｒに対するサ
ンプリングパルス、AD変換器５Ｌ，５Ｒ、並列
直列変換器６及び時間軸圧縮回路７に対するクロ
ツクパルス等が形成される。一方、再生系では後
述のように再生PCM信号から分離された同期信
号HD，VDをタイムベースとして時間軸伸長回
路１０、直列並列変換器１１、DA変換器１２
Ｌ，１２Ｒに対するクロツクパルスが形成され
る。

かかる記録再生装置において時間軸圧縮回路７
及び時間軸伸長回路１０は時間軸の圧縮及び伸長
処理を１レコード単位で行なうものである。ま
た、時間軸を変換するために書込みと読出しを非
同期で行なうように、RAMに対する制御が工夫
されている。そして時間軸圧縮回路７を構成する
RAMの容量は時間軸圧縮量を考慮して定めら
れ、時間軸伸長回路１０を構成するRAMの容量
は時間軸伸長回路及びVTR１において時間軸変
動の量を考慮して定められている。

更に、上述のPCM信号記録再生装置の一例に
ついて詳述するに、第５図は時間軸圧縮回路７の
周辺装置を示すものである。第５図において、２
０は基準発振器を示し、これより14.112〔ＭHz〕
の基準パルスが発生し、これが同期信号発生回路
１９及びパルス発生回路２１に供給される。同期
信号発生回路１９からは記録同期信号RSYが発
生する。またパルス発生回路２１からは、書込み
ビツトクロツクRWBC、書込みワードクロツク
RWWC、読出しビツトクロツクRRBC、読出し
ワードクロツクRRWCが発生すると共に、CRC
エンコーダに対する制御パルスGG₀及びRHDが
発生する。

書込みビツトクロツクRWBCは、サンプリン
グホールド回路４Ｌ，４Ｒにおけるサンプリング
周波数44.1〔ｋHz〕の32倍の1.4112〔ＭHz〕の周波
数であり、このサンプリング周波数と書込みワー
ドクロツクRWWCの周波数は等しい。また読出
しビツトクロツクRRBCは、1.764〔ＭHz〕の周波
数とされている。

また、記録同期信号RSYがゲート信号発生回
路２３に供給され、これにより第６図Ａに示す書
込み動作の開始及び停止を制御する書込みゲート
信号RWGが形成されると共に、第６図Ｂに示す
読出し動作の開始及び停止を制御する読出しゲー
ト信号RRGが形成される。記録系では時間軸の
圧縮がなされるから、書込みゲート信号RWGに
より、PCM信号は連続してRAMに書込まれ、一
方、読出しゲート信号RRGにより、データ欠如
期間IRGにおいては読出しが休止されるようにし
てRAMからPCM信号は読出される。

この書込みゲート信号RWGにより制御される
書込みゲート回路２４Ｗと読出しゲート信号
RRGにより制御される読出しゲート回路２４Ｒ
が設けられている。書込みゲート回路２４Ｗを通
過した書込みビツトクロツクRWBC及び書込み
ワードクロツクRWWCが夫々書込み側のビツト
アドレスカウンタ２５WB及びワードアドレスカ
ウンタ２５WWに供給され、一方、読出しゲート
回路２４Ｒを通過した読出しビツトクロツク
RRBC及び読出しワードクロツクRRWCが夫々
読出し側のビツトアドレス２５RB及びワードア
ドレスカウンタ２５RWに供給される。更に、後
述するように本例ではPCM信号順序を並びかえ
るインターリーブを記録時に行ない、一方再生時
ではこの順序をもとの順序に戻すデインターリー
ブを行なつているので、このインターリーブ及び
デインターリーブの１単位である１ブロツクを指
定するためのブロツクアドレスカウンタ２５WL
及び２５RLが設けられている。そしてインター
リーブは読出しアドレスの制御でなされているの
でインターリーブ制御回路３０が設けられてい
る。このインターリーブ制御回路３０を介された
読出し側のアドレスカウンタの出力がアドレスセ
レクタ２６に供給される。また書込み側のビツト
アドレスカウンタ２５WB、ワードアドレスカウ
ンタ２５WW及びブロツクアドレスカウンタ２５
WLの出力がアドレスセレクタ２６に供給され
る。そしてアドレスセレクタ２６により書込み側
又は読出し側の何れかのアドレスが選択され、こ
の選択されたアドレスがRAM２７に対して与え
られるなお、RAM２７に入力されるPCM信号はラツ
チ回路２８を介されることにより書込みビツトク
ロツクRWBCに同期したものとされる。

第７図Ａは書込みビツトクロツクRWBCを示
し、同図Ｂは32ビツト周期の書込みワードクロツ
クRWWCを示す。RAM２７に対する入力デー
タRDiは第７図Ｃに示すもので、26ビツトが１ワ
ードの情報ビツトである。

そしてRAM２７の読出し出力はCRCエンコー
ダ３１に供給される。CRCエンコーダ３１には
パルス発生回路２１から制御パルスCG₀及び
RHDが供給される。即ち第８図Ａに示す読出し
ビツトクロツクRRBCと同図Ｂに示す読出しワー
ドクロツクRRWCに対し、制御パルスRHDは同
図Ｃに示すように３ワード分の情報ビツト及び
CRCが存在すべき期間でのみ“１”となるもの
で、制御パルスCG₀は、同図Ｄに示すように３ワ
ード分の情報ビツトが存在する期間でのみ“０”
となるものである。制御パルスRHDの立上りで
CRCエンコーダ３１はリセツトされ、制御パル
スCG₀が“１”のときにCRCが発生するようにな
される。従つてCRCエンコーダ３１の出力に現
れる信号RD₀は第８図Ｅに示すもものとなる。そ
して同期信号混合回路８にて第８図Ｆに示す記録
同期信号RSYが付加されて第２図に示すように
テレビ信号と同一の信号形態とされ、VTR１に
供給される。

上述のようにひとつのRAM２７を用いて時間
軸の圧縮を行なうために、非同期で書込み動作及
び読出し動作がなされる。これは、アドレスセレ
クタ２６に加えられて書込みアドレス或いは読出
しアドレスの選択を制御する制御信号ADSLCT
とRAM２７の書込み読出し制御回路（図示せ
ず）に供給される制御信号WEによつてなされ
る。これら制御信号ADSLCT及びWEはメモリ
ー制御信号発生回路２９により書込みビツトクロ
ツクRWBC及び読出しビツトクロツクRRBCか
ら形成される。即ち第９図Ａに示すような周期
T_W（約710〔ns〕）の書込みビツトクロツクRWBC
と同図Ｂに示すような周期T_R（約570〔ns〕）（T_W
＞T_R）読出しビツトクロツクRRBCから、同図
Ｃに示す制御信号WE及び同図Ｄに示す制御信号
ADSLCTが形成される。そして、これら制御信
号WE及びADSLCTにより第９図においてt_Wで示
す書込みサイクルとt_Rで示す読出しサイクルが互
いに重複しないように規定され、書込みサイクル
t_WにおいてPCM信号がRAMの所定の書込みアド
レスに書込まれ、読出しサイクルt_Rにおいて所定
読出しアドレスからPCM信号が読出される。

また、ワード単位のインターリーブは、第１０
図Ａに示す１フイールド分即ち（245×３）＝735）
ワードを92ワード毎にB₁〜B₈の８ブロツクに分
割することによりなされる。第１０図の数字は各
１ワードを示す。この場合、８番目のブロツク
B₈は91ワードとなる。そして各ブロツクB₁〜B₈
は、夫々の奇数番目（１番目、３番目、……91番
目）のワードと夫々の偶数番目（２番目、４番
目、……92番目）のワードとに分けられ、直列化
された奇数番目のワードの後に直列化された偶数
番目のワードが続くようにされる。このようなイ
ンターリーブは、インターリーブ制御回路３０に
おいて、各ブロツクの奇数番目のワードを読出す
46ワード期間は、ワードカウンタ２５RWの最下
位ビツトを“１”に固定し、次の46ワード期間は
この最下位ビツトを“０”に固定することにより
実現することができる。

そしてCRCエンコーダ３１の出力に現れる信
号RD₀の１フイールド分は、最初にデータが挿入
される水平期間H₁から最後にデータが挿入され
る水平期間H₂₄₅迄に関して第１０図Ｂに示すも
のとなる。例えば第１番目のブロツクB₁は水平
期間H₁から31番目の水平期間H₃₁の２ワード迄と
なり、この後から62番目の水平期間H₆₂迄が第２
番目のブロツクB₂となる。１ブロツクの時間は、
（92÷３≒36.7）Ｈである。

次に、VTR１からの再生信号の処理について
説明するに、第１１図は時間軸伸張回路１０及び
その周辺の構成を示すものである。再生時には同
期分離回路９からの再生同期信号がパルス発生回
路１２１に供給されることにより、種々のパルス
が形成される。パルス発生回路１２１はその一方
の出力端子１２１ａに再生同期信号の有する時間
軸変動のうちでジツタと称される比較的高い周波
数の時間軸変動に追従した書込みビツトクロツク
PWBCを発生すると共に、この他方の出力端子
１２１ｂに再生同期信号の有する時間軸変動のう
ちでドリフトと称される頗ぬ低い周波数例えば
0.3Hz以下の時間軸変動に追従した読出しビツト
クロツクPRBCを発生する。この場合、読出しビ
ツトクロツクPRBCを一定周波数のものとしても
良いが、ドリフト迄も補正するとなるとRAMの
容量が大きくなる不都合があり、また再生オーデ
イオ信号中にドリフトが含まれていても聴感上は
大きな影響がないので上述のようにしている。ま
た、ワードカウンタ１２２Ｗにより、書込みワー
ドクロツクPWWCが形成され、ワードカウンタ
１２２Ｒにより読出しワードクロツクPRWCが
形成される。

また、再生同期信号がゲート信号発生回路１２
３に供給され、これにより書込み動作の開始及び
停止を制御する書込みゲート信号PWGが形成さ
れると共に、読出し動作の開始及び停止を制御す
る読出しゲート信号PRGが形成される。再生系
では時間軸の伸長がなされるから、書込みゲート
信号PWGによりデータ欠如期間IRGにおいては
PCM信号のRAMに対する書込みは休止され、一
方、読出しゲート信号PRGにより読出しは書込
みクロツク周波数より低い読出しクロツクに同期
して連続的になされる。この場合、時間軸変動を
考慮して書込みゲート信号PWGにより書込み動
作が開始されてから所定の時間遅れて読出しゲー
ト信号PRGにより読出し動作が開始される。

記録系と同様に書込みゲート信号PWGにより
制御される書込みゲート回路１２４Ｗと読出しゲ
ート信号PRGにより制御される読出しゲート回
路１２４Ｒが設けられいる。書込みゲート回路１
２４Ｗを通過した書込みビツトクロツクPWBC
及び書込みワードクロツクPWWCが夫々書込み
側のビツトアドレスカウンタ１２５WB及びワー
ドアドレスカウンタ１２５WWに供給され、一
方、読出しゲート回路１２４Ｒを通過した読出し
ビツトクロツクPRBC及び読出しワードクロツク
PRWCが夫々読出し側のビツトアドレスカウン
タ１２５RB及びワードアドレスカウンタ１２５
RWに供給される。更に、前述のようにPCM信
号の順序を並びかえるインターリーブを記録時に
行ない、一方再生時ではこの順序をもとの順序に
戻すデインターリーブを行なつているので、この
１単位である１ブロツクを指定するためのブロツ
クアドレスカウンタ１２５WL及び１２５RLが
設けられている。そしてデインターリーブは書込
みアドレスの制御でなされているのでデインター
リーブ制御回路１３０が設けられている。このデ
インターリーブ制御回路１３０を介された書込み
側のアドレスカウンタの出力がアドレスセレクタ
１２６に供給される。また読出し側のビツトアド
レスカウンタ１２５RB及びブロツクアドレスカ
ウンタ１２５RLの出力がアドレスセレクタ１２
６に供給されると共に、ワードアドレスカウンタ
１２５RWの出力がフルアダー１３３を介してア
ドレスセレクタ１２６に供給される。そしてアド
レスセレクタ１２６により書込み側又は読出し側
の何れかのアドレスが選択され、この選択された
アドレスがRAM１２７に対して与えられる。こ
のRAM１２７が非同期で書込み動作及び読出し
動作を行なうように、記録時と同様に、メモリー
制御信号発生回路１２９から書込みアドレス或い
は読出しアドレスの選択を制御する制御信号
ADSLCTとRAM１２７の書込み読出し制御回路
（図示せず）に供給される制御信号WEが発生す
るようにされている。

またラツチ回路１２８を介されることにより、
第１２図Ａに示す書込みビツトクロツクPWBC
及び同図Ｂに示す読出しワードクロツクPWWC
に同期した同図Ｃに示す再生PCM信号PDiが得
られる。再生PCM信号PDiはCRCデコーダ１３
１に供給される。CRCデコーダ１３１に対して
はパルス発生回路１２１から制御パルスCG₁及び
CG₂が供給される。制御パルスCG₁は第１２図Ｄ
に示すように３ワード分の情報ビツトとCRCの
後のIBGにおいて所定時間“０”となるものであ
る。CRCデコーダ１３１は３ワード分の情報ビ
ツトを係数とする多項式を生成多項式で除算する
ことを実現するシフトレジスタと加算回路からな
るもので、制御パルスCG₁が“０”の間、その結
果である判別ビツトＦがCRCデジコーダ１３１
から出力される。３ワード分の情報ビツトが正し
ければ、除算の余りが０となるから、出力される
判別ビツトＦは全て“０”であり、逆に誤りがあ
れば、何等かの余りが生じるから、出力される判
別ビツトＦは全て“１”である。また、制御パル
スCG₂は第１２図Ｅに示すようにIBGにおいて制
御パルスCG₁の後の所定時間“０”となるもの
で、この制御パルスCG₂によつてCRCデコーダ１
３１がセツトされ、次の誤り検出のための演算が
準備される。このCRCデコーダ１３１からの判
別ビツトＦが付加回路１３２に供給され、付加回
路１３２の出力がRAM１２７の書込まれる。

この書込み時には、前述のようにデインターリ
ーブがされることになり、また判別ビツトＦは１
ビツトとして各ワード毎に付加された状態で
RAM１２７に書込まれる。３ワード分の情報ビ
ツトの後に発生する判別ビツトをそれ以前の３ワ
ード分の情報ビツトに対して夫々付加すること
は、書込みビツトアドレス及び書込みワードアド
レスを制御することによつて実現できる。つま
り、1H毎の書込みワードクロツクPWWC（第１
２図Ｂ）の第１番目及び第２番目の間並びに第２
番目及び第３番目の間は26ビツト時間であるのに
対し、第３番目と次の1Hに第１番目との間は58
ビツト時間とされ、かかるワードクロツク
PWWCによつて32ビツトの書込みビツトアドレ
スカウンタ１２５WBがリセツトされるために、
各26ビツト情報ビツトが３ワード書込まれ、その
後は、ビツトアドレスが26番地より先に進み、例
えば32番地で停止するようになされる。この状態
でCRCデコーダ１３１から判別ビツトＦが発生
すると、即ち制御パルスCG₁が立下がると、書込
みワードアドレスカウンタ１２５WWが短い周期
でもつて動かされて、以前の３ワードのワードア
ドレスが順次指定される。このようにしてRAM
１２７には26ビツトの１ワード毎に１ビツトの判
別ビツトＦが付加された形のデータが書込まれ
る。

次にRAM１２７の読出し動作時には、第１３
図Ａに示すように書込みビツトクロツクPWBC
より低い周波数の読出しビツトクロツクPRBCに
よつて読出し動作がなされ、時間軸が伸長され、
時間軸変動分が除去される。第１３図Ｂは書込み
ワードクロツクPRWCを示すものである。この
読出し動作時には、読出しアドレスが制御される
ことによつて各ワードの最初に判別ビツトＦが読
出され、RAM１２７の出力PD₀は第１３図Ｃに
示すものとなる。この判別ビツトＦはゲート回路
１３４で分離されてホールド回路１３５により１
ワード時間ホールドされ、これがフルアダー１３
３に供給される。従つて誤りが生じてないと判定
され判別ビツトＦが“０”であれば、フルアダー
１３３には何等加算される信号が供給されず、そ
のときのワードアドレスがそのままアドレスセレ
クタ１２６に供給される。また、最初に読出され
た判別ビツトＦが“１”であつて、その後に続く
情報ビツトの１ワードに誤りがあるときには、フ
ルアダー１３３にそのときのワードアドレスに１
番地を加える信号がホールド回路１３５より発生
する。従つてこの誤つていると判定された１ワー
ドの読出しは飛び越されて次の１ワードが読出さ
れることになる。

上述の本発明によれば、ワード単位のインター
リーブ及びデインターリーブを行なつているの
で、VTR１におけるドロツプアウト等によりバ
ースト誤りが発生しても、その長さが１ブロツク
内において46ワード以下（約15.3H以下）におさ
まれば、デインターリーブされた結果のPCM信
号におおいては、誤つたワードの前後に必らず正
しいワードが位置する構成となる。そしてCRC
による判別ビツトＦがRAM１２７から最初に読
出されるから、判別ビツトＦの後に続く１ワード
が誤つているときは、自動的にワードアドレスを
１番地先に進めることにより読出されるワードは
必らず次のワードアドレスの正しいものとなる。
従つて誤りのあるワードの情報をその前後の正し
い情報の平均値におき代える平均値補間を容易に
行なうことができ、オーデイオ信号をPCM化し
て伝送する場合には、補正による聴感上の不自然
さが生ぜず有利である。

またインターリーブ及びデインターリーブの１
単位である１ブロツクの長さは、実際に発生しう
るバースト誤りの長さを考慮して定められること
は勿論であるが、１フイールド期間に挿入される
ワード数が出来る限り整数ブロツクに分割される
ように選定される。上述の例では、１ブロツクの
長さを92ワードに選定するとにより、１ブロツク
のみを91ワードとして８ブロツクに分割すること
がきる。このようにすれば、RAMに対するブロ
ツクアドレスカウンタの構成が容易となる。

また、１ブロツク内のインターリーブは、本発
明のように奇数番目のワードと偶数番目のワード
の２組にまとめる方法以外に、２ワード間隔で各
ワードを取り出して３組にまとめる方法等があり
うる。しかし、本発明に依れば、インターリーブ
或いはデインターリーブを実現する構成が頗る簡
単となる。すなわち、RAMの容量が３組以上に
まとめる方法に比して少なくてすみ、RAMのア
ドレスを制御してインターリーブ或いはデインタ
ーリーブを行なうときには、単にワードアドレス
カウンタの最下位ビツトを制御するだけですむの
である。更に、誤つたワードの前後のワードが正
しくなるので、前述のように平均値補間による補
正が容易となる。

また、本発明では、1H内に挿入される３ワー
ド分の情報ビツト全体に対する誤り検出を行なう
ようにしているので、各ワード毎に誤り検出を行
なう方法に比べると、同期信号HDを用いた同期
が取り易い利点があり、４ワード以上に対して誤
り検出を行なう方法に比べると、誤りがあるとさ
れるワード数が少ない利点がある。更に、1H毎
に誤り検出コードが存在しているから、何等かの
原因で水平同期信号HDが分離できなかつたとき
に、この誤り検出コードを用いて水平同期信号
HDと等価なタイミングパルスを形成することも
可能である。つまり、情報ビツトに誤りが含まれ
てないときは、CRCデコーダの各シフトレジス
タの内容は全て“０”となるから、このときを検
出すれば、1Hのタイミングを知ることがきる。

【図面の簡単な説明】

第１図は本発明の適用されたPCM信号記録再
生装置の全体のブロツク図、第２図〜第４図は
夫々記録信号の説明に用いる波形図、第５図は
PCMの信号記録再生装置の記録系の一部ブロツ
ク図、第６図〜第９図はその説明に用いるタイム
チヤート、第１０図はインターリーブ処理の説明
に用いる線図、第１１図はPCM信号記録再生装
置の再生系の一部のブロツク図、第１２図及び第
１３図はその説明に用いるタイムチヤートであ
る。１はVTR、４Ｌ，４Ｒはサンプリングホール
ド回路、５Ｌ，５ＲはAD変換器、７は時間軸圧
縮回路、１０は時間軸伸長回路、２７，１２７は
RAM、３１はCRCエンコーダ、１３１はCRCデ
コーダである。

Claims

【特許請求の範囲】

１伝送されるべきアナログ信号を時系列的に連
続する複数ワードよりなるPCM信号に変換し、
そのPCM信号を所定の複数ワード毎のブロツク
に分割し、各ブロツク内の奇数番目の複数ワード
と偶数番目の複数ワードは夫々奇数番目のワード
群と偶数番目のワード群とに分けられて直列化す
るように上記各ブロツク内でインターリーブ処理
されるとともに、上記PCM信号の誤りを検出す
る誤り検出信号を所定間隔で挿入して伝送し、伝
送されたPCM信号に対して上記インターリーブ
処理に対応するデインターリーブ処理を行うとと
もに、上記誤り検出信号によつて上記伝送された
PCM信号の誤りを検出し、誤りが含まれると判
断されたワードをそのワードの前後の正しいワー
ドから生成される補間データで補間することを特
徴とするPCM信号伝送方法。