JPS6044738B2 - デジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えばオーディオ信号をＰＣＭ変調して、
伝送媒体としてＶＴＲ（ビデオテープレコーダ）を用い
るＰＣＭ方式によるオーディオ信号記録再生装置に使用
して好適なデジタル信号処理装置に関する。

かかる信号記録再生装置の概略を第１図に示す。

第１図において１は例えば回転２ヘッド形のＶＴＲを示
す。このＶＴＲ１はその記録信号入力端子ｌｉから与え
られる映像信号を記録系を介して一対の回転磁気ヘッド
に供給し、映像信号の１フィールドを磁気テープに傾斜
したトラックとして記録するものである。また、ＶＴＲ
Ｉの再生信号出力端子１０には、磁気テープより再生さ
れた信号が再生系を介することにより形成された映像信
号が取り出される。このＶＴＲＩは一般に固定ヘッド方
式に比べて伝送帯域が広い特長を有しており、このＶＴ
ＲＩにより映像信号と信号形式が同一とされたＰＣＭ信
号を記録再生するものである。 即ち２Ｌ及び２Ｒは夫
々ステレオオーディオ信号の左方信号及び右方信号が供
給される端子であり、これら左方信号及び右方信号は夫
々ローパスフィルタ３Ｌ及び３Ｒ、サンプリングホール
ド回路４Ｌ及び４Ｒ、ＡＤ変換器５Ｌ及び５Ｒを介され
ることによりＰＣＭ変調される。

このＡＤ変換器５Ｌ及び５Ｒのデジタル出力は並列コー
ドであるので、並列直列変換器６により直列形式とされ
、時間軸圧縮回路７に供給され、時間軸圧縮回路７の出
力が同期信号付加回路８に供給される。時間軸圧縮回路
７及び同期信号付加回路８はＰＣＭ信号を映像信号と同
一の信号形態とするもので、前者により映像信号におけ
る垂直ブランキング期間に相当するデータ欠如期間が形
成され、後者により映像信号における垂直同期信号及び
水平同期信号に相当する同期信号（これらの同期信号も
垂直同期信号及び水平同期信号と呼ぶ）が付加され４る
。この同期信号付加回路８の出力がＶＴＲＩの記録信号
入力端子ｌｉに供給される。 即ち第２図はこの記録さ
れるＰＣＭ信号の１フィールド期間（２６２．５Ｈ、但
しＨは水平周期）を示すもので、垂直同期信号ＶＤ；等
価パルスＥＱ、門及びＥＱ。

を含む胆の垂直ブランキング期間とその前後の期間には
データが挿入されず、例えば２４５Ｈの期間において水
平同期信号ＨＤで規定されるＩＨの期間毎にＰＣＭ信号
の３ワード及び誤り検出コードとしてのＣＲＣコードが
挿入される。この１Ｈの期間に挿入される信号は第３図
に拡大して示すように、８ビツト相当のパルス幅の水平
同期信号ＨＤ及びその後の８ビツト相当のパルス幅のバ
ツクポーチを含む期間１ＢＧの後から、各ワードが２６
ビツトのコードが３ワード挿入され、その後に１８ビツ
トのＣＲＣコードが挿入されてなるもので、１Ｈの期間
は１１２ビツト相当の期間となる。この１ワードは夫々
１３ビツトの左右のオーデイオ信号が直列に配されたも
ので、第３図では簡単のため゜“１゛と“゜０゛が交互
の場合を表わす。ＣＲＣは巡回コードによる誤り検出方
法で、３ワード分の情報ビツト（計７８ビツト）を多項
式で表わして、これを予め定められた生成多項式により
、２を法とする演算に従つて除算し、そのときの余りを
ＣＲＣコードとして情報ビルトに付加するようにエンコ
ードを行ない、誤り検出は、受信された情報ビツト及び
ＣＲＣコードを生成多項式で除算することによつて行な
われるものである。つまり、受信コードが生成多項式で
割りきれれば誤りがないものと判別され、割りきれず何
等かの余りが生じれば、誤りが生じているものと判別さ
れるものである。また、第４図にすように垂直ブランキ
ング期間は、奇数フイールド及び偶数フイールドでテレ
ビジヨン信号と同様に１１２Ｈのずれをもたせられてお
り、狙の期間の等価パルスＥＱｌ，３Ｈの期間の垂直同
期信号ＶＤ及び？の期間の等価パルスＥＱ２が連続して
いるものである。そして、ＰＣＭ信号がそのフイールド
において最初に挿入されている時点から、２４５Ｈの期
間がＰＣＭ信号の存在する期間となり、この後から次の
フイールドの最初にＰＣＭ信号が挿入される迄の期間が
データ欠如期間１ＲＧとなり、（２４５１１＋ＩＲＧ）
が１レコードと称される。データ欠如期間１ＲＧは、偶
数フイールドにおいて１７Ｈであり、奇数フイ一．ルド
において１８Ｈであり、平均して１７．５Ｈとされる。
再生時では、第２図と同様なＰＣＭ信号が同期信号分離
回路９を介して時間軸伸長回路１０に供給される。この
場合、図示せずも、誤り検出回路・が設けられる。この
時間軸伸長回路１０の出力に連続したＰＣＭ信号が現れ
、これが直列並列変換回路１１により、並列コードに変
換される。そしてＤＡ変換器１２Ｌ及び１２Ｒとローパ
スフイルタ１３Ｌ及び１３Ｒの系路を介することにより
、出力端子１４Ｌに左方信号が得られ、出力端子１４Ｒ
に右方信号が得られる。時間軸圧縮回路７及び時間軸伸
長回路１０はＲＡＭ又は複数個のシフトレジスタ等で実
現される。

また記録系には図示せずも基準発振器が設けられ、基準
発振器の出力からサンプリングホールド回路４Ｌ，４Ｒ
に対するサンプリングパルス、油変換器５Ｌ，５Ｒ，並
列直列変換器６及び時）間軸圧縮回路７に対するクロツ
クパルスが形成される。一方、再生系では再生ＰＣＭ信
号から分離された同期信号（１ＩＤ，ＶＤ）をタイムベ
ースとして時間軸伸長回路１０，直列並列変換器１１，
ＤＡ変換器１２Ｌ，１２Ｒに対するクロツクパル１スが
形成される。かかる記録再生装置において時間軸圧縮回
路７及び時間軸圧縮回路１０は時間軸の圧縮及び伸長処
理を１レコード単位で行なうもので、例えばＲＡＭによ
つて構成することができる。また、時間軸を変換するた
めに書込みと読出しを非同期で行なうように、ＲＡＭに
対する制御が工夫されている。そして時間軸圧縮回路７
を構成するＲＡＭの容量は時間軸圧縮量を考慮して定め
られ、時間軸伸長回路１０を構成するＲＡＭの容量は時
間軸圧伸長量及びＶＴＲｌにおいて生じる時間軸変動の
量を考慮して定められている。本発明は、上述のような
オーデイオ信号をＰＣＭ変調して、伝送媒体としてＶＴ
Ｒ（ビデオテープレコーダ）を用いるＰＣＭ方式による
オーデイオ信号記録再生装置に適用されるものであり、
再生ＰＣＭ信号の一部に誤りが含まれていることが検出
されたときに、この誤つたコードに代えてその前後の正
しいコードを出力とする一方法を提案せんとするもので
ある。

特に、本発明は上述の時間軸伸長回路１０を構成するメ
モリー装置の読出しアドレスを制御するだけでよいので
、構成が頗る簡単である特長を有するものである。以下
、第５図を参照して本発明の一実施例について説明する
に、同期分離回路９から再生同期信号がパルス発生回路
２１に供給される。

パルス発生回路２１はその一方の出力端子２１ａに再生
同期信号の有する時間軸変動のうちでジツタと称される
比較的高い周波数の時間軸変動に追従した書込みビツト
クロツクＰＷＢＣを廃生すると共に、その他方の出力端
子２１ｂに再生同期信号の有する時間軸変動のうちでド
リフトと称される頗る低い周波数例えば０．３Ｈｚ以下
の時間軸変動に迫従した読出しビツトクロツクＰＲＢＣ
を発生する。この場合、読出しビツトクロツクＰＲＢＣ
を一定周波数のものとしても良いが、ドリフト迄も補正
するとなるとＲＡＭの容量が大きくなる不都合があり、
また再生オーデイオ信号中にドリフトが含まれていても
聰感上は大きな影響がないので上述のようにしている。
また、ワードカウンタ２２Ｗにより、書込みワードクロ
ツクＰＷＷＣが形成され、ワードカウンタ２２Ｒにより
読出しワードクロツクＰＲＷＣが形成される。また、再
生同期信号がゲート信号発生回路２３に供給され、これ
により第６図Ａに示す書込み動作の開始及び停止を制御
する書込みゲート信号ＰＷＧが形成されると共に、第６
図Ｂに示す読出し動作の開始及び停止を制御する読出し
ゲート信号ＰＲＧが形成される。

再生系では時間軸の伸長がなされるから、書込みゲート
信号ＰＷＧにより５データ欠如期間１ＲＧにおいてはＰ
ＣＭ信号のＲＡＭに対する書込みは休止され、一方、読
出し制御信号ＰＲＧにより読出しは書込みクロツク周波
数より低い読出しクロツクに同期して連続してなされる
。この場合、時間軸変動を考慮して書込みゲート信号Ｐ
ＷＧにより書込み動作が開始されてから所定の時間遅れ
て読出しゲート信号ＰＲＧにより読出し動作が開始され
る。この書込みゲート信号ＰＷＧにより制御される書込
みゲート回路２４Ｗと読出しゲート信号ＰＲＧにより制
御される読出しゲート回路２４Ｒが設けられている。

書込みゲート回路２４Ｗを通過して書込ビツトクロツク
ＰＷＢＣ及び書込みワードクロツクＰＷＷＣが夫々書込
み側のビツトアドレスカウンタ２５ＷＢ及びワードアド
レスカウンタ２５ＷＷに供給され、一方、読出しゲート
回路２４Ｒを通過した読出しビツトクロツクＰＲＢＣ及
び読出しワードクロツクＰＲＷＣ夫々読出し側のビツト
アドレスカウンタ２５ＲＢ及びワードアドレスカウンタ
２５ＲＷに供給される。更に、後述するように本例では
ＰＣＭ信号の順序を並びかれるインターリーフを記録時
に行ない。一方再生時ではこの順序をもとの順序に戻す
デインターリーブを行なつているので、このインターリ
ーフ及びデインターリーブの１単位である１プロツクを
指定するためのプロツクアドレスカウンタ２５ＷＬ及び
２５ＲＬが設けられている。そしてデインターリーブは
書込みアドレスの制御でなされているのでデインターリ
ーブ制御回路３０が設けられている。このデインターリ
ーブ制御回路３０を介された書込み側のアドレスカウン
タの出力がアドレスセレクタ２６に供給される。また読
出し側のビツトアドレスカウンタ２５ＲＢ及びプロツク
アドレスカウンタ２５ＲＬの出力がアドレスセレクタ２
６に供給されると共に、ワードアドレスカウンタ２５Ｒ
Ｗの出力がフルアダー３１を介してアドレスセレクタ２
６に供給される。そしてアドレスセレクタ２６により書
込み側又は読出し側の何れかのアドレスが選択され、こ
の選択されたアドレスがＲＡＭ２７に対して与えられる
。また、ＰＣＭ信号はラツチ回路２８を介されることに
より、書込みビツトクロックＰＷＢＣに同期したものと
なされ、ＣＲＣデコーダ３２に供給される。

ＣＲＣデコーダ３２は再生ＰＣＭ信号の３ワード分を生
成多項式で除算することにより、この再生ＰＣＭ信号の
正誤を判別するもので、誤りがないと判定したときにぱ
“０゛となり、逆に誤りがあると判定したときには“゜
１゛となる判別ビツトＦがＣＲＣデコーダ３２の出力に
発生する。この判別ビツトＦは付加回路３３にて再生Ｐ
ＣＭ信号の情報ビツトの１ワード（２６ビツト）毎にこ
れに付加されてこの情報ビツト及び判別ビツトがＲＡＭ
７に書込まれる。また、ＲＡＭ２７の読出し・動作時に
は、各ワードの最初に判別ビツトＦが読出され、ゲート
回路３４にて判別ビツトのみが分離され、この判別ビツ
トＦがホールド回路３５により１ワードタイミングの間
、ホールドされ、これがフルアダー３１に供給される。
今、第７図Ａに示すように３２ビツトをワードタイミン
グとする場合（その長さは時間軸伸長のために書込みと
読出しで異なるが、簡単のため等しいものとする）、書
込み時は、ワードアドレスの０〜３１番地迄のビツトア
ドレスのうちで、例えば）３番地から２幡地に１ワード
の情報ビツトが書込まれ、２幡地に判別ビツトＦが書込
まれ、第７図Ｂに示す順序で書込まれる。

そして、読出しは、第７図Ｃに示すように、まず２幡地
の判別ビツトＦを読出し、その後３番地から２幡地迄の
情報ビツトを読出す順序となされる。このような、ワー
ド内のビツトアドレスの制御は、ビツトアドレスカウン
タ２５ＷＢ及び２５ＲＢによつて実現される。そして、
最初に読出された判別ビツトＦが゜“Ｏ゛であれば、フ
ルアダー３１には何等加算される信号が供給されず、そ
のときのワードアドレスがそのままアドレスセレクタ２
６に供給される。また、最初に読出された判別ビツトＦ
が“１゛であつて、その後に続く情報ビツトの１ワード
に誤りがあるときには、フルアダー３１にそのときのワ
ードアドレスに１番地を加える信号がホールド回路３５
より発生する。従つてこの誤つていると判定された１ワ
ードの読出しは飛び越されて次の１ワードが読出される
ことになる。上述のようにひとつのＲＡＭ２７を用いて
時間軸の伸長及び時間軸変動分の除去を行なうために、
非同期で書込み動作及び読出し動作がなされる。これは
、アドレスセレクタ２６に加えられて書込みアドレス或
いは読出しアドレスの選択を制御する制御信号ＡＤＳＬ
ＣＴ（５ＲＡＭ２７の書込み読出し制御回路（図示せず
）に供給される制御信号ＷＥによつてなされる。これら
制御信号ＡＤＳＬＣＴ及ひＷＥはメモリー制御信号発生
回路２９により書込みビツトクロツクＰＷＢＣ及び読出
しビツトクロツクＰＲＢＣから形成される。即ち第８図
Ａに示すような周期Ｔｗの書込みビツトクロツクＰＷＢ
Ｃと同図Ｂに示すような周期ＴＲ（Ｔｗ＜ＴＲ）の読出
しビツトクロツクＰＲＢＣから、同図Ｃに示す制御信号
ＷＥ及び同図Ｄに示す制御信号ＡＤＳＬＣＴが形成され
る。そして、これら制御信号ＷＥ及び．ＡＤＳＬＣＴに
より第８図においてＴｖ，で示す書込みサイクルとＴＲ
で示す読出しサイクルが互いに重複しないように規定さ
れ、書込みサイクルＴｗにおいてＰＣＭ信号がＲＡＭの
所定の書込みアドレスに書込まれ、読出しサイクルＴＲ
において所定の．読出しアドレスからＰＣＭ信号が読み
出される。またインターリーフ及びデインターリーブは
３２ワードを１プロツクとして行なわれている。即ち記
録時においてオーデイオ信号がＰＣＭ変調されて得られ
る１番目のワードＷ１から３旙目のワ一・ドＷ３２を第
９図Ａに示す。但し第９図では、各ワードに関して数字
の添字のみを示し、また簡単のため時間軸の圧縮及び伸
長については省略されている。そして、記録系の時間軸
圧縮回路７におけるアドレス制御によつてインターリー
フが行なわれ、ＶＴＲｌにより磁気テープに記録される
ときは、１プロツクの前半の１６ワードには、奇数番目
のワードＷｌＷ３Ｗ５・・・・・・Ｗ３ｌが順次配列さ
れ、後半の１６ワードには偶数番目のワードＷ２Ｗ４Ｗ
６・・Ｗ３２が順次配列される。また、再生ＰＣＭ信号
もこの第９図Ｂに示す順序となつており、デインターリ
ーブ回路３０によつて書込みアドレスが制御されること
で、第９図Ｃに示すものと順序に戻されノる。つまり、
１プロツクのうちで最初にＲＡＭ２７に供給されるワー
ドＷ１から１幡目に供給されるワードＷ３ｌまでは、奇
数番目のワードアドレスに書き込まれ、１プロツクの後
半に供給される１６ワードは偶数番目のワードアドレス
に書き込ま．“れ、また読出し時には、最初のワードＷ
１の書き込まれたアドレスから順次ワードアドレスが進
められて読出し動作がなされるのである。このように３
２ワードを１プロツクとしてインターリーフ及びデイン
ターリーブを行なつており、゜また前述のように１レコ
ードのうちに挿入されるＰＣＭ信号は７３５ワードであ
るから、１レコードでは２２プロツクと３１ワードが存
在することになる。

このようなインターリーフ及びデインターリーブを行な
うと、ＶＴＲｌにおけるドロツプアウト等によりバース
ト誤りが発生しても、その長さが１プロツク内において
も１６ワード以下におさまれば、デインターリーブされ
た結果のＰＣＭ信号においては、誤つたワードの前後に
必らず正しいワードが位置するものとなる。例えば、第
９図Ｂに示す電送されるときの配列において、Ｗ５Ｗ７
Ｗ９の３ワードにわたるバースト誤りが発生したとする
と、デインターリーブされた第９図Ｃに示す配列におい
ては、これら誤つたワードの前後は必らず正しいワード
Ｗ４Ｗ６Ｗ８ＷｌＯが位置することになる。従つて前述
のように、判別ビツトＦがその１ワードの誤つているこ
とを示すときに、自動的にワードアドレスを１番地先に
進めることにより、読出されるワードは必らず正しいも
のとできる。また、フルアダー３１を用いなくても第１
０図に示すように、ワードアドレスカウンタ２５ＲＷの
４ビツトの出力のうちで最下位ビツトの出力をエクスク
ルーシブオアゲート３６の一方の入力端子に供給し、そ
の他方の入力端子にホールド回路３５の出力を供給する
ようにしても良い。かかる構成によれば、判別ビツトＦ
が“゜０゛であれば、ワードアドレスの最下位ビツトは
そのままであるが、誤りがあると判定されて判別ビツト
Ｆが゜゜１゛であると、ワードアドレスの最下位ビツト
は反転される。例えばワードアドレスカウンタ２５ＲＷ
（７）最下位ビツトが“Ｏ゛のときは、゜“１゛となつ
て誤つたワードが飛び越され、その最下位ビツトが゜“
１゛のときば゜０゛となつて１ワード前の正しいワード
が繰り返して読出されることになる。このように第１０
図の構成では、上述実施例とは異なり、誤つたワードが
飛ばされて次の正しいワードが読み出されるか、前の正
しいワードが繰り返されて読み出されるかは定まらない
が、何れにしても読出し出力に、誤つたワードは含まれ
ないようにできる。上述のように本発明に依れば、伝送
路において生じる誤つたコードを除いて正しいコードの
みを再生（受信）出力とすることができる。

従来では、誤り検出は１ワードのコードが全て再生され
後でなければできなかつたので、ＲＡＭ２７の出力側に
ラツチ回路を設けて、誤りがあると判定されたコードは
このラツチ回路に取り込まないように制御していた。し
かしながら、本発明に依れば、時間軸伸長回路１０を構
成するＲＡＭの読出し動作を制御して最初に判別ビツト
を読出すようにしているから、読出しアドレスをその誤
りがある判定されたワードの１ワード前又は１ワード後
の正しいワードに対応するものに変化させれば良く、ラ
ツチ回路等を必要としない頗る簡単な構成とすることが
できる。図面の筒単な説明 第１図は本発明を適用しうるＰＣＭ方式によるオーデイ
オ信号記録再生装置のブ咄ンク図、第２図〜第４図はそ
の説明に用いる波形図、第５図は本発明の一実施例のプ
ロツク図、第６図第９図はその説明に用いる図、第１０
図は本発明の他の実．施例の要部のプロツク図である。

Claims (1)

【特許請求の範囲】
1. １ 伝送路を介されたデジタル信号を誤り検出回路に供
   給してその正誤を判別し、この正誤を示す判別ビットを
   上記デジタル信号の情報ビットと共にメモリー装置に書
   込み、このメモリー装置の読出し動作時に、各ワード毎
   に最切に上記判別ビットを読出すようになし、この判別
   ビットが誤りを示すときには読出しアドレスをそのワー
   ドの前又は後の正しいワードに対応するものに変化させ
   るようにしたデジタル信号処理装置。