JPS6052509B2 - デジタル信号伝送方法 - Google Patents
デジタル信号伝送方法Info
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- JPS6052509B2 JPS6052509B2 JP52056142A JP5614277A JPS6052509B2 JP S6052509 B2 JPS6052509 B2 JP S6052509B2 JP 52056142 A JP52056142 A JP 52056142A JP 5614277 A JP5614277 A JP 5614277A JP S6052509 B2 JPS6052509 B2 JP S6052509B2
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- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はＰＣＭ信号等のデジタル信号を伝送する際に、
伝送路において生じるバースト誤りを有効に訂正するこ
とができるデジタル信号伝送方法を提案せんとするもの
である。
伝送路において生じるバースト誤りを有効に訂正するこ
とができるデジタル信号伝送方法を提案せんとするもの
である。
また本発明はオーディオ信号をＰＣＭ変調し、伝送路と
してＶＴＲ（ビデオテープレコーダ）を用いる場合に、
ＶＴＲにおいて不可避的に生じるドロップアウトに対し
て効果的なものである。まず本発明の特徴とする誤り訂
正コードの特徴について説明するに、第１図はそのコー
ドの１ブロックの構成を示す。
してＶＴＲ（ビデオテープレコーダ）を用いる場合に、
ＶＴＲにおいて不可避的に生じるドロップアウトに対し
て効果的なものである。まず本発明の特徴とする誤り訂
正コードの特徴について説明するに、第１図はそのコー
ドの１ブロックの構成を示す。
この１ブロックは３行、（ｍ＋ｎ）列のマトリクス形式
であり、１ブロックの長さは（３×（ｍｆｎ））ビット
である。そして、この１ブロックのうちで、第１行のｍ
ビットａｌ） ａ問・・・・・・・・・ａＬ及び第３行
のｍビットａ￥ａＨ・・・・・・ ａ器は夫々情報ビッ
トであり計加ビットである。また第２行のｍビットｐ、
ｐ。・・・・・・ μｍは第１行及び第３行の情報ビッ
トに対するパリテイビットである。更に、第１行の情報
ビットに対して誤り検出コード例えばｎビットのＣＲＣ
コードｃｌｃ轟・・・・・・ｃＡが付加される。同様に
第３行の情報ビットに対してｎビットのＣＲＣコードｃ
■ｃＨ・・・・・・ｃ甲が付加される。そして、かかる
コードを下記のように多項式で表現する。ｐ（ｘ）■ｐ
、ｘｍ−゛＋ｐ２ｘｍ−”＋・・・・・・＋ｐｍｃ（ｘ
）■Ｃ１Ｘｎ−１＋Ｃ２Ｘｎ−２＋・・・、、、＋ ｃ
ｎＡ（ｘ）■ａｌｘｍ−１＋ａ２ｘｍ−２＋、、、、、
、＋ａｍこのとき、パリテイビットについては、ｐｉ■
ａｔ１ａ■あるいはｐｉ■ａｌ（ｆ）ａ９が成立する。
であり、１ブロックの長さは（３×（ｍｆｎ））ビット
である。そして、この１ブロックのうちで、第１行のｍ
ビットａｌ） ａ問・・・・・・・・・ａＬ及び第３行
のｍビットａ￥ａＨ・・・・・・ ａ器は夫々情報ビッ
トであり計加ビットである。また第２行のｍビットｐ、
ｐ。・・・・・・ μｍは第１行及び第３行の情報ビッ
トに対するパリテイビットである。更に、第１行の情報
ビットに対して誤り検出コード例えばｎビットのＣＲＣ
コードｃｌｃ轟・・・・・・ｃＡが付加される。同様に
第３行の情報ビットに対してｎビットのＣＲＣコードｃ
■ｃＨ・・・・・・ｃ甲が付加される。そして、かかる
コードを下記のように多項式で表現する。ｐ（ｘ）■ｐ
、ｘｍ−゛＋ｐ２ｘｍ−”＋・・・・・・＋ｐｍｃ（ｘ
）■Ｃ１Ｘｎ−１＋Ｃ２Ｘｎ−２＋・・・、、、＋ ｃ
ｎＡ（ｘ）■ａｌｘｍ−１＋ａ２ｘｍ−２＋、、、、、
、＋ａｍこのとき、パリテイビットについては、ｐｉ■
ａｔ１ａ■あるいはｐｉ■ａｌ（ｆ）ａ９が成立する。
ＣＲＣコードは、Ｃ゛ （ｘ）＝ｘｎ−Ａ゛ （ｘ）１
Ｑ゛ （ｘ）・Ｇ（ｘ）Ｃ′（ｘ）＝ｘｎ−Ａ”（ｘ）
１Ｑ”（ｘ）・Ｇ（ｘ）Ｃ０（ｘ）＝ｘｎ−ｐ（ｘ）１
Ｑ’（ｘ）・Ｇ（ｘ）を満足するように決定される。
Ｑ゛ （ｘ）・Ｇ（ｘ）Ｃ′（ｘ）＝ｘｎ−Ａ”（ｘ）
１Ｑ”（ｘ）・Ｇ（ｘ）Ｃ０（ｘ）＝ｘｎ−ｐ（ｘ）１
Ｑ’（ｘ）・Ｇ（ｘ）を満足するように決定される。
ここでＧ（ｘ）■ｇｏｘｎ＋ｇ、ｘｎ−゛＋・・・・・
・＋ｇｎは、生成多項式であり、Ｑ（ｘ）はｘｎＡ（ｘ
）門及びｘｎｐ（ｘ）をＧ（ｘ）で割つた商である。
・＋ｇｎは、生成多項式であり、Ｑ（ｘ）はｘｎＡ（ｘ
）門及びｘｎｐ（ｘ）をＧ（ｘ）で割つた商である。
上述の構成のコードは伝送する際には直列コードとされ
ると共に、その複数ブロックで完結するようなコードの
配列の並び変え（インターり−ブ）がかけられる。即ち
Ｉプロツクで完結するインターリーフについて説明する
に、そのうちのｉ番目のプロツクの第１行（ａ｛〜Ｃｋ
）を（Ａｔ）として表わし、第２行（Ｐ１〜Ｃス）を（
ＰＯとして表わし、第３行（ａ〒〜ｃ÷）を（Ａｒ）と
して表わすと、１番目のプロツクから１番目のプロツク
までは、第２図Ａに示す構成として表わすことができる
。そしてインターリーフは、第１番目のプロツクからＩ
番目のプロツク迄の各プロツクの第１行（情報ビツト）
をプロツク順に直列化し、次に第２行（パリテイビツト
）をプロツク順に直列化し、更に第３行（情報ビツト）
をプロツク順に直列化するようになされ、その結果、第
２図Ｂに示すように、ｌ行分の連続するパリテイビツト
の前後に夫々１行分の情報ビツトが位置する配列とされ
る。このようなインターリーフの結果、第２図Ｂのイン
ターリーフの１単位内におけるｌ（ｍ＋ｎ）ビツト以内
のバースト誤りは、各プロツクごとにみれば、その１行
以内におさまる誤りとなるから、受信側で訂正すること
が可能である。つまり、各行についての誤りはＣＲＣコ
ードにより検出することができ、情報ビツトの２行のう
ちの１行に誤りが含まれているときは、正しい１行とパ
リテイビツトによつて誤りを訂正することができる。ま
た、インターリーフの１単位内における｛ｌ（ｍ＋ｎ）
＋１｝ビツト以上で、２１（ｍ＋ｎ）以内のバースト誤
りの場合でも、各プロツクごとにみれば、隣接する２行
の誤りとなるので、誤りのあるコードをその前後の正し
いコードの平均値でおき代える平均値補間が可能となり
、オーデイオ信号をＰＣＭ化して得られるＰＣＭ信号の
伝送に使用して好適である。上述の本発明の一実施例に
ついて説明するに、本例は、ステレオオーデイオ信号を
ＰＣＭ変調し、その結果得られるＩ）ＣＭ信号をテレビ
信号と．同一の信号形態とすることにより、ＴＲをその
構成に殆ど変更を加えることなく伝送媒体として用いる
ようにしたものである。
ると共に、その複数ブロックで完結するようなコードの
配列の並び変え（インターり−ブ）がかけられる。即ち
Ｉプロツクで完結するインターリーフについて説明する
に、そのうちのｉ番目のプロツクの第１行（ａ｛〜Ｃｋ
）を（Ａｔ）として表わし、第２行（Ｐ１〜Ｃス）を（
ＰＯとして表わし、第３行（ａ〒〜ｃ÷）を（Ａｒ）と
して表わすと、１番目のプロツクから１番目のプロツク
までは、第２図Ａに示す構成として表わすことができる
。そしてインターリーフは、第１番目のプロツクからＩ
番目のプロツク迄の各プロツクの第１行（情報ビツト）
をプロツク順に直列化し、次に第２行（パリテイビツト
）をプロツク順に直列化し、更に第３行（情報ビツト）
をプロツク順に直列化するようになされ、その結果、第
２図Ｂに示すように、ｌ行分の連続するパリテイビツト
の前後に夫々１行分の情報ビツトが位置する配列とされ
る。このようなインターリーフの結果、第２図Ｂのイン
ターリーフの１単位内におけるｌ（ｍ＋ｎ）ビツト以内
のバースト誤りは、各プロツクごとにみれば、その１行
以内におさまる誤りとなるから、受信側で訂正すること
が可能である。つまり、各行についての誤りはＣＲＣコ
ードにより検出することができ、情報ビツトの２行のう
ちの１行に誤りが含まれているときは、正しい１行とパ
リテイビツトによつて誤りを訂正することができる。ま
た、インターリーフの１単位内における｛ｌ（ｍ＋ｎ）
＋１｝ビツト以上で、２１（ｍ＋ｎ）以内のバースト誤
りの場合でも、各プロツクごとにみれば、隣接する２行
の誤りとなるので、誤りのあるコードをその前後の正し
いコードの平均値でおき代える平均値補間が可能となり
、オーデイオ信号をＰＣＭ化して得られるＰＣＭ信号の
伝送に使用して好適である。上述の本発明の一実施例に
ついて説明するに、本例は、ステレオオーデイオ信号を
ＰＣＭ変調し、その結果得られるＩ）ＣＭ信号をテレビ
信号と．同一の信号形態とすることにより、ＴＲをその
構成に殆ど変更を加えることなく伝送媒体として用いる
ようにしたものである。
第３図は本例の全体のブ七ツク図であり、１は例えば回
転２ヘツド形のＴＲを示す。ＶＴＲｌは周知のようにそ
の記一録信号入力端子２１に供給された信号がＦＭ変調
器等の記録系を介して磁気ヘツドに供給されることによ
り磁気テープに記録され、また磁気テープから取り出さ
れた信号がＦＭ復調器等の再生系を介されることにより
、再生信号がその再生信号出力端子２０に現れる構成で
ある。また、３Ｌ及び３Ｒは夫々ステレオオーデイオ信
号の左方信号及び右方信号が供給される入力端子で、こ
れらステレオーデイオ信号は各チヤンネルについてロー
パスフイルタ４Ｌ及び４Ｒを介して夫々サンプリングホ
ールド回路５Ｌ及び５Ｒに供給され、サンプリングホー
ルド回路５Ｌ及び５Ｒのサンプリング出力がＡＤ変換器
６Ｌ及び６Ｒにて夫々１６ビツトノの並例コードに変換
され、更に並列直列変換回路７Ｌ及び７Ｒにて直列コー
ドとされてから後述のエンコーダ８に与えられる。この
エンコーダ８にてインターリーフ、パリテイビット及び
ＣＲＣコードの付加、左右チヤンネルの直列化に際して
の・混合、テレビ信号と同様の水平及び垂直ブランキン
グ期間に相当するデータ欠如期間を形成するための時間
軸圧縮がなされる。そしてエンコーダ８の出力が同期混
合回路９に供給されて水平同期信号、垂直同期信号及び
等価パルスが付加されて・ＶＴＲｌの記録信号入力端子
２１に与えられる。なお、以上の記録系では基準クロツ
ク発振器よりのクロツクパルスに基いて各回路は動作さ
れると共に、同期信号が形成されている。次にＶＴＲｌ
の再生信号出力端子２０に現れる再生ＰＣＭ信号は同期
分離回路１１に供給され、同期分離回路１１で分離され
た再生同期信号は図示せずもクロツクパルス発生回路に
供給されて再生系のクロツクパルスが形成されると共に
、同期信号の除去されたデータのみが後述のデコーダ１
２に供給される。
転２ヘツド形のＴＲを示す。ＶＴＲｌは周知のようにそ
の記一録信号入力端子２１に供給された信号がＦＭ変調
器等の記録系を介して磁気ヘツドに供給されることによ
り磁気テープに記録され、また磁気テープから取り出さ
れた信号がＦＭ復調器等の再生系を介されることにより
、再生信号がその再生信号出力端子２０に現れる構成で
ある。また、３Ｌ及び３Ｒは夫々ステレオオーデイオ信
号の左方信号及び右方信号が供給される入力端子で、こ
れらステレオーデイオ信号は各チヤンネルについてロー
パスフイルタ４Ｌ及び４Ｒを介して夫々サンプリングホ
ールド回路５Ｌ及び５Ｒに供給され、サンプリングホー
ルド回路５Ｌ及び５Ｒのサンプリング出力がＡＤ変換器
６Ｌ及び６Ｒにて夫々１６ビツトノの並例コードに変換
され、更に並列直列変換回路７Ｌ及び７Ｒにて直列コー
ドとされてから後述のエンコーダ８に与えられる。この
エンコーダ８にてインターリーフ、パリテイビット及び
ＣＲＣコードの付加、左右チヤンネルの直列化に際して
の・混合、テレビ信号と同様の水平及び垂直ブランキン
グ期間に相当するデータ欠如期間を形成するための時間
軸圧縮がなされる。そしてエンコーダ８の出力が同期混
合回路９に供給されて水平同期信号、垂直同期信号及び
等価パルスが付加されて・ＶＴＲｌの記録信号入力端子
２１に与えられる。なお、以上の記録系では基準クロツ
ク発振器よりのクロツクパルスに基いて各回路は動作さ
れると共に、同期信号が形成されている。次にＶＴＲｌ
の再生信号出力端子２０に現れる再生ＰＣＭ信号は同期
分離回路１１に供給され、同期分離回路１１で分離され
た再生同期信号は図示せずもクロツクパルス発生回路に
供給されて再生系のクロツクパルスが形成されると共に
、同期信号の除去されたデータのみが後述のデコーダ１
２に供給される。
デコーダ１２にてエンコーダ８の動作とは逆にデインタ
ーリーブ、左右チヤンネルの分配、時間軸伸長及び誤り
の検出訂正が行われる。このデコーダ１２の出力は左右
のチヤンネルに分配されており、夫々補間回路１３Ｌ及
び１３Ｒに供給される。補間回路１３Ｌ及び１３Ｒは、
デコーダ１２において誤りの検出動作の結果、誤り訂正
ができず平均値補間を行なうべき指令が発生したときに
のみ補間動作をなすものである。かかる補間回路１３Ｌ
及び１３Ｒの出力は夫々ＤＡ変換器１４Ｌ及び１４Ｒに
供給され、更にローパスフイルタ１５Ｌ及び１５Ｒを介
されて、出力端子１６Ｌ及び１６Ｒに左右の信号が夫々
得られる。上述の記録系に設けられたエンコーダ８は第
４図に示すように構成されている。
ーリーブ、左右チヤンネルの分配、時間軸伸長及び誤り
の検出訂正が行われる。このデコーダ１２の出力は左右
のチヤンネルに分配されており、夫々補間回路１３Ｌ及
び１３Ｒに供給される。補間回路１３Ｌ及び１３Ｒは、
デコーダ１２において誤りの検出動作の結果、誤り訂正
ができず平均値補間を行なうべき指令が発生したときに
のみ補間動作をなすものである。かかる補間回路１３Ｌ
及び１３Ｒの出力は夫々ＤＡ変換器１４Ｌ及び１４Ｒに
供給され、更にローパスフイルタ１５Ｌ及び１５Ｒを介
されて、出力端子１６Ｌ及び１６Ｒに左右の信号が夫々
得られる。上述の記録系に設けられたエンコーダ８は第
４図に示すように構成されている。
即ち、並列直列変換回路７Ｌ及び７Ｒにより直列形式と
された第５図Ａに示す左右チヤンネルのデータ（Ｌｌ，
Ｒｌ，Ｌ２，Ｒ２・・・・・・は夫々１６ビツトの１ワ
ードを示す）が入力端子２１Ｌ及び２１Ｒからマルチプ
レクサ２２に供給され、左右チヤンネルの混合がなされ
る。つまり、マルチプレクサ２２の出力に現れる直列コ
ードＡ１及びＡ２は第５図Ｂに示すように夫々１ワード
毎に他のチヤンネルのデータが組み入れられ左右のチヤ
ンネルのデータが交互に配列されたものとなる。このマ
ルチプレクサ２２の出力からエクスクルーシブオアゲー
ト２３にてパリテイビツトＰが形成される。一方の直列
コードＡ１は書込みゲート回路２４ａを介してメモリー
装置２５ａに書込まれ、他方の直列コードＡ２は書込み
ゲート回路２４ｃを介してメモリー装置２５ｃに書込ま
れ、更にパリテイビツトＰは書込みゲート回路２４ｂを
介してメモリー装置２５ｂに書込まれる。メモリー装置
２５ａ，２５ｂ，２５ｃは夫々４個のＲＡＭ（１），（
），（），（）から構成されているものであり、夫々の
ＲＡＭは１回のインターリーフにとつて必要なデータ（
１０５ワード）を記憶しうる容量を有するものとされて
おり、また４個設けずとも、最低３個のＲＡＭがあれば
良い。このメモリー装置２５ａ，２５ｂ，２５ｃの読出
し出力は、読出しゲート回路２６ａ，２６ｂ，２６ｃ，
２６ｄを介してオアゲート２７に供給される。書込みゲ
ート回路２４ａ，２４ｂ，２４ｃ及び読出しゲート回路
２６ａ，２６ｂ，２６ｃ，２６ｄは実際には論理回路に
より構成された制御回路であるが、第４図では簡単のた
めスイツチ回路として表わされており、またクロツクパ
ルス等のタイミング系に関しては省略されている。そし
てオアゲート２７の出力には、インターリーフがかけら
れ、時間軸の圧縮された直列コードが現れ、この直列コ
ードがＣＲＣエンコーダ２８に供給されることによりＣ
ＲＣコードが形成され、更にオアゲート２９によりこの
ＣＲＣコードが付加され、このオアゲート２９の出力が
エンコーダ８の出力端子３０とされる。かかるエンコー
ダ８の動作について説明するに、本例では第６図Ａに示
すようにテレビジヨン信号の１フイールドの期間のうち
で、垂直同期信号Ｄ１等化パルス等が挿入されるための
垂直ブランキングに相当する１７．５Ｈのデータ欠如期
間を設けるようにしているから、２４５Ｈの期間にデー
タが挿入されるようになされ、従つて３５１１を１単位
とするインターリーフは１フイールドで７回行なわれる
。
された第５図Ａに示す左右チヤンネルのデータ（Ｌｌ，
Ｒｌ，Ｌ２，Ｒ２・・・・・・は夫々１６ビツトの１ワ
ードを示す）が入力端子２１Ｌ及び２１Ｒからマルチプ
レクサ２２に供給され、左右チヤンネルの混合がなされ
る。つまり、マルチプレクサ２２の出力に現れる直列コ
ードＡ１及びＡ２は第５図Ｂに示すように夫々１ワード
毎に他のチヤンネルのデータが組み入れられ左右のチヤ
ンネルのデータが交互に配列されたものとなる。このマ
ルチプレクサ２２の出力からエクスクルーシブオアゲー
ト２３にてパリテイビツトＰが形成される。一方の直列
コードＡ１は書込みゲート回路２４ａを介してメモリー
装置２５ａに書込まれ、他方の直列コードＡ２は書込み
ゲート回路２４ｃを介してメモリー装置２５ｃに書込ま
れ、更にパリテイビツトＰは書込みゲート回路２４ｂを
介してメモリー装置２５ｂに書込まれる。メモリー装置
２５ａ，２５ｂ，２５ｃは夫々４個のＲＡＭ（１），（
），（），（）から構成されているものであり、夫々の
ＲＡＭは１回のインターリーフにとつて必要なデータ（
１０５ワード）を記憶しうる容量を有するものとされて
おり、また４個設けずとも、最低３個のＲＡＭがあれば
良い。このメモリー装置２５ａ，２５ｂ，２５ｃの読出
し出力は、読出しゲート回路２６ａ，２６ｂ，２６ｃ，
２６ｄを介してオアゲート２７に供給される。書込みゲ
ート回路２４ａ，２４ｂ，２４ｃ及び読出しゲート回路
２６ａ，２６ｂ，２６ｃ，２６ｄは実際には論理回路に
より構成された制御回路であるが、第４図では簡単のた
めスイツチ回路として表わされており、またクロツクパ
ルス等のタイミング系に関しては省略されている。そし
てオアゲート２７の出力には、インターリーフがかけら
れ、時間軸の圧縮された直列コードが現れ、この直列コ
ードがＣＲＣエンコーダ２８に供給されることによりＣ
ＲＣコードが形成され、更にオアゲート２９によりこの
ＣＲＣコードが付加され、このオアゲート２９の出力が
エンコーダ８の出力端子３０とされる。かかるエンコー
ダ８の動作について説明するに、本例では第６図Ａに示
すようにテレビジヨン信号の１フイールドの期間のうち
で、垂直同期信号Ｄ１等化パルス等が挿入されるための
垂直ブランキングに相当する１７．５Ｈのデータ欠如期
間を設けるようにしているから、２４５Ｈの期間にデー
タが挿入されるようになされ、従つて３５１１を１単位
とするインターリーフは１フイールドで７回行なわれる
。
まず、マルチプレクサ２２からの直列コードＮ及びＡ２
とパリテイビツトＰは、書込みゲート回路２４ａ，２４
ｂ，２４ｃが実線図示の状態においてメモリー装置２５
ａ，２５ｂ，２５ｃのＲＡＭ（１）に与えられ、例えば
それらの１０５ワードが書込まれ、次に書込みゲート回
路２４ａ，２４ｂ，２４ｃが破線図示の位置に切り替わ
り、次の１０５ワードがＲＡＭ（）に書込まれる。
とパリテイビツトＰは、書込みゲート回路２４ａ，２４
ｂ，２４ｃが実線図示の状態においてメモリー装置２５
ａ，２５ｂ，２５ｃのＲＡＭ（１）に与えられ、例えば
それらの１０５ワードが書込まれ、次に書込みゲート回
路２４ａ，２４ｂ，２４ｃが破線図示の位置に切り替わ
り、次の１０５ワードがＲＡＭ（）に書込まれる。
つまり、１フイールドの期間で第６図Ｂに示すように各
メモリー装置のＲＡＭ（１），（），（），（）に対し
て順次書込みがなされる。次に読出しゲート回路２６ａ
，２６ｂ，２６ｃ，２６ｄによる読出し動作を説明する
と、第６図Ｃにおいて斜線で示すように１フイールド毎
のデータ欠如期間（メモリー装置２５ａ，２５ｂ，２５
ｃのＲＡＭ（１）に対する書込みがなされている）にお
いては、読出しゲート回路２６ａ，２６ｂ，２６ｃ，２
６ｄは実線図示の接続位置にあつて読出し動作は行なわ
れない。
メモリー装置のＲＡＭ（１），（），（），（）に対し
て順次書込みがなされる。次に読出しゲート回路２６ａ
，２６ｂ，２６ｃ，２６ｄによる読出し動作を説明する
と、第６図Ｃにおいて斜線で示すように１フイールド毎
のデータ欠如期間（メモリー装置２５ａ，２５ｂ，２５
ｃのＲＡＭ（１）に対する書込みがなされている）にお
いては、読出しゲート回路２６ａ，２６ｂ，２６ｃ，２
６ｄは実線図示の接続位置にあつて読出し動作は行なわ
れない。
このデータ欠如期間が終わると読出しゲート回路２６ｄ
のみが動作して３５Ｈの期間（各メモリー装置のＲＡＭ
（）に対する書込みがされている期間）において、まず
破線図示せる接続位置となつてメモリー装置２５ａのＲ
ＡＭ（）から前のフイールドにおいて書込まノれたデー
タの１０５ワードが読出され、次にメモリー装置２５ｂ
のＲ，ＡＭ（）から同様に前のフイールドにおいて書込
まれたパリテイビツトの１０５ワードが読出され、更に
メモリー装置２５ｃのＲＡＭ（）からも前のフイールド
において書込ま７れたデータの１０５ワードが読出され
る。このようにして１回のインターリーフが完結される
。然も、この場合には読出しクロツク周波数及び読出し
アドレスが制御されて、３ワード毎に１６ビツト相当の
ＣＲＣコードを付加するためのデータ欠如フ期間及び水
平同期信号を付加するためのデータ欠如期間が形成され
るようになされ、１フイールド期間の全体に関しては略
々垂直ブランキング期間に相当するデータ欠如期間が形
成される。また次の３５Ｈの期間（各メモリー装置のＲ
ＡＭ（）に対する書込みがされている期間）では、読出
しゲート回路２６ａのみが動作して、各メモリー装置の
ＲＡＭ（１）から上述と同様にして１０５ワードずつの
読出しが行なわれる。このＲＡＭ（１）から読出された
直列コードは、第５図Ｃに示すものである。
のみが動作して３５Ｈの期間（各メモリー装置のＲＡＭ
（）に対する書込みがされている期間）において、まず
破線図示せる接続位置となつてメモリー装置２５ａのＲ
ＡＭ（）から前のフイールドにおいて書込まノれたデー
タの１０５ワードが読出され、次にメモリー装置２５ｂ
のＲ，ＡＭ（）から同様に前のフイールドにおいて書込
まれたパリテイビツトの１０５ワードが読出され、更に
メモリー装置２５ｃのＲＡＭ（）からも前のフイールド
において書込ま７れたデータの１０５ワードが読出され
る。このようにして１回のインターリーフが完結される
。然も、この場合には読出しクロツク周波数及び読出し
アドレスが制御されて、３ワード毎に１６ビツト相当の
ＣＲＣコードを付加するためのデータ欠如フ期間及び水
平同期信号を付加するためのデータ欠如期間が形成され
るようになされ、１フイールド期間の全体に関しては略
々垂直ブランキング期間に相当するデータ欠如期間が形
成される。また次の３５Ｈの期間（各メモリー装置のＲ
ＡＭ（）に対する書込みがされている期間）では、読出
しゲート回路２６ａのみが動作して、各メモリー装置の
ＲＡＭ（１）から上述と同様にして１０５ワードずつの
読出しが行なわれる。このＲＡＭ（１）から読出された
直列コードは、第５図Ｃに示すものである。
即ち、１Ｈの期間で斜線図示せる水平ブランキング期間
に相当するデータ欠如期間を除く期間に９ワードのデー
タとその３ワード毎に存在する１６ビツト相当のデータ
欠如期間が含まれる。そしてＣＲＣエンコーダ２８によ
つて３ワード毎のＣＲＣコードが形成されて、オアゲー
ト２９において付加されることにより、エンコーダ８の
出力端子３０からは第５図Ｄに示す配列の直列コード（
第５図Ｄはその１Ｈ分についてのみ示す）が得られる。
に相当するデータ欠如期間を除く期間に９ワードのデー
タとその３ワード毎に存在する１６ビツト相当のデータ
欠如期間が含まれる。そしてＣＲＣエンコーダ２８によ
つて３ワード毎のＣＲＣコードが形成されて、オアゲー
ト２９において付加されることにより、エンコーダ８の
出力端子３０からは第５図Ｄに示す配列の直列コード（
第５図Ｄはその１Ｈ分についてのみ示す）が得られる。
更に、同期混合回路９を介されることにより、第５図Ｅ
に示すように水平同期信号冊が付加されてＶＴＲｌの記
録信号入力端子２１に供給される。なお、以上の記録系
におけるコードの構成を３５Ｈ分に関して図示すれば、
第５図Ｆに示すものとなり、前述の第２図Ａと対応をも
たせれば、第５図Ｇに示すように表わすことができ、こ
れから明かなように、本例は｛３×（４８＋１６）｝ビ
ツト長のプロツクコードであつて、３５プロツクの長さ
でインターリーフが完結するようにされているものであ
る。
に示すように水平同期信号冊が付加されてＶＴＲｌの記
録信号入力端子２１に供給される。なお、以上の記録系
におけるコードの構成を３５Ｈ分に関して図示すれば、
第５図Ｆに示すものとなり、前述の第２図Ａと対応をも
たせれば、第５図Ｇに示すように表わすことができ、こ
れから明かなように、本例は｛３×（４８＋１６）｝ビ
ツト長のプロツクコードであつて、３５プロツクの長さ
でインターリーフが完結するようにされているものであ
る。
また、ＶＴＲｌから再生されたＰＣＭ信号が供給される
デコーダ１２は第７図に示す構成である。
デコーダ１２は第７図に示す構成である。
まず、同期分離回路１１から同期信号が除去され．た再
生信号は入力端子３１から供給されてＣＲＣデコーダ３
２に供給される。このＣＲＣデコーダ３２においてデー
タの３ワード毎について誤りの検出動作がされ、ＣＲＣ
デコーダ３２からの判別信号α、β及びγ（１ビツト）
は誤りが検出され．−れば一゜“１゛となり、誤りが検
出されなければ′６０″となる。ここで、αはデータＡ
１に関しての判別信号を表し、βはデータＡ２に関して
の判別信号を表し、γはパリテイビツトＰに関しての判
別信号を表す。そＱて、オアゲート３３におい・て、デ
ータ及びパリテイビツトの１ワード毎に判別信号α、β
又はγが付加されてから、書込みゲート回路３４ａ，３
４ｂ，３４ｃ，３４ｄに供給される。また、メモリー装
置３５ａ，３５ｂ，３５ｃは夫々４個のＲＡＭ（１），
（），（），（）を有しており、これらに対して読出し
ゲート回路３６ａ，３６ｂ３６ｃが設けられている。
生信号は入力端子３１から供給されてＣＲＣデコーダ３
２に供給される。このＣＲＣデコーダ３２においてデー
タの３ワード毎について誤りの検出動作がされ、ＣＲＣ
デコーダ３２からの判別信号α、β及びγ（１ビツト）
は誤りが検出され．−れば一゜“１゛となり、誤りが検
出されなければ′６０″となる。ここで、αはデータＡ
１に関しての判別信号を表し、βはデータＡ２に関して
の判別信号を表し、γはパリテイビツトＰに関しての判
別信号を表す。そＱて、オアゲート３３におい・て、デ
ータ及びパリテイビツトの１ワード毎に判別信号α、β
又はγが付加されてから、書込みゲート回路３４ａ，３
４ｂ，３４ｃ，３４ｄに供給される。また、メモリー装
置３５ａ，３５ｂ，３５ｃは夫々４個のＲＡＭ（１），
（），（），（）を有しており、これらに対して読出し
ゲート回路３６ａ，３６ｂ３６ｃが設けられている。
デコーダ１２はエンコーダ８とは逆にデインターリーブ
及び時間軸伸長を行なうものであり、また判別信号α、
β、γは対応する１ワードのコードと共にメモリー装置
３５ａ，３５ｂ，３５ｃに書込まれる。まず、デインタ
ーリーブは書込み動作の制御によつてなｌされる。つま
り、各ワード毎に判別信号の付加されたコードのうちで
最初の３５Ｈ分については、各メモリー装置の例えばＲ
ＡＭ（１）に書き込む。この場合、３５Ｈ分のうちの最
初の１０５ワードがメモリー装置３５ａ（７）ＲＡＭ（
１）に書込まれ、次の１０５ワードがメモリー装置３５
ｂのＲＡＭ（１）に書込まれ、更に次の１０５ワードが
メモリー装置３５ｃのＲＡＭ（１）に書込まれるように
書込みゲート回路３４ａに依り制御される。次の３５Ｈ
分については各メモリー装置のＲＡＭ（）に１０５ワー
ド毎に書込まれるように書込みゲート回路３４ｂに依り
制御される。以下、順次同様の動作がなされる。また、
読出し動作は、書込み動作のなされていない各メモリー
装置の例えばＲＡＭ（１）から互に同期して１０５ワー
ドが読出されるように、読出みゲート回路３６ａ，３６
ｂ，３６ｃによつて制御される。また書込み動作を行な
うための書込みクロツク周波数と、読出し動作を行なう
ための読出しクロツク周波数とを選定することにより時
間軸の伸長がなされると共に、書込みクロツクを再生同
期信号に同期させ且つ読出しクロツクを一定周波数とす
ることにより、ＶＴＲｌにおいて生じたジツタと称され
る時間軸変動分が除去される。そして読出しゲート回路
３６ａ，３６ｂ，３６ｃの夫々から直列コードＡ１及び
Ａ２とパリテイビツトＰが同期して表われる。この際に
読出された判別信号α、β、γが１ワード期間だけホー
ルド回路３７ａ，３７ｂ，３７ｃで保持される。上述の
動作により、デインターリーブ及び時間軸伸長がなされ
、第５図Ｂに示すのと同様の配列とされた直列コードＡ
ｌＡ２及びパリテイビツトＰが判別信号α、β、γと共
に誤り訂正回路３８に供給される。
及び時間軸伸長を行なうものであり、また判別信号α、
β、γは対応する１ワードのコードと共にメモリー装置
３５ａ，３５ｂ，３５ｃに書込まれる。まず、デインタ
ーリーブは書込み動作の制御によつてなｌされる。つま
り、各ワード毎に判別信号の付加されたコードのうちで
最初の３５Ｈ分については、各メモリー装置の例えばＲ
ＡＭ（１）に書き込む。この場合、３５Ｈ分のうちの最
初の１０５ワードがメモリー装置３５ａ（７）ＲＡＭ（
１）に書込まれ、次の１０５ワードがメモリー装置３５
ｂのＲＡＭ（１）に書込まれ、更に次の１０５ワードが
メモリー装置３５ｃのＲＡＭ（１）に書込まれるように
書込みゲート回路３４ａに依り制御される。次の３５Ｈ
分については各メモリー装置のＲＡＭ（）に１０５ワー
ド毎に書込まれるように書込みゲート回路３４ｂに依り
制御される。以下、順次同様の動作がなされる。また、
読出し動作は、書込み動作のなされていない各メモリー
装置の例えばＲＡＭ（１）から互に同期して１０５ワー
ドが読出されるように、読出みゲート回路３６ａ，３６
ｂ，３６ｃによつて制御される。また書込み動作を行な
うための書込みクロツク周波数と、読出し動作を行なう
ための読出しクロツク周波数とを選定することにより時
間軸の伸長がなされると共に、書込みクロツクを再生同
期信号に同期させ且つ読出しクロツクを一定周波数とす
ることにより、ＶＴＲｌにおいて生じたジツタと称され
る時間軸変動分が除去される。そして読出しゲート回路
３６ａ，３６ｂ，３６ｃの夫々から直列コードＡ１及び
Ａ２とパリテイビツトＰが同期して表われる。この際に
読出された判別信号α、β、γが１ワード期間だけホー
ルド回路３７ａ，３７ｂ，３７ｃで保持される。上述の
動作により、デインターリーブ及び時間軸伸長がなされ
、第５図Ｂに示すのと同様の配列とされた直列コードＡ
ｌＡ２及びパリテイビツトＰが判別信号α、β、γと共
に誤り訂正回路３８に供給される。
誤り訂正回路３８によつて直列コードＡ１が訂正された
ものを〔Ａ１〕とし、直列コードＡ２が訂正されたもの
を〔Ａ２２）とし、平均値補間のための制御信号をα″
及びβ″とすると、誤り訂正回路３８は、１ワードを単
位として下記の表のような訂正動作を行なう。つまり、
判別信号が全て゜“０゛のときは、そのプロツクにおい
て誤りが全く検出されないことであり、またγのみが゜
゜１゛のときは、パリテイビツトが誤つていることであ
るから、直列コードＡ１及びＡ２がそのまま出力〔Ａ１
〕及び〔Ａ２〕とされる。
ものを〔Ａ１〕とし、直列コードＡ２が訂正されたもの
を〔Ａ２２）とし、平均値補間のための制御信号をα″
及びβ″とすると、誤り訂正回路３８は、１ワードを単
位として下記の表のような訂正動作を行なう。つまり、
判別信号が全て゜“０゛のときは、そのプロツクにおい
て誤りが全く検出されないことであり、またγのみが゜
゜１゛のときは、パリテイビツトが誤つていることであ
るから、直列コードＡ１及びＡ２がそのまま出力〔Ａ１
〕及び〔Ａ２〕とされる。
また、α又はβの一方のみが６６ｒ゛のときは、そのプ
ロツクにおける１行の誤りであるから、正しい行とパリ
テイビツトによつて誤つた行を訂正できる。つまり、正
しい直列コードＡ１又はＡ２はそのまま出力〔Ａ１〕又
は〔Ａ２〕とされ、誤つた直列コードＮ又はＡ２は（Ｐ
（＋）Ａり又は（Ｐ４Ａ２）の訂正がされて出力〔Ａ１
〕又は〔Ａ２〕とされる。この訂正可能な場合では、（
α″＝β″＝４４０９つである。また、１プロツクにお
ける２行以上の誤りのときは下記の表に示す動作がなさ
れる。
ロツクにおける１行の誤りであるから、正しい行とパリ
テイビツトによつて誤つた行を訂正できる。つまり、正
しい直列コードＡ１又はＡ２はそのまま出力〔Ａ１〕又
は〔Ａ２〕とされ、誤つた直列コードＮ又はＡ２は（Ｐ
（＋）Ａり又は（Ｐ４Ａ２）の訂正がされて出力〔Ａ１
〕又は〔Ａ２〕とされる。この訂正可能な場合では、（
α″＝β″＝４４０９つである。また、１プロツクにお
ける２行以上の誤りのときは下記の表に示す動作がなさ
れる。
このように、各プロツクにおける２行以上の誤りは訂正
不能であり、〔Ａ１〕が訂正不能のときにα″が゜゜１
゛となり、〔Ａ２〕が訂正不能のときにβ″が６６ｒ５
となる。
不能であり、〔Ａ１〕が訂正不能のときにα″が゜゜１
゛となり、〔Ａ２〕が訂正不能のときにβ″が６６ｒ５
となる。
以上の誤り訂正回路３８の動作を論理式で表わせば下記
のようになり、この回路はかかる論理式を実現する回路
構成とされる。
のようになり、この回路はかかる論理式を実現する回路
構成とされる。
−一 −これら誤り訂正回路３８の出力はデマ
ルチプレクサ３９に供給される。このデマルチプレクサ
３９はマルチプレクサ２２と逆の変換動作を行なうもの
で、直列コード〔Ａ１〕及び〔Ａ２〕を１ワード毎に他
のチヤンネルに分配することにより、左チヤンネルの直
列コード〔Ｌ〕と右チヤンネルの直列コード〔Ｒ〕に分
離するものであつて、制御信号α″及びβ″も対応する
ワードに付随して分配されて制御信号Ｅ１及びＥ２とな
される。以上がデコーダ１２の構成及び動作であつて、
その出力〔Ｌ〕及びＥ１が補間回路１３Ｌに供給される
と共に、その出力〔Ｒ〕及びＥ２が補間回路１３Ｒに供
給される。
ルチプレクサ３９に供給される。このデマルチプレクサ
３９はマルチプレクサ２２と逆の変換動作を行なうもの
で、直列コード〔Ａ１〕及び〔Ａ２〕を１ワード毎に他
のチヤンネルに分配することにより、左チヤンネルの直
列コード〔Ｌ〕と右チヤンネルの直列コード〔Ｒ〕に分
離するものであつて、制御信号α″及びβ″も対応する
ワードに付随して分配されて制御信号Ｅ１及びＥ２とな
される。以上がデコーダ１２の構成及び動作であつて、
その出力〔Ｌ〕及びＥ１が補間回路１３Ｌに供給される
と共に、その出力〔Ｒ〕及びＥ２が補間回路１３Ｒに供
給される。
そして、制御信号Ｅ１又はＥ２が“゜０゛であるワード
は補間動作がなされずそのまま出力とされ、制御信号Ｅ
１又はＥ２が゜゜１゛であるワードはその前後のワード
のデジタル的な平均値によつて補間されるようになされ
ている。かかる補間回路１３Ｌ，１３Ｒはラツチ回路、
加算器等によつて構成することができる。上述せる本発
明に依れば、コードの配列の並びかえを行なつているこ
とにより、１（ｍ＋ｎ）ビツト以内のおさまるバースト
誤りは、各プロツク毎においては１行以内の誤りとなる
から、パリテイビツトによつて訂正することが可能とな
る。
は補間動作がなされずそのまま出力とされ、制御信号Ｅ
１又はＥ２が゜゜１゛であるワードはその前後のワード
のデジタル的な平均値によつて補間されるようになされ
ている。かかる補間回路１３Ｌ，１３Ｒはラツチ回路、
加算器等によつて構成することができる。上述せる本発
明に依れば、コードの配列の並びかえを行なつているこ
とにより、１（ｍ＋ｎ）ビツト以内のおさまるバースト
誤りは、各プロツク毎においては１行以内の誤りとなる
から、パリテイビツトによつて訂正することが可能とな
る。
上述実施例に依れば、（３５×６４＝２２４０）ビツト
以内のバースト誤りは１行以内の誤りとなる。これを時
間に換算すると、約１１．７Ｈの期間となる。また、誤
りが訂正不能となる場合は、第１にインターリーフの１
単位の期間でＩ（ｍ＋ｎ）ビツトを越えて２１（ｍ＋ｎ
）ビツト以下のバースト誤りが発生する場合であるが、
このときパリテイビツト”の前後に情報ビツトが位置す
る配列とされているから、各プロツクの第１行及び第３
行が同時に誤まることがないようにできる。例えば第２
図のコードの構成で、第１番目のプロツクの第１行の情
報ビツト（Ａ｛）から第１番目のプロツクのパリ．テイ
ビツトＰ，迄のバースト誤りが生じたとしても、残りの
第３行の情情報ビツト（Ａ〒）から（Ａ？）は誤りを含
まないものとなる。従つて情報ビツトが本来の順序とし
て（Ａ｛）（Ａ￥）（Ａ桑）（Ａ？）・ ・（Ａ１）（
Ａｒ）のものであれば、誤りノの含まれる情報ビツトは
必らずひとつおきに発生することになるから、平均値補
間が容易となる。また、ステレオオーデイオ信号のよう
に２チヤンネルの連続する信号を伝送する際には、上述
実施例のように、マルチプレクサ２２及びデマルチプレ
クサ３９によつて左右のチヤンネルの混合、分配を行な
うことにより、上述と同様にデマルプレクサ３９の出力
に現れるデータは、左右のチヤンネルの夫々に関して必
らず誤りを含むワードの前後に正しいワードが存在する
ことになり、平均値補間が容易であり、補間されたコー
ドをＰＣＭ復調したときにもとのレベルとかけ離れたも
のとなることを防止でき、聴感上自然な感じとなる。ま
た、訂正不能で然も平均値補間が難しい場合としては、
インターリーフの１単位の期間で２１（ｍ＋ｎ）ビツト
を越えるバースト誤りが発生する場合がある。このよう
な事態は予めインターリーフの１単位の長さを伝送系の
特性を考慮して選定しておくことにより、その発生の確
率を頗る低くできる。上述の実施例のようにＶＴＲを用
いたときには、２１（ｍ＋ｎ）ビツトに相当する期間は
約２３１｛となり、これ以上のドロツプアウトの発生は
通常では殆どない。更に、訂正不能な場合で然も平均値
補間が難しい他の場合として、インターリーフの１単位
の期間の前半においてバースト誤りが１回発生して、第
１行の情報ビツトが誤り、その後半において再びバース
ト誤りが発生して第３行の情報ビツトが誤る場合がある
。
以内のバースト誤りは１行以内の誤りとなる。これを時
間に換算すると、約１１．７Ｈの期間となる。また、誤
りが訂正不能となる場合は、第１にインターリーフの１
単位の期間でＩ（ｍ＋ｎ）ビツトを越えて２１（ｍ＋ｎ
）ビツト以下のバースト誤りが発生する場合であるが、
このときパリテイビツト”の前後に情報ビツトが位置す
る配列とされているから、各プロツクの第１行及び第３
行が同時に誤まることがないようにできる。例えば第２
図のコードの構成で、第１番目のプロツクの第１行の情
報ビツト（Ａ｛）から第１番目のプロツクのパリ．テイ
ビツトＰ，迄のバースト誤りが生じたとしても、残りの
第３行の情情報ビツト（Ａ〒）から（Ａ？）は誤りを含
まないものとなる。従つて情報ビツトが本来の順序とし
て（Ａ｛）（Ａ￥）（Ａ桑）（Ａ？）・ ・（Ａ１）（
Ａｒ）のものであれば、誤りノの含まれる情報ビツトは
必らずひとつおきに発生することになるから、平均値補
間が容易となる。また、ステレオオーデイオ信号のよう
に２チヤンネルの連続する信号を伝送する際には、上述
実施例のように、マルチプレクサ２２及びデマルチプレ
クサ３９によつて左右のチヤンネルの混合、分配を行な
うことにより、上述と同様にデマルプレクサ３９の出力
に現れるデータは、左右のチヤンネルの夫々に関して必
らず誤りを含むワードの前後に正しいワードが存在する
ことになり、平均値補間が容易であり、補間されたコー
ドをＰＣＭ復調したときにもとのレベルとかけ離れたも
のとなることを防止でき、聴感上自然な感じとなる。ま
た、訂正不能で然も平均値補間が難しい場合としては、
インターリーフの１単位の期間で２１（ｍ＋ｎ）ビツト
を越えるバースト誤りが発生する場合がある。このよう
な事態は予めインターリーフの１単位の長さを伝送系の
特性を考慮して選定しておくことにより、その発生の確
率を頗る低くできる。上述の実施例のようにＶＴＲを用
いたときには、２１（ｍ＋ｎ）ビツトに相当する期間は
約２３１｛となり、これ以上のドロツプアウトの発生は
通常では殆どない。更に、訂正不能な場合で然も平均値
補間が難しい他の場合として、インターリーフの１単位
の期間の前半においてバースト誤りが１回発生して、第
１行の情報ビツトが誤り、その後半において再びバース
ト誤りが発生して第３行の情報ビツトが誤る場合がある
。
しかし、１回のバースト誤りが発生して頗る短時間のう
ちで次のバースト誤りが−発生する確率は一般に低いも
のと考えられる。実際、ＴＲを伝送媒体としたときに、
ドロツプアウトが頗る短時間の後に連続して発生する確
率は極めて低く、平均値補間が難しいような場合は殆ど
ない。なお、１プロツクの第１行及び第３行の情報ビツ
トが共に誤つて平均値補間が難しくなる場合（上述実施
例では、α″＝β″＝゜゜１゛となる場合）には、誤つ
たデータの伝送を無効とするミユーテイング又は以前の
正しいコードをホールドする前値ホールドを行なうよう
にしてもよい。
ちで次のバースト誤りが−発生する確率は一般に低いも
のと考えられる。実際、ＴＲを伝送媒体としたときに、
ドロツプアウトが頗る短時間の後に連続して発生する確
率は極めて低く、平均値補間が難しいような場合は殆ど
ない。なお、１プロツクの第１行及び第３行の情報ビツ
トが共に誤つて平均値補間が難しくなる場合（上述実施
例では、α″＝β″＝゜゜１゛となる場合）には、誤つ
たデータの伝送を無効とするミユーテイング又は以前の
正しいコードをホールドする前値ホールドを行なうよう
にしてもよい。
更に、本発明におけるコードの構成におけるビツト長の
制約が先に提案されている０ＲＣ（０ｐｔｉｍａ１Ｒｅ
ｃｔａｎｇｕ］ＡｒＣＯｄｅ）コードのようなプロツク
コードに比べてはるかにゆるやかであり、実用化が容易
であるという利点を有する。
制約が先に提案されている０ＲＣ（０ｐｔｉｍａ１Ｒｅ
ｃｔａｎｇｕ］ＡｒＣＯｄｅ）コードのようなプロツク
コードに比べてはるかにゆるやかであり、実用化が容易
であるという利点を有する。
第１図及び第２図は本発明の説明に用いる線図、第３図
は本発明の一実施例の全体のプロツク図、第４図及び第
７図はそのエンコーダ及びデコーダのプロツク図、第５
図及び第６図は動作説明に用いる線図である。 １はＴＲｌ６Ｌ，６ＲはＡＤ変換器、８はエンコーダ、
１２はデコーダ、１３Ｌ，１３Ｒは補間回路、１４Ｌ，
１４ＲはＤ八変換器である。
は本発明の一実施例の全体のプロツク図、第４図及び第
７図はそのエンコーダ及びデコーダのプロツク図、第５
図及び第６図は動作説明に用いる線図である。 １はＴＲｌ６Ｌ，６ＲはＡＤ変換器、８はエンコーダ、
１２はデコーダ、１３Ｌ，１３Ｒは補間回路、１４Ｌ，
１４ＲはＤ八変換器である。
Claims (1)
- １ マトリクス形式に配列した情報データと、この情報
データの行又は列方向に関するパリテイデータと、上記
情報データ及びパリテイデータの行又は列の各々に関す
る誤り検出データとを含む１ブロックを得、この複数ブ
ロックから行毎又は列毎のデータを取り出して並び変え
を行なう際に、上記複数ブロックから取り出された複数
行又は複数列の連続するるパリテイデータの前後に夫々
上記複数ブロックから取り出された複数行又は複数列の
情報データを配列することを特徴とするデジタル信号伝
送方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52056142A JPS6052509B2 (ja) | 1977-05-16 | 1977-05-16 | デジタル信号伝送方法 |
| CA302,941A CA1099023A (en) | 1977-05-16 | 1978-05-09 | Method and system for transmitting and receiving interleaved blocks of encoded data words to minimize error distortion in the recovery of said data words |
| AU35989/78A AU514285B2 (en) | 1977-05-16 | 1978-05-10 | Error correcting data transmission code |
| GB19364/78A GB1590518A (en) | 1977-05-16 | 1978-05-12 | Method of and apparatus for processing encoded data words |
| US05/905,894 US4188616A (en) | 1977-05-16 | 1978-05-15 | Method and system for transmitting and receiving blocks of encoded data words to minimize error distortion in the recovery of said data words |
| FR7814461A FR2391525B1 (fr) | 1977-05-16 | 1978-05-16 | Procede et dispositif d'enregistrement de signaux stereophoniques sur un magnetoscope |
| NLAANVRAGE7805248,A NL189989C (nl) | 1977-05-16 | 1978-05-16 | Werkwijze en stelsel voor het overdragen van gecodeerde datawoorden. |
| IT49383/78A IT1102643B (it) | 1977-05-16 | 1978-05-16 | Impianto e procedimento per trasmettere e ricevere parole di dati in codice |
| DE19782821305 DE2821305A1 (de) | 1977-05-16 | 1978-05-16 | Verfahren und anlage zum uebertragen und empfang von kodierten datenwoertern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52056142A JPS6052509B2 (ja) | 1977-05-16 | 1977-05-16 | デジタル信号伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53140912A JPS53140912A (en) | 1978-12-08 |
| JPS6052509B2 true JPS6052509B2 (ja) | 1985-11-19 |
Family
ID=13018818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52056142A Expired JPS6052509B2 (ja) | 1977-05-16 | 1977-05-16 | デジタル信号伝送方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4188616A (ja) |
| JP (1) | JPS6052509B2 (ja) |
| AU (1) | AU514285B2 (ja) |
| CA (1) | CA1099023A (ja) |
| DE (1) | DE2821305A1 (ja) |
| FR (1) | FR2391525B1 (ja) |
| GB (1) | GB1590518A (ja) |
| IT (1) | IT1102643B (ja) |
| NL (1) | NL189989C (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4281355A (en) * | 1978-02-01 | 1981-07-28 | Matsushita Electric Industrial Co., Ltd. | Digital audio signal recorder |
| JPS5654140A (en) * | 1979-10-09 | 1981-05-14 | Sony Corp | Transmission method for pcm signal |
| GB2075728B (en) * | 1980-05-01 | 1984-02-01 | Sony Corp | Processing binary data |
| US4375581A (en) * | 1980-06-30 | 1983-03-01 | Bell Telephone Laboratories, Incorporated | Digital transmission error reduction |
| JPS5735444A (en) * | 1980-08-12 | 1982-02-26 | Sony Corp | Pcm signal transmission method |
| JPS5750307A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
| JPS5753807A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Processsor of digital signal |
| JPS57207958A (en) * | 1981-06-17 | 1982-12-20 | Hitachi Ltd | Data correcting device |
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- 1978-05-16 DE DE19782821305 patent/DE2821305A1/de active Granted
- 1978-05-16 NL NLAANVRAGE7805248,A patent/NL189989C/xx not_active IP Right Cessation
- 1978-05-16 IT IT49383/78A patent/IT1102643B/it active
- 1978-05-16 FR FR7814461A patent/FR2391525B1/fr not_active Expired
Also Published As
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|---|---|
| NL7805248A (nl) | 1978-11-20 |
| FR2391525B1 (fr) | 1985-10-31 |
| US4188616A (en) | 1980-02-12 |
| AU514285B2 (en) | 1981-01-29 |
| DE2821305C2 (ja) | 1988-01-21 |
| NL189989B (nl) | 1993-04-16 |
| AU3598978A (en) | 1979-11-15 |
| DE2821305A1 (de) | 1978-12-07 |
| IT7849383A0 (it) | 1978-05-16 |
| CA1099023A (en) | 1981-04-07 |
| GB1590518A (en) | 1981-06-03 |
| NL189989C (nl) | 1993-09-16 |
| JPS53140912A (en) | 1978-12-08 |
| IT1102643B (it) | 1985-10-07 |
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