JP2586488B2

JP2586488B2 - ディジタル信号処理装置

Info

Publication number: JP2586488B2
Application number: JP62148061A
Authority: JP
Inventors: 雅美椿
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-06-16
Filing date: 1987-06-16
Publication date: 1997-02-26
Anticipated expiration: 2012-02-26
Also published as: JPS63313363A

Description

【発明の詳細な説明】以下、本発明を次の順序で説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする問題点 E.問題点を解決するための手段 F.作用 G.実施例Ｇ−1. ディジタル信号記録再生システム（第２図）Ｇ−2. 信号フォーマット（第３図〜第８図）Ｇ−3. エンコーダ（第９図）Ｇ−4. デコーダ（第10図，第１図）Ｇ−5. ダビング時（第11図） H.発明の効果 A.産業上の利用分野本発明は、例えばコンパクトディスクの原盤作成時に
用いられるディジタル信号処理装置に関する。

B.発明の概要本発明は、例えばコンパクトディスクの原盤作成時に
用いられるディジタル信号処理装置において、エンコー
ダおよびデコーダにおけるデータの遅延量を、該エンコ
ーダでの伝送信号形成時のブロック化のブロック長の整
数倍としたことにより、編集等の際に、システムのコン
トロールを容易に行うことができるようにしたものであ
る。

C.従来の技術現在普及しつつあるコンパクトディスク（CD）の原盤
作成時におけるカッティングは、通常、ディジタル信号
処理装置（いわゆるPCMプロセッサ）とVTR（ビデオテー
プレコーダ）とから成るディジタル信号記録再生システ
ムから再生されたディジタルデータを光学カッティング
装置に供給することにより行われる。上記ディジタル信
号記録再生システムにおいて、記録時には、入力データ
は誤り検出・訂正符号が付加され、インターリーブされ
た後、擬似ビデオ信号の形態とされて磁気テープ上に記
録される。また、再生時には、上記磁気テープより再生
された擬似ビデオ信号からデータが抽出され、このデー
タに対してデ・インターリーブや誤り訂正・補正等の処
理が施された後、出力データとして出力されるようにな
っている。このようなディジタル信号記録再生システム
に関しては、例えば特開昭58−48279〜48281号公報等に
記載されているような装置が提案されている。また、信
号フォーマットおよび再生データのデコード方法につい
ては、例えば特開昭54−75204号公報あるいは特開昭55
−3287号公報等に記載されているようなものが知られて
いる。更に、誤りの検出については、例えば特開昭61−
71478号公報、特開昭61−276175号公報あるいは特開昭6
1−80671号公報等に記載されているような方法が提案さ
れている。

D.発明が解決しようとする問題点ところで、上述のようなディジタル信号記録再生シス
テムにおいては、データと共に、テープ位置情報あるい
はアドレス情報となるいわゆるタイムコード（フレーム
単位）を同時に記録するようにし、このタイムコードを
テープ編集作業時の編集点の設定等に利用することが一
般に行われている。

ところがデータは、記録時のエンコード処理および再
生時のデコード処理のため、ある一定時間の遅延を生じ
る。一方、タイムコードは、エンコード処理およびデコ
ード処理が施されないことから、遅延を生じない。この
ため、再生時に、データはタイムコードに対してある時
間遅れて出力されることになる。データの記録がフレー
ム単位で行われるのに対して、上記データの時間遅れは
中途半端な値となることから、編集等の際のシステムの
コントロールは困難である。

これを補正する手段として、タイムコードを遅延させ
ることが考えられる（例えば特願昭61−84812号等参
照）。しかしながら、VTRを用いたシステムでは、タイ
ムコードは基準となる同期信号に必ずロックしなければ
ならず、任意の遅延時間を設定することはできない。

そこで、本発明は上述した従来の問題点に鑑みて提案
されたものであり、編集等の際に、システムのコントロ
ールを容易に行うことができるようなディジタル信号処
理装置を提供することを目的とする。

E.問題点を解決するための手段本発明に係るデジタル信号処理装置は、前述した問題
点を解決するために、ディジタルデータが供給される第
１の入力端子と、上記ディジタルデータを誤り訂正符号
化し、複数ワードごとにブロック化して伝送信号を形成
するエンコーダと、上記伝送信号を出力する第１の出力
端子と、上記伝送信号が供給される第２の入力端子と、
上記伝送信号の誤り訂正復号を行い、上記ディジタルデ
ータを復元するデコーダと、復元された上記ディジタル
データを出力する第２の出力端子とを有して成り、上記
エンコーダおよび上記デコーダにおけるデータの遅延量
を、上記第１の入力端子に供給されるディジタルデータ
と上記第１の出力端子から出力される伝送信号に含まれ
る同一ワードの遅延量と、上記第２の入力端子に供給さ
れる伝送信号と上記第２の出力端子から出力されるディ
ジタルデータに含まれる同一ワードの遅延量との和が上
記ブロック化のブロック長の整数倍となるように設定し
たことを特徴としている。

F.作用本発明によれば、エンコーダおよびデコーダにおける
データの遅延量を、該エンコーダでの伝送信号形成時の
ブロック化のブロック長の整数倍としたことにより、編
集等の際のシステムのコントロールが容易となる。

G.実施例以下、本発明の一実施例について図面を参照しながら
詳細に説明する。

Ｇ−1. ディジタル信号記録再生システムまず、ディジタル信号記録再生システムの全体構成に
ついて第２図を参照しながら説明する。このシステム
は、ディジタル信号処理装置10とVTR20とから構成され
ており、ディジタルデータおよびタイムコード（例えば
SMPTEタイムコードあるいはEBUタイムコード）の記録・
再生を行うものである。上記ディジタルデータおよびタ
イムコードの記録はフレーム単位で行われる。上記ディ
ジタル信号処理装置10は、第１および第２の入力端子1
1,12と、エンコーダ13と、デコーダ14と、第１および第
２の出力端子15,16とを有して成っている。また、上記V
TR20は、例えば525/30NTSCテレビジョン方式に対応する
ものであり、ビデオ信号入力端子21,ビデオ信号出力端
子22,タイムコード入力端子23,およびタイムコード出力
端子24を有している。

入力端子11に供給されたディジタルデータD_Iは、エン
コーダ13にて誤り訂正符号化されると共にインターリー
ブされ、複数ワード（本実施例においては、後述するよ
うに、5880ワード（１フレーム））ごとにブロック化さ
れ、伝送信号となる擬似ビデオ信号V_POが形成される。
この擬似ビデオ信号V_POは出力端子15から出力され、VTR
20のビデオ信号入力端子21に供給され、図示しない磁気
テープ上にビデオ信号として記録される。

上記VTR20により再生された擬似ビデオ信号V_PIはビデ
オ信号出力端子22から出力され、入力端子12に供給され
る。この擬似ビデオ信号V_PIはデコーダ14に供給され、
データ部分が取出された後、該データがデ・インターリ
ーブされると共に誤り訂正復号等の処理が行われ、出力
端子16より復元されたディジタルデータD₀が出力される
ようになっている。

ここで、記録時の上記インターリーブのインターリー
ブ長は複数種類（本実施例においては、２種類）選択的
に切換えられるようになっている。また、エンコーダ13
およびデコーダ14におけるデータの遅延量は、入力端子
11に供給されるディジタルデータD_Iと出力端子15から出
力される擬似ビデオ信号V_POに含まれる同一ワードの遅
延量と、入力端子12に供給される擬似ビデオ信号V_PIと
出力端子16から出力されるディジタルデータD_Oに含まれ
る同一ワードの遅延量との和が記録時（エンコード時）
の上記ブロック化のブロック長（１フレーム）の整数倍
となるように設定されている。これらのインターリーブ
長の切換えおよびデータの遅延量の設定については、後
に詳述する。

また、端子31に供給されるタイムコードT_CIはそのま
まVTR20のタイムコード入力端子23に供給され、図示し
ない磁気テープ上に記録される。上記VTR20により再生
されたタイムコードT_COはタイムコード出力端子24から
出力され、これが端子32から出力されるようになってい
る。

なお、第２図においては図示を省略しているが、ディ
ジタル信号処理装置10内には、ダビング時にタイムコー
ドを所定フレーム遅延させるための遅延回路が設けられ
ている。これについては、後に第11図を参照しながら詳
述する。

Ｇ−2. 信号フォーマット次に、信号フォーマットについて説明する。サンプリ
ング周波数は、44.1kHzと44.056kHzの２種類に対応して
おり、これによって擬似ビデオ信号の水平同期周波数お
よび垂直同期周波数と、データの転送レートが異ならさ
れている。すなわち、サンプリング周波数が44.1kHzの
場合には、水平同期周波数15.75kHz、垂直同期周波数60
Hz、転送レート3.5831Mbit/secとなっており、また、4
4.056kHzの場合には、水平同期周波数15.734kHz,垂直同
期周波数59.94Hz,転送レート3.5795Mbit/secとなってい
る。

１データブロックは、第３図（Ａ）あるいは第３図
（Ｂ）に示すように、12ワードから成っている。図中、
Ｒは右チャンネルのサンプルワードであり、Ｌは左チャ
ンネルのサンプルワードである。また、Ｐは誤り訂正の
ためのパリティチェックワードであり、ＣはCRCCによる
誤り検出ワードである。また、添字はワード番号を示し
ており、ｎ＝0,1,2,…である。各ワードはそれぞれ16ビ
ットから成っている。第３図（Ａ）に示す奇数ブロック
において、パリティチェックワードP_6nはサンプルワー
ドR_6n,L_6nより生成される。また、パリティチェックワ
ードP_6n+1はサンプルワードL_6n+1,R_6n+1より、パリティ
チェックワードP_6n+2はサンプルワードR_6n+2,L_6n+2より
それぞれ生成される。更に、第１行の誤り検出ワードC
_6nはサンプルワードR_6n,L_6n+1,R_6n+2より生成される。
また、第２行の誤り検出ワードC_6n+2はパリティチェッ
クワードP_6n,P_6n+1,P_6n+2より、第３行の誤り検出ワー
ドC_6n+1はサンプルワードL_6n,R_6n+1,L_6n+2よりそれぞれ
生成される。

第３図（Ｂ）に示す偶数ブロックにおいても、同様に
して、パリティチェックワードP_6n+3,P_6n+4,P_6n+5の生
成および誤り検出ワードC_6n+3,C_6n+5,C_6n+4の生成が行
われる。

ここで、本実施例におけるディジタル信号処理装置
は、インターリーブブロックの長さすなわちインターリ
ーブ長の異なる２種類のフォーマットを有しており、選
択的に切換えられるようになっている。２種類のうち従
来より使用されているフォーマット（以下、従来フォー
マットという。）は、インターリーブ長が35H（Ｈは水
平期間）であり、新しく提案されたフォーマット（以
下、新フォーマットという。）は、インターリーブ長が
１フレーム（490H）となっている。

すなわち、従来フォーマットの場合、１インターリー
ブブロックは、第４図（Ａ）に示すように、上述した奇
数ブロックと偶数ブロックを交互に配置した35のデータ
ブロックから成っている。インターリーブは、第４図
（Ｂ）に示すように、第１ブロックから第35ブロックま
で、まず、第１行のワードが順次配列され、次に、第２
行のワードが、そして、最後に第３行のワードがそれぞ
れ順次配列されることにより行われる。インターリーブ
された各ワードは1Hに対して12ワードとして擬似ビデオ
信号が形成される。よって、１インターリーブブロック
全体（12×35＝420ワード）は、35Hに対応することにな
る。

また、新フォーマットの場合、１インターリーブブロ
ックは、第５図（Ａ）に示すよに、490のデータブロッ
クからなっており、インターリーブは、第５図（Ｂ）に
示すように、第１ブロックから第490ブロックまでの各
ワードが従来フォーマットの場合と同様に、順次配列さ
れることにより行われる。１インターリーブブロック全
体（12×490＝5880ワード）は、擬似ビデオ信号の１フ
レーム（490H）に対応することになる。上述した新フォ
ーマットは、インターリーブブロックが１フレームと長
いことから、バーストエラーに対する訂正能力は非常に
高くなっている。例えば、2/3フィールド（約163H）程
度データが欠落しても訂正可能である。

また、従来フォーマットでは、インターリーブ長が35
Hと短いことから、記録時の同時モニターの際の入出力
端子におけるデータの時間差は少ないが、新フォーマッ
トでは多少長くなっている。

従って、例えば、従来フォーマットをオーディオ用の
音声データの記録・再生に用い、新フォーマットを非オ
ーディオ用のコンピュータ等のデータの記録・再生に用
いることにより、オーディオ用と非オーディオ用の両者
の要求を同時に満たすことがきる。

なお、デ・インターリーブはインターリーブと逆の処
理により行われる。

擬似ビデオ信号の1H期間を第６図に示す。この第６図
における数値はビット長を表わしており、1H期間は63.4
92μsec（サンプリング周波数44.1kHzの場合）となって
いる。また、サンプリング周波数が44.056kHzの場合に
は、1H期間は63.556μsecとなる。各データはNRZ変調が
施されており、“0"は黒レベルに対応しており、“1"は
白レベルに対応している。1H期間における12ワードのデ
ータのうち初めの８ワード（128ビット）と残りの４ワ
ード（64ビット）の間には、１ビットのコントロールビ
ットが挿入されている。

上記擬似ビデオ信号の各フィールド（奇数フィールド
および偶数フィールド）は、第７図（Ａ）および（Ｂ）
に示すように、それぞれ垂直同期信号に先行する等化パ
ルス部分から始まっている。また、データエリアは、奇
数フィールドにおいては、第７図（Ａ）に示すように、
17番目の水平ラインから始まり、偶数フィールドにおい
ては、第７図（Ｂ）に示すように、17.5番目の水平ライ
ンから始まっている。また、上記データエリアは、各フ
ィールドにおいて、それぞれ245Hの期間を占めている。
すなわち、上記データエリアは、１フレームのうち490H
の期間を占めることになる。

ところで、1H中に１ビットずつ存在する上記コントロ
ールビットは、第８図に示すように、35Hすなわちb₀〜b
₃₄の35ビットを１ブロックとするものであり、最初のb₀
〜b₃の４ビットに対して次のような割合てがなされてい
る。

b₀…エンファシス ON :データ“0" OFF:データ“1" b₁…サンプリング周波数 44.1 kHz:データ“0" 44.056kHz:データ“1" b₂…フォーマット新フォーマット：データ“0" 従来フォーマット：データ“1" b₃…オーディオ／非オーディオ非オーディオ：データ“0" オーディオ：データ“1" なお、残りのb₄〜b₃₄の31ビットに対しては割合ては
なされておらず、すべて“1"とされる。

Ｇ−3. エンコーダ次に、上記エンコーダ13の具体的なブロック回路構成
の一例について第９図を参照しながら説明する。一対の
入力端子41,42には、左チャンネルのディジタルデータ
（サンプルワード）D_ILと右チャンネルのディジタルデ
ータ（サンプルワード）D_IRがそれぞれ供給され、これ
が例えば４インターリーブブロック分の容量を有するメ
モリ43に書込まれる。上記メモリ43には、書込みアドレ
スジェネレータ44および読出しアドレスジェネレータ45
からの各アドレス情報と、タイミングジェネレータ46か
らのタイミング信号とがそれぞれ供給され、書込み時お
よび読出し時のアドレスの制御とタイミングの制御が行
われるようになっている。上記書込みアドレスジェネレ
ータ44および読出しアドレスジェネレータ45は、端子47
より供給されるフォーマット切換信号F_SWによって、出
力するアドレス情報の切換え制御がなされる。なお、上
記書込みアドレスジェネレータ44および読出しアドレス
ジェネレータ45にも、タイミングジェネレータ46からタ
イミング信号がそれぞれ供給されている。

そして、上記メモリ43からデータが順次読出され誤り
訂正符号化されると共に、インターリーブが行われる。
すなわち、第４図あるいは第５図に示した例において
は、第１行については、まず、サンプルワードR₀が読出
され、これがMPX（マルチプレクサ）48によって選択さ
れる。次に、サンプルワードL₁が読出され、これが上記
MPX48によって選択される。次に、サンプルワードR₂が
読出され、これが上記MPX48によって選択される。これ
ら３つのサンプルワードR₀,L₁,R₂はCRCCジェネレータ49
に順次供給され、誤り検出ワードC₀が生成され、これが
上記MPX48によって次のタイミングで選択される。第１
行についての処理は上述のような動作がくり返し行われ
ることにより完了する。

第２行については、まず、サンプルワードR₀およびサ
ンプルワードL₀が同時に読出され、これらがパリティジ
ェネレータ50に供給され、パリティチェックワードP₀が
生成される。そして、このパリティチェックワードP₀が
上記MPX48によって選択される。次に、サンプルワードL
₁,R₁が同時に読出され、同様にしてパリティチェックワ
ードP₁が生成され、上記MPX48によって選択される。次
に、サンプルワードR₂,L₂が同時に読出され、同様にし
てパリティチェックワードP₂が生成され、上記MPX48に
よって選択される。これらの３つのパリティチェックワ
ードP₀,P₁,P₂はCRCCジェネレータ49に順次供給され、誤
り検出ワードC₂が生成され、これが上記MPX48によって
次のタイミングで選択される。第２行についての処理
は、上述のような動作がくり返し行われることにより完
了する。

第３行についての処理は、第１行の場合と同様であ
り、説明を省略する。なお、上記MPX48には、上記タイ
ミングジェネレータ46よりタイミング信号が供給されて
いる。

上記MPX48からの出力は、コントロールビットジェネ
レータ51から供給されるコントロールビットを挿入する
ためのコントロールビット挿入回路52を介して擬似ビデ
オ信号形成回路53に供給され、擬似ビデオ信号V_POとし
て出力端子54から出力されるようになっている。上記コ
ントロールビットジェネレータ51,コントロールビット
挿入回路52,および擬似ビデオ信号形成回路53には、上
記タイミングジェネレータ46よりタイミング信号がそれ
ぞれ供給されている。また、上記コントロールビットジ
ェネレータ51は、端子57より供給される上記フォーマッ
ト切換信号F_SWによって、出力するコントロールビット
の切換え制御がなされる。

このような構成を有するエンコーダ13においては、上
記フォーマット切換信号F_SWによって書込みアドレスジ
ェネレータ44,読出しアドレスジェネレータ45,およびコ
ントロールビットジェネレータ51の各動作が切換え制御
されるようになっており、インターリーブ長の異なる２
種類のフォーマット（従来フォーマットおよび新フォー
マット）に対する対応が図られている。

Ｇ−4. デコーダ次に、上記デコーダ14の具体的なブロック回路構成の
一例について第10図を参照しながら説明する。入力端子
61にはVTR20より再生された擬似ビデオ信号V_PIが供給さ
れ、これがデータセパレータ62およびシンクセパレータ
63にそれぞれ供給される。上記データセパレータ62で
は、供給された擬似ビデオ信号V_PIからデータ部分（コ
ントロールビットを含む）の抽出が行われ、CRCCチェッ
カー64およびコントロールビット抽出回路65にそれぞれ
供給される。また、上記シンクセパレータ63では、供給
された擬似ビデオ信号V_PIから同期信号部分の抽出が行
われ、これがタイミングジェネレータ66に供給される。
上記データセパレータ62,CRCCチェッカー64,およびコン
トロールビット抽出回路65には、上記タイミングジェネ
レータ66からタイミング信号がそれぞれ供給され、各動
作タイミングの制御が行われるようになっている。

上記CRCCチェッカー64は４ワード単位で誤り検出を行
うものであり、１単位につき３ワードのデータとそれに
対する誤り検出フラグとが例えば１インターリーブブロ
ック分の容量を有するメモリ67に順次書込まれる。第４
図あるいは第５図に示した例においては、まず、３つの
サンプルワードR₀,L₁,R₂と、それに対する誤り検出フラ
グF_COとが書込まれる。３つのサンプルワードL₃,R₄,L₅
と、それに対する誤り検出フラグF_C3とが書込まれる。
このようにして、メモリ67に順次書込みがなされる。

上記コントロールビット抽出回路65ではデータ間に挿
入されたコントロールビットが抽出され、切換制御回路
68に供給される。この切換制御回路68からフォーマット
に応じた切換制御信号が出力され、書込みアドレスジェ
ネレータ69,読出しアドレスジェネレータ70および後述
する遅延回路77,79にそれぞれ供給される。上記書込み
アドレスジェネレータ69および読出しアドレスジェネレ
ータ70は、上記切換制御信号によって、出力するアドレ
ス情報の切換え制御がなされる。これによって、インタ
ーリーブ長の異なる２種類のフォーマットに対する対応
が図られている。上記メモリ67には、上記書込みアドレ
スジェネレータ69および読出しアドレスジェネレータ70
からの各アドレス情報と、上記タイミングジェネレータ
66からのタイミング信号とがそれぞれ供給され、書込み
時および読出し時のアドレスの制御およびタイミングの
制御が行われるようになっている。なお、上記書込みア
ドレスジェネレータ69および読出しアドレスジェネレー
タ70にも、タイミングジェネレータ66からタイミング信
号がそれぞれ供給されている。

そして、上記メモリ67からデータが順次読出されデ・
インターリーブが行われると共に、誤り訂正復号が行わ
れる。すなわち、第４図あるいは第５図に示した例にお
いては、まず、第１ブロックの１列目のサンプルワード
L₀,R₀と、パリティチェックワードp₀と、これらに対す
る３ビット分の誤り検出フラグF₃とが同時に読出され
る。訂正回路71ではサンプルワードL₀とパリティチェッ
クワードP₀から訂正値R₀′が生成され、訂正回路72では
サンプルワードR₀とパリティチェックワードP₀から訂正
値L₀′が生成される。また、パリティチェッカー73では
サンプルワードL₀,R₀とパリティチェックワードP₀から
シンドロームの演算が行われる。MPX74には、上記３ビ
ット分の誤り検出フラグF₃と、上記パリティチェッカー
73からの出力と、上記タイミングジェネレータ66からの
タイミング信号とが供給されており、これらに基づいて
切換え動作が行われる。すなわち、誤りが発生していな
い場合には、メモリ67からのサンプルワードL₀,R₀がMPX
74によってそれぞれ選択され、また、誤りが発生した場
合には、訂正回路72からの訂正値L₀′あるいは訂正回路
71からの訂正値R₀′がMPX74によって選択される。以
下、同様にして第１ブロックの第２列目のデータ，第３
列目のデータ，第２ブロックの第１列目のデータ，…と
いう順序に従って処理が行われる。

上記MPX74からの左チャンネルの出力および右チャン
ネルの出力は、補間回路75,76にそれぞれ供給される。
この補間回路75,76は、データに誤りが発生し訂正不能
の場合に平均値補間あるいは前値ホールドを行うもので
ある。ここで、インターリーブ長が１フレームの新フォ
ーマットの場合には、バーストエラーに対する訂正能力
が高いことから、上記補間回路75,76が動作するのは、
インターリーブ長が35Hの従来フォーマットの使用時が
ほとんどであると考えられる。

上記補間回路75からの出力は遅延回路77を介して出力
端子78より左チャンネルのディジタルデータD_OLとして
出力され、また、上記補間回路76からの出力は遅延回路
79を介して出力端子80より右チャンネルのディジタルデ
ータD_ORとして出力される。上記遅延回路77,79は、上記
切換制御回路68からの切換制御信号によって遅延量が制
御されるようになっている。

ここで、上記遅延回路77,79の遅延量の設定につい
て、インターリーブ長が１フレーム（490H）の新フォー
マットの場合を例として説明する。第２図において、記
録時には、端子31にはタイムコードT_CIが供給され、入
力端子11にはディジタルデータD_Iが供給されるが、これ
らのタイムコードT_CIとディジタルデータD_Iのタイミン
グは例えば第１図（Ａ）に示すような関係となってい
る。すなわち、１フレームを単位とするタイムコードT
_CIのｎフレームの先頭にディジタルデータD_Iのｋワード
目が存在しており、ｎ＋１フレームの先頭にはｋ＋1470
ワード目が存在している。以降のフレームについても、
各フレームの先頭にはその前のフレームの先頭に位置す
るワードに1470を加算したワードが存在することにな
る。なお、ここでは片チャンネルのデータのみについて
注目しており、1Hにつき３ワードとしている（１フレー
ム:3×490＝1470ワード）。また、パリティチェックワ
ードおよび誤り検出ワードが含まれないことは勿論であ
る。

次に、第２図において、端子32から出力されるタイム
コードT_COと出力端子16から出力されるディジタルデー
タD₀のタイミングは、第１図（Ｂ）に示すように、上述
した記録時と比べ３フレームのずれを生じている。すな
わち、例えば、ディジタルデータD₀のｋワード目はタイ
ムコードT_COのｎ＋３フレームの先頭にきており、ま
た、ｋ＋1470ワード目はｎ＋４フレームの先頭にきてい
る。このディジタルデータD₀のｋワードおよびｋ＋1470
ワードは、勿論上述した記録時における入力のディジタ
ルデータD₁のｋワードおよｋ＋1470ワードと同一のワー
ドである。上記遅延回路77あるいは遅延回路79がなけれ
ばデータの遅延量は例えば２フレーム＋５ワード程度と
なるが、上記遅延回路77あるいは遅延回路79によって上
記エンコーダ13およびデコーダ14におけるデータの遅延
量をちょうど３フレーム（4410ワード）としている。こ
れによって、再生されたタイムコードT_COのフレームの
値から３を引けば、記録時にどのようなタイミングで記
録されたデータかを容易に判定することができ、編集等
の際に、システムのコントロールが非常に容易である。
例えば、１フレームのみを書き直すような場合にも、デ
ータの入力タイミングの設定が簡単である。

Ｇ−5. ダビング時また、ディジタル信号処理装置10内には、第11図に示
すように、ダビング時にタイムコードを遅延させるため
の遅延回路17が設けられている。上記遅延回路17の遅延
量は、タイムコードに対するデータの遅延量（上述の例
においては、３フレーム）に等しく設定されており、再
生側のVTR90のビデオ信号出力端子91における擬似ビデ
オ信号とタイムコード出力端子92におけるタイムコード
とのタイミング関係と、記録側のVTR100のビデオ信号入
力端子101における擬似ビデオ信号とタイムコード入力
端子102におけるタイムコードとのタイミング関係とを
等しく保つことができるようになっている。

なお、インターリーブ長が35Hの従来フォーマットの
場合には、上記エンコーダ13およびデコーダ14における
データの遅延量がちょうど１フレームとなるように、上
記遅延回路77および遅延回路79の遅延量が制御される。
この場合、上記遅延回路17の遅延量は、１フレームに設
定されることは勿論でる。

H.発明の効果上述した実施例の説明から明らかなように、本発明に
係るディジタル信号処理装置によれば、エンコーダおよ
びデコーダにおけるデータの遅延量を、該エンコーダで
の伝送信号形成時のブロック化のブロック長の整数倍と
したことにより、編集等の際に、システムのコントロー
ルを容易に行うことができる。

【図面の簡単な説明】

第１図〜第11図は本発明の一実施例を説明するための図
であり、第１図はタイムコードとディジタルデータのタ
イミングを示すタイムチャート、第２図はディジタル信
号記録再生システムを示すブロック図、第３図はデータ
ブロックの構成を示す図、第４図は従来フォーマットを
示す図、第５図は新フォーマットを示す図、第６図は擬
似ビデオ信号の1H期間を示す波形図、第７図は上記擬似
ビデオ信号の各フィールドを示す波形図、第８図はコン
トロールビットの１ブロックを示す図、第９図はエンコ
ーダの具体的なブロック回路構成の一例を示すブロック
図、第10図はデコーダの具体的なブロック回路構成の一
例を示すブロック図、第11図はダビング時の動作を説明
するためのブロック図である。 10……ディジタル信号処理装置 11,12……入力端子 13……エンコーダ 14……デコーダ 15,16……出力端子

Claims

(57)【特許請求の範囲】

【請求項１】ディジタルデータが供給される第１の入力
端子と、上記ディジタルデータを誤り訂正符号化し、複数ワード
ごとにブロック化して伝送信号を形成するエンコーダ
と、上記伝送信号を出力する第１の出力端子と、上記伝送信号が供給される第２の入力端子と、上記伝送信号の誤り訂正復号を行い、上記ディジタルデ
ータを復元するデコーダと、復元された上記ディジタルデータを出力する第２の出力
端子とを有して成り、上記エンコーダおよび上記デコーダにおけるデータの遅
延量を、上記第１の入力端子に供給されるディジタルデ
ータと上記第１の出力端子から出力される伝送信号に含
まれる同一ワードの遅延量と、上記第２の入力端子に供
給される伝送信号と上記第２の出力端子から出力される
ディジタルデータに含まれる同一ワードの遅延量との和
が上記ブロック化のブロック長の整数倍となるように設
定したことを特徴とするディジタル信号処理装置。