JPH0828066B2 - 再生装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号を記録媒体にディジタル化して記録
したものを再生する装置、例えばディジタルVTRの再生
側などのような再生装置に関するものである。

従来の技術 近年、アナログビデオ信号をディジタルに変換して記
録し、ディジタル信号のまま再生した後アナログ信号に
戻すようなディジタル記録装置および再生装置が市場に
出てきた。これらの装置では再生されたディジタルデー
タにエラーが発生したら元どうりに訂正するか、訂正で
きないようなエラーのときは近傍の画素から予測するよ
うにして（一般的に修正と呼ばれている）エラーのデー
タがそのまま出力されることを防いでいる場合が多い。
最近はこれらのエラー訂正およびエラー検出に積符号を
用いることが常識的になってきた。この積符号を実現す
るための装置の構成は記録装置と再生装置のどちらと
も、メモリを挟んで入力または出力側にアウターエラー
訂正ブロックを、記録媒体側にインナーエラー訂正ブロ
ックを配置した格好になる。この積符号化されたデータ
を再生するときは、先ずインナーエラー訂正復号化器に
再生データが入力され訂正可能なエラーデータは訂正さ
れ、訂正不可能なデータはエラー検出される。このよう
にエラー検出された場合とエラーしてないデータとの区
別を訂正後の回路で判断できるようにするためにインナ
ーエラー訂正復号化器からデータとは別の信号ラインで
フラグ信号が出力される。通常再生の場合はこのフラグ
信号も再生メモリにデータと一緒に書き込んで映像信号
の出力側（再生メモリの読み出し側）でアウターエラー
訂正復号化器で使用する。このウアターエラー訂正復号
化器もやはりフラグを出力しており後の修正で使う。こ
のような構成で再生されたデータにエラーがあっても訂
正や修正をされて良好な再生画を得ている。ところでこ
のような構成の装置でスロー再生をするばあいには、再
生されたデータがメモリに１フィールド溜るまで待って
から読み出しを始めて何度も同じデータを読み出すこと
によって実現している場合が多い。しかし従来はスロー
再生の時に再生メモリの後（読み出し側）で後に説明す
る理由によってフラグを使用できない状態にある。した
がってアウターエラー訂正復号化器や、修正回路でフラ
グが使えないので訂正や修正の能力が落ち、通常再生の
時と同等の画質を得る事ができなっかた。

以下にこれらの詳しい構成と動作について説明する。
第５図は、一般的なディジタル記録および再生装置のブ
ロック図を示すものである。第５図の上半分が記録装
置、下半分が再生装置である。端子28からはアナログ映
像信号が入力されている。１はアナログの映像信号をデ
ィジタルに変換するA/D変換器である。２は積符号のア
ウター側の符号化器でアウターエラー符号化器である。
３は積符号用にインターリーブを行なう記録メモリであ
る。４は積符号のインナー側の符号化器でインナーエラ
ー訂正符号化器である。５は再生装置のインナーブロッ
ク同期及びワード同期をとるためのシンクと、再生時に
画面のどこのデータかを知るためのアドレス（ID・・・
IDentifire・・・識別子の意味）とをインナーの符号化
１ブロック毎に付加するシンク・ID付加回路である。６
は１ワード何ビットかのデータ，シンクおよびIDを１ビ
ットのシリアル信号にするためのパラレル／シリアル変
換器である。７は記録ヘッドである。８は記録媒体であ
る。９は再生ヘッドである。10は再生されたシリアルの
データからシンクをもとにワード及びブロックの同期を
とってシリアルをパラレル変換するためのワード・ブロ
ック同期回路である。11は再生されたシリアルのデータ
からクロックを再生するクロック再生PLLである。12は
インナーエラー訂正復号化器である。14は再生メモリで
ある。15はアウターエラー訂正復号化器である。16はエ
ラー訂正不可能なデータを近傍の画素から予測して補う
修正回路である。17はディジタルの映像データをアナロ
グのデータに変換するD/A変換器である。30は再生時に
出力映像信号のタイミングを決めるための信号（リファ
レンスビデオ信号）を入力するための端子である。18は
リファレンスビデオ信号から同期信号を分離して再生装
置の回路系に必要なタイミング信号を発生する同期分離
回路である。19はリファレンスビデオ信号を基に再生メ
モリ以降で使用するクロックを作るPLLである。29は再
生されたアナログの映像信号が出力される端子である。

以上のように構成された記録及び再生装置について、
以下その動作について説明する。

まず、A/D変換器１に端子28からのアナログ映像信号
が入力されてディジタル化された映像信号はアウターエ
ラー訂正符号化器２に入る。アウターエラー訂正符号化
器２は、まず第６図Ａに示すようにある大きさのブロッ
ク毎にデータを区切り、第６図Ｂに示すようにブロック
毎にデータレートを圧縮して隙間をあけ、このデータに
ついてエラー訂正符号化を行い１ブロック毎にパリティ
を付加して（第６図Ｃ、以下アウターブロックと呼
ぶ。）記録側メモリ４に向けて出力する。

記録メモリ３では、第７図に示すように、積符号のイ
ンターリーブをするためにアドレスを行アドレスと列ア
ドレスに分けて行アドレスをアウターブロックに割り当
て列アドレスを後に説明するインナーブロックに割り当
てている。アウターエラー訂正符号化器２から入力され
てくるデータは１ワードごとに行アドレスをインクリメ
ントし、アウターブロックごとに列アドレスをインクリ
メントした行列アドレスに書き込まれる。メモリが一杯
になると読み出しを始める。読み出しはまず列方向にア
ドレスをインクリメントしていき列アドレスが最大にな
ると行アドレスをインクリメントし列アドレスをクリア
して、後は同じようにして読み出していきインナーエラ
ー訂正符号化器４へと出力する。

インナーエラー訂正符号化器４は、この列方向に連続
した１列分のデータの並び（インナーブロックとよぶ）
についてエラー訂正符号化を行い１インナーブロックに
つき数ワードのパリティを付加する。このインナーエラ
ー訂正符号化されたデータはシンク・ID付加回路５に入
力される。

シンク・ID付加回路５では再生時のワード同期とブロ
ック同期をとるためにインナーブロック毎にシンクと呼
ぶある決まったビットパターンをもつワードを付加す
る。積符号の場合、再生装置でも記録装置と同じインタ
ーリーブを保つ必要がある。再生装置で積符号のインタ
ーリーブを保つためには再生メモリ14に書き込むデータ
のアドレッシングを記録メモリ３と同じにしておくと簡
単である。そのため、少なくとも再生装置で何個目のイ
ンナーブロックかがわかるように、インナーブロック毎
にその行アドレスを付加しておく。このインナーブロッ
クごとのアドレスを一般的にIDと呼んでいる。このIDも
シンク・ID付加回路５で付加される。そしてシンクとID
が付加されたデータ（第８図参照）は、パラレル／シリ
アル変換器６に入力されてシリアルのビット列になり記
録ヘッド７によって記録媒体８に記録される。

記録媒体８に記録されたデータを再生ヘッド９でトレ
ースし、出てきたシリアルのデータはワード・ブロック
同期回路10とクロック再生PLL11に入る。クロック再生P
LL11は再生ヘッド９で再生されたシリアルのデータのビ
ットに同期したクロックとワードに同期したクロック
（以下、インナークロックと呼ぶ）を作るPLLである。
このインナークロックはワード・ブロック同期回路10か
ら後の再生メモリ14までの各回路に送られて各々で使用
される。

ワード・ブロック同期回路10は再生されたシリアルデ
ータからシンクのパターンを検出し、そのタイミングで
シリアルからパラレルに変換する。それと共にインナー
ブロック内のタイミング信号21を作成して出力する。パ
ラレルに変換されて何ビットかのワードデータになった
データ20と、タイミング信号21はインナーエラー訂正復
号化器12とID検出器13と再生メモリ14に送られる。この
ワード・ブロック同期回路10でシンクが検出できなかっ
た場合は、タイミング信号は出力されないようになてい
る。したがってシンクが検出されなかったインナーブロ
ックの間、このタイミング信号を使用している回路は動
作しないので最終的にはそのインナーブロックのデータ
は再生メモリ14に書き込まれない。

インナーエラー訂正復号化器12はデータ20はインナー
ブロックごとにエラー訂正復号化を行い再生メモリ14に
向けて訂正または検出が終ったデータ22とフラグ23を出
力する。データ20にエラーがある場合そのエラーが訂正
可能であれば訂正する。訂正不可能であればエラーの検
出だけを行い、データ22はデータ20と同一のものにな
る。またエラーが検出されるとフラグ23をハイレベルに
し、エラーがない場合と訂正できた場合はフラグ23をロ
ウレベルにしている。

ID検出器13はデータ20からタイミング信号を基にイン
ナーブロックに入っているIDを抜き出し再生メモリ14に
向けて出力する。

同期分離回路18は端子30に入力されるリファレンスビ
デオ信号の同期を分離して、再生メモリ14以降の回路に
必要なタイミング信号を再生出力ビデオ信号の位相がリ
ファレンスビデオ信号の位相に合うように出力する。

PLL19はリファレンスビデオ信号の同期信号からD/A変
換器17用と再生メモリ14以降の回路用のクロック（以下
サンプルクロックと呼ぶ）とを作るPLLである。

再生メモリ14は記録メモリ３と同じように行アドレス
と列アドレスを持っている。ID検出器13の出力を基にや
はり記録メモリ３の読み出し側と同じようにワード毎に
列アドレスをインクリメントし、インナーブロックごと
に行アドレスをインクリメントしてデータ22とフラグ23
を書き込んでいく。また再生メモリ14からは、最初に行
アドレスをインクリメントしアウターブロック毎に列ア
ドレスをインクリメントしてデータとフラグを読み出し
ていく。読み出されたデータ24とフラグ25は、アウター
エラー訂正復号化器15に入力される。

アウターエラー訂正復号化器15は、再生メモリ14から
読み出されたデータ24のアウターブロック毎にエラー訂
正復号化を行う。このときフラグ25も参照してエラー訂
正復号化を行うことによって訂正能力をあげている。ま
たインナーエラー訂正復号化器12と同様にデータ24のア
ウターブロックごとにエラー訂正復号化を行い修正回路
16に向けて訂正または検出が終ったデータ26とフラグ27
を出力する。データ24にエラーがある場合そのエラーが
訂正可能であれば訂正する。訂正不可能であればエラー
の検出だけを行い、データ26はデータ24と同一のものに
なる。またエラーが検出されるとフラグ27をハイレベル
にし、エラーがない場合と訂正できた場合はフラグ27を
ロウレベルにしている。

修正回路16はデータ26とフラグ27を入力してエラーデ
ータの修正をしてD/A変換器17に向けて出力する。つま
りフラグがハイレベルであれば（データ26がエラーして
いる場合）近傍の画素の値からそのデータの値を予測し
て出力し、フラグがロウレベルであればデータ26の値を
そのまま出力する。

D/A変換器17は修正回路16から送られてきたディジタ
ルの映像データをアナログの映像信号に変換する。そし
て端子29に出力される。

以上のような記録及び再生装置で本発明に特に関係に
ある再生メモリ14について第９図と第10図を用いて詳し
く説明する。

第９図は、再生装置の従来の再生メモリ14の詳細なブ
ロック図である。第９図で21は第５図のワード・ブロッ
ク同期回路10から出力されているインナーブロック内の
各種タイミング信号である（以下、インナータイミング
信号と呼ぶ）。22はインナーエラー訂正復号化器12によ
ってエラー訂正されたデータである。23はインナーエラ
ー訂正復号化器12から出力されるフラグである。24は、
再生メモリ14から出力されるデータである。25は再生メ
モリ14から出力されるフラグである。31は、クロック再
生PLL11で再生されたインナークロックである。32は、I
D検出器13で抜き取られたIDである。33は、同期分離回
路18から出力されているアウター側の各種タイミング信
号である（以下、アウタータイミング信号と呼ぶ）。34
は、PLL19から出力されているサンプルクロックであ
る。50と51はそれぞれ１フィールドの容量を持ったデー
タメモリである。52と53は、それぞれ１フィールドの容
量を持ったフラグメモリである。54は、データメモリ50
と51の出力を切り換えて出力するマルチプレクサ（以
下、MPXと呼ぶ）である。55は、フラグメモリ52と53の
出力を切り換えて出力するMPXである。64はID32とイン
ナータイミング信号21とインナークロック31からメモリ
の書き込みアドレス71を発生する書き込みアドレス発生
器である。65はアウタータイミング信号33とサンプルク
ロックから読み出しアドレス72を発生する読み出しアド
レス発生器である。66は、この何本かの出力をメモリの
制御線に接続したときに、（何本かは、使うメモリICに
よって変わる）メモリが書き込みモードになるようなタ
イミングの信号（以下、書き込み制御信号と呼ぶ）を、
インナータイミング信号21とインナークロック31を基に
作成し出力する書き込み制御回路である。67は、この何
本かの出力をメモリの制御線に接続したときに、メモリ
が読み出しモードになるようなタイミングの信号（以
下、読み出し制御信号と呼ぶ）を、アウタータイミング
信号33とサンプルクロック34を基に作成し出力する読み
出し制御回路である。68は、この何本かの出力をメモリ
の制御線に接続したときに、メモリがサンプルクロック
34の前半で読み出しモードになり、後半で書き込みモー
ドになるようなタイミングの信号（以下、読み出し＆初
期化制御信号と呼ぶ）を、アウタータイミング信号33と
サンプルクロック34を基に作成し出力する。69は各MPX
をどちらかに切り換えて、メモリ50と51のペアまたはメ
モリ52と53のペアで、そのペア内の２つのメモリでどち
らを書き込みにして、どちらを読み出しにするかを決め
る信号76（以下、メモリ切り換え制御信号と呼ぶ）をア
ウタータイミング信号33とサンプルクロック34を基に作
成し出力するメモリ切り換え制御回路である。56はメモ
リ50に書き込み制御信号73と読み出し制御信号74とを切
り換えて出力するMPXである。57はメモリ51に書き込み
制御信号73と読み出し制御信号74とを切り換えて出力す
るMPXである。58はメモリ52に書き込み制御信号73と読
み出し＆初期化制御信号75とを切り換えて出力するMPX
である。59はメモリ53に書き込み制御信号73と読み出し
＆初期化制御信号75とを切り換えて出力するMPXであ
る。60は、メモリ50とメモリ52に書き込みアドレス71と
読み出しアドレス72とを切り換えて出力するMPXであ
る。61は、メモリ51とメモリ53に書き込みアドレス71と
読み出しアドレス72とを切り換えて出力するMPXであ
る。70は、Ｈレベルが与えられている端子である。77は
メモリ52にフラグ23と端子70の値とを切り換えて出力す
るMPXである。78はメモリ53にフラグ23と端子70の値と
を切り換えて出力するMPXである。63はメモリ切り換え
信号76を反転するインバーターである。

第10図は、メモリ切り換え制御回路69の詳細なブロッ
ク図である。第10図で180は、アウタータイミング信号3
3とサンプルクロック34から１フィールドに１回のパル
スを出力するフィールドパルス発生器である。181はフ
ィールドパルス発生器180の出力をクロックにして1/N分
周をする1/N分周器である。従来の再生装置ではＮを２
に選んでいる。したがって、このメモリ切り換え制御回
路の出力76は、１フィールドごとにレベルが反転する信
号になる。

以上のように構成された再生装置の再生メモリ14につ
いて、以下その動作について説明する。

まずメモリ切り換え信号76がハイレベルのときに各MP
Xがどの信号を選択して、その結果、メモリがどの様に
動作するか順番に説明する。まず、MPX54は、メモリ51
の出力を選択する。したがって、再生メモリ14の出力デ
ータ24は、メモリ51の出力となる。MPX55は、メモリ53
の出力を選択する。したがって、再生メモリ14の出力フ
ラグ25は、メモリ53の出力となる。MPX56は、書き込み
制御信号73の方を選択する。MPX57は、読み出し制御信
号74の方を選択する。MPX58は、書き込み制御信号73の
方を選択する。MPX59は、読み出し＆初期化制御信号75
の方を選択する。MPX60は書き込みアドレス71の方を選
択する。MPX61は、読み出しアドレス72の方を選択す
る。MPX77は、フラグ23の方を選択する。MPX78は、端子
70の値（ハイレベル）を選択する。上記のように各MPX
が選択されると、メモリ50には書き込みアドレス71と書
き込み制御信号73が入力されるので、データ22の値が書
き込みアドレス71で示される場所に書き込まれる。メモ
リ51には読み出しアドレス72と読み出し制御信号74が入
力されるので、読み出しアドレス72で示される場所の値
がメモリ51から出力されてMPX54を通りデータ24とな
る。メモリ52には書き込みアドレス71と書き込み制御信
号73が入力されるので、フラグ23の値が書き込みアドレ
ス71で示される場所に書き込まれる。メモリ53には読み
出しアドレス72と読み出し＆初期化制御信号75が入力さ
れるので、サンプルクロック34の前半で、読み出しアド
レス72で示される場所の値がメモリ53から出力されてMP
X55を通りフラグ25となり、サンプルクロック34の後半
で端子70の値（ハイレベル）が、読み出しアドレス72で
示される場所に書き込まれる。つまり、サンプルクロッ
ク34の前半で読み出しを行い、後半で読み出したアドレ
スの場所をハイレベルに初期化する。まとめると、メモ
リ切り換え制御信号76がハイレベルのときには、メモリ
50と52がそれぞれデータとフラグを書き込み、メモリ51
と53からそれぞれデータとフラグを読み出す。ただしフ
ラグ用のメモリから読み出すときは初期化を行っている
ということである。

今度は逆に、メモリ切り換え制御信号76がロウレベル
のときは、第９図のMPXの全てが反対の信号を選択す
る。読み出しと書き込みの対照となるメモリが変わるだ
けで動作は同じ様なことになるので詳しし説明は省略す
るが、要するに、メモリ切り換え制御信号76がロウレベ
ルのときには、メモリ50と52からそれぞれデータとフラ
グを読み出し、メモリ51と53がそれぞれデータとフラグ
を書き込む。ただし同じようにフラグ用のメモリから読
み出すときは初期化を行っている。

以上説明したように、フラグ用のメモリ52と53から読
み出すときには初期化を行う。この理由を以下説明す
る。第５図のワード・シンク同期回路10でシンクが検出
されなっかた場合は、インナータイミング信号21が出力
されないので、データ22とフラグ23はメモリに書き込ま
れない。したがってフラグを初期化を行なわない場合
は、昔に書き込まれたデータとフラグがそのままメモリ
に残ることになる。よって、昔に書き込まれたフラグが
ロウレベル（エラーしていない）だった場合に、読み出
し側で書き込まれていないのに正しいデータと判断して
しまい、アウターエラー訂正復号化器15の能力を落とし
てしまう。これを防ぐために、書き込みが始まる前にフ
ラグメモリをすべてハイレベルに初期化する。このよう
にすれば、シンクが検出できなかった場合にフラグメモ
リに何も書き込まれていないアドレスのフラグは、ハイ
レベルが読み出され、アウターエラー訂正復号化器15の
能力を落とすことはない。

発明が解決しようとする課題 以上のように構成された従来の再生装置では、フラグ
用のメモリ52、53は、読み出す時にサンプルクロック34
の後半で必ずハイレベルに初期化されているので、フリ
ーズ再生時等の様に、同じメモリのデータを続けて何フ
ィールドも繰り返し読み出そうとした場合、２フィール
ド目以降に読み出されたフラグ25の値は、全て初期化さ
れた値（ハイレベル）となる。したがって全てのデータ
がエラーしていることになり、アウターエラー訂正復号
化器15や修正回路16が誤動作してしまう。したがってフ
リーズ再生やスロー再生などのときには、良好な再生画
が得られなかった。

本発明は、上記問題点を解決するもので、フリーズ再
生やスロー再生などでも、アウターエラー訂正復号化器
15や修正回路16の誤動作をなくし、通常再生と同等の画
質を得ることのできる再生装置を提供することを目的と
する。

課題を解決するための手段 本発明による再生装置では、読み出し制御信号と読み
出し＆初期化制御信号とを、切り換えるMPXを追加し、
読み出しから書き込みに切り替わる１フィールド前での
みフラグの初期化を制御する信号を出力するような、メ
モリ切り換え制御回路を有している。

作用 本発明は、上記した構成により、フラグ用のメモリか
らデータを読み出すとき、読み出しから書き込みに切り
替わる１フィールド前でのみフラグの初期化を許可する
信号で、読み出し制御信号と読み出し＆初期化制御信号
とを切り換えてフラグ用のメモリに入力する。このよう
にすることによって、同じメモリから続けて何フィール
ドも読み出す場合、最後のフィールドではフラグの初期
化を行うが、それ以外では単に読み出すだけになる。し
たがって、フリーズ再生やスロー再生などでも、読み出
し側ではいつも書き込まれたときのフラグの値を読み出
すことができ、アウターエラー訂正復号化器や修正回路
が誤動作を起こさないので、通常再生と同等の画質を得
ることができる。

実施例 以下本発明の一実施例について、図面を参照しながら
説明する。実施例では、従来例と違うところをおもに説
明する。

第１図は、本発明の一実施例における再生装置のブロ
ック図を示すものである。第１図を用いての説明は、従
来の再生装置の説明とまったく同じなので省略する。第
２図は、再生メモリ114の詳細なブロック図を示すもの
である。第３図は、再生メモリ114の中のメモリ切り換
え制御回路169のブロック図を示すものである。第４図
は、再生メモリのタイミングを示すものである。第２図
で121は第１図のワード・ブロック同期回路110から出力
されているインナータイミング信号である。122はイン
ナーエラー訂正復号化器112によってエラー訂正された
データである。123はインナーエラー訂正復号化器112か
ら出力されるフラグである。124は、再生メモリ114から
出力されるデータである。125は再生メモリ114から出力
されるフラグである。131は、クロック再生PLL111で再
生されたインナークロックである。132は、ID検出器113
で抜き取られたIDである。133は、同期分離回路118から
出力されているアウタータイミング信号である。134
は、PLL119から出力されているサンプルクロックであ
る。150と151はそれぞれ１フィールドの容量を持ったデ
ータメモリである。152と153は、それぞれ１フィールド
の容量を持ったフラグメモリである。154は、データメ
モリ150と151の出力を切り換えて出力するMPXである。1
55は、フラグメモリ152と153の出力を切り換えて出力す
るMPXである。164はID132とインナータイミング信号121
とインナークロック131からメモリの書き込みアドレス1
71を発生する書き込みアドレス発生器である。165はア
ウタータイミング信号133とサンプルクロックから読み
出しアドレス172を発生する読み出しアドレス発生器で
ある。166は、この何本かの出力をメモリの制御線に接
続したときに、（何本かは、使うメモリICによって変わ
る）メモリが書き込みモードになるようなタイミングの
信号（書き込み制御信号173）をインナータイミング信
号121とインナークロック131を基に作成し出力する。16
7は、この何本かの出力をメモリの制御線に接続したと
きに、メモリが読み出しモードになるようなタイミング
の信号（読み出し制御信号174）をアウタータイミング
信号133とサンプルクロック134を基に作成し出力する。
168は、この何本かの出力をメモリの制御線に接続した
ときに、メモリがサンプルクロック134の前半で読み出
しモードになり、後半で書き込みモードになるようなタ
イミングの信号（読み出し＆初期化制御信号175）をア
ウタータイミング信号133とサンプルクロック134を基に
作成し出力する。169はそれぞれのMPXをどちらかに切り
換えて、メモリ150と151のペアまたはメモリ152と153の
ペアで、そのペア内の２つのメモリでどちらを書き込み
にして、どちらを読み出しにするかを決める信号（メモ
リ切り換え信号176）をアウタータイミング信号133とサ
ンプルクロック134を基に作成し出力してするメモリ切
り換え制御回路である。156はメモリ150に書き込み制御
信号173と読み出し制御信号174とを切り換えて出力する
MPXである。157はメモリ151に書き込み制御信号173と読
み出し制御信号174とを切り換えて出力するMPXである。
158はメモリ152に書き込み制御信号173とMPX179によっ
て選択された制御信号とを切り換えて出力するMPXであ
る。159はメモリ153に書き込み制御信号173とMPX179で
選択された制御信号とを切り換えて出力するMPXであ
る。160は、メモリ150とメモリ152に書き込みアドレス1
71と読み出しアドレス172とを切り換えて出力するMPXで
ある。161は、メモリ151とメモリ153に書き込みアドレ
ス171と読み出しアドレス172とを切り換えて出力するMP
Xである。170はハイレベルが与えられている端子であ
る。177はメモリ152にフラグ123と端子170の値とを切り
換えて出力するMPXである。178はメモリ153にフラグ123
と端子170の値とを切り換えて出力するMPXである。163
はメモリ切り換え信号176を反転するインバータであ
る。179は、読み出し制御信号74と読み出し＆初期化制
御信号75を切り換えてMPX158と159へ出力するMPXであ
る。

以上のように構成された再生装置の再生メモリ114に
ついて、以下その動作についで説明する。

第３図は、メモリ切り換え制御回路169の詳細なブロ
ック図である。第３図で206は、アウタータイミング信
号133とサンプルクロック134から１フィールドに１回の
パルスを出力するフィールドパルス発生器である。205
はフィールドパルス発生器の出力をクロックにして1/N
分周をする1/N分周回路である。本発明の再生装置で
は、１つのメモリからの連続読み出し回数を決めるた
め、再生スピードによってＮの値を変えている。（例.1
倍速・・Ｎ＝2,1/2倍速・・Ｎ＝4,1/3倍速・・Ｎ＝６・
・・・・）200はＤタイプフリップフロップである。201
は、排他論理和ゲートである。フィールドパルス発生器
から出力されたフィールドパルス204（第４図Ａ）は、1
/N分周回路205で分周され、ハイレベルとロウレベルの
期間が同じ方形波202を出力する（第４図B,N＝４のと
き）。方形波202をＤタイプフリップフロップ200に入力
して、１フィールド遅れた方形波176を作る（第４図
Ｃ）。この方形波176が、メモリ切り換え信号176であ
る。方形波202と方形波176を排他論理和ゲート201に入
力し第４図Ｄのフラグ初期化許可信号203を出力する。

第２図でメモリ切り換え信号176がハイレベルのとき
に各MPXがどの信号を選択して、その結果、メモリがど
の様に動作するか順番に説明する。まず、MPX154は、メ
モリ151の出力を選択する。したがって、再生メモリ114
の出力データ124は、メモリ151の出力となる。MPX155
は、メモリ153の出力を選択する。したがって、再生メ
モリ114の出力フラグ125は、メモリ153の出力となる。M
PX156は、書き込み制御信号173の方を選択する。MPX157
は、読み出し制御信号174の方を選択する。MPX158は、
書き込み制御信号173の方を選択する。MPX159は、MPX17
9で選択された出力の読み出し制御信号かまたは読み出
し＆初期化制御信号174の方を選択する。MPX160は書き
込みアドレス171の方を選択する。MPX161は、読み出し
アドレス172の方を選択する。MPX177は、フラグ123の方
を選択する。MPX178は、端子170（ハイレベル）の値を
選択する。上記のように各々のMPXが選択されると、メ
モリ150には書き込みアドレス171と書き込み制御信号17
3が入力されるので、データ122の値が書き込みアドレス
171で示される場所に書き込まれる。メモリ151には読み
出しアドレス172と読み出し制御信号174が入力されるの
で、読み出しアドレス172で示される場所の値がメモリ1
51から出力されてMPX154を通りデータ124となる。メモ
リ152には書き込みアドレス171と書き込み制御信号173
が入力されるので、フラグ123の値が書き込みアドレス1
71で示される場所に書き込まれる。メモリ153には、フ
ラグ初期化許可信号203の論理によってMPX179で読み出
し制御信号174と読み出し＆初期化制御信号175とが切り
換えられて、読み出しアドレス172と読み出し＆初期化
制御信号175が入力される場合と（フラグ初期化許可信
号203がロウレベル）、読み出しアドレス172と読み出し
制御信号174が入力される場合（フラグ初期化許可信号2
03がハイレベル）とがある。メモリ153に読み出しアド
レス172と読み出し＆初期化制御信号175が入力された場
合はサンプルクロック134の前半で、読み出しアドレス1
72で示される場所の値がメモリ153から出力されてMPX15
5を通りフラグ125となり、サンプルクロック134の後半
で端子170の値（ハイレベル）が読み出しアドレス172で
示される場所に書き込まれる。つまり、サンプルクロッ
ク134の前半で読み出しを行い、後半で読み出したアド
レスの場所をハイレベルに初期化する。メモリ153に読
み出しアドレス172と読み出し制御信号174が入力された
場合は、読み出しアドレス172で示される場所にある値
がメモリ153から出力されてMPX155を通りフラグ125とな
るだけで初期化は行われない。フラグ初期化許可信号20
3は、メモリが切り替わる直前の１フィールドでのみロ
ウレベルで、フラグ用のメモリの初期化はこの信号がロ
ウレベルの間に行われる。まとめると、メモリ切り換え
制御信号176がハイレベルのときには、メモリ150と152
がそれぞれデータとフラグを書き込み、メモリ151と153
からそれぞれデータとフラグを読み出す。

今度は逆に、メモリ切り換え制御信号176がロウレベ
ルのときは、第２図のMPX179を除く全てのMPXが反対の
信号を選択する。詳しい説明は省略するが、要するに、
メモリ切り換え制御信号176がロウレベルのときには、
メモリ150と152からそれぞれデータとフラグを読み出
し、メモリ151と153がそれぞれデータとフラグを書き込
む。ただし同じようにフラグ用のメモリから読み出すフ
ラグ初期化許可信号203がロウレベルときは初期化を行
い、ハイレベルのときには初期化を行わない。

以上説明したように、フラグ用のメモリ152と153から
何フィールドも続けて読み出すときには最後のフィール
ドで初期化を行う。これは第３図のワード・シンク同期
回路110でシンクが検出されなっかた場合は、インナー
タイミング信号が出力されないので、データ122とフラ
グ123はメモリに書き込まれない。したがって何もしな
いでおく、むかし書き込まれたデータとフラグがメモリ
にそのまま残ることになる。したがって、フラグの初期
化を行なわない場合は、昔に書き込まれたフラグがロウ
レベル（エラーしていない）だった時に、読み出し側で
書き込まれていないのに正しいデータと判断してしま
い、アウターエラー訂正符号化器115の能力を落として
しまう。このようなことがないように、書き込みが始ま
る前にフラグは、すべてハイレベルに初期化する。この
ようにすれば、シンクが検出できなかった場合にメモリ
に何も書き込まれていないアドレスのフラグは、ハイレ
ベルが読み出され、アウターエラー訂正復号化器115の
能力を落とすことはない。

以上のように本実施例では、読みだし制御信号174と
読みだし＆初期化制御制御信号とを切り換えるMPXを設
けて、メモリが切り替わる前の１フィールドでのみフラ
グメモリの初期化をすることによって、何フィールド目
の読み出しであってもフラグメモリに書き込まれた時の
フラグの値を読み出すことができる。本実施例では、２
フィールドのメモリを使用したが、これに限らず同じ効
果を得ることが出来る。

また本実施例ではフラグ用のメモリの読み出し時の１
クロックの間に読み出して書き込んだが、これに限らず
読み出しから書き込みに切り替わる時までにフラグの初
期化が終了すれば同じ効果を得ることができる。また本
実施例では、フラグ用のメモリに１ビットのメモリを使
用したが、これに限らず何ビットであっても同じ効果を
得ることができる。

発明の効果 以上説明したように、本発明によれば、同じメモリか
ら何フィールドも繰り返して読み出す場合であっても、
書き込み時のフラグの値を失うことなく読み出して、エ
ラー訂正や修正の能力を落とさないので、良好な再生画
質を得ることができ、その実用効果は大きい。

【図面の簡単な説明】

第１図は本発明における１実施例の再生装置のブロック
図、第２図は本発明における１実施例の再生装置の再生
メモリのブロック図、第３図は本発明における１実施例
の再生装置の再生メモリのメモリ切り換え回路のブロッ
ク図、第４図は本発明における１実施例の再生装置の再
生メモリのメモリ切り換え回路のタイミング図、第５図
は従来の実施例における一般的な記録および再生装置の
ブロック図、第６図はアウターエラー訂正ブロックタイ
ミング図、第７図は積符号インターリーブ関係図、第８
図はインナーブロックタイミング図、第９図は従来例に
おける再生メモリのブロック図、第10図は従来例におけ
る再生メモリのメモリ切り換え回路のブロック図であ
る。 １……A/D、２……アウターエラー訂正符号化器、３…
…記録メモリ、４……インナーエラー訂正符号化器、５
……シンク・ID付加回路、６……パラレル／シリアル変
換器、７……記録ヘッド、8,108……記録媒体、9,109…
…再生ヘッド、10,110……ワード・ブロック同期回路、
11,111……クロック再生PLL、12,112……インナーエラ
ー復号化器、13,113……ID検出器、14,114……再生メモ
リ、15,115……アウターエラー訂正復号化器、16,116…
…修正回路、17,117……D/A、18,118……同期分離回
路、19,119……PLL。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ある大きさのブロックごとにアドレスを付
   加して記録媒体に記録したデータを再生し、データメモ
   リとフラッグメモリとを１セットとしたメモリをＮセッ
   ト持ち、Ｎセットの内の１セットに、前記データと、前
   記データの状態を表すフラグとを所定量書き込み、他の
   １セットから、データとフラグを所定量読み出すと同時
   に前記フラッグメモリの初期設定を行い、再生速度に応
   じて前記データメモリと前記フラッグメモリのセット
   を、順番に切り替えて再生するような装置であって、前
   記データメモリと前記フラッグメモリを書き込みに制御
   する書き込み制御信号を発生する書き込み制御回路と、
   前記データメモリと前記フラッグメモリを読み出しに制
   御する読み出し制御信号を発生する読み出し制御回路
   と、前記フラッグメモリを読み出し及び初期化を同時に
   行う様に制御する読み出し及び初期化信号を発生する読
   み出し及び初期化制御回路と、Ｎセットの前記データメ
   モリと前記フラッグメモリに供給する前記書き込み制御
   信号、前記読み出し制御信号、前記読み出し及び初期化
   信号を切り替えるメモリ切り替え制御回路とを有し、前
   記メモリ切り替え制御回路は、１セットの前記データメ
   モリと前記フラッグメモリに前記書き込み制御信号を供
   給し、他の１セットの前記データメモリと前記フラッグ
   メモリに再生速度に応じて１回または複数回前記読み出
   し制御信号を供給するための切り替え制御を行う第１の
   切り替え制御信号と、前記１回または、前記複数回のう
   ち最後の回のみ、前記他の１セットの前記フラッグメモ
   リに供給する前記読み出し制御信号に代えて前記読み出
   し及び初期化信号を供給するための切り替え制御を行う
   第２の切り替え制御信号を出力して、最後の前記所定量
   の読み出し期間でのみ前記フラグメモリの初期化を行う
   ことを特徴とした再生装置。