JPH0445907B2 - - Google Patents

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JPH0445907B2
JPH0445907B2 JP55123347A JP12334780A JPH0445907B2 JP H0445907 B2 JPH0445907 B2 JP H0445907B2 JP 55123347 A JP55123347 A JP 55123347A JP 12334780 A JP12334780 A JP 12334780A JP H0445907 B2 JPH0445907 B2 JP H0445907B2
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Takahiko Watanabe
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Sony Corp
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Publication date
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Priority to ZA816001A priority patent/ZA816001B/xx
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Priority to SE8105245A priority patent/SE451775B/sv
Priority to DE19813134947 priority patent/DE3134947A1/de
Priority to FR8116864A priority patent/FR2490049A1/fr
Priority to MX189037A priority patent/MX149950A/es
Priority to AU74949/81A priority patent/AU540565B2/en
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Priority to ES505196A priority patent/ES505196A0/es
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Publication of JPH0445907B2 publication Critical patent/JPH0445907B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
    • G11B5/09—Digital recording
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G11B20/1806—Pulse code modulation systems for audio signals
    • G11B20/1809—Pulse code modulation systems for audio signals by interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G—PHYSICS
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    • G11B20/10—Digital recording or reproducing
    • G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
    • G—PHYSICS
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    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
    • G11B5/027—Analogue recording

Description

【発明の詳細な説明】
本発明は、入力データのアドレスをチエツクし
てその書き込みを制御するメモリー装置に関す
る。 PCM（パルスコードモジユレーシヨン）信号に
変化して記録されたビデオ信号、オーデイオ信号
等を再生する再生装置において、時間軸補正装置
（以下、TBCと略す）や誤り訂正又は補正装置な
ど、メモリーを用いた回路装置が用いられる。
TBCは、再生データに含まれる時間軸変動分を
除去することが本来の機能である。このため、再
生データを、これと同期するクロツクパルスによ
つてメモリーに書込み、基準のクロツクパルスに
よつて読出すようになされる。オーデイオPCM
信号等を記録再生するときには、エラー訂正可能
なコーデイングがなされて、複数ワードのPCM
データ及びこれに対するエラー検出（或いは訂
正）コードを１ブロツクとし、ブロツク毎に同期
信号が付加されており、TBCのメモリーに対し
ては、１ブロツク毎にデータが所定のアドレスに
書込まれる。 TBCからの出力データがエラー訂正デコーダ、
Ｄ／Ａ変換器等に供給され、エラー訂正、Ｄ／Ａ
変換等がなされるので、これらの処理を正しく行
なうためには、これらの処理に用いられるメモリ
ー装置において正しいデータが正しいアドレスに
書き込まれる必要がある。特に、ドロツプアウト
によるバーストエラーに対処するために、インタ
ーリーブを用いている場合には、再生データの時
系列を厳格に保つ必要がある。このための対策と
して、従来のメモリー装置では、例えば特開昭54
−7161号公報に記載されているように、ドロツプ
アウトが生じたデータはメモリーに書き込まない
ようにして後段で補間処理によつて誤り補正する
ことが知られている。しかし、上記公報に示され
いるように、再生データから分離された同期信号
に基づいて書き込みアドレスを形成する場合、再
生データに含まれる同期信号は、ドロツプアウ
ト、ノイズ、ジツタ等の影響を受け安く、かかる
同期信号に基づく書き込みアドレスの制御は、不
安定とならざるを得ない。従つて、１ブロツクの
データが隣接するブロツクアドレスにまたがつて
書き込まれたり、異なるブロツクアドレスに書き
込まれたりし、メモリーから読み出されたデータ
の時系列が再生データと異なつたものとなる。従
来のメモリー装置においても、再生データから同
期信号を分離する場合に、ドロツプアウトやノイ
ズの影響をなくし、正規の同期信号のみを取り出
すようにしているが、ジツタなどを考慮すると不
充分である。 本発明を適用したTBCでは、各ブロツク毎に
ブロツクアドレスを付加し、このブロツクアドレ
スと対応するTBCのアドレスに各ブロツクのデ
ータを書込むことにより、書込アドレス制御を正
しく行なう。 本発明では、ブロツクアドレスのエラーを検出
し、ブロツクアドレスがエラーを含むかどうかの
チエツクを行ない、正しいとされたブロツクアド
レスと対応するメモリーのアドレスに１ブロツク
のデータを書込むと共に、エラーがないことを示
すエラーフラツグを書込み、エラーがるときに
は、データの書込みを禁止するようになす。 再生データに含まれるブロツクアドレスは、同
期信号と同様に、ドロツプアウトやノイズの影響
をうけているので、ブロツクアドレスが正規のも
のかどうかを検出する必要がある。そのひとつの
方法として、ブロツクアドレスがｎ、ｎ＋１、ｎ
＋２と順次歩進しているかどうかの連続性を検出
し、この連続性が保たれていれば、それを正しい
アドレスとみなして、それより、TBCの書込ア
ドレスを成生することが考えられる。しかし、こ
の方法では、連続性を検出するための構成が複雑
となり、また新たな連続性が検出されるまでは、
それまでの連続性からはずれていても、連続した
ものとして処理するので、新たな連続性が検出さ
れるまでの間、正しくないアドレスに書込がされ
たり、それ以前に書込まれた正しいデータを破壊
するおそれがあつた。したがつてスプライス編集
された磁気テープを再生するうえで、不都合が生
じる。更に、エラーチエツクのされてないブロツ
クアドレスを用いることにより、連続性それ自体
の信頼性にも問題がある。そこで、本発明の実施
例ではブロツクアドレスに対してエラー検出コー
ドを付加し、ブロツクアドレスがエラーを含むか
どうかチエツクを行う。 本発明を適用すれば、簡単な構成でもつて時系
列が再生データと同一である出力データを得るこ
とができるTBCなどのメモリー装置を実現する
ことができる。 以下、本発明を固定ヘツド方式のPCM録音機
に適用した一実施例について説明する。第１図に
示すように、この例では、1/4インチ幅の磁気テ
ープ１に対して８本のデータトラツクTD0〜TD7
と２本のアナログトラツクTA1，TA2とコント
ロールトラツクTCとタイムコードトラツクTT
とを形成するようにしている。この８本のデータ
トラツクTD0〜TD7には、CH１〜CH８の計８
チヤンネルの各オーデイオPCM信号を所定のコ
ード化によつて記録する。第２図Ａに示すよう
に、データトラツクTD（TD0〜TD7）とコントロ
ールトラツクTCとは、互いの記録位置が１セク
ターを単位として幅方向で一致している。データ
トラツクTDの１セクター内には、４ブロツクの
データが含まれる。第２図Ｂに示すように、１ワ
ードを16ビツトとする16ワードのデータとその最
初に付加されたデータ同期信号（斜線で示す）と
その終わりに付加されたCRCコードとによつて
１伝送ブロツク（単に１ブロツクと称する）が構
成されている。データ同期信号区間には、３ビツ
トのブロツクアドレス信号が挿入されており、こ
のブロツクアドレス信号とデータとの両者が
CRCによるエラー検出の対象とされている。ま
た、コントロールトラツクTCの１セクターは、
４ビツトの同期信号（斜線区間で示す）と、16ビ
ツトのコントロールワードと、28ビツトのセクタ
ーアドレス信号と、16ビツトのCRCコードとか
ら構成されている。コントロールワードは、記録
されるPCMオーデイオ信号のサンプリング周波
数、記録フオーマツトの判別用のもので、セクタ
ーアドレスは、０番地から歩進する絶対番地であ
り、このコントロールワード及びセクターアドレ
スがCRCによるエラー検出の対象とされている。
データトラツクTDに記録するための変調法とし
ては、3PM方式などの高純度記録が可能なもの
が用いられ、コントロールトラツクTCに記録す
るため変調法としては、FM方式などのものが用
いられる。セクターアドレス信号の最下位ビツト
S0がそのセクター内に含まれる４ブロツクの各ブ
ロツクアドレス信号と最上位ビツトと一致するよ
うにされている。つまり、ブロツクアドレス
〔B2B1B0〕は、そのセクター内において、〔S000〕
〔S001〕〔S010〕〔S011〕と順次変化する。 第３図に示すように、磁気テープ１の走行方向
に対して記録ヘツドHR、再生ヘツドHP、記録
ヘツドHR′が順次位置するようなヘツド配置とさ
れている。各ヘツドは、磁気テープ１の幅方向に
インラインに配列された10個の記録又は再生用の
磁気ギヤツプを有しており、そのうちの８個がデ
ータトラツクTD0〜TD7と対応し、他の２個がコ
ントロールトラツクTC及びタイムコードトラツ
クTTと夫々対応している。磁気テープ１に対す
る最初の記録は、記録ヘツドHRによりなされ、
シンク録音、カツトイン／アウトなどのときは、
記録ヘツドHR′が用いられる。記録ヘツドHRに
よつて一旦形成されたコントロールトラツクTC
は、書き換えがなされず、データトラツクのみが
書き換えられる。 第４図は、記録系の構成を示し、第５図は、再
生系の構成を示している。入力端子２ａ〜２ｈの
夫々から、CH１〜CH８のオーデイオPCM信号
がエンコーダ３ａ〜３ｈに供給される。エンコー
ダ３ａ〜３ｈの夫々は、インターリーブ回路、バ
リテイ発生回路、CRC付加回路、同期信号付加
回路等を備え、６ワードのPCMワードと２ワー
ドのパリテイワードとからなる符号ブロツクを形
成する。エンコーダ３ａ〜３ｈからのデータ系列
がデマルチプレクサ４に供給され、デマルチプレ
クサ４から現れる８個のデータ系列が夫々変調器
５ａ〜５ｈ、記録アンプ６ａ〜６ｈを介して記録
ヘツドHR0〜HR7に供給される。記録ヘツド
HR0〜HR7は、磁気テーブ１の幅方向にインラ
インに配設されている。この例のように、１チヤ
ンネルのオーデイオPCM信号を１本のトラツク
に記録するときには、デマルチプレクサ４は必要
ないが、１チヤンネル当りの占有トラツク数を２
本或いは４本とするような他の記録フオーマツト
のときには、デマルチプレクサ４によるデータの
分配が必要となる。 また、コントロールトラツクTCには、前述の
ような信号が記録コントロールヘツドHRcによ
つて記録される。コントロールトラツクTCに記
録される信号は、端子７からのタイミング信号、
判別信号にもとづいてコントロールエンコーダ８
において形成され、変調器９、記録アンプ１０を
介して記録コントロールヘツドHRcに供給され
る。コントロールエンコーダ８において形成され
るフオーマツト指定信号を用いてデマルチプレク
サ４の動作モードが切換えられる。 磁気テープ１のデータトラツクTD0〜TD7の夫
夫と対接する再生ヘツドHP0〜HP7とコントロー
ルトラツクTCと対接する再生コントロールヘツ
ドHPcとが設けられている。第５図に示すよう
に、再生ヘツドHP0〜HP7，HPcの各出力が再生
アンプ１１ａ〜１１ｈ，１２を介してクロツク抽
出回路１３ａ〜１３ｂ，１４に供給される。クロ
ツク抽出回路１３ａ〜１３ｂ，１４は、再生信号
に同期したビツトクロツクを抽出するためのもの
である。クロツク抽出回路１３ａ〜１３ｈの出力
が復調器１５ａ〜１５ｈを介してTBC１７ａ〜
１７ｈに供給され、このTBC１７ａ〜１７ｈの
出力がマルチプレクサ１６に供給される。マルチ
プレクサ１６は、８本のデータトラツクからの再
生データを所定数のチヤンネルのデータ系列に戻
すもので、各チヤンネルのデータ系列が得られ
る。クロツク抽出回路１４からの出力が復調器１
８に供給され、再生コントロール信号が得られ、
これがコントロールデコーダ１９に供給される。 なお、復調器１５ａ〜１５ｈに関連してデータ
同期信号分離回路が設けられている。 コントロールデコーダ１９からキヤプスタンサ
ーボ用の信号、マルチプレクサ１６の動作モード
を記録フオーマツトに従つて制御する信号が発生
する。後述するように、データトラツクTD0〜
TD7の夫々に記録されているブロツクアドレスを
用いて、TBC１７ａ〜１７ｈのメモリーの書込
みアドレスを規定するようになされる。TBC１
７ａ〜１７ｈの読出しは、基準のクロツクパルス
によつて行なわれ、TBC１７ａ〜１７ｈの出力
には、時間軸変動分が除去されたデータ系列が現
われる。このTBC１７ａ〜１７ｈの出力系列が
マルチプレクサ１６を経由してデコーダ２０ａ〜
２０ｈに供給される。デコーダ２０ａ〜２０ｈの
夫々は、、デインターリーブ回路、エラー訂正回
路、エラー補正回路等を備えており、出力端子２
１ａ〜２１ｈに再生オーデイオPCM信号が現わ
れる。 記録系に設けられたエンコーダ３ａ〜３ｈは、
夫々同様の構成とされており、第６図にその一例
を示す。端子２２から各ワードWiが連続してい
る１チヤンネルのPCMデータ系列が偶奇分配回
路２３に供給され、12個のデータ系列に分けられ
る。この場合、奇数番目のワードからなるデータ
系列W(1)、W(3)、W(5)、W(7)、W(9)、W(11)と偶数
番目のワードからデータ系列W(2)、W(4)、W(6)、
W(8)、W(10)、W(12)とに分離される、奇数番目の
ワードからなるデータ系列と、偶数番目のワード
からなるデータ系列とは、夫々別個にエラー訂正
コード化がなされる。これらのデータ系列には、
下記のようなワードが含まれる。 W(1)＝（W1、W13、W25…） W(3)＝（W3、W15、W27…） 〓 W(11)＝（W11、W23、W35…） W(2)＝（W2、W14、W26…） W(4)＝（W4、W16、W28…） 〓 W(12)＝（W12、W24、W36…） 奇数番目のワードからなるデータ系列W(1)〜
W(11)から取り出された６ワードを（mod.2）の加
算器に供給することで、第１のパリテイデータ系
列P(1)が形成される。例えば（P1＝W1W3W5
W7W9W11）である。これらデータ系列が
インターリーバ２４Ａに供給される。インターリ
ーバ２４Ａは、単位遅延量をｄ（ブロツク）とす
ると、０、ｄ、2d、3d、5d、6d、7dの角遅延量
を有する遅延回路を備え、パリテイデータ系列
P(1)に対しては3dの遅延量が付加される。このイ
ンターリーバ２４Ａの出力に現れる各データ系列
の夫々から取り出された各ワードが（mod.2）の
加算器に供給され、第２のパリテイデータ系列
Q(1)が形成される。この６個のデータ系列W(1)〜
W′(11)とパリテイデータ系列P(1)′Q(1)とがインター
リーバ２５Ａに供給される。インターリーバ２５
Ａは、０、（Ｄ−Ｄ）、２（Ｄ−ｄ）、…７（Ｄ−ｄ）
の各遅延量を有する遅延回路を備えており、パリ
テイデータ系列P(1)′Q(1)に対しては、３（Ｄ−ｄ）、
４（Ｄ−ｄ）の遅延量が割当てられている。この
インターリーブ回路２５Ａから得られるW(1)〜
W(11)′の計８個のデータ系列が合成回路２６に供
給される。 上述のインターリーブ回路は、２個のインター
リーバ２４Ａ，２５Ａが縦続接続され、各系列に
対する遅延量０、Ｄ、2D…7Dが分割され、この
分割点に現れる各データ系列から取出されたワー
ドからパリテイデータが形成されるもので、クロ
スインターリーブと称されている。単位遅延量
ｄ，Ｄの値は、ｄと（Ｄ−ｄ）との最小公倍数が
7Dを越えるものとなるように選ばれ、これによ
つて第１及び第２のパリテイデータの符号ブロツ
クに含まれる複数ワード同士で各符号ブロツクに
重複するワードが最大１ワードとなるようにされ
ている。一例として、（ｄ＝２）（Ｄ＝17）とされ
ている。 偶奇分配回路２３からの偶数ワードからなる
PCMデータ系列W(2)〜W(12)は、縦続接続された
インターリーバ２４Ｂ，２５Ｂと（mod.2）の加
算器とよつて上述と同様のクロスインターリーブ
を用いたエラー訂正コード化がされている。そし
てコード化されたデータ系列の各々をＫ（ブロツ
ク）遅延させる遅延回路２７に供給され、その出
力に現れるデータ系列W(2)〜W(12)″が合成回路２
６に供給される。このように偶数番目のワードか
らなるデータ系列を一様にＫ遅延させるのは、ス
プライス編集を行なつた場合に、編集点付近でエ
ラーが多発するときでも、エラー訂正或いは補正
を効果的に行なうためである。 以上のようなコード化がなされたデータ系列が
合成回路２６に供給され、各系列か取り出された
12ワードのPCMデータの４ワードのパリテイデ
ータとが１ブロツクのデータとなされ、CRC発
生器２８においてCRCコードが付加され、出力
端子２９に取り出される。出力端子２９には、図
示せずとも同期付加回路が設けられており、第７
図に示すような信号構成を１ブロツクとする信号
が形成される。 上述の本発明の一実施例において、奇数番目の
PCMワードからなるデータ系列と偶数番目の
PCMワードからなるデータ系列とは、別個のコ
ード化が行なわれているから、その一方例えば奇
数データ系列に注目した場合、インターリーブの
態様は、第８図によつて説明される。インターリ
ーブされた出力として、第８図に示すように
〔W1W3″W5″P1″Q1′W7″W9″W11″〕のデータが現
れるタイミングを基準とすると、PCMワードW1
を含む符号ブロツクは、○印で示す複数ワードと
×印で示す複数ワードとによつて形成される。つ
まり、パリテイワードP1を生成する符号ブロツ
クは、〔W1W3W5P1W7W9W11〕であり、パリテ
イワードQ1を生成する符号ブロツクは、
〔W1W3′W5′P1′Q1W7′W9′W11′〕である。磁気テ
ープに記録されたときのこれらの符号ブロツクを
生成する複数ワードは、（Ｄ＝17ブロツク）又は
（Ｄ−ｄ＝15ブロツク）毎の間隔で分布する。こ
のようなクロスインターリーブにおいて、符号系
列長は、（7D＝119ブロツク）となる。 また、再生系に設けられたデコーダ２０ａ〜２
０ｈは夫々同様の構成とされており、第９図にそ
の一例を示す。端子３０から再生データ系列が分
配回路３１に供給される。この再生データ系列
は、前段においてCRCチエツクにより各伝送ブ
ロツク毎にエラー検出ながされ、その検出結果が
１ビツトのエラーフラツグとして各ワード毎に付
加されている。分配回路３１によつて、６個の
PCMデータ系列W(1)〜W(11)″及び２個のパリテイ
ーデータ系列P(1)Q(1)′の組と他の６個のPCMデー
タ系列W(2)〜W(12)′及び２個のパリテイデータ系
列P(2)″Q(2)″の組とに分けられ、夫々が別個にエラ
ー訂正される。まず、奇数番目のワードと関連す
るデータ系列が遅延回路３２に供給されることに
より、一様にＫブロツク遅延されてからデインタ
ーリーバ３３Ａに供給される。デインターリーバ
３３Ａは、インターリーバ２５Ａにより付加され
た遅延量をキヤンセルするように、７（Ｄ−ｄ）、
６（Ｄ−ｄ）、５（Ｄ−ｄ）…０の遅延量を各デー
タ系列に対して与える。このデインターリーバ３
３Ａの出力系列がＱデコーダ３４Ａに供給され、
第２のパリテイデータ系列Q(1)を用いたエラー訂
正がなされる。このQ(1)を除く他のデータ系列が
デインターリーバ３５Ａに供給される。記録系の
リンターリーバ２４Ａで与えられた遅延量をキヤ
ンセルするように、7d、6d…０の各遅延量をデ
ータ系列に与えるようにデインターリーバ３５Ａ
が構成され、その出力がＰデコーダ３６Ａに供給
されてエラー訂正がなされる。Ｑデコーダ３４Ａ
及びＰデコーダ３６Ａにおけるエラー訂正によつ
て、訂正がされたワードに関するエラーフラツグ
は、エラーがないことを示すものにクリアされ
る。このＰデコーダ３６Ａの出力には、奇数番目
のワードからなるPCMデータ系列(1)〜W(11)が現
れる。 偶数番目のワードからなPCMデータ系列及び
これと関連するパリテイデータ系列W(2)〜
W(12)″についても、デインターリーバ３３Ｂ、Ｑ
デコーダ３４Ｂ、デインターリーバ３５Ｂ、Ｐデ
コーダ３６Ｂが設けられてＰデコーダ３６Ｂの出
力にエラー訂正がなされたPOMデータ系列が得
られる。そしてＰデコーダ３６Ａ，３６Ｂから現
れるPCMデータ系列(1)〜W(12)が偶奇数合成回路
３８に供給され、その出力が補正回路３７に供給
され、訂正できなかつたエラーワードがその前後
に位置する正しいワードの平均値でもつて補間さ
れる。出力端子３９にPCMオーデイオ信号が得
られる。Ｑデコーダ３４Ａ，３４ＢとＰデコーダ
３６Ａ，３６Ｂとを設け、２度のエラー訂正を行
なうことにより、エラー訂正能力を向上させるこ
とができる。 上述の固定ヘツド式PCM録音機の再生系（第
５図参照）に設けられているTBC１７ａ〜１７
ｈは、互いに同様の構成であつて、第１０図に示
す構成とされている。第１０図において、４０
は、データを記録するためのRAMを示す。再生
データWDTは、入力端子４１から遅延回路４２
及びCRCチエツカ４３に供給される。CRCチエ
ツカ４３は、各ブロツク毎のブロツクアドレス信
号及びデータについてエラーの有無をチエツクす
るためのもので、エラーが有るときには、“１”、
エラーがないときには、“０”となるエラー検出
出力EDTがCRCチエツカ４３から発生する。 RAM４０は、１ブロツクのうちの同期信号及
びブロツクアドレス信号（第２図等では、この両
者をSYNCとして表している）を除くデータを記
憶するためのもので、ジツタ量を考慮して例えば
８ブロツク分の容量を有している。この容量の場
合、±２ブロツクまでのジツタを許容することが
できる。RAM４０には、遅延回路４２を介して
た入力データWDT′と、書込制御パルスと、
アドレスセレクタ４４を介されたアドレスとが供
給され、また出力データRDTが取り出される。
アドレスセレクタ４４は、書込アドレス又は読出
アドレスを選択するためのもので、書込制御パル
スによつて切替えられる。書込アドレス及び
読出アドレスの夫夫は、ビツトアドレス及びブロ
ツクアドレスからなる。 書込アドレスは、ビツトアドレスカウンタ４５
Ｗとブロツクアドレスカウンタ４６Ｗとによつて
生成される。クロツク抽出回路から得られる再生
ビツトクロツクが端子４７Ｗからビツトアドレス
カウンタ４５Ｗに供給される。端子４８からの再
生同期パルスPSYが遅延回路４９に供給され、
遅延回路４９の出力に現れる再生同期パルス
PSY′がアドレスカウンタ４５Ｗのクリア端子及
びアドレスカウンタ４６Ｗのロード端子に供給さ
れる。また、エラー検出出力EDTが入力として
供給されるフリツプフロツプ５０のイネーブル端
子に同期パルスPSY′が供給され、このフリツプ
フロツプ５０の出力に書込制御パルスが取り
出される。更に、アドレス生成ROM５１が設け
られ、このROM５１で形成された書込ブロツク
アドレスWAがアドレスカウンタ４６Ｗの並列入
力とされ、同期パルスPSY′によつてこのカウン
タ４６Ｗにロードされる。ROM５１は、再生デ
ータWDT′に含まれる再生ブロツクアドレスBA
と読出ブロツクアドレスRAとに基いて所定の書
込ブロツクアドレスWAを生成するものである。 読出ビツトアドレスは、端子４７R1か基準の
ビツトクロツクがビツトアドレスカウンタ４５Ｒ
に供給されることにより発生し、読出ブロツクア
ドレスRAは、端子４７R2から基準のブツロクク
ロツクがブロツクアドレスカウンタ４６Ｒに供給
されることにより発生する。この読出ブロツクア
ドレスRAは、前述のように書込ブロツクアドレ
スWAを生成するROM５１にも与えられている。
これらのアドレスカウンタ４５Ｒ，４６Ｒの各ク
リア端子に、所定のクリアパルスが供給される。 更に、８ビツトのエラーフラツグメモリー５２
が設けられ、このメモリー５２にマルチプレクサ
５３から入力データが供給される。CRCチエツ
カ４３によつて、１ブロツクのデータ又はブロツ
クアドレス信号にエラーがあると判断されるとき
は、エラー検出信号EDTが“１”となり、その
ブロツクのデータの書込が禁止される。つまり、
正しいブロツクアドレスBAに対して正しいデー
タを書込むようにしているので、書込制御パルス
WEによつてマルチプレクサ５３を制御し、書込
動作のときには“０”、それ以外では“１”をエ
ラーフラツグメモリー５２に供給する。エラーフ
ラツグメモリー５２の出力は、ラツチ５４に供給
され、このラツチ５４の出力がエラーフラツグ
EFLGとして取り出される。コントローラ５５に
対して、RAM４０に供給されるのと同一のアド
レス及び書込制御パルスが供給され、RAM
４０の動作と関連してエラーフラツグメモリー５
２が制御される。 上述の本発明の一実施例では、コントロールト
ラツクTCに記録されているセクター周期の同期
信号から形成されたコントロール信号CTLをキ
ヤプスタンサーボ回路に供給し、基準信号と位相
比較し、その比較出力によつてキヤプスタンモー
ドを制御し、基準信号にキヤプスタンモータの回
路をロツクさせている。第１１図Ａに示すような
コントロール信号CTLに対して、再生ブロツク
アドレスBAは、同図Ｂに示すように、
〔０〕
〔１〕〔２〕〔３〕と順次変化する。再生ブロツク
アドレスBAは、前述のように、〔B2B1B0〕の３
ビツトで表わされている。もし、ジツタが全くな
いとすれば、読出ブロツクアドレスRAは、第１
１図Ｃに示すように、コントロール信号CTLと
同期して０番地から７番地まで順次変化する。こ
の状態では、アドレス生成ROM５１からは、第
１１図Ｄに示す書込ブロツクアドレスWAが発生
し、書込ブロツクアドレスカウンタ４６Ｗにロー
ドされる。つまり、ROM５１は、書込ブロツク
アドレスWAと読出ブロツクアドレスRAとが最
も離れるような書込ブロツクアドレスWAを生成
する。RAM４０に書込まれたデータは、４ブロ
ツク後に読出される。 ジツタがあると、読出しブロツクアドレスRA
（第１１図Ｃ）に対して書込ブロツクアドレス
WAが第１１図Ｄの状態より進み又は遅れ方向に
変化することになり、読出し動作と書込動作が重
なるおそれがある。これを避けるように、ROM
５１は、書込ブロツクアドレスWAを発生する。
第１２図は、ROM５１の書込ブロツクアドレス
WAの生成テーブルを示している。 上述のTBCについて、第１３図を参照して更
に詳述すると、入力端子４１から第１３図Ａに示
す再生データWDTが供給され、CRCチエツカ４
３に供給されるCRCチエツカ４３からは、１ブ
ロツクの終りのタイミングで、そのブロツクのエ
ラーの有無を示すエラー検出出力EDTが発生す
る。第１３図では、再生データWDTのうちでブ
ロツクアドレスBAが〔１〕及び〔２〕の２ブロ
ツクが示されており、したがつて第１３図Ｂに示
すエラー検出出力EDTは、その前の
〔０〕〔１〕
のブロツクアドレスのブロツクに関するものであ
り、エラーが有るときで破線図示のように、エラ
ー検出出力EDTが“１”となる。また、端子４
８から第１３図Ｄに示す再生同期パルスPSYが
供給される。同期信号SYNCのビツトパターン
は、データ中には、決して現れないものとされて
おり、データと区別されるようにされており、同
期信号分離回路は、このビツトパターンを検出し
て同期パルスPSYを発生する。遅延回路４９に
よつて同期パルスPSYがエラー検出出力EDTと
略々一致するタイミングとなるように遅延され、
第１３図Ｅに示す同期パルスPSY′が生成する。 この同期パルスPSY′によつてビツトアドレス
カウンタ４５Ｗがクリアされると共に、ブロツク
アドレスカウンタ４６Ｗに対してROM５１から
の書込ブロツクアドレスWAがロードされる。前
述のように、ジツタがないものとすれば、再生デ
ータWDT′のブロツクアドレスBAが
〔０〕〔１〕
となるのに対応して書込ブロツクアドレスWAが
４、５と変化する。これと共に、同期パレス
PSY′がフリツプフロツプ５０のイネーブル端子
に加わるので、書込制御パルスは、第１３図
Ｇに示すように、変化する、遅延回路４２によつ
て、そのブロツクのエラー検出を行なつた後に、
データがRAM４０に供給されるように、データ
が遅延される。もし、エラー検出出力EDTが
“１”であれば、そのブロツクのデータの書込が
禁止される。 エラーフラツグメモリー５２は、RAM４０が
書込動作のときに“０”となり、それ以外では、
“１”となるマルチプレクサ５３の出力を記憶す
る。０〜７までの８個のアドレスを有する８ビツ
トのメモリーであり、アドレスカウンタ４６Ｗの
出力に理れる書込ブロツクアドレスWAがコント
ローラ５５に供給されることによつて、エラーフ
ラツグメモリー５２のアドレスは、RAM４０の
ブロツクアドレスと一致させられる。また、
RAM４０の書込ビツトアドレスが最大値までな
ることを確認してから、エラーフラツグメモリー
５２が書込動作を行なうようになされる。これ
は、再生同期パレスPSYとしてノイズ等の影響
により、規制でないものが発生し、１ブロツクの
データが全てRAM４０に書込まれないうちに、
ブロツクアドレスが変化してしまうとには、エラ
ーフラツグにメモリー５２に“０”を書込まない
ようにするものである。 エラーフラツグメモリー５２の読出は、カウン
タ４６Ｒからの読出ブロツクアドレスRAと一致
するアドレスからなされる。読出ビツトアドレス
を用いて、メモリー５２の読出しのタイミングと
ラツチ５４のラツチのタイミングとが制御され
る。例えば指定されたブロツクの最初で所定のア
ドレスの１ビツト読出した後に、ラツチが行なわ
れるようになされ、ラツチ５４からエラーフラツ
グEFLGが取り出される。RAM４０の読出デー
タRDTとエラーフラツグEFLGとは、互いに同
期しており、次段のエンコーダにおいてエラーフ
ラツグEFLGを用いてエラー訂正が行なわれる。
かかるエラーフラツグメモリー５２の読出動作に
おいて、ラツチ５４に対してメモリー５２の出力
がラツチされると同時に、そのときのアドレス
（RAと一致している）に常に“１”を書込むよ
うになす。これは、RAM４０に対してエラーを
含むデータの書込を禁止しているので、以前に書
かれていたデータがRAM４０から再度読出され
た場合、このデータを正しいものとして処理する
誤動作を防止するためである。 なお、本発明の一実施例では、前述のようにエ
ラー訂正コードとしてパリテイを用いており、ひ
とつの符号ブロツクの中の１ワードのエラーは、
他のPCMワード及びパリテイワードを加算
（mod.2）することで訂正することができ、エラ
ー訂正にとつてエラーワードは、必要としない。 上述の一実施例の説明から理解されるように、
本発明を適用すれば、データの各ブロツク毎にブ
ロツクアドレスを付加し、このブロツクアドレス
を用いてメモリーの書込アドレス制御を行なうと
共に、書込に先行してブロツクアドレスのチエツ
クを行ない、正しいブロツクアドレスのみを有効
とするから、TBCの出力データの時系列が入力
側と異なることを防止することができる。したが
つて、インターリーブを用いている場合に適用し
て好適である。また、スプライス編集により、ブ
ロツクアドレスが編集点で不連続となつていると
きでも、編集点より後の正しいブロツクのデータ
からメモリーに書込まれることになり、ブロツク
アドレスの連続性を検出するようなものと比べて
応答を早くすることができる。また、本発明では
ブロツクアドレスに対してエラー検出コードを付
加し、ブロツクアドレスがエラーを含むかどうか
のチエツクを行い、正しいとされたブロツクアド
レスと対応するメモリーのアドレスに１ブロツク
のデータを書き込むと共に、エラーがないことを
示すエラーフラツグを書込み、エラーがあるとき
は、データの書込みを禁止するようにしたので、
既にメモリーに書き込まれた正しいデータを誤つ
たアドレスのデータで重ね書きして消してしまう
ような危険性もない。 なお、上述の本発明の一実施例のように、デー
タ用のRAM４０と別個にエラーフラツグメモリ
ー５２を設けずに、データとエラーフラツグとを
共通のメモリーによつて記憶するようにしても良
い。
【図面の簡単な説明】
第１図は本発明の一実施例のトラツクパターン
を示す略線図、第２図はデータトラツク及びコン
トロールトラツクに記録される信号の構成を示す
図、第３図はヘツド配置の構成を示す図、第４図
及び第５図は再生系及び記録系のブロツク図、第
６図はエンコーダの構成を示すブロツク図、第７
図及び第８図は１ブロツクの信号構成及びインタ
ーリーブの説明に用いる略線図、第９図はデコー
ダの構成を示すブロツク図、第１０図は本発明が
適用された時間軸補正装置のブロツク図、第１１
図、第１２図及び第１３図は時間軸補正装置の説
明に用いるタイムチヤート及び略線図である。 １は磁気テープ、２ａ〜２ｈは各チヤンネルの
オーデイオPCM信号の入力端子、３ａ〜３ｈは
エンコーダ、１７ａ〜１７ｈはTBC、２０ａ〜
２０ｈはデコーダ、４０はRAM、４３はCRCチ
エツカ、４５Ｗ，４６Ｗ，４５Ｒ，４６Ｒはアド
レスカウンタ、５１はアドレス生成ROM、５２
はエラーフラツグメモリーである。

Claims (1)

    【特許請求の範囲】
  1. １ 所定数のデータ毎にブロツクアドレスが付加
    されて伝送された信号ブロツクが供給され、上記
    ブロツクアドレスのエラーを検出するエラー検出
    器と、メモリー装置と、このメモリー装置の書き
    込みアドレス及び読み出しアドレスを発生する書
    き込みアドレス発生器及び読み出しアドレス発生
    器と、上記エラー検出器によつてエラーがないと
    判断された上記ブロツクアドレスに対応する上記
    書き込みアドレス発生器によつて発生されたアド
    レスの上記メモリー装置に上記ブロツクアドレス
    が付加された信号ブロツクに含まれるデータを書
    き込むようにするとともに、上記エラー検出手段
    によつてエラーがあると判断された上記ブロツク
    アドレスに対応する上記書き込みアドレス発生器
    によつて発生されたアドレスの上記メモリー装置
    への上記ブロツクアドレスが付加された信号ブロ
    ツクに含まれるデータの上記メモリー装置への書
    き込みを禁止する上記メモリー装置の書き込み制
    御回路と、上記読み出しアドレス発生器によつて
    発生されたアドレスに従つて上記メモリー装置か
    ら上記データを読み出す読み出し制御回路とを備
    えたメモリー制御装置。
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Application Number Priority Date Filing Date Title
JP55123347A JPS5750307A (en) 1980-09-05 1980-09-05 Time base correcting device
GB8125897A GB2084363B (en) 1980-09-05 1981-08-25 Time base corrector for a digital signal
CA000384656A CA1160339A (en) 1980-09-05 1981-08-26 Time base correcting apparatus
ZA816001A ZA816001B (en) 1980-09-05 1981-08-28 Time base corrector for a digital signal
US06/298,522 US4398224A (en) 1980-09-05 1981-09-01 Time base correcting apparatus
SE8105245A SE451775B (sv) 1980-09-05 1981-09-03 Tidbaskorrigeringsanordning for korrigering av tidbasfel
DE19813134947 DE3134947A1 (de) 1980-09-05 1981-09-03 Zeitbasiskorrekturvorrichtung
FR8116864A FR2490049A1 (fr) 1980-09-05 1981-09-04 Appareil de correction de base de temps
MX189037A MX149950A (es) 1980-09-05 1981-09-04 Aparato corrector de base de tiempos mejorado
AU74949/81A AU540565B2 (en) 1980-09-05 1981-09-04 Digital signal time base connection
IT23808/81A IT1168169B (it) 1980-09-05 1981-09-04 Correttore della base tempo per un segnale digitale
BR8105712A BR8105712A (pt) 1980-09-05 1981-09-04 Aparelho de correcao de base de tempo
CH573081A CH639219A5 (fr) 1980-09-05 1981-09-04 Appareil de correction de base de temps.
BE0/205873A BE890231A (fr) 1980-09-05 1981-09-04 Appareil de correction de base de temps
ES505196A ES505196A0 (es) 1980-09-05 1981-09-04 Un aparato de correccion de base de tiempos para corregir errores de base de tiempos en una senal digital
KR1019810003324A KR880000322B1 (ko) 1980-09-05 1981-09-05 시간축 보정장치
AT3853/81A AT393429B (de) 1980-09-05 1981-09-07 Speicherschaltung zur speicherung eines digitalsignals
NL8104146A NL8104146A (nl) 1980-09-05 1981-09-07 Tijdbasiscorrectie-inrichting.

Applications Claiming Priority (1)

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JPS5750307A JPS5750307A (en) 1982-03-24
JPH0445907B2 true JPH0445907B2 (ja) 1992-07-28

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JP (1) JPS5750307A (ja)
KR (1) KR880000322B1 (ja)
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BR (1) BR8105712A (ja)
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DE (1) DE3134947A1 (ja)
ES (1) ES505196A0 (ja)
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IT (1) IT1168169B (ja)
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NL (1) NL8104146A (ja)
SE (1) SE451775B (ja)
ZA (1) ZA816001B (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3428327B2 (ja) * 1996-10-11 2003-07-22 株式会社日立製作所 データ同期信号検出装置
JPS58123253A (ja) * 1982-01-19 1983-07-22 Sony Corp エラ−訂正装置
JPS58139317A (ja) * 1982-02-15 1983-08-18 Sony Corp メモリ装置
JPS58198935A (ja) * 1982-05-15 1983-11-19 Sony Corp デ−タ伝送方法
JPS58205906A (ja) * 1982-05-26 1983-12-01 Victor Co Of Japan Ltd メモリ回路への書き込み方式
EP0101180B1 (en) * 1982-07-16 1988-10-05 British Broadcasting Corporation Concealment of defects in a video signal
JPH07118159B2 (ja) * 1982-12-06 1995-12-18 ソニー株式会社 Ｐｃｍ信号記録方法
NL8302542A (nl) * 1983-07-15 1985-02-01 Philips Nv Werkwijze voor het koderen van een registratiesignaal, registratiedrager voorzien van een registratiesignaal dat gekodeerd is volgens de werkwijze, inrichting voor het uitvoeren van de werkwijze en inrichting voor het weergeven van een signaal dat gekodeerd is volgens de werkwijze.
JPS59157811A (ja) * 1983-02-25 1984-09-07 Nec Corp デ−タ補間回路
WO1984003987A1 (en) * 1983-04-01 1984-10-11 Matsushita Electric Ind Co Ltd Apparatus for recording and reproducing optical data
US4591925A (en) * 1983-04-06 1986-05-27 Ampex Corporation Encoded dropout compensator system
GB2140189B (en) * 1983-05-19 1986-04-30 Sony Corp Digital video tape recorder apparatus
JPS6018862A (ja) * 1983-07-11 1985-01-30 Hitachi Ltd 情報記録再生装置
JPS6042992A (ja) * 1983-08-19 1985-03-07 Victor Co Of Japan Ltd 情報信号記録円盤
US4680791A (en) * 1984-05-31 1987-07-14 Nec Corporation Digital video signal process apparatus for use in a video tape recorder
US4727547A (en) * 1984-07-18 1988-02-23 Willi Studer Method and apparatus for decoding
JPS61145771A (ja) * 1984-12-20 1986-07-03 Matsushita Electric Ind Co Ltd Ｐｃｍ記録装置
CA1310112C (en) 1985-05-21 1992-11-10 Takao Abe Apparatus for decoding error correcting code
US4763203A (en) * 1985-10-17 1988-08-09 Ampex Corporation Time base corrector with accurate timing corrector control
US4733294A (en) * 1985-10-17 1988-03-22 Ampex Corporation Time base corrector memory arrangement and memory control
JPS62102485A (ja) * 1985-10-28 1987-05-12 Matsushita Electric Ind Co Ltd デイジタル信号記録再生装置
JPS62102486A (ja) * 1985-10-29 1987-05-12 Matsushita Electric Ind Co Ltd Ｐｃｍ記録再生装置
JP2600152B2 (ja) * 1986-11-26 1997-04-16 カシオ計算機株式会社 ブロツクアドレス検出回路
JPH0690853B2 (ja) * 1986-12-23 1994-11-14 ソニー株式会社 デイジタル信号の時間軸補正装置
AU606125B2 (en) * 1987-02-06 1991-01-31 Sony Corporation Apparatus for reproducing a digital signal
JPH0828066B2 (ja) * 1988-08-31 1996-03-21 松下電器産業株式会社 再生装置
JP2819624B2 (ja) * 1989-06-09 1998-10-30 松下電器産業株式会社 ディジタル信号再生装置
JP2902814B2 (ja) * 1991-06-17 1999-06-07 株式会社東芝 デジタルデータ処理装置
JP2672916B2 (ja) * 1991-12-13 1997-11-05 富士通株式会社 アレイディスク装置のデータチェック方法
US6219486B1 (en) * 1992-05-18 2001-04-17 Canon Kabushiki Kaisha Reproducing apparatus for reproducing data at a speed different from that at which recording is performed
KR950009386B1 (ko) * 1993-04-21 1995-08-21 삼성전자주식회사 어드레스 생성회로
US5615222A (en) * 1994-02-04 1997-03-25 Pacific Communication Sciences, Inc. ADPCM coding and decoding techniques for personal communication systems
US5485572A (en) * 1994-04-26 1996-01-16 Unisys Corporation Response stack state validation check
US6856660B1 (en) 1996-10-11 2005-02-15 Hitachi, Ltd. Signal processing method and apparatus and disk device using the method and apparatus
GB2339122B (en) * 1998-06-29 2003-06-04 Mitel Corp Digital switch with rate conversion
DE69936280T2 (de) * 1998-08-20 2008-02-07 Victor Company of Japan, Ltd., Yokohama Vorrichtung und Verfahren zur Bildkompression
US6483882B1 (en) * 1999-05-24 2002-11-19 O'dea James Orrin EFM demodulation circuit and method
US7155654B2 (en) * 2003-04-04 2006-12-26 Sst Communications, Corp. Low complexity error concealment for wireless transmission
ITTO20110731A1 (it) * 2011-08-05 2013-02-06 Inst Rundfunktechnik Gmbh Digitale umschaltsignalsequenz fuer umschaltzwecke, geraet zum unterbringen dieser digitalen umschaltsignalsequenz in einem digitalen audio-nutzsignal, und geraet zum empfangen des nutzsignals versehen mit der umschaltsignalsequenz.

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3931638A (en) * 1974-01-10 1976-01-06 Eastman Technology, Inc. Apparatus for modifying the time base of signals
JPS5857836B2 (ja) * 1976-02-10 1983-12-22 ソニー株式会社 メモリ−装置
AT347511B (de) * 1977-02-22 1978-12-27 Philips Nv Schaltungsanordnung zur digitalen korrektur von zeitbasisfehlern eines fernsehsignals
DE2721638A1 (de) * 1977-05-13 1978-11-16 Basf Ag Speicherverfahren und schaltungsanordnung fuer magnetische aufzeichnung
JPS6052509B2 (ja) * 1977-05-16 1985-11-19 ソニー株式会社 デジタル信号伝送方法
US4145683A (en) * 1977-11-02 1979-03-20 Minnesota Mining And Manufacturing Company Single track audio-digital recorder and circuit for use therein having error correction
IT1089225B (it) * 1977-12-23 1985-06-18 Honeywell Inf Systems Memoria con dispositivo rivelatore e correttore a intervento selettivo
JPS54143017A (en) * 1978-04-28 1979-11-07 Sony Corp Time base error correction unit
US4292684A (en) * 1978-11-01 1981-09-29 Minnesota Mining And Manufacturing Company Format for digital tape recorder
US4333160A (en) * 1978-11-20 1982-06-01 Victor Company Of Japan, Ltd. Memory control system
US4271519A (en) * 1979-07-26 1981-06-02 Storage Technology Corporation Address mark generation and decoding method

Also Published As

Publication number Publication date
ZA816001B (en) 1982-08-25
SE451775B (sv) 1987-10-26
US4398224A (en) 1983-08-09
KR830008281A (ko) 1983-11-16
CA1160339A (en) 1984-01-10
CH639219A5 (fr) 1983-10-31
ES8206079A1 (es) 1982-06-16
FR2490049B1 (ja) 1985-01-11
MX149950A (es) 1984-02-13
AU7494981A (en) 1982-03-11
IT8123808A0 (it) 1981-09-04
NL8104146A (nl) 1982-04-01
JPS5750307A (en) 1982-03-24
FR2490049A1 (fr) 1982-03-12
AU540565B2 (en) 1984-11-22
DE3134947C2 (ja) 1991-10-24
DE3134947A1 (de) 1982-04-22
BE890231A (fr) 1982-01-04
BR8105712A (pt) 1982-05-25
AT393429B (de) 1991-10-25
KR880000322B1 (ko) 1988-03-19
GB2084363B (en) 1985-02-13
ES505196A0 (es) 1982-06-16
ATA385381A (de) 1991-03-15
SE8105245L (sv) 1982-04-22
GB2084363A (en) 1982-04-07
IT1168169B (it) 1987-05-20

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