CH639219A5 - Appareil de correction de base de temps. - Google Patents

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    • G11B5/027—Analogue recording

Description

La présente invention concerne un correcteur de base de temps et, plus spécialement, un correcteur de base de temps qui est facilement adapté à la correction ou la compensation de variations de base de temps dans un signal numérique reproduit dans lequel les possibilités d'erreur ont été sensiblement minimisées.
On sait que, lorsqu'un signal est enregistré sur une bande magnétique par exemple et est ultérieurement reproduit à partir de celle-ci, la synchronisation, ou cadencement, du signal reproduit peut différer de la synchronisation du signal initalement enregistré. Par exemple, des variations dans le
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défilement de la bande, une dilatation ou une contraction de la bande magnétique ou bien des erreurs portant sur la servocommande de cabestan utilisée pour entraîner cette bande peuvent amener des fluctuations ou variations temporelles, que l'on appelle ordinairement erreurs de base de temps. Ce problème est particulièrement aigu lorsque le signal enregistré est un signal numérique, par exemple une représentation mise sous forme numérique d'une information vidéo ou acoustique. Eu égard à ces erreurs de base de temps, différents systèmes de correction d'erreur de base de temps ont été conçus pour corriger ou compenser ces erreurs. De façon typique, le signal reproduit est écrit dans une mémoire à une fréquence d'écriture qui est synchronisée avec la fréquence réelle à laquelle le signal est reproduit. Ultérieurement, le signal ainsi mémorisé est lu à une fréquence de référence fixe. Ainsi, les erreurs de base de temps sont éliminées. Les utilisations typiques des correcteurs de base de temps se trouvent dans les systèmes d'enregistrement et de reproduction de bandes vidéo, tels que ceux utilisés à des fins industrielles.
La plupart des correcteurs de base de temps sont des dispositifs numériques qui agissent sur des signaux d'information numériques. Lorsqu'on les utilise en combinaison avec un système d'enregistrement et de reproduction vidéo, le signal vidéo analogique habituel est mis sous forme numérique, et le signal vidéo mis sous forme numérique est appliqué au correcteur de base de temps dans lequel les erreurs de base de temps sont corrigées. Ensuite, le signal vidéo mis sous forme numérique est ramené à la forme analogique pour être ultérieurement transmis, visualisé, etc.
Plus récemment, des techniques numériques ont été appliquées à l'enregistrement de signaux d'audiofréquence. Par exemple, des enregistreurs du type dit à modulation par impulsions codées (PCM) ont été proposés dans lequels le signal d'audiofréquence est mis sous forme numérique, par exemple sous forme de signal PCM, puis ce signal PCM est enregistré. Puisque le signal d'audiofréquence PCM peut être soumis à des erreurs de base de temps pendant la reproduction, des correcteurs de base de temps ont été proposés pour corriger ou compenser de telles erreurs. Un exemple d'un semblable correcteur de base de temps est écrit dans le brevet des Etats-Unis d'Amérique no 4 141 039.
En plus des erreurs de base de temps, les signaux qui sont enregistrés et reproduits à partir d'un support magnétique peuvent faire l'objet de distorsions, de lacunes et d'autres erreurs qui sont en général propres aux supports magnétiques. Ces erreurs sont particulièrement remarquables lorsque des signaux numériques sont enregistrés et reproduits. Ceci est dû au fait que l'effacement d'une partie même petite du signal numérique peut avoir un effet de déformation amplifié lorsque ce signal numérique est ultérieurement ramené à la forme analogique. Par conséquent, pour minimiser les effets nuisibles dus à ces erreurs, différentes techniques de codage de correction d'erreur ont été proposées en relation avec l'enregistrement de signaux numériques. L'une de ces techniques est connue comme la technique de codage de correction d'erreur par entrelacement dans le temps. Dans la technique de codage de correction d'erreur par entrelacement temporel, on choisit des mots numériques qui sont séparés les uns des autres dans le temps et on les combine en un bloc de données. Ainsi, ces mots de données sont «entrelacés dans le temps» les uns avec les autres. Cet entrelacement temporel est généralement réalisé dans des étages, et un mot de parité est produit à chaque étage. Ces mots de parité sont également entrelacés dans le temps, ce qui entraîne qu'un bloc de données est formé de mots de données et de parité qui dérivent d'informations sensiblement séparées dans le temps. Avec cette technique, si un mot de données particulier ou un bloc de données entier et effacé, l'effet pratique consiste en la destruction de mots de données isolés qui peuvent être reconstruits par des techniques de correction d'erreur classiques (telles que des techniques de parité), ou peuvent être «masqués» par remplacement du mot détruit au moyen d'un mot simulé qui est produit par interpolation des «bons» mots qui le précèdent et le suivent.
Alors que la technique de codage de correction d'erreur par entrelacement temporel est un outil puissant pour minimiser l'effet dû aux erreurs dans les systèmes d'enregistrement et de reproduction, il est important que, pendant leur correction de base de temps, la séquence appropriée de blocs de données reproduits soit maintenue. De façon typique, lorsque des blocs de données 1,2,3 et 4 sont produits, ils peuvent être respectivement mémorisés dans des emplacements de mémorisation 1,2,3 et 4 de la mémoire habituellement contenue dans un correcteur de base de temps. Cette mémorisation est temporaire et, pendant l'opération de lecture suivante, les emplacements de mémorisation 1,2,3 et 4 sont lus en séquence. Ainsi, est lue une séquence de blocs de données qui est très exactement la même que celle qui a été reproduite à partir du support d'enregistrement et mémorisée dans la mémoire. Il est donc important que, lorsque le bloc de données 1 est reproduit à partir de la bande, il soit mémorisé dans l'emplacement de mémorisation 1, et non pas dans l'emplacement 2. De même, tous les autres blocs de données doivent être mémorisés à leurs emplacements de mémorisation appropriés.
Il existe toutefois diverses possibilités permettant de donner naissance à la mémorisation d'un bloc de données dans un emplacement de mémorisation non correct, ce qui modifie la séquence dans laquelle ces blocs de données sont lus dans la mémoire du correcteur de base de temps. Par exemple, si chaque bloc de données comporte un signal de synchronisation d'en-tête qui sert à incrémenter un générateur d'adresse d'écriture, des signaux faux peuvent être erro-nément interprétés comme un signal de synchronisation, ce qui modifie l'adresse d'écriture de manière impropre. Ou bien, si le signal de synchronisation n'est pas détecté en raison d'une lacune par exemple, l'adresse d'écriture ne change pas et le bloc de données est mémorisé à un emplacement non approprié.
Une autre difficulté concernant la correction de base de temps de blocs de données entrelacés dans le temps est celle qui est associée à la détection d'une erreur dans un bloc de données reproduit. Dans certains correcteurs de base de temps, si un bloc de données reproduit est erroné, il n'est pas écrit à son emplacement de mémorisation assigné dans la mémoire. Au contraire, le bloc de données immédiatement précédent qui est déjà mémorisé dans cet emplacement, ou bien le bloc de données immédiatement précédent qui a été reproduit à partir du support d'enregistrement, est mémorisé dans l'emplacement assigné. Ainsi, lorsque la mémoire est ultérieurement lue, il y a lecture d'un bloc de données redondant, et non pas lecture d'un bloc de données erroné. Alors que cette technique est généralement satisfaisante si les blocs de données ne représentent qu'une information lentement variable, elle offre moins de résultats satisfaisants lorsque les blocs sont formés de mots de données entrelacés dans le temps. Il est donc nécessaire d'empêcher qu'un bloc de données qui a déjà été lu dans la mémoire du correcteur de base de temps ne soit lu une fois encore.
C'est donc un but de l'invention de proposer un correcteur de base de temps perfectionné qui évite les inconvénients et défauts notés ci-dessus de la technique antérieure.
Un autre but de l'invention est de proposer un correcteur de base de temps qui est facilement adapté à la correction d'erreurs de base de temps d'une information numérique qui
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a été codée suivant un code de correction d'erreur par entrelacement temporel.
Un autre but de l'invention est de proposer un correcteur de base de temps dans lequel des blocs de données sont reçus, puis ultérieurement lus dans un ordre temporel strictement identique.
Un but supplémentaire de l'invention est de proposer un correcteur de base de temps dans lequel une information erronée n'est pas mise en mémoire dans le correcteur, tandis qu'une réutilisation de l'information qui a précédemment été lue dans cette mémoire est empêchée en cas de relecture de cette information.
Selon l'invention, il est proposé un appareil de correction de base de temps permettant de corriger des erreurs de base de temps dans un signal numérique qui est fourni sous forme de blocs de données successifs, chaque bloc de données comportant plusieurs mots de données. L'appareil de correction de base de temps comporte une mémoire possédant plusieurs emplacements de mémorisation adressables, chacun étant destiné à mémoriser un bloc de données respectif. Un générateur d'adresse d'écriture produit des adresses d'écriture destinées à adresser des emplacements de mémorisation auxquels les blocs de données fournis sont écrits. Les erreurs des blocs de données fournis sont détectées, et un bloc de données contenant une erreur détectée n'est pas écrit en mémoire. Une mémoire d'étiquettes d'erreur mémorise des étiquettes d'erreur indiquant si les blocs de données fournis contiennent des erreurs détectées. Si tel n'est pas le cas, une étiquette d'erreur associée est repositionnée. Toutefois, si une erreur a été détectée dans le bloc de données, son étiquette d'erreur associée est positionnée. Un générateur d'adresse de lecture produit des adresses de lecture afin d'adresser les emplacements de mémorisation auxquels les blocs de données mémorisées sont lus. Lorsqu'un bloc de données est lu dans la mémoire, son étiquette d'erreur associée est positionnée. Ainsi, cette étiquette d'erreur reste positionnée dans le cas où le contenu de l'emplacement de mémorisation lu n'est pas remplacé, comme lorsque le bloc de données envoyé pour être écrit dans cet emplacement de mémorisation contient une erreur détectée.
L'étiquette d'erreur peut être employée pour commander l'utilisation de la donnée qui est lue dans la mémoire. Par exemple, si l'étiquette d'erreur associée à un emplacement de mémorisation particulier n'a pas été répositionnée, la donnée présente dans cet emplacement de mémorisation n'est pas utilisée. Ceci empêche toute réutilisation non voulue d'un bloc de données qui a précédemment été lu dans la mémoire et n'a pas été remplacé par un bloc de données suivant du fait de l'existence d'une erreur détectée dans ce bloc de données suivant.
La description suivante, conçue à titre d'illustration de l'invention, vise à donner une meilleure compréhension de ses caractéristiques et avantages; elle s'appuie sur les dessins annexés, parmi lesquels:
- la figure 1 est un schéma simplifié représentant un exemple de configuration de pistes à partir desquelles des données sont reproduites pour être délivrées au correcteur de base de temps de l'invention;
- les figures 2A à 2C sont des diagrammes temporels représentant les divers signaux qui sont enregistrés dans les pistes de données et de commande du support d'enregistrement avec lequel l'invention est utilisée;
- la figure 3 est un schéma simplifié représentant l'agencement de transducteurs d'enregistrement et de reproduction pouvant être utilisé pour effectuer le montage de l'information enregistrée sur les pistes présentées sur la figure 1;
- la figure 4 est un schéma de principe d'un mode de réalisation de la section d'enregistrement qui peut être utilisée pour enregistrer l'information sur les pistes présentées sur la figure 1;
- la figure 5 est un schéma de principe d'un mode de réalisation de la section de reproduction sur laquelle l'invention s'applique aisément;
- la figure 6 est un schéma de principe d'un codeur de correction d'erreur par entrelacement temporel qui peut être utilisé dans la section d'enregistrement de la figure 4;
- la figure 7 représente un bloc de données à entrelacement temporel typique qui est enregistré par le codeur de la figure 6;
- la figure 8 est une représentation graphique de l'effet d'entrelacement temporel réalisé par le codeur de la figure 6;
- la figue 9 est un schéma de principe d'un décodeur de correction d'erreur par entrelacement dans le temps qui est compatible avec le codeur de la figure 6;
- la figure 10 est un schéma de principe du correcteur de base de temps selon l'invention;
- les figures 11A à 11D sont des diagrammes temporels utiles à la compréhension du fonctionnement du correcteur de base de temps de la figure 10;
- la figure 12 est un carte de la mémoire qui est utile à la compréhension de la manière selon laquelle les adresses d'écriture sont produites dans le correcteur de base de temps de la figure 10; et
- les figures 13A à 13G sont des diagrammes temporels qui sont utiles à la compréhension du fonctionnement du correcteur de base de temps de la figure 10.
On se reporte aux dessins, et en particulier à la figure 1, qui représente un exemple de configurations de pistes de bande magnétique avec lesquelles l'invention peut être utilisée. On comprendra que l'invention puisse être utilisée pour enregistrer une information mise sous forme numérique sur différents types de supports d'enregistrement, tels que bande magnétique, disque magnétique, feuillet magnétique, disque optique, etc... Dans le cadre de la description, on suppose que l'information mise sous forme numérique est enregistrée sur bande magnétique. On suppose en outre que cette bande magnétique se déplace par rapport à des transducteurs d'enregistrement et de reproduction fixes. De préférence, les transducteurs, ou têtes, d'enregistrement sont disposés suivant un ensemble permettant l'enregistrement de plusieurs pistes en même temps. Ces pistes sont illustrées sur la figure 1 comme étant enregistrées sur une bande magnétique 1 ayant par exemple une largeur de 6,35 mm. Comme cela est illustré, les pistes sont respectivement parallèles entre elles et sont orientées dans la direction longitudinale de la bande magnétique.
Sur la figure 1,1a bande 1 se présente comme ayant des pistes marignales TAi et TA2 adjacentes à ses bords opposés. Ces pistes marginales sont destinées à recevoir l'enregistrement de signaux analogiques. Par exemple, lorsque la bande 1 est utilisée pour enregistrer des signaux d'audiofréquence numériques, les pistes analogiques TAi et TA2 servent à l'enregistrement de signaux d'audiofréquence analogiques. Ces signaux d'audiofréquence analogiques sont utilisés pour localiser des parties voulues de la bande magnétique en vue d'opérations de montage, telles que montage électronique ou par raccordement.
La bande magnétique 1 est représentée comme ayant une ligne centrale de part et d'autre de laquelle sont disposées des pistes TC et TT. La piste TC est une piste de commande destinée à recevoir l'enregistrement d'un signal de commande. Ce signal de commande est illustré de façon plus détaillée sur la figure 2B. La piste TT est destinée à recevoir un code temporel.
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Les pistes de données TDo, TDi, TD2 et TD3 sont disposées entre la piste analogique TAi et la piste de commande TC. De même, les pistes de données TD4, TDs, TD<s et TD7 sont disposées entre la piste de codage temporel TT et la piste analogique TA2. On notera que l'information mise sous forme numérique est enregistrée sur chacune des pistes de données TD. Dans l'exemple représenté d'une bande de 6,35 mm, l'information mise sous forme numérique peut être enregistrée suivant l'un quelconque de différents formats.
Sur les figures 2A à 2C, sont illustrés des exemples typiques de l'information mise sous forme numérique qui est enregistrée dans une piste de données TD typique et du signal de commande qui est enregistré sur la piste de commande TC. La figure 2B est un diagramme temporel représentant le signal de commande; la figure 2 A est un diagramme temporel représentatif de l'information mise sous forme numérique enregistrée dans des blocs de données; et la figure 2C est une représentation simplifiée montrant un bloc de données typique.
Le signal de commande ayant la représentation temporelle donnée sur la figure 2B est enregistré sur la piste de commande TC pour tous les formats. Ce signal de commande est constitué d'un signal de synchronisation se trouvant à l'entête, ou partie initiale (représentée sous forme de l'aire hachurée de la figure 2B), qui est suivie par un mot de commande de 16 bits formé de bits de données de commande, lui-même étant suivi d'une adresse de secteur de 28 bits formée de bits d'adresse, elle-même étant suivie d'un mot de code de détection d'erreur de 16 bits, par exemple un mot de code de redondance cyclique (CRC).
L'expression «secteur» ou «intervalle de secteur», qui est utilisée dans la decription, se rapporte à un intervalle de temps prédéterminé qui correspond à une longueur d'enregistrement prédéterminée, ou intervalle, sur le support d'enregistrement. L'intervalle de secteur est défini par le signal de commande illustré sur la figure 2B. Des signaux de commande successifs sont enregistrés sur des intervalles de secteur en contact consécutifs. A chaque fois qu'un signal de commande est enregistré dans un intervalle de secteur, l'adresse de secteur est incrémentée d'une unité (c'est-à-dire d'un bit). Par conséquent, l'adresse de secteur sert à identifier l'intervalle de secteur particulier dans lequel le signal de commande est enregistré. On peut retrouver l'intervalle de secteur voulu simplement en adressant l'adresse de secteur correspondante. On note que 228 intervalles de secteur successifs peuvent être enregistrés sur une longueur de bande magnétique, par exemple; et les adresses de secteur correspondantes seront incrémentées d'un intervalle de secteur au suivant de manière à faire apparaître par exemple [000... 000], [000... 001], [000... 010], [000. ..011], etc. Comme cela sera expliqué ci-après, l'information mise sous forme numérique est enregistrée dans les pistes de données respectives TD au cours de chacun des intervalles de secteur consécutifs.
Le signal de synchronisation est formé d'une configuration qui se distingue de n'importe quelle configuration de bits appartenant au mot de commande, à l'adresse de secteur ou au code CRC du signal de commande. Ainsi, cette configuration de synchronisation peut facilement être detectée au cours d'une opération de reproduction afin d'identfier le début des intervalles de secteur consécutifs. De plus, cette configuration de synchronisation, une fois détectée, peut être utilisée pour synchroniser la détection du mot de commande, de l'adresse de secteur et du code CRC du signal de commande et peut également être utilisée dans un circuit de commande asservie pour commander l'entraînement de la bande au cours d'une opération de reproduction.
Le mot de commande est destiné à représenter une donnée de commande dans le but d'identifier le format particulier qui est utilisé pour enregistrer l'information numérique.
L'adresse de secteur peut être produit par exemple par un compteur ordinaire qui est incrémenté en synchronisme avec le traitement et l'enregistrement de chaque intervalle de secteur. De préférence, les données de commande et les données d'adresse de secteur sont utilisées pour produire un code CRC approprié, ou un autre code de détection d'erreur, à partir duquel la présence d'une erreur dans le mot de commande et, ou bien, l'adresse de secteur peut être détectée au moment de la reproduction. La formation d'un code CRC et la manière de s'en servir sont bien connues à l'homme de l'art et, par souci de brièveté, on n'en fera pas la description.
Comme cela sera décrit ci-après, le signal de commande illustré sur la figure 2B fait l'objet d'une modulation de fréquence, puis le signal de commande modulé en fréquence est enregistré sur la piste de commande TC.
La figure 2 A est un diagramme temporel représentatif qui illustre la manière selon laquelle l'information mise sous forme numérique est enregistrée dans une piste de données respective TD. Ainsi que cela sera décrit ci-après, il est fait appel à un codage de correction d'erreur par entrelacement croisé, grâce quoi des échantillons successifs d'un signal analogique d'entrée, par exemple un signal d'audiofréquence, sont mis sous forme de mots d'information numériques correspondants, et ces mots d'information numériques sont utilisés pour produire des mots de correction d'erreur, par exemple des mots de parité P. Ensuite, un nombre prédéterminé de mots d'information et de mots de parité sont entrelacés dans le temps afin de former des sous-blocs, après quoi un autre mot de correction d'erreur, par exemple un mot de parité Q, est déduit du sous-bloc entrelacé dans le temps. Les mots d'information impairs et pairs et leurs mots de parité P et de parité Q respectifs sont entrelacés en croix afin de former un bloc de données comprenant par exemple douze mots d'information, quatre mots de parité et un mot de détection d'erreur, par exemple un mot de code CRC, s'en déduisant (figure 2C). Un bloc de données respectif est précédé par un signal de synchronisation de données SYNC et, comme illustré sur la figure 2A, quatre blocs de données consécutifs sont enregistrés dans un intervalle de secteur. Naturellement, les blocs de données peuvent être modulés avant l'enregistrement, ainsi que cela est décrit ci-dessus. Les blocs de données consécutifs sont enregistrés en série sur une piste de données correspondante TD. Au cours de chaque intervalle de secteur, quatre blocs de données consécutifs sont enregistrés, chaque bloc de données étant précédé par un signal de synchronisation de données.
De façon avantageuse, le transducteur, ou tête, qui est utilisé pour enregistrer le signal de commande est en alignement approprié avec les têtes d'enregistrement utilisées pour enregistrer le signal d'information de sorte que toutes les pistes de données sont en alignement suivant la largeur du support magnétique, c'est-à-dire que tous les signaux de synchronisation de données sont en alignement, et les signaux d'information sont également en alignement avec le signal de commande enregistré sur la piste de commande TC. Il est également envisageable de déplacer la tête d'enregistrement de signal de commande par rapport aux têtes d'enregistrement de signal d'information d'une distance qui est égale à un multiple entier d'un intervalle de secteur.
Le signal de synchronisation de données qui précède chaque bloc de données (représenté par les aires hachurées des figures 2A et 2C) présente une configuration qui est unique en ce que cette configuration ne se retrouve pas dans appartenant aux blocs de données respectifs, même après modulation. La configuration de synchronisation de données est suivie par une adresse de bloc constituée de bits Bo à B2.
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L'adresse de bloc [B2B1 Bo] identifie la position particulière à l'intérieur d'un secteur (c'est-à-dire dans un groupe de quatre blocs) à laquelle le bloc de données est enregistré. De préférence, le bit le plus significatif B2 de l'adresse de bloc est rendu égal au bit le moins significatif So de l'adresse de secteur du secteur particulier dans lequel le bloc de données est enregistré.
La figure 3 illustre schématiquement un exemple des transducteurs d'enregistrement, ou têtes, qui sont utilisés pour enregistrer l'information mise sous forme numérique sur les pistes de données respectives, ainsi que pour enregistrer le signal de commande sur la piste de commande TC de la bande magnétique 1. L'agencement présenté sur la figure 3 est particulièrement destiné à permettre que l'information enregistrée sur une piste soit réenregistrée sur une autre piste, et également à permettre le montage électronique, dans lequel l'information d'une source distincte, par exemple un autre support d'enregistrement, est insérée dans une ou plusieurs pistes de données voulues en des points d'entrée. Pour le mode de réalisation présenté sur la figure 3, on suppose que la bande magnétique 1 est entraînée dans le sens indiqué par la flèche.
Les tètes de la figure 3 comprennent un ensemble de têtes d'enregistrement HR, un ensemble de têtes de reproduction HP et un autre ensemble de têtes d'enregistrement HR'. Chaque ensemble de têtes est constitué de têtes alignées qui sont utilisées pour enregistrer ou reproduire une information sur des pistes de données respectives TD ainsi que de la tête de commande qui enregistre ou reproduit le signal de commande sur la piste de commande TC. Ainsi, les têtes d'enregistrement HR sont en réalité constituées de têtes d'enregistrement distinctes HRi à HRs et de la tête d'enregistrement de signal de commande HRc, toutes étant alignées suivant la largeur de la bande 1. De même, les têtes d'enregistrement supplémentaires HR' sont en réalité constituées des têtes d'enregistrement HR' 1 à HR's et de la tête d'enregistrement de signal de commande HR'c.
Les têtes d'enregistrement HR servent à enregistrer une information originale sur les pistes de données et de commande respectives de la bande 1. Par exemple, ces têtes peuvent être utilisées pour constituer un enregistrement initial. L'information enregistrée sur ces pistes est reproduite par les têtes de reproduction HP correspondantes. Lorsque l'information enregistrée sur une ou plusieurs pistes doit subir une opération de montage, c'est-à-dire lorsque cette information doit être modifiée ou remplacée par une information additionnelle, les têtes d'enregistrement HR' travaillent, sélectivement, à enregistrer cette information supplémentaire dans les pistes appropriées. Par exemple, l'information mise sous forme numérique qui est enregistrée sur la piste TDi, peut subir une opération de montage après localisation du point d'entrée voulu, puis, lorsque le point de montage atteint la tête d'enregistrement HR'i, la nouvelle information est enregistrée sur la piste de données TDi. Lorsque le point de sortie voulu a été atteint, la tête d'enregistrement HR' 1 est désactivée. De même, lorsque l'information enregistrée dans un canal, ou une piste, doit être réenregistrée sur un autre canal, ou une autre piste, l'information venant du premier canal, ou piste, est reproduite par des têtes de reproduction HP appropriées, et cette information reproduite est alors délivrée aux têtes d'enregistrement HR' voulues en vue du réenregistrement sur les pistes appropriées. La combinaison des têtes HP et HR' peut être utilisée pour l'enregistrement dit de «synchronisation» dans lequel un canal est enregistré tandis qu'un autre canal est reproduit.
On passe maintenant à la description de fa figure 4, sur laquelle est représenté un schéma de principe d'un mode de réalisation de l'appareil qui peut être utilisé pour enregistrer une information numérique suivant l'un de divers formats. Cette information mise sous forme numérique représente de façon avantageuse des signaux d'audiofréquence numériques, tels que des signaux d'audiofréquence PCM, qui ont été mis sous la forme numérique.
L'appareil d'enregistrement illustré est conçu pour recevoir jusqu'à huit canaux d'information mise sous forme numérique et pour enregistrer les canaux reçus sur des pistes de données respectives. Par conséquent, l'appareil illustré est doté de huit bornes d'entrée 2a... 2h, chacune destinée à recevoir un canal respectif d'information mise sous forme numérique CHI... CH8. Les bornes d'entrée 2a à 2h sont respectivement connectée à des codeurs 3a à 3h. Chaque codeur peut être du type à correction d'erreur par entrelacement en croix décrit ci-dessus. L'information mise sous forme numérique codée qui est produite par les codeurs 3a à 3h est envoyée aux entrées respectives d'un démultiplexeur 4. Ce démultiplexeur est destiné à distribuer l'information mise sous forme numérique qu'ont reçue ses entrées respectives à des sorties respectives, selon le format particulier qui a été choisi. A cet égard, le démultiplexeur 4 est couplé à un codeur de commande 8, lequel est couplé à une borne d'entrée 7 destinée à recevoir le signal de commande de format.
Selon un mode de réalisation, le démultiplexeur comporte un ensemble de circuits de commutatin, dont le fonctionnement est commandé par un signal de désignation de format produit par le codeur de commande 8. Par exemple, si le signal de commande de format délivré à la borne d'entrée 7 identifie le format A, le signal de désignation de format produit par le codeur de commande ajuste les circuits de commutation du démultiplexeur 4 de façon que l'information mise sous forme numérique qui est délivrée à chacune des entrées respectives du démultiplexeur en provenance des codeurs 3a à 3h soit couplée à une sortie respective correspondante.
Ainsi, chaque canal d'information mise sous forme numérique n'est envoyé qu'à une seule sortie du démultiplexeur 4. Toutefois, si le signal de commande de format appliqué à la borne d'entrée 7 identifie le format B, le démultiplexeur 4 est commandé de façon à délivrer à deux sorties chaque canal d'information mise sous forme numérique qui a été reçu par une entrée respective. A cet égard, seuls quatre canaux (CHI à CH4) d'information mise sous forme numérique sont appliquées à l'appareil d'enregistrement illustré, chaque canal étant délivré à deux sorties respectives du démultiplexeur. De même, si le signal de commande de format appliqué à la borne d'entrée 7 identifie le format C, les circuits de commutation du démultiplexeur 4 sont ajustés de façon que chaque canal d'information d'entrée mis sous forme numérique qui est appliqué au démultiplexeur soit envoyé à quatre sortie respectives. Lorsque le format C est adopté, on note que deux canaux seulement (CHI et CH2) d'information mise sous forme numérique sont appliqués à l'appareil d'enregistrement illustré.
Dans la description précédente, on admettra que l'information mise sous forme numérique que reçoivent les entrées respectives du démultiplexeur 4 est codée, de préférence suivant le code de correction d'erreur à entrelacement croisé, par les codeurs 3a à 3h respectifs. Ainsi, une entrée particulière du démultiplexeur reçoit des blocs de données consécutifs du type présenté sur les figures 2A et 2C, chaque bloc de données ayant été formé de la manière indiquée ci-dessus.
Les sorties du démultiplexeur 4, lequel peut également être appelé un circuit répartiteur, sont respectivement connectées à des modulateurs 5a à 5h. Les sorties des modulateurs 5a à 5h sont connectées aux têtes d'enregistrement de données HRO à HR7 via des amplificateurs d'enregistrement de 6a à 6h en s
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vue d'enregistrements respectifs sur les pistes de données TDo à TD?. Ainsi, chaque canal reçu d'information numérique est enregistré dans le format choisi sur la bande magnétique par exemple.
La figure 4 illustre également un canal de commande au moyen duquel le signal de commande présenté sur la figure 2B est produit, modulé et enregistré sur une piste de commande distincte TC. Le canal de commande est couplé à la borne d'entrée 7 et comporte un codeur 8 de signal de commande qui comporte par exemple un générateur de mot de commande réagissant au signal de commande de format en produisant le mot de commande mentionné ci-dessus, un modulateur de fréquence 9, un amplificateur d'enregistrement 10 et une tête de commande HRc. Le codeur de signal de commande comporte également un générateur de signal de synchronisation qui produit la configuration de synchronisation indiquée ci-dessus en relation avec le figure 2B. De plus, le codeur de signal de commande comporte un générateur d'adresse de secteur qui comporte de préférence un compteur binaire à plusieurs bits, par exemple un compteur à 30 bits. Dans le codeur de signaux de commande, se trouve également un générateur de mot CRC qui peut être d'un type classique et qui reçoit le mot de commande et l'adresse de secteur produits afin de fournir un mot CRC approprié.
Le signal de commande produit par le codeur de commande 8 est appliqué à la tête d'enregistrement de commande HRc via le modulateur de fréquence 9 et l'amplificateur d'enregistrement 10. Il est préférable d'enregistrer le signal de commande sous forme de signal modulé en fréquence afin de faciliter sa reproduction et sa détection pour tous les formats.
Bien que ceci ne soit pas présenté sur la figure 4, chacun des codeurs 3a à 3h comporte un générateur de signal de synchronisation de données qui produit le signal de synchronisation de données mentionné ci-dessus en relation avec les figures 2A à 2B. De plus, chaque codeur est destiné à fournir l'adresse de bloc [B2B1B0] permettant d'identifier les blocs particuliers qui sont enregistrés dans chaque intervalle de secteur sur chaque piste de données. Cette adresse de bloc est par exemple déduite des trois bits les moins significatifs contenus dans le compteur de 30 bits du codeur 8. Ainsi, ce compteur de 30 bits peut être incrémenté en synchronisme avec la production, ou la formation, de chaque bloc de données produit par les codeurs 3a à 3h. On note que, après que quatre blocs de données ont été produits, les deux bits les moins significatifs du compteur de 30 bits répètent leur cycle. De même,
après que huit blocs de données ont été produits, les trois bits les moins significatifs du compteur de 30 bits sont répétés. Ainsi, les adresses mentionnées ci-dessus de bloc de secteur sont produites par ce compteur de 30 bits.
Relativement à la figure 5, est représenté un schéma de principe d'appareil de reproduction permettant de reproduire l'information mise sous forme numérique à partir des pistes respectives du support d'enregistrement, lequel appareil est compatible avec l'un quelconque des formats particuliers qui peuvent être utilisés pour enregistrer cette information. Ce mode de réalisation de l'appareil de reproduction de données est constitué de têtes de reproduction HPo à HP? destinées à reproduire l'information mise sous forme numérique qui a été enregistrée sur les pistes de données respectives TDo à TD?. Les têtes HPo à HP? sont connectées à des démodulateurs 15a à 15h par l'intermédiaire d'amplificateurs de reproduction 1 la à 1 lh et de circuits 13a à 13h d'extraction de signal d'horloge. Chaque circuit d'extraction de signal d'horloge comporte une boucle de verrouillage de phase qui produit un signal d'horloge à fréquence de répétition voulue, laquelle boucle de verrouillage de phase est synchronisée par exemple avec la fréquence de synchronisation de bit, ou phase, des signaux numériques reproduits. La configuration de synchronisation enregistrée sur les pistes de données respectives au niveau de l'en-tête de chaque bloc de données peut être utilisé pour synchroniser la boucle de verrouillage de phase. Ainsi, les signaux d'horloge ou de cadencement de bits sont extraits des données qui sont reproduites à partir de chaque piste.
Chaque démodulateur est conçu pour être compatible avec le type particulier de modulation qui a été utilisé pour enregistrer l'information mise sous forme numérique. Les démodulateurs 15a à 15h sont couplés aux entrées respectives d'un multiplexeur 16 par l'intermédiaire respectif de correcteurs de base de temps 17a à 17h. Le démultiplexeur 16 est commandé par un décodeur de commande 19 approprié, ce décodeur servant à décoder le signal d'identification de format permettant d'établir les séquences de commutation appropriées du multiplexeur. Les sorties du multiplexeur 16 sont respectivement connectées à des décodeurs 20a à 20h, lesquels peuvent être du type décrit ci-dessous et sont destinés à décoder le code de correction d'erreur par entrelacement croisé préféré qui a été utilisé pour enregistrer l'information numérique. Les sorties des décodeurs 20a à 20h sont couplées respectivement à des bornes de sortie 21 a à 21 h, de manière à retrouver, ou rétablir, respectivement, les canaux initiaux d'information numérique CHI à CH8.
L'appareil de reproduction présenté sur la figure 5 comporte également un canal de commande destiné à retrouver le signal de commande (figure 2B) qui a été enregistré sur la piste de commande TC. A cet égard, le canal de commande comporte une tête de reproduction de commande HPc connectée à un démodulateur de fréquence 18 par l'intermédiaire d'un amplificateur de reproduction 12 et d'un circuit 14 d'extraction de signal d'horloge. Ce circuit d'extraction de signal d'horloge peut être identique à l'un quelconque des circuits 13a à 13h d'extraction de signal d'horloge décrits précédemment. Le démodulateur de fréquence est destiné à démoduler le signal de commande qui a été modulé en fréquence avant l'enregistrement. Ce signal de commande démodulé est alors fourni à un circuit de détection d'erreur (non représenté), par exemple un circuit de contrôle CRC, lequel réagit, comme cela est bien connu, en réponse au mot de code CRC inclus dans le signal de commande en détectant si une erreur est ou non présente dans le signal de commande. Ainsi, le circuit de contrôle CRC détecte si le mot de commande ou l'adresse de secteur contiennent une erreur. Si aucune erreur n'est détectée, un décodeur 19 agit de manière à retrouver le mot de commande, l'adresse de secteur et la configuration de synchronisation appartenant au signal de commande. Toutefois, si une erreur est détectée dans le signal de commande reproduit, un mot de commande immédiatement précédent, qui a été mémorisé pour tenir compte de la possibilité que le signal de commande immédiatement suivant soit erroné, est utilisé. A cet effet, un circuit retardateur présentant un retard égal à un intervalle de secteur peut être prévu par exemple dans le décodeur 19.
Le mot de commande retrouvé établit l'agencement de commutation particulier du multiplexeur 16, au moyen duquel l'information numérique qui a été reproduite à partir des pistes de données TDo à TD7 est redistribuée aux canaux appropriés.
De préférence, l'appareil de reproduction illustré sur la figure 5 retrouve l'information numérique initiale, laquelle information est ensuite envoyée à un circuit de conversion approprié qui transforme les signaux numériques en leur expression analogique initiale. Par exemple, si l'appareil illustré comme enregistreur d'audiofréquence PCM, l'information mise sous forme numérique qui est produite aux sorties des décodeurs 20a à 20h se trouve dans la forme de s
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signaux PCM, et chaque signal PCM est transformé en un niveau analogique correspondant de manière à former de nouveau le signal d'audiofréquence analogique initial.
Le décodeur 19 retrouve également le signal de synchronisation de commande et l'adresse de secteur appartenant à chaque signal de commande reproduit. Ce signal de synchronisation de commande, qui présente une fréquence de répétition déterminée par l'intervalle de secteur, est envoyé à un circuit asservi associé au cabestan d'entraînement de la bande de manière à réaliser la commande de ce cabestan permettant d'entraîner uniformément la bande d'enregistrement pour l'opération de reproduction. L'adresse de secteur est utilisée pour identifier un intervalle de secteur particulier dans lequel un bloc de données voulu est enregistré, de manière à permettre d'accéder de manière précise à des points d'entrée et des points de sortie dans le cas d'une opération de montage. L'adresse de secteur peut également être utilisée pour localiser des données voulues enregistrées sur une ou plusieurs des pistes de données TDo à TD?.
Chacun des correcteurs de base de temps 17a à 17h est destiné à corriger des erreurs de base de temps qui peuvent s'être introduites dans l'information mise sous forme numérique de l'une ou plusieurs des pistes de données pendant la reproduction. Ces erreurs de base de temps peuvent être dues à une instabilité une dilatation (ou une contraction) de la bande après l'enregistrement des données, ou une perturbation de la relation synchrone normale existant entre les pistes de données et de commande, par exemple du fait d'une opération de montage effectuée sur l'un seulement des canaux (ou bien sur un nombre de canaux inférieur à la totalité des canaux). Chaque correcteur de base de temps comporte de préférence un dispositif de mémorisation adressable, par exemple une mémoire à accès direct, dont la capacité est au moins égale à un intervalle de secteur (c'est-à-dire quatre blocs de données) et qui possède, de manière souhaitable, une capacité en mémoire permettant de tenir compte de variations maximales de la base de temps pouvant être attendues. De façon typique, une capacité de mémoire permettant de mémoriser huit blocs de données est suffisante.
Chaque bloc de données est écrit dans la mémoire à accès direct d'un correcteur de base de temps respectif, mot après mot, en réponse au signal d'horloge extrait provenant du signal reproduit. Ainsi, le signal reproduit est écrit dans la mémoire à accès direct en synchronisme avec les variations de base de temps qui peuvent être présentes dans le signal reproduit. Les correcteurs de base de temps sont couplés en commun à une horloge de lecture qui produit un signal d'horloge de lecture de fréquence de référence fixe. Par conséquent, chaque bloc de données est lu dans la mémoire à accès direct avec une fréquence de référence constante, ce qui en élimine les variations de base de temps qui pourraient être présentes durant la reproduction. Une description plus détaillée du correcteur de base de temps employée est donnée ci-après.
Les décodeurs 20a à 20h, décrits plus complètement ci-après, comportent des circuits de contrôle CRC destinés à détecter si une erreur est présente dans chaque bloc de données qui leur est appliqué, des circuits de désentrelacement destinés à désentrelacer les mots numériques qui constituent les blocs de données repectifs, des circuits de correction d'erreur destinés à corriger les erreurs qui peuvent être présentes dans les mots désentrelacés, et des circuits d'interpolation destinés à compenser, ou dissimuler, les erreurs qui peuvent ne pas être corrigibles. Les mots de données résultants qui sont produits aux bornes de sortie 21a à 21 h peuvent être des signaux d'audiofréquence PCM qui sont mis sous forme analogique par des convertisseurs numérique-analogique (non représentés) connectés à ces bornes de sortie.
Sur la figure 6, est représenté un schéma de principe d'un mode de réalisation de codeur de correction d'erreur à entrelacement dans le temps qui peut être utilisé pour servir de décodeur 3a à 3h. Ce décodeur est constitué d'un circuit 23 de répartition pair-impair, de générateurs de mot de parité 241 et 242, de circuits 24A et 24B d'entrelacement dans le temps, de générateurs 251 et 252 de mot de parité, d'autres circuits 25A et 25B d'entrelacement dans le temps, d'un circuit retardateur 27, d'un circuit synthétiseur 26 et d'un générateur 28 de code CRC. Une borne d'entrée 22 délivre des mots d'information successifs, par exemple des mots PCM Wi, W2, W3, W4,... au circuit 23 de répartition pair-impair, dans lequel les mots d'information pairs sont séparés des mots d'information impairs. A titre d'exemple, le circuit 23 de répartition pair-impair comporte un groupe supérieur de six bornes de sortie auxquelles les mots d'information impairs sont fournis et un groupe inférieur de six bornes de sortie auxquelles les mots d'information pairs sont fournis. Donc, si douze mots PCM sont par exemple délivrés en séquence à la borne d'entrée 22, les six mots d'information pairs, tels que W2, W4, Wó, Ws, W10 et W12, sont fournis au groupe inférieur de bornes de sortie de circuit de répartition 23, et, dans le même temps, les six mots d'information impairs, tels que Wi, W3, W5, W7, W9 et W11, sont fournis au groupe supérieur de bornes de sortie. On note que ces mots d'information respectifs sont inclus dans des séries de données qui peuvent être représentées de la manière suivante:
W(l) = Wl,Wl3,W25,...,
W(3) = W3, Wl5, W?7, . . . ,
W(ii) = W11, W23, W35,...,
W<2) = W2, W14, W26, . . . ,
W(4> = W4,Wl6,W28,...,
W(I2) = Wl2,Wî4,W36, ...,
Le générateur 241 de mot de parité est constitué d'un circuit OU EXCLUSIF, ou additionneur modulo deux, et reçoit les mots d'information impairs Wi à Wi 1 afin de produire un mot de parité Pi partir de ceux-ci. Ce mot de parité est représenté sous forme d'un mot de parité P, et le générateur 241 de mot de parité produit une séquence de mots de parité P en réponse à chaque groupe de six mots d'information impairs fournis par le circuit de répartition 23. De même, le générateur 242 de mot de parité est constitué d'un circuit OU EXCLUSIF, ou additionneur modulo deux, recevant les mots d'information pairs Wi à W12 afin de produire un mot de parité P2 à partir de ceux-ci. On note que Pi=Wi©W3®W5©W7®W9©Wn et P2=W2®W4®W6©Ws®Wio®Wi2. Avec le mot de parité P impair Pi, les mots d'information pairs forment avec le mot de parité P pair un sous-bloc pair. Les mots de données respectifs, c'est-à-dire les mots d'information et de parité, de chaque sous-bloc P sont entrelacés par des circuits retardateurs 24A et 24B. C'est-à-dire que le mot d'information impair Wi n'est pas retardé, le mot d'information impair W3 est retardé de d unités de temps dans le circuit retardateur 24A, le mot Ws est retardé de 2d unités de temps, le mot Pi de parité P est retardé de 3d unités de temps, et les mots W7, W9 et W11 sont respectivement retardés de 5d, 6d et 7d unités de temps, produisant ainsi les mots retardés W'î, W's, P' 1, W'7, W' 9 et W' 11. De même, le mot d'information pair W2 n'est pas retardé, le mot d'information pair W4 est retardé de d unités de temps dans le circuit retardateur 25B, le mot Ws est retardé de 2d unités de temps, le mot P2 de parité P est retardé de 3d unités de temps, et les mots Ws, W10 et W12 sont respecti5
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vement retardés de 5d, 6d et 7d unités de temps, produisant ainsi les mots retardés W'-t, W'6, P'2, W's, W' 10 et W' 12. Ainsi, les mots de données de chaque sousbloc P sont sélectivement retardés de manière à former un sous-bloc P entrelacé.
Chaque sous-bloc P entrelacé est de nouveau codé, et un nouveau mot de parité est produit en réponse à chaque mot de données qui constitue le sous-bloc P entrelacé. Plus particulièrement, un autre générateur de mot de parité 251, sché-matiquement représenté sous forme d'un circuit OU EXCLUSIF, ou additionneur modulo deux, reçoit les mots de données entrelacés appartenant au sous-bloc P impair afin de produire un mot de parité Q en réponse. Ce mot de parité Q est représenté par Qi. De même, un générateur 252 de mot de parité Q produit un mot Q2 de parité Q en réponse aux mots de données entrelacés appartenant au sous-bloc P pair. Les mots entrelacés du sous-bloc P impair constituent, avec le mot de parité Q impair produit en réponse à ce dernier, un sous-bloc Q impair, les mots de ce sous-bloc Q étant entrelacés par application sélective de retards à chacun des mots. De même, les mots du sous-bloc P entrelacés pair constituent, avec le mot de parité Q produit en réponse à ce dernier, un sous-bloc Q pair. Les mots du sous-bloc Q pairs sont entrelacés par application sélective de retards à ces mots. Plus particulièrement, dans le sous-bloc Q impair, le mot d'information impair Wi n'est pas retardé. Le mot d'information impair Ws est retardé de (D-d) unités de temps dans le circuit retardateur 25A, afin de produire le mot d'information impair W"3. Le mot d'information W's est retardé de 2(D-d) unités de temps afin de produire le mot d'information retardé W's. Le mot de parité P' 1 est retardé de 3(D-d) unités de temps, le mot de parité Qi est retardé de 4(D-d) unités de temps, et les mots d'information W' 7, W' 9 et W' 11 sont respectivement retardés de 5(D-d), 6(D-d) et 7(D-d) unités de temps. Ces mots sélectivement retardés du sousbloc Q impair sont donc entrelacés, ce qui produit un sous-bloc Q entrelacé impair constitué de [Wi W"iW"sP" iQ' 1 W"7W"9W" 11]. De la même manière, le circuit retardateur 25B retarde sélectivement les mots du sous-bloc Q pair de façon à produire un sous-bloc Q entrelacé constitué de[W2W"4W"6P"2Q'2W"sW"ioW"i2].
Dans les circuits retardateurs 24A, 24B, 25A, 25B, les unités de temps d et D qui produisent l'entrelacement temporel voulu des mots d'information et de parité sont choisies de façon que le plus petit commun multiple de d et (D-d) dépasse 7D. Par exemple, d = 2 blocs de données (c'est-à-dire l'intervalle de temps nécessaire pour recevoir ou enregistrer un bloc de données) et D = 17 blocs de données.
Le sous-bloc Q pair entrelacé produit par le circuit retardateur 25B est soumis, dans le circuit retardateur 27 à un nouveau retard de K unités de temps. Cet autre retard disperse les mots de données pairs relativement aux mots de données impairs et permet de surmonter les retards prononcés dus à des points de montage par raccordement. A titre d'exemple, on peut avoir K>D>d.
Des sous-blocs Q entrelacés impair et pair (ce dernier étant retardé de K unités de temps) sont synthétisés par le synthétiseur 26 de manière à former un bloc de données, et ce bloc de données est délivré, en série par rapport aux mots, au générateur 28 de code de détection d'erreur, présenté sur la figure 6 sous forme d'un générateur de mot CRC. Ainsi, les mots d'information et de correction d'erreur (par exemple de parité) entrelacés servent à former un mot de code de contrôle de redondance cyclique (CRC). Ce mot CRC, avec les mots entrelacés qui constituent les sous-blocs Q impair et pair, est combiné avec un mot de synchronisation (non représenté) pour former un bloc de données complet. Ce bloc de données est appliqué à la borne de sortie 29 et peut être représenté de la manière indiquée sur la figure 7. On note que cette disposition, notamment la position des mots de parité dans la partie centrale du bloc de données, est une disposition préférée, mais non essentielle, et est produite par le synthétiseur 26. Les blocs de données consécutifs des canaux respectifs sont fournis au démultiplexeur 4 de la figure 4.
La figure 8 est une représentation graphique de la relation d'entrelacement temporel des mots de données qui constituent un sous-bloc Q typique. La ligne inclinée en trait plein qui passe par les cercles peut représenter les mots d'information impairs répartis initiaux Wi à W11 ainsi que le mot Pi de parité P qui est formé à partir de ceux-ci. Ces mots sont retardés de quantités respectives d à 7d dans le circuit retardateur 24A afin de produire des mots retardés W' 3, W' 5, P' 1, W'7, W'9, W'11. Ces mots retardés constituent le sous-bloc P qui est représenté par la ligne inclinée qui passe par les croix. Le retard relatif qui est conféré à ces mots par le circuit retardateur 24A est représenté par les lignes horizontales en trait interrompu. Enfin, les mots de données inclus dans le sousbloc P, ainsi que le mot de parité Q qui est formé à partir d'eux, sont respectivement retardés par le circuit reatardateur 25A afin de produire des mots retardés W"3, W"s, P"i, Q'i, W"7, W"9, W"n qui constituent le sous-bloc Q qui est représenté par la ligne horizontale tracée en position supérieure. On note que les mots d'informations Wi et W' u appartiennent au même sous-bloc Q (et aussi au même bloc de données), mais sont mutuellement séparés dans le temps par 7D= 119 unités de temps (ce qui est égal à la séparation temporelle entre Wu et W"n). Ainsi, ces mots sont suffisamment dispersés.
Un mode de réalisation de circuit de décodage, pouvant être utilisé pour former chacun de décodeurs 20a à 20h, afin de rétablir les mots d'information qui sont enregistrés sous la forme codée produite par l'appareil de la figure 6 est illustré sur la figure 9. Cet appareil est constitué d'un circuit de répartition 31, d'un circuit retardateur 32, de circuits retardateurs de désentrelacement 33A et 33B, de décodeurs de correction d'erreur 34A et 34B, de circuits retardateurs de désentrelacement 35A et 35B, de décodeurs de correction d'erreur 36A et 36B, d'un circuit synthétiseur 38 et d'un circuit 37 de masquage, ou de compensation. Les blocs de données qui sont enregistrés en série par rapport aux mots sont reproduits et, après passage dans le circuit de reproduction de la figure 5, sont délivrés par une borne d'entreé 30 au circuit de répartition 31. Ce circuit produit le sous-bloc Q entrelacé pair, constitué des mots d'information pairs W2, W"4, W"6, W"s, W" 10, W" 12, du mot P"2 de parité P et du mot Q'2 de parité Q en parallèle par rapport aux mots, au circuit retardateur de désentrelacement 33B, et il fournit le sous-bloc Q entrelacé impair, constitué des mots d'information impairs Wi, W"3, W"s, W"?, W"?, W"n, ainsi que du mot P"i de parité P impair et du mot Q' 1 de parité Q impair, en parallèle par rapport aux mots, au circuit retardateur 32.
Bien que ceci ne soit pas représenté, tous ces mots de données sont fournis à un circuit de contrôle CRC avant de l'être au circuit de répartition 31, et, dans ce circuit de contrôle,
sont détectées les erreurs du bloc de données reproduit. Si une erreur du bloc de données est détectée, une étiquette d'erreur respective associée à chacun des mots de données est posée et elle peut êter utilisée par les décodeurs de correction d'erreur comme indication des mots de données devant être corrigés.
On comprendra que les mots de données entrelacés qui constituent le sous-bloc Q impair sont sélectivement retardés par les circuits retardateurs 32,33A et 35A d'une manière qui est complémentaire de celle appliquée par le codeur (figure 6), dans le but de désentrelacer ces mots de données. Ainsi, les retards conférés par les circuits retardateurs du décodeur (figure 9) sont opposés aux retards conférés par les circuits retardateurs du codeur de correction d'erreur. Le circuit
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retardateur 32 annule le retard respectif existant entre les sous-blocs Q impair et pair, et le mot d'information impair Wi, qui n'a subi aucun retard dans le codeur, est soumis, dans le circuit retardateur 33A, au plus grand retard, soit 7(D-d). Le mot d'information impair W"3 est soumis à un retard 6(D-d), et ainsi de suite, le mot d'information impair W" u n'étant soumis à aucun retard. Les mots de parité subissent eux aussi des retards d'un ordre inverse de celui appliqué par le codeur. Ainsi, le circuit retardateur 33 A sert à désentrelacer les mots de données qui constituent le sous-bloc Q impair. Ces mots de données désentrelacés sont fournis au décodeur de parité Q 34A et présentent sensiblement le même alignement que celui présenté par les mots de données qui ont été appliqués au générateur de mot de parité 251 dans le codeur.
De la même façon, les circuits retardateurs 33B ont le même rôle que les circuits retardateurs 34A, c'est-à-dire celui consistant à désentrelacer les mots de données qui constituent le sous-bloc Q pair. Ces mots de données désentrelacés, constitués du mot d'information pair, du mot de parité P pair et du mot de parité Q pair, sont fournis au décodeur de parité Q 34B sensiblement dans le même alignement temporel que celui présenté par les mots de données qui étaient fournis au générateur de mot de parité Q 252 dans le codeur.
Les décodeurs de parité Q respectifs effectuent une opération de décodage de correction d'erreur afin de corriger les mots de données erronés auxquels sont associés des signaux d'étiquette d'erreur.
Il est possible que les mots de données des sousblocs Q fournis aux décodeurs de parité Q 34 A et 34B contiennent des erreurs qui dépassent la capacité de correction d'erreur des décodeurs de parité. Dans ce cas, un ou plusieurs des mots de données produits à la sortie du décodeur de parité pair ou impair peuvent rester sans correction. On note que les mots de données qui sont produits à la sortie du décodeur de parité Q constituent un sous-bloc P entrelacé. Ainsi, les mots de données produits à la sortie du décodeur de parité Q 34A constituent un sous-bloc P entrelacé impair, et les mots de données produits aux sorties du décodeur de parité Q 34B constituent un sous-bloc P entrelacé pair. Un ou plusieurs des mots de données de chacun de ces sous-blocs entrelacés peuvent être erronés, c'est-à-dire que des mots peuvent ne pas avoir été corrigés par le décodeur de parité Q. Les mots de données entrelacés du sous-bloc P impair sont désentrelacés par les circuits retardateurs 3 5 A. Ces circuits retardateurs appliquent respectivement des retards de 7d, 6d,.. .2d et d, et sont en relation d'opposition par rapport aux circuits retardateurs 24A utilisés dans le codeur de correction d'erreur. Donc, les mots d'information impairs, ainsi que le mot de parité P impair, qui sont fournis au décodeur de parité P 36A sont tous en alignement temporel et sont constitués par les mots Wi, W3, Ws, W7, Ws, W11 et Pi. On rappelle que ces mots d'information et de parité impairs constituent le sous-bloc impair.
Le décodeur de parité P 36A fonctionne de la même manière que le décodeur de parité Q 34A. Par conséquent, les mots d'information auxquels sont associés des signaux d'étiquette d'erreur sont corrigés. Lorsqu'un mot d'information erroné a été corrigé, son signal d'étiquette d'erreur associé est repositionné.
Une opération de désentrelacement analogue est effectuée sur le sous-bloc P pair par les circuits retardateurs 35B, et une opération d'erreur analogue est effectuée par le décodeur de parité P 36B. Ainsi, le sous-bloc P pair désentrelacé est fourni à ce décodeur de parité P pair, et les mots d'information qui ont été détectés comme étant erronés sont corrigés. De plus, l'étiquette d'erreur qui est associée au mot d'information impair erroné est repositionnée.
Le circuit 38 de synthèse pair-impair réarrange les mots d'information corrigés désentrelacés dans l'ordre consécutif, c'est-à-dire dans l'ordre Wi W2.. .W11W12. Ces mots d'information corrigés réarrangés sont appliqués au circuit 37 de compensation d'erreur qui peut comporter un circuit d'interpolation, dans lequel les mots d'information non corrigés sont compen'sés par interpolation. Ainsi, si par exemple le mot d'information pair W4 reste non corrigé, comme cela est indiqué par le signal d'étiquette d'erreur non repositionné qui lui est associé, une valeur approchée de ce mot est obtenue par interpolation des mots d'information impairs adjacents W3 et Ws.
Sur la figure 10, est illustré un schéma de principe d'un mode de réalisation préféré d'un correcteur de base de temps qui peut être utilisé pour servir de correcteur de base de temps 17a à 17h dans la section de reproduction présentée sur la figure 5. Ce mode de réalisation préféré du correcteur de base de temps est constitué d'une mémoire 40, par exemple une mémoire à accès direct adressable, un générateur d'adresse d'écriture 45 W, 46W, 51, d'un générateur d'adresse de lecture 45R, 46R, d'un circuit de commande d'écriture 43,50 et d'une mémoire 52 d'étiquette d'erreur. La mémoire à accès direct 40 est de préférence dotée d'un nombre suffisant d'emplacements de mémorisation adressables, qui sont chacun conçus pour mémoriser un bloc de données et, plus particulièrement, pour mémoriser les seize mots de données et le mot CRC inclus dans un bloc de données. Huit semblables emplacements de mémorisation adressables sont suffisants pour tenir compte d'une éventuelle instabilité des signaux numériques reproduits. Comme cela est illustré, la mémoire à accès direct 40 comporte une borne d'entrée IN destinée à recevoir les blocs de données, une borne d'écriture destinée à recevoir le signal de validation d'écriture WE, une borne de sortie, et des bornes d'adresse d'écriture et de lecture destinées à recevoir respectivement des adresses d'écriture et de lecture. La borne d'entrée IN de la mémoire à' accès direct 40 est connectée à un circuit retardateur 42 qui est destiné à recevoir un bloc de données démodulé WDT qui lui est appliqué à partir de la borne d'entrée 41. Le circuit retardateur sert à retarder ce bloc de données d'environ une durée de bloc de données et à délivrer le bloc de données retardé WDT' à la borne d'entreée de la mémoire à accès direct 40. Le bloc de données retardé WDT' est également envoyé à une mémoire fixe (51), dans un but qui sera expliqué ci-après.
La borne d'écriture de la mémoire à accès direct 40 est connectée à un circuit basculeur de type D 50, appartenant au circuit de commande d'écriture, et est destinée à recevoir le signal de validation d'écriture WE. Le circuit basculeur de type D comporte une entrée de données D connecté à un circuit 43 de contrôle CRC en vue de la réception d'un signal de détection d'erreur EDT. Le circuit de contrôle CRC 43 est lui-même connecté à la borne d'entrée 41 afin de recevoir les blocs de données démodulés. On note que le circuit de contrôle CRC 43 peut être de n'importe quel type connu dans la technique antérieure permettant de détecter la présence d'une erreur dans le bloc de données reproduit. En particulier, le circuit de contrôle CRC répond au mot de code CRC appartenant à chaque bloc de données (figures 2C) en détectant la présence d'une erreur dans celui-ci. Si une erreur est détectée, le signal de détection d'erreur EDT est un niveau binaire «1».
Le circuit basculeur de type D 50 est également connecté à un circuit retardateur 49 afin de recevoir une impulsion de synchronisation PSY' de celui-ci, laquelle impulsion de synchronisation PSY' sert à déclencher le circuit basculeur afin qu'il prenne un état déterminé par l'état du signal de détection d'erreur EDT. Le circuit retardateur 49 est connecté à
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une borne d'entrée 48 qui reçoit une impulsion de synchronisation PSY déduite du signal de synchronisation appartenant à l'en-tête de chaque bloc de données, comme cela est présenté sur la figure 2C. La fonction du circuit retardateur 49 est de permettre un alignement temporel approprié entre l'impulsion de synchronisation retardée PSY' et le bloc de données retardé WDT', ainsi que cela sera décrit ci-après.
Le signal de validation d'écriture WE produit par le circuit basculeur 50 est appliqué, en plus de l'être à la borne de validation d'écriture de la mémoire à accès direct 40, à un circuit sélecteur 44 et à un dispositif 55 de commande de mémoire d'étiquette d'erreur. Comme cela sera expliqué ci-dessous, si le signal de validation d'écriture WE est un niveau binaire «0», comme cela se produira lorsque le circuit de contrôle CRC 43 détectera l'absence d'une erreur dans le bloc de données reproduit, le sélecteur 44 délivre une adresse d'écriture à la mémoire à accès direct. De plus, lorsque le signal de validation d'écriture WE est un niveau binaire «0», le multiplexeur 43 est commandé de manière à fournir un niveau binaire «0» à la mémoire 52 d'étiquette d'erreur. Inversement, si le signal de validation d'écriture WE est un niveau binaire « 1 », le multiplexeur 53 est commandé de façon à fournir un niveau binaire « 1 » à la mémoire d'étiquette d'erreur.
Le générateur d'adresse d'écriture est constitué d'un compteur de bits 45 W, d'un compteur de blocs 46W et d'une mémoire fixe 51. Le compteur de bits 45 W peut être constitué d'un circuit de comptage classique connecté à une borne 47 W d'horloge de bit qui reçoit des impulsions d'horloge synchronisées avec la fréquence de répétition de bit des blocs de données reçus. On note que les impulsions d'horloge délivrées à la borne 47W d'horloge de bit peuvent être obtenues du circuit d'extraction d'horloge décrit ci-dessus en relation avec la figure 5. Le compteur de bits 45 W comporte en outre une entrée d'effacement CL connectée au circuit retardateur 49 de manière à recevoir l'impulsion de synchronisation retardée PSY' servant à effacer le contenu de compteur de bit. Ainsi, le compteur de bits 45 W est repositionnée en réponse à chaque impulsion de synchronisation retardée PSY', après quoi sa valeur de comptage est incrémentée en réponse à chaque impulsion d'horloge de bit fournie à la borne d'horloge de bit 47W. La valeur de comptage instanée du compteur de bits 45 W est appliquée par sa borne de sortie OUT au sélecteur 44 afin d'établir l'adresse d'écriture de bit pour la mémoire à accès direct 40. Cette valeur de comptage, qui sera appelée «valeur de comptage de bit d'écriture», est également délivrée au dispositif de commande 55 dans un but qui sera décrit ci-après.
Le compteur de blocs 46W peut comprendre un compteur, ou registre, prépositionnable destiné à être prépositionné au moyen d'une adresse d'écriture WA qui lui est fournie par la mémoire 51. Le compteur de blocs est déclenché, ou actionné, en réponse à l'impulsion de synchronisation retardée PSY' qui est appliquée à son entrée de charge LD. Ainsi, lorsqu'il est actionné, le compteur de blocs 46W mémorise l'adresse d'écriture WA alors produite par la mémoire fixe 51 jusqu'à la production d'une impulsion de synchronisation retardée PSY' ultérieure. L'adresse d'écriture WA mémorisée dans le compteur de blocs 46W est délivrée par sa borne de sortie OUT au sélecteur 44 afin de déterminer, ou d'identifier, l'emplacement de mémorisation particulier de la mémoire à accès direct 40 auquel un bloc de données doit être écrit. Cette adresse d'écriture WA est également délivrée au dispositif de commande 55. On note donc que l'adresse d'écriture WA sélectionne l'emplacement de mémorisation particulier de la mémoire à accès direct 40 auquel un bloc de données entrant doit être écrit et que la valeur de comptage de bit produite par le compteur de bits 45 W identifie chaque position de bit de l'emplacement de mémorisation adressé qui reçoit un bit respectif du bloc de données entrant. Ainsi, chaque bit de ce bloc de données est écrit dans une position de bit correspondante de l'emplacement de mémorisation adressé de la mémoire à accès direct 40.
Le générateur d'adresse de lecture est constitué du compteur de bits de lecture 45R et du compteur de blocs de lecture 46R. Le compteur de bits de lecture est identique au compteur de bits d'écriture 45 W décrit ci-dessus et comporte une entrée d'effacement CL connectée de façon à recevoir une impulsion de repositionnement qui peut être produite périodiquement à partir d'un circuit de commande de cadencement approprié (non représenté). Le compteur de bits de lecture 45 R comporte également une entrée d'impulsion d'horloge connectée à une borne 47Ri d'horloge de bit de lecture. Des impulsions de bit de lecture sont délivrées à cette borne d'horloge de bit de lecture en provenant d'un générateur d'horloge de référence dont les impulsions d'horloge ont une fréquence sensiblement fixe. La valeur de comptage instantanée du compteur de bits de lecture est appliquée au sélecteur 44 à partir de sa borne de sortie OUT. Ainsi, le compteur de bits de lecture 45 R produit des adresses de bit consécutives qui identifient la position de bit particulière d'un emplacement de mémorisation adressé lu de la mémoire à accès direct 40 dans lequel un bloc de données mémorisé à cet emplacement est lu.
Le compteur de blocs de lecture 46R peut être analogue au compteur de bits de lecture 45 R, et il comporte une entrée d'horloge connectée à une borne 47R2 d'horloge de bloc de lecture qui reçoit des impulsions de référence ayant une fréquence de répétition égale à la fréquence à laquelle des blocs de données consécutifs sont lus dans la mémoire à accès direct 40. Les imulsions d'horloge de bloc de lecture peuvent être produites à partir du même circuit de commande de cadencement que celui utilisé pour fournir les impulsions de repositionnement et d'horloge de bit de lecture mentionnées ci-dessus. Par exemple, le compteur de blocs de lecture 46R peut être un compteur de 3 bits conçu pour compter de 0 à 7, puis répéter ces valeurs. Ainsi, des emplacements de mémorisation successifs 0,1,2,... 7 de la mémoire à accès direct 40 sont adressés par le compteur de blocs de lecture 46R afin de lire les blocs de données mémorisés à ces emplacements dans la mémoire à accès direct. L'adresse de lecture RA produite par le compteur de blocs de lecture 46R est également envoyée au dispositif de commande 55, comme c'est le cas pour l'adresse de bit de lecture produite par le compteur de bits de lecture 45R. De plus, l'adresse de lecture RA est appliquée par le compteur de blocs de lecture 46R à la mémoire fixe 51.
La mémoire fixe 51 reçoit un bloc de données retardé WDT' et est conçue pour utiliser l'adresse de bloc contenue dans ce bloc de données. Selon une autre possibilité, un circuit de porte convenable peut être prévu pour n'alimenter la mémoire fixe 51 qu'au moyen de l'adresse de bloc de 3 bits incluse dans chaque bloc de données retardé WDT'. La mémoire fixe comporte plusieurs emplacements de mémorisation adressables, qui mémorise chacun une adresse d'écriture WA et qui sont chacune adressées ou sélectionnées, par la combination de l'adresse de lecture RA. La figure 12 est une représentation d'une image de memoire appropriée qui représente l'adresse d'écriture WA qui est choisie en réponse aux adresse de bloc et de lecture fournies à la mémoire fixe 51. Par commodité, l'adresse de lecture RA est représentée sous forme décimale 0,1,... 7, et l'adresse de bloc BA est également représentée sous forme décimale en ce qui concerne ses deux bits les moins significatifs, lesquels répètent, comme cela a déjà été indiqué, 0,1,2,3,0,1,2,3... à chaque intervalle de secteur. Ainsi, selon l'adresse de lecture particulière qui est alors produite et l'adresse de bloc particulière B A qui s
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La mémoire 52 d'étiquette d'erreur comprend de préférence un dispositif de mémorisation possédant plusieurs compartiments de mémorisation, qui sont chacun associés à un emplacement de mémorisation respectif de la mémoire à accès direct 40. Par exemple, si la mémoire à accès direct 40 comporte huit emplacements de mémorisation adressables distincts, la mémoire 52 d'étiquette d'erreur peut comprendre un registre adressable à huit étages, chaque étage étant associé à une emplacement de mémorisation adressable respectif de la mémoire à accès direct. Une borne d'entrée de la mémoire d'étiquette d'erreur est connectée au multiplexeur 53, lequel, ainsi que cela a été décrit ci-dessus, délivre un niveau binaire «0» ou bien un niveau binaire « 1 » à la mémoire d'étiquette d'erreur selon que le signal de validation d'écriture WE est un niveau binaire «0» ou un niveau binaire « 1 ». Le multiplexeur 53 peut être constitué d'un circuit de commutation ayant des entrées respectives connectées à des sources de tension correspondant respectivement aux niveaux binaires «0» et « 1 ». Selon un autre possibilité, le multiplexeur peut comprendre un circuit basculeur dont l'état est déterminé par le dispositif de commande 55 en réponse à l'état du signal de validation WE fourni au dispositif de commande 55. Indépendamment de la structure réelle du multiplexeur 53, un niveau binaire «0» ou « 1 » est délivré comme signal d'erreur, ou d'étiquette d'erreur, à la mémoire 52 d'étiquette d'erreur. On note que ce signal d'erreur, ou étiquette, indique si une erreur a été ou non détectée dans le bloc de données reçu, ce qui est naturellement déterminé par l'état du signal de validation d'écriture WE.
Comme cela a été mentionné ci-dessus, le dispositif de commande 55 reçoit l'adresse d'écriture WA produite par le compteur de blocs 46W, l'adresse de bit d'écriture produite par le compteur de bits d'écriture 45 W, le signal de validation d'écriture WE, l'adresse de lecture RA produite par le compteur de blocs 46R et l'adresse de bit de lecture produite par le compteur de bits de lecture 45R. Le dispositif de commande 55, qui peut comprendre un circuit à porte convenable, sélectionne le compartiment de mémorisation particulier de la mémoire d'étiquette d'erreur 52 qui est associé à l'emplacement de mémorisation de la mémoire à accès direct 40 auquel un bloc de données est alors écrit. Ainsi, le dispositif de commande 55 sélectionne le compartiment de mémorisation particulier de la mémoire d'étiquette d'erreur qui est identifié par l'adresse d'écriture WA alors fournie au dispositif de commande par le compteur de blocs 46W. Le dispositif de commande 55 répond également au signal de validation d'écriture WE, lorsque ce dernier est un niveau binaire «0», en commandant au multiplexeur 53 de délivrer une étiquette d'erreur de niveau binaire «0» en vue de son écriture dans le compartiment de mémorisation qui est alors identifié par l'adresse d'écriture WA. De préférence, pour éviter qu'une étiquette d'erreur elle-même erronée ne soit produite lorsqu'une impulsion parasite est identifiée malencontreusement comme étant une impulsion de synchronisation PSY, l'opération d'écriture d'étiquette d'erreur est effectuée une fois qu'un bit prédéterminé du bloc de données entrant a été écrit dans la mémoire à accès direct 40. En particulier, l'opération d'écriture d'étiquette d'erreur est effectuée lorsque le dernier bit du bloc de données est sensiblement écrit dans la mémoire à accès direct. Par conséquent, le dispositif de commande 55 peut comporter un détecteur destiné à détecter lorsque la valeur de comptage du compteur de bits d'écriture 45W a atteint une valeur de comptage maximale correspondant à ce dernier bit. Naturellement, si cela est souhaitable, toute adresse prédéterminée de comptage de bit peut être détectée par le dispositif de commande 55, après quoi l'étiquette d'erreur délivrée à la mémoire d'étiquette d'erreur 52 par le multiplexeur 53 est écrite dans le compartiment de mémorisation qui est alors adressé par l'adresse d'écriture WA.
Le dispositif de commande 55 est également destiné à sélectionner, pour une opération de lecture, le compartiment de mémorisation de la mémoire d'étiquette d'erreur 52 qui est associé à l'emplacement de mémorisation de la mémoire à accès direct 40 dont le contenu est alors lu. A cet effet, l'adresse de lecture RA produite par le compteur de blocs 46R est utilisée par le dispositif de commande pour sélectionner le compartiment de mémorisation adressé de la mémoire d'étiquette d'erreur 52 où l'étiquette d'erreur qui y est mémorisée est lue. Cette étiquette d'erreur lue est fournie au circuit de verrouillage 54 dans lequel elle est temporairement mémorisée sous forme du signal d'étiquette d'erreur EFLG. Le dispositif de commande 55 délivre une impulsion de verrouillage au circuit de verrouillage 54 à un instant prédéterminé. De préférence, le circuit de verrouillage 54 est «verrouillé» afin de mémoriser l'étiquette d'erreur alors lue dans la mémoire 52 d'étiquette d'erreur lorsque le premier bit d'un bloc de données est sensiblement lu à l'emplacement de lecture adressé de la mémoire à accès direct 40. Ainsi, le dispositif de commande peut comporter un autre circuit de détection destiné à détecter lorsque la valeur de comptage de bit du compteur de bits 45R a une valeur prédéterminée, par exemple lorsque cette valeur de comptage de bit de lecture désigne le premier bit du bloc de données lu. Ensuite, c'est-à-dire après que l'étiquette d'erreur a été lue dans le compartiment de mémorisation adressé de la mémoire 52 d'étiquette d'erreur, le contenu de ce compartiment de mémorisation adressé est positionné sur un niveau binaire « 1 ». On note donc que, quel que soit l'état réel de l'étiquette d'erreur alors lue dans la mémoire d'étiquette d'erreur, cette étiquette est amenée à son état de niveau binaire « 1 ».
La manière dont le correcteur de base de temps présenté sur la figure 10 fonctionne va maintenant être précisée en relation avec les diagrammes temporels des figures 11A à 11D et 13A à 13G. On rappelle que, pendant chaque intervalle de secteur, quatre blocs de données sont enregistrés. Ainsi, pendant l'intervalle nécessaire pour reproduire le signal de commande présenté sur la figure 2B, quatre blocs de données successifs WDT sont reproduits. Le signal de synchronisation inclus dans chaque signal de commande est utilisé pour produire un signal de commande de cabestan périodique présenté sur la figure 11 A. Ainsi, et comme cela est présenté sur la figure IIB, pendant chaque période du signal de commande de cabestan, des blocs de données contenant les adresses de bloc BA 0,1,2,3 sont reproduites. Les adresses de bloc récurrentes sont appliquées à la mémoire fixe 51.
La figure 11C représente les adresses de lecture récurrentes RA qui sont produits par le compteur de blocs 46R du générateur d'adresse de lecture. Puisque le compteur de blocs 46R reçoit un signal d'horloge de bloc à fréquence de référence fixe, on admettra que l'adresse lue RA subit une incrémentation périodique de 0 à 7, comme cela est représenté. La relation de synchronisation des figures 11A à 11C indique que les blocs de données sont reproduits avec une instabilité réduite ou nulle.
L'adresse de lecture RA est délivrée à la mémoire fixe 51. A partir du tableau de l'image de mémorisation présenté sur la figure 12, la mémoire fixe produit des adresses d'écriture WA en réponse à l'adresse de bloc BA qu'elle reçoit alors, aussi bien qu'à partir de l'adresse de lecture RA alors produite par le compteur de blocs 46R. Par conséquent, la mémoire fixe 51 produit les adresses d'écriture WA représentées sur la figure 11D. Ces adresses d'écriture successive WA sont délivrées au compteur de blocs 46W appartenant au générateur d'adresse d'écriture.
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Sur la figure 13 A, les blocs de données consécutifs WDT fournis à la borne d'entrée 41 du correcteur de base de temps sont représentés. A titre d'exemple, la figure 13 A illustre un bloc de données contenant l'adresse de bloc BA[1] suivie de l'adresse de bloc de données BA[2]. Chaque bloc de données reçu est délivré au circuit de contrôle CRC 43, qui a pour fonction de détecter la présence d'une erreur. Le circuit de contrôle CRC 43 exerce son effet en réponse au mot de code CRC inclus dans chaque bloc de données et, sur la base de ce mot de code CRC, il détermine si le bloc de données contient une erreur. Ainsi, si une erreur est par exemple présente dans l'adresse de bloc BA appartenant à ce bloc de données, ou bien si une erreur est présente dans les mots d'information ou de parité appartenant à ce bloc de données (lesquels mots sont généralement désignés sur les figures 13 A à 13G par expression «données»), le circuit de contrôle CRC 43 produit un signal de détection d'erreur EDT qui est un niveau binaire « 1 ». Inversement, si aucune erreur n'est détectée dans le bloc de données reçu, le circuit de contrôle CRC 43 produit un signal EDT de détection d'erreur d'un niveau binaire «0». La figure 13B montre l'instant d'apparition de chaque signal de détection d'erreur EDT relativement aux blocs de données reçus. Ces signaux de détection d'erreur sont représentés par les lignes en trait interrompu indiquant qu'ils peuvent être un niveau binaire « 1 » ou un niveau binaire «0». On note que le signal de détection d'erreur EDT est produit après qu'un bloc de données entier a été reçu. Ainsi, le signal de détection d'erreur EDT est produit en coïncidence avec le début du bloc de données immédiatement suivant. Par conséquent, pour assurer un alignement temporel convenable entre les blocs de données reçus et les signaux de détection d'erreur EDT produits à partir de ceux-ci, les blocs de données reçus sont retardés par le circuit retardateur 42 d'un intervalle de temps qui est approximativement égal à un intervalle de bloc de données. Les blocs de données retardés WDT' sont illustrés sur la figure 13C. Ainsi, on admet que le signal de détection d'erreur EDT qui a été produit immédiatement après la réception du bloc de données contenant l'adresse de bloc BA[0] coïncide alors sensiblement avec cette adresse de bloc. De même, le signal de détection d'erreur EDT qui a été produit pour le bloc de données contenant l'adresse de bloc BA[1] coïncide alors avec la partie d'adresse de bloc de ce bloc de données.
La figure 13D illustre l'impulsion de synchronisation PSY qui est délivrée à la borne d'entrée 48 en réponse à la détection de chaque configuration de synchronisation SYNC appartenant à chaque bloc de données reçu. On voit que cette impulsion de synchronisation PSY est produite immédiatement après l'apparition de cette configuration de synchronisation. Le circuit retardateur 49 sert à retarder chaque impulsion de synchronisation détectée PSY afin de produire l'impulsion de synchronisation retardée PSY' sensiblement en coïncidence avec chaque signal de détection d'erreur EDT produit (figure 13B). Ainsi, le signal de détection d'erreur EDT se chevauche avec l'impulsion de synchronisation retardée PSY'. On note que, néanmoins, les impulsions de synchronisation retardées PSY' présentent la même période et la même fréquence de répétition que les impulsions de synchronisation détectées PSY (figure 13D).
Le circuit basculeur 50 est déclenché par les impulsions de synchronisation retardées PSY' et prend alors l'état correspondant au signal de détection d'erreur EDT produit par le cricuit de contrôle CRC 43. Ainsi, si une erreur est détectée dans le bloc de données reçu (EDT = « 1 »), le circuit basculeur 50 est positionné de façon que le signal de validation d'écriture WE soit un niveau binaire « 1 ». Inversement, si aucune n'est détectée dans le bloc de données reçu (EDT = «0»), le circuit basculeur 50 est repositionné de façon que le signal de validation d'écriture WE soit un niveau binaire «0». Eu égard au retard conféré aux blocs de données entrants par le circuit retardateur 42, on admettra que respectifs est produit sensiblement en coïncidence avec eux, comme cela est représenté surla figure 13G.
De préférence, le signal de validation d'écriture WE est un signal d'impulsion. Si les blocs de données entrants sont sensiblement sans erreur, ce signal d'impulsion peut apparaître sous forme d'une impulsion périodique négativement orientée dont la fréquence de répétition est égale à la fréquence à laquelle les emplacements de mémorisation consécutifs de la mémoire à accès direct 40 sont adressés pour une opération d'écriture. La commutation de ces impulsions de validation d'écriture commande le sélécteur 44, lequel commande à la mémoire à accès direct 40 d'effectuer l'opération d'écriture. Lorsque l'impulsion de validation d'écriture est à son niveau relativement bas, la mémoire à accès direct est autorisée à effectuer cette opération d'écriture.
Le compteur de blocs d'écriture 46D est déchlenché par l'impulsion de synchronisation retardée PSY' (figure 13E) et charge alors, ou mémorise, l'adresse d'écriture WA qui est produite par la mémoire fixe 51. La figure 13F illustre que, en l'absence d'instabilités, l'adresse d'écriture identifiant l'emplacement de mémorisation 4 de la mémoire fixe 40 est produite lorsque le bloc de données retardé WDT' contenant l'adresse de bloc BA[0] est délivré pour être écrit dans la mémoire à accès direct. Ainsi, l'emplacement de mémorisation 4 de la mémoire à accès direct 40 et le compartiment de mémorisation 4 de la mémoire d'étiquette d'erreur 52 sont adressés, ou sélectionnés, de façon que la donnée soit écrite.
Le compteur de bits d'écriture 45 W compte alors les impulsions d'horloge de bit d'écriture délivrées à la borne d'horloge de bit d'écriture 47W. Lorsque la valeur de comptage de compteur de bits d'écriture 45 W est incrémentée, les positions de bit correspondantes de l'emplacement de mémorisation de la mémoire à accès direct 40 qui a été adressé en vue de l'opération d'écriture sont autorisées, en séquence, à recevoir les bits successifs du bloc de données qui s'inscrivent alors dans ces positions. Ainsi, le bloc de données retardé WDT' est écrit à l'emplacement adressé de la mémoire à accès direct 40 en série par rapport aux bits.
On suppose ici que le bloc de données retardé WDT' est sans erreur. Alors, le signal de détection d'erreur EDT est un niveau binaire «0», et l'impulsion de validation d'écriture WE apparaît sous forme d'une impulsion négativement orientée. Par conséquent, la mémoire à accès direct 40 est autorisée à recevoir l'inscription à l'emplacement adressé, du bloc de données retardé WDT'. De plus, le multiplexeur 53 est commandé par le dispositif de commande 55, lequel répond à l'impulsion de validation d'écriture WE négativement orientée en délivrant une étiquette d'erreur de niveau binaire «0» à la mémoire d'étiquette d'erreur 52. Lorsque la valeur de comptage du compteur de bits d'écriture 45W atteint sa valeur de comptage prédéterminée (laquelle est, comme on l'a déjà indiqué, une valeur de comptage maximale correspondant au dernier bit écrit à l'emplacement d'adresse de la mémoire à accès direct 40), le dispositif de commande 55 autorise le compartiment de mémorisation adressé de la mémoire d'étiquette d'erreur 52 à recevoir l'inscription de l'étiquette d'erreur de niveau binaire «0». Ainsi, et selon l'exemple de la figure 13F, le bloc de données WDT' s'inscrit à l'emplacement de mémorisation 4 de la mémoire à accès direct 40, et une étiquette d'erreur de niveau binaire «0» s'inscrit dans le compartiment de mémorisation 4 de la mémoire d'étiquette d'erreur 52.
En réponse à l'impulsion de synchronisation retardée PSY' immédiatement suivante, l'opération précitée se répète. Ainsi, l'emplacement de mémorisation 5 de la mémoire à
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accès direct et le compartiment de mémorisation 5 de la mémoire d'étiquette d'erreur 52 sont adressés de façon que, respectivement, le bloc de données retardé WDT' et l'étiquette d'erreur y soient inscrits. Sur la figure 13C, on voit que le bloc de données contenant l'adresse de bloc BA[1] s'inscrit à l'emplacement de mémorisation adressé 5. Si le bloc de données est sans erreur, le signal de détection d'erreur EDT est un niveau binaire «0», auquel cas l'impulsion de validation d'écriture WE est une umpulsion négativement orientée qui autorise l'emplacement de mémorisation 5 de la mémoire à accès direct 40 à recevoir en écriture ce bloc de données. De même, le multiplexeur 53 est commandé par le dispositif de commande 55 en réponse à cette impulsion de validation d'écriture WE négativement orientée de façon à fournir une étiquette d'erreur de niveau binaire «0» à la mémoire d'étiquette d'erreur 52, cette étiquette d'erreur de niveau binaire «0» s'inscrivant dans le compartiment de mémorisation 5 lorsque le compteur de bits d'écriture 45 W atteint sa valeur de comptage maximale.
Toutefois, si une erreur est détectée dans le bloc de données contenant l'adresse de bloc BA[1], par exemple si cette adresse de bloc est incorrecte si une erreur est présente dans un ou plusieurs mots de données appartenant à ce bloc de données, le signal de détection d'erreur EDT est un niveau binaire «1 », ce qui entraîne un signal de validation d'écriture WE de niveau binaire « 1 ». Ainsi, l'impulsion de validation d'écriture négativement orientée n'est pas produit dans ce cas. Par conséquent, la mémoire à accès direct 40 n'est pas autorisée à recevoir l'inscription du bloc de données WDT' à l'emplacement de mémorisation adressé 5. Par conséquent, si l'on suppose que la donnée est lue de façon non destructive dans la mémoire à accès direct, le bloc de données qui était précédemment mémorisé à l'emplacement de mémorisation 5 y reste. Ainsi, la donnée erronée WDT' ne remplace pas, en venant l'écraser, le bloc de données qui était précédemment mémorisé à cet emplacement de mémorisation adressé.
Puisque le signal de validation d'écriture WE est un niveau binaire « 1 », le dispositif de commande 55 commande alors au multiplexeur 53 de délivrer l'étiquette d'erreur de niveau binaire « 1 » à la mémoire d'étiquette d'erreur 52. Alors, lorsque le compteur de bits d'écriture 55 W atteint sa valeur maximale de comptage, le dispositif de commande 55 provoque l'inscription de l'étiquette d'erreur de niveau binaire «1 » fournie par le multiplexeur 53 dans le compartiment de mémorisation (à savoir le compartiment 5) qui est adressé par le compteur.de bloc 46W. Comme cela sera décrit ci-après, une étiquette d'erreur de niveau binaire « 1 » indique que le bloc de données qui est mémorisé dans l'emplacement de mémorisation correspondant de la mémoire à accès direct 40 est erroné et doit être interprété comme une donnée erronée. Ainsi, dans le présent exemple, puisque le compartiment de mémorisation 5 de la mémoire d'étiquette d'erreur 52 contient l'étiquette d'erreur de niveau binaire « 1», cette étiquette d'erreur sert à indiquer que le bloc de données mémorisé à l'emplacement de mémorisation 5 de la mémoire à accès direct 40 est erroné. Naturellement, puisque le bloc de données alors mémorisé à l'emplacement de mémorisation 5 est égal au bloc de données qui y a été précédemment mémorisé, il est clair que ce bloc de données précédemment mémorisé, s'il est relu dans la mémoire à accès direct 40, doit être interprété comme étant erroné.
Ainsi que cela a été mentionné ci-dessus, le sélecteur 44 répond aux impulsions de validation d'écriture WE négativement orientées en délivrant à la mémoire à accès direct 40 l'adresse d'écriture WA produite par le générateur d'adresse d'écriture. A tout autre instant, c'est-à-dire lorsque le signal de validation d'écriture WE est un niveau binaire « 1 », le sélecteur 44 délivre l'adresse de lecture RA, produite par le générateur d'adresse de lecture, à la mémoire à accès direct.
On notera que, lorsqu'une adresse de lecture est délivrée à la mémoire à accès direct 40 par le sélecteur 44, le contenu de l'emplacement de mémorisation adressé de la mémoire à accès direct est lu dans celui-ci en série par rapport aux bits. La valeur de comptage du compteur de bits de lecture 45R identifie la position de bit particulière de cet emplacement de mémorisation adressé où les bits sont lus. Le bloc de données lu RDT est alors délivré au multiplexeur 16, décrit ci-dessus en relation avec la figure 5. On note que les blocs de données mémorisés dans les emplacements de mémorisation adressés de la mémoire à accès direct 40 sont lus à une fréquence de référence fixe déterminée par le générateur d'horloge de lecture de référence. De plus, le compteur de bloc 46R est incré-menté périodiquement de manière à produire des adresses séquentielles auxquelles les blocs de données mémorisés sont lus.
Surla base de l'exemple présenté sur les figures 13Aà 13G, en relation avec l'image de mémorisation donnée par le tableau de la figure 12, on va supposer que l'emplacement de mémorisation 0 de la mémoire à accès direct 40 est adressé en vue d'une opération de lecture. Concurremment, le compartiment de mémorisation 0 de la mémoire d'étiquette d'erreur 52 est également adressé par l'adresse de lecture RA produite par le compteur de blocs 46R. On suppose aussi que le bloc de données mémorisé dans l'emplacement de mémorisation 0 est sans erreur. Ainsi, sur la base de la précédente discussion, on admettra que l'étiquette d'erreur mémorisée dans le compartiment de mémorisation 0 de la mémoire d'étiquette d'erreur 52 est un niveau binaire «0».
Alors, lorsque l'emplacement de mémorisation 0 est adressé en vue d'une opération de lecture, le compartiment de mémorisation 0 est également adressé. Le dispositif de commande 55 répond à cette adresse de lecture RA, ainsi qu'à l'adresse de bit minimale, ou la plus petite, produite par le compteur de bits de lecture 45R en lisant l'étiquette d'erreur de niveau binaire «0» dans le compartiment de mémorisation 0. Le dispositif de commande 55 déclenche également le circuit de verrouillage 54 de façon qu'il mémorise ce niveau binaire «0» lu. Pour l'adresse de bit immédiatement suivante, ou dans la limite fixée par quelques adresses de bit ultérieures, le dispositif de commande 55 positionne l'étiquette d'erreur du compartiment de mémorisation 0 sur un niveau binaire « 1 ». Ainsi, dans le présent exemple, après que l'étiquette d'erreur a été lue dans le compartiment de mémorisation adressé de la mémoire d'étiquette d'erreur, cette étiquette d'erreur passe à un niveau binaire « 1 ».
L'opération précédente se répète avec chaque modification, ou remise à jour, de l'adresse RA lue. Ainsi, lorsqu'un emplacement de mémorisation particulier de la mémoire à accès direct 40 est adressé en vue d'une opération de lecture, le compartiment de mémorisation correspondant de la mémoire d'étiquette d'erreur 52 est également adressé. Lorsque le premier bit du bloc de données mémorisé est lu à l'emplacement de mémorisation adressé de la mémoire à accès direct 40, l'étiquette d'erreur réelle qui est associée à ce bloc de données est verrouillée dans le circuit de verrouillage 54. Immédiatement après, ou peu après, cette étiquette d'erreur du compartiment de mémorisation adressé est transformée dans un niveau binaire « 1 ». Ainsi, après qu'un bloc de données a été lu à un emplacement de mémorisation de la mémoire à accès direct 40, l'étiquette d'erreur associée à l'emplacement de mémorisation où le bloc de données a été lu est positionnée de manière à indiquer que le contenu actuel de cet emplacement de mémorisation, à savoir le contenu de cet emplacement de mémorisation après l'opération de lecture, doit maintenant être interprété comme étant erroné.
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Naturellement, si un bloc de données erroné WDT' avait été délivré à la mémoire à accès direct 40, le signal de validation d'écriture WE aurait été un niveau binaire « 1 » afin d'empêcher l'écriture de ce bloc de données erroné dans la mémoire à accès direct. De plus, le compartiment de mémorisation de la mémoire d'étiquette d'erreur 52 qui est associé à l'emplacement de mémorisation de la mémoire à accès direct auquel le bloc de données aurait été écrit reçoit une étiquette d'erreur de niveau binaire « 1 ». Lorsque, ultérieurement, le contenu de cet emplacement de mémorisation est lu, l'étiquette d'erreur de niveau binaire « 1 » qui lui est associée est verrouillée dans le circuit de verrouillage 54. Puisque le bloc de données WDT' a été déclaré erroné et n'a donc pas été mémorisé à cet emplacement de mémorisation, on voit que la donnée qui est lue dans la mémoire à accès direct 40 est un bloc de données qui a été précédemment mémorisé à cet emplacement, mais n'a pas été remplacé par le bloc de données erroné WDT'. C'est-à-dire que la donnée maintenant lue dans la mémoire à accès direct 40 est une donnée qui a déjà été lue. Puisque la donnée qui est relue dans la mémoire à accès direct doit être considérée comme erronée, l'étiquette d'erreur EFLG de niveau binaire « 1 » qui est associée à ce bloc de données relu, et présentement mémorisée dans le circuit de verrouillage 54, sera utilisée pour agir sur ce bloc de données relu comme s'il s'agissait d'un bloc de données erroné. Ainsi, cette étiquette d'erreur EFLG de niveau binaire « 1 » est utilisée par un décodeur (figure 5) pour permettre le traitement du bloc de données lu comme s'il s'agissait d'une erreur.
On admettra que, puisque chaque étiquette d'erreur mémorisée dans la mémoire d'étiquette d'erreur 52 est positionnée sous forme de niveau binaire « 1 » lorsque son bloc de données associé est lu dans la mémoire à accès direct 40, ces étiquettes d'erreur ne seront pas repositionnées au niveau binaire «0» jusqu'à ce qu'un bloc de données correct, ou sans erreur, soit écrit dans la mémoire à accès direct. Ainsi, eu égard au fait que l'inscription dans la mémoire à accès direct de bloc de données erroné est empêchée, il existe la possibilité que des données précédemment lues soient relues dans la mémoire à accès direct. Mais de telles données relues sont toujours accompagnées d'une étiquette d'erreur EFLG de niveau binaire « 1 » et, par conséquent, les décodeurs interprètent les blocs de données relus comme étant des blocs de données erronés.
De la description précédente, on doit comprendre que, en retardant le chargement d'un compartiment de mémorisation s adressé de la mémoire d'étiquette d'erreur 52 au moyen d'une étiquette d'erreur jusqu'à ce que le dernier bit d'un bloc de données ait été écrit dans la mémoire à accès direct, on empêche que des étiquettes d'erreur fausses soient mémorisées dans la mémoire d'étiquette d'erreur. Par exemple, si io l'emplacement de mémorisation 3 de la mémoire à accès direct 40 et le compartiment de mémorisation 3 de la mémoire d'étiquette d'erreur 52 sont tous deux adressés, mais qu'une impulsion parasite a été interprétée comme une impulsion de synchronisation PSY, le compteur de bloc 46W 15 peut être déclenché en réponse à cette impulsion parasite et produire par exemple l'adresse 7. Si l'impulsion de validation d'écriture WE reste à son niveau négatif, une étiquette d'erreur de niveau binaire «0» peut alors être mémorisée par erreur dans le compartiment de mémorisation 7. Mais, puis-20 qu'une étiquette d'erreur n'est pas écrite dans la mémoire d'étiquette d'erreur avant que le compteur de bits d'écriture 45 W ait atteint sa valeur maximale de comptage, et puisque la valeur de comptage de ce compteur de bits d'écriture sera repositionnée en réponse à l'impulsion de synchronisation 25 parasite, l'étiquette d'erreur de niveau binaire «0» ne sera pas écrite par erreur dans le compartiment de mémorisation 3 (qui a été précédemment adressé) ou dans le compartiment de mémorisation 7 (qui est alors adressé par le compteur de bloc 46W). Au contraire, une étiquette d'erreur de niveau binaire 30 « 1 » restera mémorisée dans l'un et l'autre de ces compartiments de mémorisation.
Puisque l'adresse d'écriture WA produite par la mémoire fixe 51 est déterminée en fonction de l'adresse de bloc BA incluse dans chaque bloc de données reçu, on note que la 35 même séquence au cours de laquelle des blocs de données corrects, ou sans erreur, sont écrits dans la mémoire à accès direct est également lue dans celle-ci. De plus, le circuit de contrôle CRC 43 détecte la présence d'une erreur dans une adresse de bloc de manière à empêcher qu'un bloc de données 40 soit écrit à un emplacement de mémorisation erroné de la mémoire à accès direct 40. Par conséquent, l'intégrité des séquences de blocs de données d'écriture et de lecture est maintenue.
B
7 feuilles dessins

Claims (13)

  1. 639219
    2
    REVENDICATIONS
    1. Appareil de correction de base de temps destiné à corriger des erreurs de base de temps dans un signal numérique qui lui est appliqué sous forme de blocs de données successifs et comportant une mémoire (40) qui possède des emplacements de mémorisation adressables, mémorisant chacun un bloc de données respectif, un générateur d'adresse d'écriture qui produit des adresses d'écriture pour identifier les emplacements de mémorisation particuliers dans lesquels les blocs de données fournis sont écrits, un circuit d'écriture qui écrit des blocs de données successifs aux emplacements de mémorisation identifiés par ledit générateur d'adresse d'écriture, un générateur d'adresse de lecture qui produit des adresses de lecture afin d'identifier des emplacements de mémorisation particuliers auxquels un bloc de données mémorisé est lu, et un circuit de lecture qui lit le contenu d'un emplacement de mémorisation identifié par ledit générateur d'adresse de lecture, l'appareil étant caractérisé par un détecteur d'erreur (43, 50) qui détecte une erreur dans un bloc de données délivré, le circuit d'écriture étant empêché d'écrire un bloc de données à un emplacement de mémorisation identifié où une erreur dudit bloc de données a été détectée, et un moyen de mémorisation d'erreur (52,53,55) qui mémorise un signal d'erreur indiquant si un bloc de données délivré contient une erreur détectée et n'a pas été écrit en un emplacement de mémorisation respectif ou bien s'il ne contient pas d'erreur détectée et a été écrit audit emplacement de mémorisation respectif, le signal d'erreur mémorisé dans le moyen de mémorisation d'erreur (52) étant positionné par le circuit de lecture pour indiquer que le contenu de l'emplacement de mémorisation qui est alors lu par ledit moyen de lecture contient une erreur détectée quel que soit l'état réel dudit signal d'erreur.
  2. 2. Appareil selon la revendication 1, caractérisé en ce que ledit moyen de mémorisation d'erreur est constitué de plusieurs compartiments de mémorisation, associés chacun à une emplacement de mémorisation respectif de ladite mémoire.
  3. 3. Appareil selon la revendication 1 ou 2, caractérisé en ce que ledit signal d'erreur est un signal d'un premier état visant à indiquer que le bloc de données délivré en vue de son écriture dans un emplacement de mémorisation associé contient une erreur détectée, ou d'un deuxième état visant à indiquer que ledit bloc de données ne contient pas d'erreur détectée.
  4. 4. Appareil selon la revendication 3, caractérisé en ce que le moyen de mémorisation d'erreur comporte un circuit de verrouillage (54) destiné à mémoriser le signal binaire dans le compartiment de mémorisation dudit moyen de mémorisation d'erreur (52) alors associé à l'emplacement de mémorisation particulier où un bloc de données a été lu, et en ce que ledit circuit de lecture positionne après cela dans ledit premier état le signal binaire dans le compartiment de mémorisation, si bien que, si un bloc de données ultérieur n'est pas écrit dans ledit emplacement de mémorisation particulier, la relecture d'un précédent bloc de données à cet emplacement s'accompagne d'un signal binaire dudit premier état.
  5. 5. Appareil selon la revendication 3 ou 4, dans lequel les-dits blocs de données contiennent plusieurs bits, et dans lequel ledit générateur d'adresse d'écriture comporte un générateur d'adresse de bit d'écriture destiné à produire les adresses de bit successives pour chaque emplacement de mémorisation identifié où un bloc de données délivré doit être écrit, l'appareil étant caractérisé en ce que ledit moyen de mémorisation d'erreur répond à une adresse de bit relativement haut en mémorisant ledit signal binaire dans le compartiment de mémorisation associé audit emplacement de mémorisation alors identifié par ledit générateur d'adresse d'écriture (45W, 46W).
  6. 6. Appareil selon la revendication 5, caractérisé en ce que ladite adresse de bit relativement haut est l'adresse de dernier bit d'un emplacement de mémorisation.
  7. 7. Appareil selon la revendication 3 ou 4, dans lequel les-dits blocs de données contiennent plusieurs bits, et dans lequel ledit générateur d'adresse de lecture comporte un générateur d'adresse de bit de lecture destiné à produire des adresses de bit consécutives pour chaque emplacement de mémorisation identifié où un bloc de données mémorisé est lu, l'appareil étant caractérisé en ce que ledit circuit de verrouillage répond à une adresse de bit relativement bas en mémorisant le signal binaire dans le compartiment de mémorisation associé audit emplacement de mémorisation alors identifié par ledit générateur d'adresse de lecture (45R, 46R).
  8. 8. Appareil selon la revendication 7, caractérisé en ce que ladite adresse de bit relativement bas est l'adresse de premier bit d'un emplacement de mémorisation.
  9. 9. Appareil selon l'une quelconque des revendications 1 à
    8, dans lequel chaque bloc de données délivré contient une adresse de bloc représentant la position relative dudit bloc de données dans un groupe prédéterminé de blocs, l'appareil étant caractérisé en ce que le détecteur d'erreur a pour fonction de détecter une erreur dans ladite adresse de bloc afin d'empêcher que le bloc de données contenant l'adresse de bloc erronée soit écrit à un emplacement de mémorisation identifié.
  10. 10. Appareil selon l'une quelconque des revendications 1 à
    9, dans lequel chaque bloc de données délivré contient une adresse de bloc représentant la position relative dudit bloc de données dans un groupe prédéterminé de bloc, l'appareil étant caractérisé en ce que ledit générateur d'adresse d'écriture comporte un circuit (51) qui répond à ladite adresse de bloc et à l'adresse de lecture alors produite par ledit générateur d'adresse de lecture en fournissant une adresse d'écriture.
  11. 11. Appareil selon la revendication 10, caractérisé en ce que ledit circuit (51) possède une mémoire fixe ayant plusieurs emplacements adressables auxquels sont mémorisées des adresses d'écriture respectives, un emplacement prédéterminé de ladite mémoire fixe étant adressé par la combinaison de ladite adresse de bloc et de ladite adresse de lecture afin d'entraîner la lecture de l'adresse d'écriture mémorisée à l'emplacement adressé.
  12. 12. Appareil selon la revendication 3, caractérisé en ce que le circuit d'écriture repositionne audit deuxième état le signal binaire du compartiment identifié par ledit générateur d'adresse d'écriture que si une erreur n'a pas été détectée dans ledit bloc de données.
  13. 13. Appareil selon l'une quelconque des revendications 1 à 12, comportant un dispositif d'utilisation qui reçoit ledit bloc de données et ledit signal d'erreur respectivement lus dans ladite mémoire et ledit moyen de mémorisation d'erreur, l'appareil étant caractérisé en ce que ledit bloc est traité comme étant erroné si ledit signal d'erreur est positionné.
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