JPS58205906A - メモリ回路への書き込み方式 - Google Patents
メモリ回路への書き込み方式Info
- Publication number
- JPS58205906A JPS58205906A JP57089388A JP8938882A JPS58205906A JP S58205906 A JPS58205906 A JP S58205906A JP 57089388 A JP57089388 A JP 57089388A JP 8938882 A JP8938882 A JP 8938882A JP S58205906 A JPS58205906 A JP S58205906A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory circuit
- frame
- information data
- time axis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路への書き込み方式に係り、時間軸変
動を伴なって伝送されるディジタル信号中の情報テーク
をディジタル信号の１フレームの伝送周期当り２回程度
の書き込み枠でメモリ回路に書き込むことにより１時間
軸変動を有していない信号を用いて上記ｆ′１１報デー
タを好適にメモリ回路に査き込み得る書き込み方式を提
供することを目的とする。
動を伴なって伝送されるディジタル信号中の情報テーク
をディジタル信号の１フレームの伝送周期当り２回程度
の書き込み枠でメモリ回路に書き込むことにより１時間
軸変動を有していない信号を用いて上記ｆ′１１報デー
タを好適にメモリ回路に査き込み得る書き込み方式を提
供することを目的とする。
従来より、ビデオ信号やオーテイオ信号等のアナログ情
報信号をパルス符号変調（ＰＯＭ）等のテイジタルパル
ス変調をして得たディジタル信号を円盤状記録媒体に断
続するビット列の変化として記録し、円盤状記録媒体か
ら光の強度変化又は靜亀谷童変化を検出して低記録信号
を読み取り外生する方式が知られている＝この円盤状記
録媒体の再生時には、円盤状記録媒体の回転むら尋によ
り再生ディジタル信号に時間軸変動（ジッター）を有す
るのが通常である。
報信号をパルス符号変調（ＰＯＭ）等のテイジタルパル
ス変調をして得たディジタル信号を円盤状記録媒体に断
続するビット列の変化として記録し、円盤状記録媒体か
ら光の強度変化又は靜亀谷童変化を検出して低記録信号
を読み取り外生する方式が知られている＝この円盤状記
録媒体の再生時には、円盤状記録媒体の回転むら尋によ
り再生ディジタル信号に時間軸変動（ジッター）を有す
るのが通常である。
一方、上記のディジタル信号は伝送時に生ずることがあ
るデータ誤りを訂正してもとのデータに復元する必要性
から、上記のディジタル信号は所定区間毎に区切られた
データワード以外に誤り訂正符号、誤り検査符号及びそ
れらの信号の始めの位置を示す同期信号とが時系列的ｒ
（合成されて１フレーム（１ブロツク）を構成し、その
フｔ・・−ム単位毎に順次に記録査生されるので、再生
糸には上記のテ」タワード及び誤り訂正符号を＠槓する
メモリ回路が必要となる。上記のディジタル信号は時間
軸変動を伴なって再生されているため、その時間軸変動
の最短網期が上記の１フレームの周期（これは標本化周
波数の逆数の整数倍であることが多く、この周期を「フ
レーム周期」というものとする）よりも充分長いものと
しても上記のメモリ回路に１き込む書き込みフレーム周
期と絖み出す読み出しフレームＪｔｄＸＡとは同期して
いない。
るデータ誤りを訂正してもとのデータに復元する必要性
から、上記のディジタル信号は所定区間毎に区切られた
データワード以外に誤り訂正符号、誤り検査符号及びそ
れらの信号の始めの位置を示す同期信号とが時系列的ｒ
（合成されて１フレーム（１ブロツク）を構成し、その
フｔ・・−ム単位毎に順次に記録査生されるので、再生
糸には上記のテ」タワード及び誤り訂正符号を＠槓する
メモリ回路が必要となる。上記のディジタル信号は時間
軸変動を伴なって再生されているため、その時間軸変動
の最短網期が上記の１フレームの周期（これは標本化周
波数の逆数の整数倍であることが多く、この周期を「フ
レーム周期」というものとする）よりも充分長いものと
しても上記のメモリ回路に１き込む書き込みフレーム周
期と絖み出す読み出しフレームＪｔｄＸＡとは同期して
いない。
従来、上記の時間軸変動を有するディジタル信号中のデ
ータワード及び−り訂正符号をメモリ回路に書き込む方
法としては、１フレーム内のデータワードの数と畝り訂
正符号との数に夫々対応した数のフラグを、何個か設け
たスレーブラッチの一つからデータワード又は誤り訂正
符号がメモリ素子へ書き込まれる毎に一つずつ消してい
くことにより１時間軸変動に応じた書き込みを行なって
おり、一つのアドレスに１フレーム内のデータワード及
び誤り訂正符号をまとめて誉き込むことができなかった
。このため、メモリ回路のアドレスが増加し、またどの
アドレスにどのような信号が記憶されているかというメ
モリ回路の管理が大変であった。
ータワード及び−り訂正符号をメモリ回路に書き込む方
法としては、１フレーム内のデータワードの数と畝り訂
正符号との数に夫々対応した数のフラグを、何個か設け
たスレーブラッチの一つからデータワード又は誤り訂正
符号がメモリ素子へ書き込まれる毎に一つずつ消してい
くことにより１時間軸変動に応じた書き込みを行なって
おり、一つのアドレスに１フレーム内のデータワード及
び誤り訂正符号をまとめて誉き込むことができなかった
。このため、メモリ回路のアドレスが増加し、またどの
アドレスにどのような信号が記憶されているかというメ
モリ回路の管理が大変であった。
本発明はディジタル信号が時間軸変動の最短周期がフレ
ーム周期よりも光分長く、また時間軸変動が比較的少な
い伝送路（例えば円盤状記録媒体）を伝送されることＫ
ｍみ、上記の欠点を除去したものであり、以下その一実
施例について図面と共に説明する。
ーム周期よりも光分長く、また時間軸変動が比較的少な
い伝送路（例えば円盤状記録媒体）を伝送されることＫ
ｍみ、上記の欠点を除去したものであり、以下その一実
施例について図面と共に説明する。
第１図は本発明方式の一実施例のブロック系統図を示す
。同図中、１は入力端子で１例えは本出願人が先に提案
した第２図に示す如きフレーム（フロック）構成のディ
ジタル信号が１例えば円盤状記録媒体（図示せず）から
時系列的に再生さｔｌて時間軸震動を伴なって入力され
る。この人力ディジタル信号の時間軸変動はその最短庵
勘かフレーム周期よりも光分長く、また比彰・的少：ケ
〈。
。同図中、１は入力端子で１例えは本出願人が先に提案
した第２図に示す如きフレーム（フロック）構成のディ
ジタル信号が１例えば円盤状記録媒体（図示せず）から
時系列的に再生さｔｌて時間軸震動を伴なって入力され
る。この人力ディジタル信号の時間軸変動はその最短庵
勘かフレーム周期よりも光分長く、また比彰・的少：ケ
〈。
巨視的＆Ｃは人力ディジタル信号はフレーム周期の逆数
に等しい８１ｔ１の繰り返し周！７数をもつ°（いる。
に等しい８１ｔ１の繰り返し周！７数をもつ°（いる。
第２図において、Ｓ、ＹＮＣはフレームの始めを示す８
ビツトの固だパターンの同期信号、ｃｈ−１〜０ｈ−４
１ｒｊ夫々１６ビツトの４チヤンネルのディジタ）Ｌ情
報信号で、例λば３（又は２）チャンオルのテイジタル
オーテイオ信号と１（父は２）チャンネルのティシタル
ビチオ信号、又は２チ４・ン不ルのテ１ジクルオーザイ
第１．３号が２種類、又は４チヤンネノ【のブイシタＡ
万−ｊイオー１ｔｆ号の各す、ヤンネルの１５号の１
’／°−ドの多諏位協を夫々示す。
ビツトの固だパターンの同期信号、ｃｈ−１〜０ｈ−４
１ｒｊ夫々１６ビツトの４チヤンネルのディジタ）Ｌ情
報信号で、例λば３（又は２）チャンオルのテイジタル
オーテイオ信号と１（父は２）チャンネルのティシタル
ビチオ信号、又は２チ４・ン不ルのテ１ジクルオーザイ
第１．３号が２種類、又は４チヤンネノ【のブイシタＡ
万−ｊイオー１ｔｆ号の各す、ヤンネルの１５号の１
’／°−ドの多諏位協を夫々示す。
更に’ｐ、Ｑは夫々１６ビツトの誤り訂正符号で。
上。己ｃｈ−１〜０ｈ−４の各１６ビツトの４す°鬼′
ンネルのデータから所定の生成式に促ってヨ成さ＃る。
ンネルのデータから所定の生成式に促ってヨ成さ＃る。
またＯＲＯは２３ビツトの誤り検査符号で、そのイ直は
第２図の第９ビツト目から第１０４ビツト目までのｃｈ
−１〜ａｈ−４，ｐ及びＱの各データ（これを１情報テ
ータ」というものとする）を例えばＸ ＋ｌ ＋Ｘ
ｆＸ＋１ なる生成多項式で除算な行なって得ｆｃ２３
ピットの剰余である。また更にＡｄｒはランダムアクセ
スなどのために使用される全１９６ビツトの制御（ｇ号
のうちの１ピツトのデータ多重位置で、゛従って１９６
ピツトの制御１ｔｌ信号は１９６フレームにより伝送さ
れる。また第２図に示すＵはユーザーズピットと呼称さ
れる予備のための２ビツトである。
第２図の第９ビツト目から第１０４ビツト目までのｃｈ
−１〜ａｈ−４，ｐ及びＱの各データ（これを１情報テ
ータ」というものとする）を例えばＸ ＋ｌ ＋Ｘ
ｆＸ＋１ なる生成多項式で除算な行なって得ｆｃ２３
ピットの剰余である。また更にＡｄｒはランダムアクセ
スなどのために使用される全１９６ビツトの制御（ｇ号
のうちの１ピツトのデータ多重位置で、゛従って１９６
ピツトの制御１ｔｌ信号は１９６フレームにより伝送さ
れる。また第２図に示すＵはユーザーズピットと呼称さ
れる予備のための２ビツトである。
上記のＢＹＮＯからＵまでの計１３０ビットの１フレー
ムのディジタル信号は、その繰り返し周波数が例えば標
本化周波数と同じ４４７１ｋＨｚで、伝送ビットレート
５．７３３Ｍｂ／ｓで重列にフレーム単位毎に円盤状記
録媒体（図示せず）に記録されている。従って、この円
盤状記録媒体の回転数を９００ｒｐｍとした場合は、そ
の−回転当り２ｇ４０フレームのディジタル信号が記録
され、上記の１９６ピツトの制御信号は一回転期間に１
５回記録されることになる。
ムのディジタル信号は、その繰り返し周波数が例えば標
本化周波数と同じ４４７１ｋＨｚで、伝送ビットレート
５．７３３Ｍｂ／ｓで重列にフレーム単位毎に円盤状記
録媒体（図示せず）に記録されている。従って、この円
盤状記録媒体の回転数を９００ｒｐｍとした場合は、そ
の−回転当り２ｇ４０フレームのディジタル信号が記録
され、上記の１９６ピツトの制御信号は一回転期間に１
５回記録されることになる。
上記の計１３０ビットで１フレームを構成しているティ
ジタル信号が上記の円盤状記録媒体から再生されて第１
図に示す入力端子１を介して同期信号検出回路２に供給
され、ここで第２図に５ＹＮＣで示した同期信号が検出
される一方、シフトレジスタ３に供給され、ここで直並
列変換される。同期信号検出回路２より取り出された同
期信号検出信号は、同期保護回路４により同期信号と同
一パターンが情報テークや−り検査符号の中にあっても
それに同期せず、第２図に示した５ＹＮＣ！の位置に多
重されている真の同期信号のみが自己相関を用いて検出
された後、同期発生回路５に供給される。この同期発生
回路５は、上記の同期信号が１３０ピツトのフレーム周
期で記録されていることから、略フレーム周期で本来入
来されるべき同期信号検出信号がドロップアウト等によ
り欠落した場合には、その欠落した時刻に別途生成した
同期信号検出信号を発生出力する。従って、同期発生回
路５からはドロップアウト等により信号欠落があっても
、ｔた情報データ等に同期信号と同一パターンが存在し
ていても常に真の同期信号を検出して得た、また欠落が
あった場合はそれを補充して得た略フレーム周期の同期
信号検出信号が取り出される。
ジタル信号が上記の円盤状記録媒体から再生されて第１
図に示す入力端子１を介して同期信号検出回路２に供給
され、ここで第２図に５ＹＮＣで示した同期信号が検出
される一方、シフトレジスタ３に供給され、ここで直並
列変換される。同期信号検出回路２より取り出された同
期信号検出信号は、同期保護回路４により同期信号と同
一パターンが情報テークや−り検査符号の中にあっても
それに同期せず、第２図に示した５ＹＮＣ！の位置に多
重されている真の同期信号のみが自己相関を用いて検出
された後、同期発生回路５に供給される。この同期発生
回路５は、上記の同期信号が１３０ピツトのフレーム周
期で記録されていることから、略フレーム周期で本来入
来されるべき同期信号検出信号がドロップアウト等によ
り欠落した場合には、その欠落した時刻に別途生成した
同期信号検出信号を発生出力する。従って、同期発生回
路５からはドロップアウト等により信号欠落があっても
、ｔた情報データ等に同期信号と同一パターンが存在し
ていても常に真の同期信号を検出して得た、また欠落が
あった場合はそれを補充して得た略フレーム周期の同期
信号検出信号が取り出される。
同期発生回路５から取り出された第３図（Ａｌに示す同
期信号検出信号ａは、再生に伴なう時間軸変動を有して
おり、マスターラッチ６に供給されてシフトレジスタ３
からの並列出力情報テークをラッチさせる一方、フリッ
プ７０ツブ１のセット端子に印加される。セット状態に
おるときのフリップフロップＴの出力信号はＡＮＤ回路
９に供給され。
期信号検出信号ａは、再生に伴なう時間軸変動を有して
おり、マスターラッチ６に供給されてシフトレジスタ３
からの並列出力情報テークをラッチさせる一方、フリッ
プ７０ツブ１のセット端子に印加される。セット状態に
おるときのフリップフロップＴの出力信号はＡＮＤ回路
９に供給され。
ここでマスター発振器（図示せず）の出力信号から生成
した入力端子８よりの第３図（ａｌに示す如き時間軸質
動の無い沓き込み枠判別信号Ｃを通過させてフリップフ
ロップ１００セツト端子に印加する。ここで、ＡＮＤ回
路回路用力信号を直接スレーブラッチ１３に供給すると
同時にフリップフロップ１のリセット端子に印加するよ
うにした場合は、フリップフロップＴの出力信号は前記
時間軸変動を有する一方、入力端子８に入来する書き込
み枠判別信号Ｃは時間軸変動を有しておらず互いに非同
期の関係にあるから、ＡＩＪＤ回路９の出力信号のパル
ス幅が誓き込み枠判別信号Ｃのそれよりも狭くなること
があり、その場合は回路素子の動作が確保できない。
した入力端子８よりの第３図（ａｌに示す如き時間軸質
動の無い沓き込み枠判別信号Ｃを通過させてフリップフ
ロップ１００セツト端子に印加する。ここで、ＡＮＤ回
路回路用力信号を直接スレーブラッチ１３に供給すると
同時にフリップフロップ１のリセット端子に印加するよ
うにした場合は、フリップフロップＴの出力信号は前記
時間軸変動を有する一方、入力端子８に入来する書き込
み枠判別信号Ｃは時間軸変動を有しておらず互いに非同
期の関係にあるから、ＡＩＪＤ回路９の出力信号のパル
ス幅が誓き込み枠判別信号Ｃのそれよりも狭くなること
があり、その場合は回路素子の動作が確保できない。
そこで、本実施例ではフリップフロップ１０及びラッチ
回路１１を夫々設けて一定ノクルス暢の）くルスを発生
することにより上記の回路素子の動作を確保する。すな
わち、フリップフロップ１０の出力信号はラッチ回路１
１に供給され、ここで前記マスター発会器の出力信号な
ｉ（ただしＮは２以上の自然数）に分周し、かつ１周期
が上記★き込み枠判別信号Ｃの最短パルス間隔のｉ以下
に波形整形して得た入力端子１２よりの信号ｆＭ′によ
リラツチされる。これにより、ラッチ回路１１からは誉
き込み枠判別信号Ｃと上記信号ｆＭ′とか互いに同期関
係にあることから、常に一定ノクルス暢のパルスが取り
出され、フリップ７０ツブＴ及び１０を夫々リセットす
る。従って、ラッチ回路＄１の出力信号は第３図中）に
示す如き一定ノくルス暢のパルスｄとなり、回路素子の
動作を確保し、コノパルスｄはまたスレーブラッチ１３
にも供給サレ、ここでマスターラッチ６の並列出力情報
データをラッチさせる。
回路１１を夫々設けて一定ノクルス暢の）くルスを発生
することにより上記の回路素子の動作を確保する。すな
わち、フリップフロップ１０の出力信号はラッチ回路１
１に供給され、ここで前記マスター発会器の出力信号な
ｉ（ただしＮは２以上の自然数）に分周し、かつ１周期
が上記★き込み枠判別信号Ｃの最短パルス間隔のｉ以下
に波形整形して得た入力端子１２よりの信号ｆＭ′によ
リラツチされる。これにより、ラッチ回路１１からは誉
き込み枠判別信号Ｃと上記信号ｆＭ′とか互いに同期関
係にあることから、常に一定ノクルス暢のパルスが取り
出され、フリップ７０ツブＴ及び１０を夫々リセットす
る。従って、ラッチ回路＄１の出力信号は第３図中）に
示す如き一定ノくルス暢のパルスｄとなり、回路素子の
動作を確保し、コノパルスｄはまたスレーブラッチ１３
にも供給サレ、ここでマスターラッチ６の並列出力情報
データをラッチさせる。
丈に上記のパルスｄはカウンタ１４に供給されて１−数
される。このカウンタ１４の出力計数値はランダム・ア
クセス・メモリ（ＲＡＭ）１５のアドレス信号として用
いられ、ここでは説明の便宜上。
される。このカウンタ１４の出力計数値はランダム・ア
クセス・メモリ（ＲＡＭ）１５のアドレス信号として用
いられ、ここでは説明の便宜上。
ぞの普き込みアドレスは連番であるものとする（笑際の
ＲＡＭ１５の誓き込みアドレスは、情報データがインタ
ーリーブされて伝送されており、これを本来の１１番に
戻すディンターリーブのためにインターリーブ長に相通
するアドレスその他を定数加簀してアドレスとすること
か多い。）。
ＲＡＭ１５の誓き込みアドレスは、情報データがインタ
ーリーブされて伝送されており、これを本来の１１番に
戻すディンターリーブのためにインターリーブ長に相通
するアドレスその他を定数加簀してアドレスとすること
か多い。）。
しかる後に１（ＡＭ１５はカウンタ１４により指定さｊ
したアドレス（このアドレス値は第３図（Ｅｌに示す如
くパルスｄの人米毎に変化する）にスレーブラッチ１３
からの情報データを書き込み、また−定の読み出しフレ
ーム周期で記憶した情報データを出力端子１６へ出力す
る。なお、第１図中、Ｗ・Ｅはライトイネーブル信号を
示す。
したアドレス（このアドレス値は第３図（Ｅｌに示す如
くパルスｄの人米毎に変化する）にスレーブラッチ１３
からの情報データを書き込み、また−定の読み出しフレ
ーム周期で記憶した情報データを出力端子１６へ出力す
る。なお、第１図中、Ｗ・Ｅはライトイネーブル信号を
示す。
ここで１本実施例では、第３図（Ｃ１に示すように書き
込み枠判別信号Ｃは同図（ＢｌにＴで示す一定の読み出
しフレーム絢期内に２回発生ζねる伯゛号とされており
、従ってＲＡＭ１５の曹き込み枠（曹き込み期間）は同
図（Ｂｌに斜線で示す如く瞼み出しフレーム周期Ｔ内に
２回設けられる。すなわち。
込み枠判別信号Ｃは同図（ＢｌにＴで示す一定の読み出
しフレーム絢期内に２回発生ζねる伯゛号とされており
、従ってＲＡＭ１５の曹き込み枠（曹き込み期間）は同
図（Ｂｌに斜線で示す如く瞼み出しフレーム周期Ｔ内に
２回設けられる。すなわち。
ＲＡＭ１５は繰り返し周波数か略４４．１ｋＨｚで伝送
されるディジタル信号中の情報データを、約２倍の繰り
返し周波数８８．２ｋ）（ｚで曹き込むように好、何１
される。
されるディジタル信号中の情報データを、約２倍の繰り
返し周波数８８．２ｋ）（ｚで曹き込むように好、何１
される。
第３図（Ｂｌ及び（Ｅｌについて更に詳細に説明するに
。
。
同図（Ｂｌ中に斜線で示す書き込み枠ｂ１ではＲＡ Ｍ
２Ｓの第３図（Ｅｌに示すアドレスＡ１ に情報データ
が豊き込まれ、書き込み枠ｂ２．ｂｓ及びｂ４では夫々
ｌ’ｅ＋ｊ−アドレスＡ２に同一の情報データか書き込
まれる。すなわち、同期信号検出信号ａが発生されてか
ら次の同期信号検出信号が発生されるまでの間は同じｌ
フレームのディジタル信号が入来しているから１本実施
例のように同期信号検出信号ａが入来した直後の書き込
み枠判別信号Ｃの入来によりＲＡＭ１５の書き込みアド
レスを変化させて、再生テイジタル信号の時間軸変動に
応じて第３図ＩＥ） Ｋ示す如くこの書き込みアドレス
を変化させることにより１時間軸変動無く設けられた１
：き込み枠ｂ２．ｂ５汲び°ｂ４の夫々にはアドレスＡ
２に四−の情報データが繰り返して４！き込°まれるこ
とになる。
２Ｓの第３図（Ｅｌに示すアドレスＡ１ に情報データ
が豊き込まれ、書き込み枠ｂ２．ｂｓ及びｂ４では夫々
ｌ’ｅ＋ｊ−アドレスＡ２に同一の情報データか書き込
まれる。すなわち、同期信号検出信号ａが発生されてか
ら次の同期信号検出信号が発生されるまでの間は同じｌ
フレームのディジタル信号が入来しているから１本実施
例のように同期信号検出信号ａが入来した直後の書き込
み枠判別信号Ｃの入来によりＲＡＭ１５の書き込みアド
レスを変化させて、再生テイジタル信号の時間軸変動に
応じて第３図ＩＥ） Ｋ示す如くこの書き込みアドレス
を変化させることにより１時間軸変動無く設けられた１
：き込み枠ｂ２．ｂ５汲び°ｂ４の夫々にはアドレスＡ
２に四−の情報データが繰り返して４！き込°まれるこ
とになる。
同様に、第３図（Ｂｌに示す誓き込み枠ｂ５． ｂ６で
はアドレスＡ５に同一の情報データ（アドレスＡ２に記
憶された次の情報データ）が惨き込まれ、その次の情報
データは畳き込み枠ｂ７． ｂ８で次のアトし／スＡ４
に練り収し、 ’Ｃ’ｔｒｉ ＊込゛まれる。このよう
にして、ＲＡＭ１５の１１次のアドレスには時間軸変動
を有する情報データの夫々がＩＴｈや抜は無く書き込ま
れてい＜ （′Ｍ？ｍして同じアドレスに同じ情報デー
タが１゛き込１れること＃′Ｘあるが、異なるアドレス
には同じ７°−夕は重複して書き込まれることはない。
はアドレスＡ５に同一の情報データ（アドレスＡ２に記
憶された次の情報データ）が惨き込まれ、その次の情報
データは畳き込み枠ｂ７． ｂ８で次のアトし／スＡ４
に練り収し、 ’Ｃ’ｔｒｉ ＊込゛まれる。このよう
にして、ＲＡＭ１５の１１次のアドレスには時間軸変動
を有する情報データの夫々がＩＴｈや抜は無く書き込ま
れてい＜ （′Ｍ？ｍして同じアドレスに同じ情報デー
タが１゛き込１れること＃′Ｘあるが、異なるアドレス
には同じ７°−夕は重複して書き込まれることはない。
）。なお、第３図（Ｂｌ中、書き込み枠場外の期間でＲ
ＡＭ＋５のびみ出しが行−なゎｔｌ、ｉＺｏこのｔみ出
しけマスター発振器からｇ：放した読み出し制御信号に
基つ・いて行なわれるので、時間軸変動が除去されて情
報データが脱み出され８０ＲＡＭ１５から読−７呂され
た情報データは１例えば第４図に示す回路を経てもとの
アナログＦＭ報信号に変伊される。第４図中、入）７端
子１７ｉ＃ζは時間軸Ｌｉａ＋を有する再生ディジタル
信号が記２図に示す即キ信号フォーマットで直列に入来
し、てメモリ回路１８に供給さｊｌ、入力端子１９にｉ
ｔ Ａｉ；記同期信号＄Ｊはｌ ’ｆｉ号ａ、が入来し
てメモリ制御回路２０に供給される。メモリ回路１８ば
篤Ｉノに示したシフトレジスフ３．マスターラツチ６、
スレーブラッチ１３及びＲＡｉｉ１５などからなり、メ
モリ制御回路２Ｇはフリップフロップ７、 Ｉ Ｏ，
ＡｌｌＤ回路９．ラッチ回路１１及びカワンタ１４その
他より構成さｎている。
ＡＭ＋５のびみ出しが行−なゎｔｌ、ｉＺｏこのｔみ出
しけマスター発振器からｇ：放した読み出し制御信号に
基つ・いて行なわれるので、時間軸変動が除去されて情
報データが脱み出され８０ＲＡＭ１５から読−７呂され
た情報データは１例えば第４図に示す回路を経てもとの
アナログＦＭ報信号に変伊される。第４図中、入）７端
子１７ｉ＃ζは時間軸Ｌｉａ＋を有する再生ディジタル
信号が記２図に示す即キ信号フォーマットで直列に入来
し、てメモリ回路１８に供給さｊｌ、入力端子１９にｉ
ｔ Ａｉ；記同期信号＄Ｊはｌ ’ｆｉ号ａ、が入来し
てメモリ制御回路２０に供給される。メモリ回路１８ば
篤Ｉノに示したシフトレジスフ３．マスターラツチ６、
スレーブラッチ１３及びＲＡｉｉ１５などからなり、メ
モリ制御回路２Ｇはフリップフロップ７、 Ｉ Ｏ，
ＡｌｌＤ回路９．ラッチ回路１１及びカワンタ１４その
他より構成さｎている。
入力端子１７に入来した再生テイジタル信号は誤り横出
回路２１に共給され、ここで第２図の第９ビツトから第
１２７ビツトまでの信号が前記生成多項式Ｘ 十Ｘ
−４−Ｘ 十Ｘ−Ｈで除算され、その剰余が零のとき
はそのフレーム係号中の情報データは娯り無しと判定し
、零でないときは１つがあると判定して哄り訂正回路２
２でメモリ回路１８から読み出された情報データの誤り
引上を行なわせる。
回路２１に共給され、ここで第２図の第９ビツトから第
１２７ビツトまでの信号が前記生成多項式Ｘ 十Ｘ
−４−Ｘ 十Ｘ−Ｈで除算され、その剰余が零のとき
はそのフレーム係号中の情報データは娯り無しと判定し
、零でないときは１つがあると判定して哄り訂正回路２
２でメモリ回路１８から読み出された情報データの誤り
引上を行なわせる。
誤り訂正回路２２は岨り訂正符号Ｐ及び／又はＱを用い
て０ｈ−１〜Ｃｈ−４の４つのデータワードと共に各ビ
ット毎にモジュロ２の加算を行なって訂正復元を行ない
、また誤りの無いときはそのまま通過させて１つの無い
又は復元した４つのデータワードをＤＡ変換器２３へ出
力する。上記の誤りデータの訂正復元のシーケンスはメ
モリ回路１８により時間軸変動が除去されているので正
確に行なえる。ＤＡ変換器２３によりティシタルーアナ
ログ変侠されて出力端子２４に４つのチャンネルのアナ
ログ情報信号が並列に出力される。
て０ｈ−１〜Ｃｈ−４の４つのデータワードと共に各ビ
ット毎にモジュロ２の加算を行なって訂正復元を行ない
、また誤りの無いときはそのまま通過させて１つの無い
又は復元した４つのデータワードをＤＡ変換器２３へ出
力する。上記の誤りデータの訂正復元のシーケンスはメ
モリ回路１８により時間軸変動が除去されているので正
確に行なえる。ＤＡ変換器２３によりティシタルーアナ
ログ変侠されて出力端子２４に４つのチャンネルのアナ
ログ情報信号が並列に出力される。
上述の如く１本発明になるメモリ回路への書き込み方式
は、少なくとも同期信号と情報データとより１フレ一ム
ｋｍ成するテイジタル信号がフレ−ム単位毎に第１の繰
り返し周波数で時間軸変動を伴なって伝送され、伝送さ
れたこのディジタル信号を書き込み、これを読み出すメ
モリ回路を。
は、少なくとも同期信号と情報データとより１フレ一ム
ｋｍ成するテイジタル信号がフレ−ム単位毎に第１の繰
り返し周波数で時間軸変動を伴なって伝送され、伝送さ
れたこのディジタル信号を書き込み、これを読み出すメ
モリ回路を。
第１の繰り返し周波数の略２倍に逃足した時間軸変動の
無い第２の繰り返し周波数で制御し、上記！フレームの
伝送周期当り２回程度惰紬テータをメモリ回路へ書き込
むよう構成したため、時間軸変動を有している情報デー
タを時間軸変動を４ノしていない第２の繰り返し周波数
の信号の制御の下にメモリ回路に古き込むことができ、
すなわち非同期系を同ル」糸にＫｍするＣとができ、従
ってメモリ回路の管理を簡単ｈｃでき、特に時間＠変動
の最短周期がフレーム周期よりも充分長く、また時間！
１Ｉｌｌｌ変動が比較的少ない伝送路（例えば円盤状記
録媒体）を経て伝送されるディジタル信号に適用して好
適であり％また前記１川期信号の検出信号の入来Ｉ′後
に入来する前記第２の繰り返し周波数の１き込み枠手ｉ
別信号か入来する母にメモリ回路のアドレスを変化させ
、同一・のアドレスに誓き込まれる情報データが１シノ
ーであるときは再度書き込むようにしたので１回路を複
雑な構成とすることなく情報データを各アドレスにｊ；
１次に書き込ませることかできる等の％＆を有するもの
である。
無い第２の繰り返し周波数で制御し、上記！フレームの
伝送周期当り２回程度惰紬テータをメモリ回路へ書き込
むよう構成したため、時間軸変動を有している情報デー
タを時間軸変動を４ノしていない第２の繰り返し周波数
の信号の制御の下にメモリ回路に古き込むことができ、
すなわち非同期系を同ル」糸にＫｍするＣとができ、従
ってメモリ回路の管理を簡単ｈｃでき、特に時間＠変動
の最短周期がフレーム周期よりも充分長く、また時間！
１Ｉｌｌｌ変動が比較的少ない伝送路（例えば円盤状記
録媒体）を経て伝送されるディジタル信号に適用して好
適であり％また前記１川期信号の検出信号の入来Ｉ′後
に入来する前記第２の繰り返し周波数の１き込み枠手ｉ
別信号か入来する母にメモリ回路のアドレスを変化させ
、同一・のアドレスに誓き込まれる情報データが１シノ
ーであるときは再度書き込むようにしたので１回路を複
雑な構成とすることなく情報データを各アドレスにｊ；
１次に書き込ませることかできる等の％＆を有するもの
である。
第１図は本発明方式の一実施例をボすブロック系統図、
第２図は伝ｆｓきれるディジタル信号のフォーマットの
一例を模式的に示す図、第３図（Ａｌ〜（１１１は夫々
第１図の動作ｄ！Ｉ１曲用タイムチャート、第４図は本
発明方式を適用されたメモリ回路を有するテイジタル信
号丹生装會の要部の一例を示すブロック系統図である。 １．１１・・・時間軸変ＩＡＪを有するテ１ジタルイ６
号″人力端子、２・・・同Ｍ＠号慣出回路、３・・・シ
フトレジスタ、５・・・同Ｍ発生回路、６・・・マスタ
ーラッチ、１、１０・・・フリップフロップ、８・・・
曹き込与枠判別信号人力端子、１１・・・ラッチ回路、
１３・・・スレーブラッチ、１４・・・カウンタ、１５
・・・ランダム・アクセス・メモリ（ＲＡＭ）、、１６
・・・出力端子、１８・・・メモリ回路、ｔＳ・・・同
期信号検出信号入力端子、２０・・・メモリ制御回路、
２２・・・誤り訂正回路、第３図 第５１図 １ 第１頁の続き ０発 明 者 古村誠 横浜市神奈用区守屋町３丁目１２ 番地日本ビクター株式会社内 ０発 明 者 高橋宣明 横浜市神奈用区守屋町３丁目１２ 番地日本ビクター株式会社内
第２図は伝ｆｓきれるディジタル信号のフォーマットの
一例を模式的に示す図、第３図（Ａｌ〜（１１１は夫々
第１図の動作ｄ！Ｉ１曲用タイムチャート、第４図は本
発明方式を適用されたメモリ回路を有するテイジタル信
号丹生装會の要部の一例を示すブロック系統図である。 １．１１・・・時間軸変ＩＡＪを有するテ１ジタルイ６
号″人力端子、２・・・同Ｍ＠号慣出回路、３・・・シ
フトレジスタ、５・・・同Ｍ発生回路、６・・・マスタ
ーラッチ、１、１０・・・フリップフロップ、８・・・
曹き込与枠判別信号人力端子、１１・・・ラッチ回路、
１３・・・スレーブラッチ、１４・・・カウンタ、１５
・・・ランダム・アクセス・メモリ（ＲＡＭ）、、１６
・・・出力端子、１８・・・メモリ回路、ｔＳ・・・同
期信号検出信号入力端子、２０・・・メモリ制御回路、
２２・・・誤り訂正回路、第３図 第５１図 １ 第１頁の続き ０発 明 者 古村誠 横浜市神奈用区守屋町３丁目１２ 番地日本ビクター株式会社内 ０発 明 者 高橋宣明 横浜市神奈用区守屋町３丁目１２ 番地日本ビクター株式会社内
Claims (1)
- 【特許請求の範囲】 （１１少なくとも同期信号と情報データとより１フレー
ムヲ構成するディジタル信号がフレーム率位毎に第１の
繰り返し周波数で時間軸変動を伴なって伝送され、該伝
送されたディジタル信号な曹き込み、これを読み出すメ
モリ回路を、上記第１の繰り返し周波数の略２倍に選定
した時間軸変動の無い第２の繰り返し周波数で制御し、
上記１フレームの伝送胤期当９２回程度上記情報テータ
を該メモリ回路へ書き込むよう構成したことを特徴とす
るメモリ回路への書き込み方式。 （２） 該ディジタル信号中の同期信号を検出して得た
同期信号検出信号の入来直後に上記第２の練り返し鵬波
数′の書き込み枠判別信号が入来する毎に該メモリ回路
のアドレスを変化させ、同一の該アドレスに書き込まれ
る該情報データが同一であるときは書度誓き込むよう構
成したことを特徴とする特許請求の範囲第１ｒＪ４記載
のメモリ回路への書き込み方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089388A JPS58205906A (ja) | 1982-05-26 | 1982-05-26 | メモリ回路への書き込み方式 |
| US06/496,589 US4561083A (en) | 1982-05-26 | 1983-05-20 | Memory circuit write-in system |
| DE19833318930 DE3318930A1 (de) | 1982-05-26 | 1983-05-25 | Speicherschaltungsschreibvorrichtung |
| FR8308594A FR2527880B1 (fr) | 1982-05-26 | 1983-05-25 | Dispositif d'ecriture pour circuit memoire |
| GB08314428A GB2122054B (en) | 1982-05-26 | 1983-05-25 | Memory circuit write-in system |
| NL8301845A NL8301845A (nl) | 1982-05-26 | 1983-05-25 | Stelsel voor het inschrijven van informatie in een geheugenschakeling. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089388A JPS58205906A (ja) | 1982-05-26 | 1982-05-26 | メモリ回路への書き込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205906A true JPS58205906A (ja) | 1983-12-01 |
| JPH0580069B2 JPH0580069B2 (ja) | 1993-11-05 |
Family
ID=13969271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089388A Granted JPS58205906A (ja) | 1982-05-26 | 1982-05-26 | メモリ回路への書き込み方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4561083A (ja) |
| JP (1) | JPS58205906A (ja) |
| DE (1) | DE3318930A1 (ja) |
| FR (1) | FR2527880B1 (ja) |
| GB (1) | GB2122054B (ja) |
| NL (1) | NL8301845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632172A (ja) * | 1986-06-20 | 1988-01-07 | Matsushita Electric Ind Co Ltd | デイジタルデ−タ再生装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600967A (nl) * | 1986-04-17 | 1987-11-16 | Philips Nv | Televisiesignaalgeheugeninschrijfschakeling. |
| US4872073A (en) * | 1988-09-02 | 1989-10-03 | Ampex Corporation | Apparatus for playback of magnetically recorded data having a variable input rate |
| JPH043592A (ja) * | 1990-04-20 | 1992-01-08 | Hitachi Ltd | 映像信号処理装置 |
| CN113223568B (zh) * | 2021-05-17 | 2022-04-22 | 杭州雄迈集成电路技术股份有限公司 | 一种锁存结构和锁存方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3349329A (en) * | 1963-07-30 | 1967-10-24 | Robertshaw Controls Co | Means and method of reducing jitter distortion of binary data recovered from a communication wave |
| US3916107A (en) * | 1972-10-06 | 1975-10-28 | Bell Telephone Labor Inc | Digital system for reclocking pulse code modulation circuits |
| GB1576621A (en) * | 1976-03-19 | 1980-10-08 | Rca Corp | Television synchronizing apparatus |
| GB1595772A (en) * | 1976-10-29 | 1981-08-19 | Ampex | Digital time base compensator for correcting timing errors in a stream of digital data |
| AT347511B (de) * | 1977-02-22 | 1978-12-27 | Philips Nv | Schaltungsanordnung zur digitalen korrektur von zeitbasisfehlern eines fernsehsignals |
| US4211997A (en) * | 1978-11-03 | 1980-07-08 | Ampex Corporation | Method and apparatus employing an improved format for recording and reproducing digital audio |
| DE2901034C3 (de) * | 1979-01-12 | 1984-08-09 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig & Co KG, 8510 Fürth | Verfahren und Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form |
| JPS5750307A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
| JPS5766515A (en) * | 1980-10-13 | 1982-04-22 | Victor Co Of Japan Ltd | Memory address control system |
| US4477842A (en) * | 1981-04-20 | 1984-10-16 | Victor Company Of Japan, Ltd. | Data reproducing circuit |
-
1982
- 1982-05-26 JP JP57089388A patent/JPS58205906A/ja active Granted
-
1983
- 1983-05-20 US US06/496,589 patent/US4561083A/en not_active Expired - Fee Related
- 1983-05-25 DE DE19833318930 patent/DE3318930A1/de not_active Ceased
- 1983-05-25 NL NL8301845A patent/NL8301845A/nl not_active Application Discontinuation
- 1983-05-25 FR FR8308594A patent/FR2527880B1/fr not_active Expired
- 1983-05-25 GB GB08314428A patent/GB2122054B/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632172A (ja) * | 1986-06-20 | 1988-01-07 | Matsushita Electric Ind Co Ltd | デイジタルデ−タ再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2527880A1 (fr) | 1983-12-02 |
| NL8301845A (nl) | 1983-12-16 |
| JPH0580069B2 (ja) | 1993-11-05 |
| GB8314428D0 (en) | 1983-06-29 |
| GB2122054A (en) | 1984-01-04 |
| FR2527880B1 (fr) | 1987-05-07 |
| DE3318930A1 (de) | 1983-12-01 |
| US4561083A (en) | 1985-12-24 |
| GB2122054B (en) | 1986-08-06 |
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