JPS59221809A - デイジタル信号伝送における同期信号検出回路 - Google Patents

デイジタル信号伝送における同期信号検出回路

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JPS59221809A
JPS59221809A JP9533683A JP9533683A JPS59221809A JP S59221809 A JPS59221809 A JP S59221809A JP 9533683 A JP9533683 A JP 9533683A JP 9533683 A JP9533683 A JP 9533683A JP S59221809 A JPS59221809 A JP S59221809A
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JP
Japan
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signal
output
counter
digital
circuit
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Application number
JP9533683A
Other languages
English (en)
Inventor
Shoji Ueno
昭治 植野
Kazunori Nishikawa
西川 和典
Yoshiki Iwasaki
岩崎 善樹
Isao Masuda
勲 増田
Makoto Furumura
古村 誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Nippon Victor KK
Original Assignee
Victor Company of Japan Ltd
Nippon Victor KK
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11BINFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10Digital recording or reproducing

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号伝送に331iる同期信号検出
回路に係り、少なくとも同期信号とディジタルデータと
よりなるブロック(フレーム)甲位角に時系列的に合成
されて伝送されるディジタル信号から、上記同期信号を
正確に検出する回路に関する。
従来技術 従来より、ディジタルオーディオ信号にイ」加重な情報
として静止画像又は部分的な動画像などに関するディジ
タルビデオ信号を付加して、又はナベでディジタルオー
ディオ信号のみを情報記録円盤(以下「ディスク」とい
う)上の同じトラックに時系列的に断続するピット列と
して記録し、このディスクを静電容量変化又は光の強度
変化を利用して読取り再生することが知られている。こ
の場合、伝送されるディジタル信号は、例えば第1図に
模式的に示す如く、5YNCで示す位置に配されるブロ
ック(フレーム)の始まりを示す8ビツトの固定パター
ンの同期信号の後に、各16ビツトの4つのチャンネル
のディジタルデータ(前記のディジタルオーディオ信号
及び/又はディジタルビデオ信号のデータ)がD1〜D
4で示す位置に時系列的に順次に配置され、更にその後
のP+ 、P2で示す位置に各16ビツトの誤り訂正符
号、CRCで示す位置に23ピツ1〜の誤り検査符号(
ザイクリック・リダンダンシイ・チェック・コード)が
夫々配置される。そして最後の3ビツトのうちのAdr
で示す位置には例えば全196ビツトの制御信号のうち
の1ビツトのデータが配され、Uで示す残りの2ビツト
はユーザーズビツl〜と呼称される予備のための2ピツ
トが配される。
上記の5YNCからUまでの計130ビットで1ブロツ
ク(フレーム)を構成するディジタル信号は、その繰り
返し周波数が例えば標本化周波数と同じ44.1kHz
で、伝送ピットレー]−5,733Mb/Sでブロック
単位毎に時系列的に合成されてシリアルに伝送される。
この時系列的合成ディジタル信号は、NRZ (ノン・
リターン・ツウ・ゼロ)信号であり、セルフクロック可
能なMFM(モディファイド・フリケンシイ・モジュレ
ーション)、3PM(3ポジシヨン・モジュレーション
)などのディジタル変調や、或いはM系列符号と2を法
とする加算を行なってデルタスクランブルを行なってか
ら更に周波数変調を行なうか、又は上記のディジタル変
調を行なわずに周波数変調を行ない、しかる後に光ビー
ム等を用いてディスクに断続するビット列として記録さ
れる。
このディスクの再生装置においては、ディスクから再生
された信号の周波数復調を行なって得た    )第1
図に示す如き構成の再生ディジタル信号からその信号に
位相同期した高周波数(例えば5.733M1−(z程
度)のクロック信号をクロック再生回路を用いて再生し
、これにより得られたクロック・信号に基づいて再生デ
ィジタル信号中の周期信号の検出やメモリ回路へのデー
タの書き込みなどを行なう。
発明が解決しようとする問題点 しかるに、上記のディジタル信号のうち同期信号を除い
た信号区間に同期信号と同じパターンのデータ(擬似同
期信号)が存在していることがあり、この場合は上記の
同期信号検出回路は上記の擬似同期信号を同期信号であ
ると検出してしまい、その結果圧しいデータの復調がで
きないという問題点があった。また、同期信号検出回路
には、従来カウンタを使用して同期信号がドロップアウ
ト等により欠落した場合にも一定周期で同期信号検出出
力を得る構成の回路もあったが、この同期信号検出回路
でも上記擬似同期信号を検出して上記カウンタをリセッ
トしてしまうため、やはり擬似同期信号を同期信号とし
て誤って検出してしまうこととなり、正しいデータの復
調ができないという問題点があった。
そこで、本発明は同期信号検出出力がN回(Nは2以上
の自然数)連続して得られたときにリヒットされるカウ
ンタの出力を同期信号検出信号として出力することによ
り、上記の問題点を解決したディジタル信号伝送におけ
る同期信号検出回路を提供することを目的とする。
問題点を解決するだめの手段 本発明は、情報信号でディジタル変調して得られたディ
ジタルデータに固定パターンの同期信号が少なくとも付
加されてなる1ブロツクの信号が、該ブロック単位毎に
時系列的に合成されたディジタル信号の伝送において、
該ディジタル信号が供給され該ディジタル信号中の該同
期信号と同一固定パターンの信号を検出する第1の検出
回路と、該第1の検出回路の出力検出信号によりりセッ
トされ、かつ、該ディジタル信号より抽出したクロック
信号を計数する第1のカウンタと、該第1のカウンタの
計数出力より上記1ブロツクの信号周期に略等しい周期
の信号を出力する第1のデコーダと、該第1の検出回路
及び第1のデコーダの再出力信号が上記1ブロツクの信
号周期毎にN回(ただしNは2以上の自然数)連続して
一致したときこれを検出する第2の検出回路と、該第2
の検出回路の出力検出信号発生期間中、該第1の検出回
路の出力検出信号によりリセットされ、かつ、該クロッ
ク信号を計数する第2のカウンタと、該第2のカウンタ
の計数出力をデコーダして同期信号検出信号を出力する
第2のデコーダとより構成したものであり、以下その一
実施例について図面と共に説明する。
実施例 第2図は本発明回路の一実施例の回路系統図を示す。同
図中、入力端子1には、前記したディジタルオーディオ
ディスクから再生され、更に周波数復調されて第1図に
示す如き信号フォーマットのブロック単位で合成されて
いる再生ディジタル信号が入来する。この再生ディジタ
ル信号は第1図に5YNC;で示した同期信号と同一ビ
ット数である8ビツトのシフトレジスタ2に供給される
一方、エツジ検出回路3に供給され、ここで立上り及び
立下りの各エツジが検出された後、タンク回路4に供給
される。タンク回路4は伝送ビットレートの自然数倍の
周波数(従って伝送ビットレートの1倍の場合は5.7
33MHz )に同調するよう構成されており、これよ
り再生ディジタル信号の立上り及び立下りに位相同期し
た例えば5゜733MHzの正弦波を発生してフェーズ
・ロックド・ループ(PLL)5に供給する。PLL5
はディスクの回転むら等に起因して再生ディジタル信号
中に生じている時間軸変動が、タンク回路4の出力正弦
波中にもそのまま含まれているので、この時間軸変動を
吸収し、またドロップアウトの補償を行なって例えば上
記5.733M1」Zのパルスをクロック信号として出
力する。
シフトレジスタ2には、上記のクロック信号がラッチパ
ルス(シフトパルス)として供給され、入力端子1より
シリアルに供給される再生へディジタル信号の8ビツト
を一時記憶し、その0ピツ1〜記憶データを並列にゲー
ト回路6へ出力する。ゲート回路6は上記の入力8ビツ
トデータの値が前記した同期信号と同一の固定パターン
の値のときに、論理「1」の信号を検出信号として出力
し、それ以外のとぎには論理「O」の信号を出力覆る。
従って、通常は同期信号の8ビツト目がシフトレジスタ
2に供給された時点でゲート回路6から一定パルス幅(
これはシフトレジスタ2がクロック信号によってシフト
動作を行なっており、クロック信号の一周期毎にシフト
レジスタ2の8ビット並列データの値が更新されるから
、クロック信号の一周期に等しい。)の論理「1」のパ
ルスが取り出され、後述のAND回路10及び14に夫
々供給される一方、OR回路7を通して第1のカウンタ
8のリセット端子に印加され、これをその立上りエツジ
でリセットする。
カウンタ8ばPLL5より取り出された前記のタロツク
信号を計数し、その計数値出力を第1のデコーダ9へ出
力する。デコーダ9は上記のカウンタ8のn1故値が、
1ブロック伝送周期(130ビット伝送周期)に等しい
期間に伝送される上記クロック信号のパルス数と等しい
値になった時に論理「1」のパルスを出力する。デコー
ダ9の出力パルスはOR回路7を通してカウンタ8のリ
セット端子に印加され、これをその立上りでリセットす
る一方、AND回路10へ供給される。これにより、デ
ィスクの再生直後はゲート回路6とデコーダ9の各出力
パルスの発生時期は一致していないが、ゲート回路6よ
り検出信号が一旦111力された以後は、ゲート回路6
及びデコーダ8は夫々互いに位相同期して同じ時点でパ
ルスを発生ずる。
このパルスは前記同期信号の第8ビツト目の1ビツト伝
送期間に対応して論理「1」となる、1ブロック伝送周
期のパルスである。
AND回路10はこれらの1ブロック伝送周期のパルス
の論理積をとって得たパルスをシフ1へレジスタ11へ
出力する。ここで、1ブロツクの信号中の同期信号以外
の連続する8ビツトのデータが、同期信号と同一の固定
パターンでないときくこの場合が殆どである)は、同期
信号が再生される毎にAND回路10より1ビツト伝送
周期のパルス幅のパルスが出力される。シフトレジスタ
11は後述の出力端子17の出力同期信号検出信号から
生成された1ブロック伝送周期に等しい周期のシフトパ
ルスが入力端子12より供給されて、AND回路10の
出力パルスを順次シフトし、そのNビット(ただし、N
は2以上の自然数で、例えば8又は16)の並列出力信
号をゲート回路13へ供給する。
グー1〜回路13はシフトレジスタ11のNビット並列
出力がいずれも論理「1」であるときにのみ、すなわち
、ゲート回路6及びデコーダ9の両出力パルスが、1ブ
ロック伝送周期毎にN回連続して一致したときにのみ、
この状態を検出して論理「1」の検出信号をAND回路
14へ出力する。
従って、上記のN回連続して一致した揚台以降でり、再
生ディジタル信号中の同期信号がドロップアウト等にに
り欠落しない限り、ゲート回路13からは常時論理「1
」の信号が取り出される。AND回路14はゲート回路
13より論理「1」の信号が供給されているときは、グ
ー1〜回路′6より取り出された、再生同期信号の第8
ビツト目に位相同期し、かつ、1ブロック伝送周期のパ
ルスを通過させて第2のカウンタ15のリセット端子に
印加させ、これをリセットさUる。
第2のカウンタ15はPLL5の出力クロック信号を計
数し、その計数出力を第2のデコーダ16へ出力する。
第2のデコーダ16はデコーダ9と同様に、カウンタ1
5のに1数値が、1ブ〔Jツク伝送周期に等しい期間に
伝送されるPLL5の出力クロック信号のパルス数と等
しい値になった時に論理「1」のパルスを出力する構成
とされている。従って、ゲート回路6の検出信号とデコ
ーダ9の出力パルスとが、1ブロック伝送周期毎にN回
連続して夫々一致している正常再生時には、第1及び第
2のカウンタ8及び15Lよ夫々ゲート回路6よりの同
一の検出信号によりリレツ1〜されて同期しており、デ
コーダ16はデコーダ9と同様に1ブロック伝送周期で
、かつ、再生同期(、H号の第8ビツト目に位相同期し
たパルスを発生出力し、この出力パルスを同期信号検出
(3号として出力Vjaf子17を介して、再生ディジ
タル(3号中のディジタル信号中や誤り検査符号及び誤
りB1正符号を取り込む回路に基準信号として供給する
以上は正常再生時の動作であるが、次に1ブロツクの信
号中の同期信号以外の連続する8ビツトのデータの値が
、同期信号と同一の値であった場合の動作につき説明す
る。この場合は、上記の8ビツトのデータの@後のビッ
トのデータ再生時点で、ゲート回路6より偽の検出信号
が出力され、AND回路10に供給される一方、OR回
路7を通してカウンタ8をリセットする。このため、ゲ
ート回路6より偽の検出信号が出力された04点直後で
はデコーダ9の出力は論理「0」となり、よってAND
回路10の出力は論理rOJとなる。
これにより、シフトレジスタ11のNビット並ダ」出力
のうち1ビツトが論理「0」となり、ゲート回路13の
出力信号は論理「0」となってAND回路14をゲート
「閉」状態とする。従って、AND回路14はゲート回
路6よりの偽の検出信号がカウンタ15のリセット端子
へ供給されることを阻止し、これによりカウンタ15(
まAN[)回路14の出力によりセットされること”;
N < P L L 5よりのりOツク信号の計数を引
続いて計数しデコーダ16の出力によりセットされる。
これにJ:す、デコーダ16からは偽の検出信号が発生
しても、これに影響されることなく、デコーダ16の出
力周期に応じて常に1ブロック伝送周期の同期i=号検
出信号が取り出される。
上記の偽の検出信号が発生された後の最〃ノの同期信号
の検出信号によってカウンタ8は再び1ノヒツトされ、
更にその後N回連続して同期1言号7J(再生されると
、ゲート回路13の出力は再び論理「1」になり、カウ
ンタ15はゲート回路6のj」」力検出信号でリセット
され、この検出信号に位相同期した検出信号がデコーダ
16より出力される。
次にディジタル信号中の同期信号の一部がドロップアウ
ト等により欠落した場合につ(1て説明覆る。この場合
は、デコーダ9より1ブロック伝送周期のパルスが正常
再生時と同様に出力さl’Lるのに対し、ゲート回路6
からは検出信号は出力されない。このため、AND回路
10の出力信号は論理「O」となり、ゲート回路13の
出力信号も論理rOJとなる。従って、カウンタ15は
偽の検出信号発生時と同様に、クロック信号の計数を継
続し、デコーダ16よりその直前に検出された真の同期
信号検出時点より1ブロック伝送周期後に同期信号検出
信号を自ら生成して出力させる。従って、同期信号の一
部欠落も補償することができる。
応用例 なお、上記の実施例ではディジタル信号はディスクに記
録されており、これを再生する装置に適用する場合につ
いて説明したが、磁気テープ等の他の記録媒体に記録さ
れている場合にも同様に適用することができる。また、
ディジタル信号の信号フォーマットは第1図のものに限
定されるものではない。
効果 上述の如く、本発明によれば、ディジタル信号中−の同
期信号と同一固定パターンの信号を検出する第1の検出
回路の出力信号によりリセットされ、かつ、ディジタル
信号より抽出したクロック信号を計数する第1のカウン
タのその計数出力をデコードして得た1ブロツクの信号
周期に略等しい周期の信号と、上記第1の検出回路の出
力検出信号とが夫々1ブロツクの信号周期毎にN11l
il連続して一致したときに上記第1の検出回路の出力
検出信号で第2のカウンタをリセツ1−するようにした
ので、同期信号以外のデータに同期信号と同一固定パタ
ーンのデータが存在していてもこれに影響されることな
く、前記クロック信号を計数づる第2のカウンタの計数
比ツノから再生同期信号に位相同期した同期信号検出信
号を発生出力り゛ることかでき、また再生同期信号の一
部が欠落した場合にも、欠落する前の正しい周期の第1
の検出回路よりの同期信号検出出力に基づいて第2のカ
ウンタは動作しているので第2のカウンタの31数出力
から正しい周期の同期信号検出信号を発生出力すること
ができ、従って常にディジタル信号中のディジタルデー
タを正しく取り込まぜることができる等の特長を有する
ものである。
【図面の簡単な説明】
第1図はディジタル信号の1ブロツク(フレーム)の構
成の一例を模式的に示づ図、第2図は本発明回路の一実
施例を示す回路系統図である。 1・・・再生ディジタル信号入力端子、2.11・・・
シフトレジスタ、6.13・・・ゲート回路、8・・・
第1のカウンタ、9・・・第1のデコーダ、15・・・
第2のカウンタ、16・・・第2のデコーダ、17・・
・同期信号検出信号出力端子。 手続補正書 特許庁長官   若杉和夫  殿 (特許庁審査官         殿)1、事件の表示 昭和58年 特 許願第 953.11号2、発明の名
称 ディジタル信号伝送における同期信号検出回路3、補正
をする者 特   許  出願人 住 所  邑221  神奈川県横浜市神奈用区守屋町
3丁目12番地名称 (432)  日本ビクター株式
会社代表者 取締役社長  宍3m  −部4、代理人 自発補正 6、 補正対象 明lit書の発明の詳細な説明の欄及び・図面7、補正
の内容 (1)  明細書中、第14頁第3行の「セット」を「
リセット」と補正する。 ■ 同、第14頁第5行の「によりセット」を「がOR
回路18を介してカウンタ15のリセット端子Rに加え
られてリセット」ど補正づ゛る。 ■ 図面中、第2図を添イ」図面の通り補正する。

Claims (1)

    【特許請求の範囲】
  1. 情報信号でディジタル変調して得られたディジタルデー
    タに固定パターンの同期信号が少なくとも付加されてな
    る1ブロツクの信号が、該ブロック単位毎に時系列的に
    合成されたディジタル信号の伝送において、該ディジタ
    ル信号が供給され該ディジタル信号中の該同期信号と同
    一固定パターンの信号を検出づ−る第1の検出回路と、
    該第1の検出回路の出力検出信号によりリセットされ、
    かつ、該ディジタル信号より抽出したクロック信号を計
    数する第1のカウンタと、該第1のカウンタの計数出力
    より上記1ブロツクの信号周期に略等しい周期の信号を
    出力づ−る第1のデコーダと、該第1の検出回路及び第
    1のデコーダの両川力信号が上記1ブロツクの信号周期
    毎にN回(ただしNは2以上の自然数)連続して一致し
    たときこれを検出づ−る第2の検出回路と、該第2の検
    出回路の出力検出信号発生期間中、該第1の検出′回路
    の出力検出信号によりリセットされ、かつ、該クロック
    信号を計数する第2のカウンタと、該第2のカウンタの
    計数出力をデコードして同期信号検出信号を出力する第
    2のデコーダとよりなることを特徴とするディジタル信
    号伝送における同期信号検出回路。
JP9533683A 1983-05-30 1983-05-30 デイジタル信号伝送における同期信号検出回路 Pending JPS59221809A (ja)

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JP (1) JPS59221809A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560302B1 (en) 1997-12-26 2003-05-06 Samsung Electronics Co., Ltd. Sync detection device for an optical disk player and method for detecting sync
JP2007165955A (ja) * 2005-12-09 2007-06-28 Oki Electric Ind Co Ltd 垂直同期信号生成装置

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