JPS59221809A - デイジタル信号伝送における同期信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号伝送に３３１ｉる同期信号検出
回路に係り、少なくとも同期信号とディジタルデータと
よりなるブロック（フレーム）甲位角に時系列的に合成
されて伝送されるディジタル信号から、上記同期信号を
正確に検出する回路に関する。

従来技術 従来より、ディジタルオーディオ信号にイ」加重な情報
として静止画像又は部分的な動画像などに関するディジ
タルビデオ信号を付加して、又はナベでディジタルオー
ディオ信号のみを情報記録円盤（以下「ディスク」とい
う）上の同じトラックに時系列的に断続するピット列と
して記録し、このディスクを静電容量変化又は光の強度
変化を利用して読取り再生することが知られている。こ
の場合、伝送されるディジタル信号は、例えば第１図に
模式的に示す如く、５ＹＮＣで示す位置に配されるブロ
ック（フレーム）の始まりを示す８ビツトの固定パター
ンの同期信号の後に、各１６ビツトの４つのチャンネル
のディジタルデータ（前記のディジタルオーディオ信号
及び／又はディジタルビデオ信号のデータ）がＤ１〜Ｄ
４で示す位置に時系列的に順次に配置され、更にその後
のＰ＋　、Ｐ２で示す位置に各１６ビツトの誤り訂正符
号、ＣＲＣで示す位置に２３ピツ１〜の誤り検査符号（
ザイクリック・リダンダンシイ・チェック・コード）が
夫々配置される。そして最後の３ビツトのうちのＡｄｒ
で示す位置には例えば全１９６ビツトの制御信号のうち
の１ビツトのデータが配され、Ｕで示す残りの２ビツト
はユーザーズビツｌ〜と呼称される予備のための２ピツ
トが配される。

上記の５ＹＮＣからＵまでの計１３０ビットで１ブロツ
ク（フレーム）を構成するディジタル信号は、その繰り
返し周波数が例えば標本化周波数と同じ４４．１ｋＨｚ
で、伝送ピットレー］−５，７３３Ｍｂ／Ｓでブロック
単位毎に時系列的に合成されてシリアルに伝送される。

この時系列的合成ディジタル信号は、ＮＲＺ　（ノン・
リターン・ツウ・ゼロ）信号であり、セルフクロック可
能なＭＦＭ（モディファイド・フリケンシイ・モジュレ
ーション）、３ＰＭ（３ポジシヨン・モジュレーション
）などのディジタル変調や、或いはＭ系列符号と２を法
とする加算を行なってデルタスクランブルを行なってか
ら更に周波数変調を行なうか、又は上記のディジタル変
調を行なわずに周波数変調を行ない、しかる後に光ビー
ム等を用いてディスクに断続するビット列として記録さ
れる。

このディスクの再生装置においては、ディスクから再生
された信号の周波数復調を行なって得た　　　　）第１
図に示す如き構成の再生ディジタル信号からその信号に
位相同期した高周波数（例えば５．７３３Ｍ１−（ｚ程
度）のクロック信号をクロック再生回路を用いて再生し
、これにより得られたクロック・信号に基づいて再生デ
ィジタル信号中の周期信号の検出やメモリ回路へのデー
タの書き込みなどを行なう。

発明が解決しようとする問題点 しかるに、上記のディジタル信号のうち同期信号を除い
た信号区間に同期信号と同じパターンのデータ（擬似同
期信号）が存在していることがあり、この場合は上記の
同期信号検出回路は上記の擬似同期信号を同期信号であ
ると検出してしまい、その結果圧しいデータの復調がで
きないという問題点があった。また、同期信号検出回路
には、従来カウンタを使用して同期信号がドロップアウ
ト等により欠落した場合にも一定周期で同期信号検出出
力を得る構成の回路もあったが、この同期信号検出回路
でも上記擬似同期信号を検出して上記カウンタをリセッ
トしてしまうため、やはり擬似同期信号を同期信号とし
て誤って検出してしまうこととなり、正しいデータの復
調ができないという問題点があった。

そこで、本発明は同期信号検出出力がＮ回（Ｎは２以上
の自然数）連続して得られたときにリヒットされるカウ
ンタの出力を同期信号検出信号として出力することによ
り、上記の問題点を解決したディジタル信号伝送におけ
る同期信号検出回路を提供することを目的とする。

問題点を解決するだめの手段 本発明は、情報信号でディジタル変調して得られたディ
ジタルデータに固定パターンの同期信号が少なくとも付
加されてなる１ブロツクの信号が、該ブロック単位毎に
時系列的に合成されたディジタル信号の伝送において、
該ディジタル信号が供給され該ディジタル信号中の該同
期信号と同一固定パターンの信号を検出する第１の検出
回路と、該第１の検出回路の出力検出信号によりりセッ
トされ、かつ、該ディジタル信号より抽出したクロック
信号を計数する第１のカウンタと、該第１のカウンタの
計数出力より上記１ブロツクの信号周期に略等しい周期
の信号を出力する第１のデコーダと、該第１の検出回路
及び第１のデコーダの再出力信号が上記１ブロツクの信
号周期毎にＮ回（ただしＮは２以上の自然数）連続して
一致したときこれを検出する第２の検出回路と、該第２
の検出回路の出力検出信号発生期間中、該第１の検出回
路の出力検出信号によりリセットされ、かつ、該クロッ
ク信号を計数する第２のカウンタと、該第２のカウンタ
の計数出力をデコーダして同期信号検出信号を出力する
第２のデコーダとより構成したものであり、以下その一
実施例について図面と共に説明する。

実施例 第２図は本発明回路の一実施例の回路系統図を示す。同
図中、入力端子１には、前記したディジタルオーディオ
ディスクから再生され、更に周波数復調されて第１図に
示す如き信号フォーマットのブロック単位で合成されて
いる再生ディジタル信号が入来する。この再生ディジタ
ル信号は第１図に５ＹＮＣ；で示した同期信号と同一ビ
ット数である８ビツトのシフトレジスタ２に供給される
一方、エツジ検出回路３に供給され、ここで立上り及び
立下りの各エツジが検出された後、タンク回路４に供給
される。タンク回路４は伝送ビットレートの自然数倍の
周波数（従って伝送ビットレートの１倍の場合は５．７
３３ＭＨｚ　）に同調するよう構成されており、これよ
り再生ディジタル信号の立上り及び立下りに位相同期し
た例えば５゜７３３ＭＨｚの正弦波を発生してフェーズ
・ロックド・ループ（ＰＬＬ）５に供給する。ＰＬＬ５
はディスクの回転むら等に起因して再生ディジタル信号
中に生じている時間軸変動が、タンク回路４の出力正弦
波中にもそのまま含まれているので、この時間軸変動を
吸収し、またドロップアウトの補償を行なって例えば上
記５．７３３Ｍ１」Ｚのパルスをクロック信号として出
力する。

シフトレジスタ２には、上記のクロック信号がラッチパ
ルス（シフトパルス）として供給され、入力端子１より
シリアルに供給される再生へディジタル信号の８ビツト
を一時記憶し、その０ピツ１〜記憶データを並列にゲー
ト回路６へ出力する。ゲート回路６は上記の入力８ビツ
トデータの値が前記した同期信号と同一の固定パターン
の値のときに、論理「１」の信号を検出信号として出力
し、それ以外のとぎには論理「Ｏ」の信号を出力覆る。

従って、通常は同期信号の８ビツト目がシフトレジスタ
２に供給された時点でゲート回路６から一定パルス幅（
これはシフトレジスタ２がクロック信号によってシフト
動作を行なっており、クロック信号の一周期毎にシフト
レジスタ２の８ビット並列データの値が更新されるから
、クロック信号の一周期に等しい。）の論理「１」のパ
ルスが取り出され、後述のＡＮＤ回路１０及び１４に夫
々供給される一方、ＯＲ回路７を通して第１のカウンタ
８のリセット端子に印加され、これをその立上りエツジ
でリセットする。

カウンタ８ばＰＬＬ５より取り出された前記のタロツク
信号を計数し、その計数値出力を第１のデコーダ９へ出
力する。デコーダ９は上記のカウンタ８のｎ１故値が、
１ブロック伝送周期（１３０ビット伝送周期）に等しい
期間に伝送される上記クロック信号のパルス数と等しい
値になった時に論理「１」のパルスを出力する。デコー
ダ９の出力パルスはＯＲ回路７を通してカウンタ８のリ
セット端子に印加され、これをその立上りでリセットす
る一方、ＡＮＤ回路１０へ供給される。これにより、デ
ィスクの再生直後はゲート回路６とデコーダ９の各出力
パルスの発生時期は一致していないが、ゲート回路６よ
り検出信号が一旦１１１力された以後は、ゲート回路６
及びデコーダ８は夫々互いに位相同期して同じ時点でパ
ルスを発生ずる。

このパルスは前記同期信号の第８ビツト目の１ビツト伝
送期間に対応して論理「１」となる、１ブロック伝送周
期のパルスである。

ＡＮＤ回路１０はこれらの１ブロック伝送周期のパルス
の論理積をとって得たパルスをシフ１へレジスタ１１へ
出力する。ここで、１ブロツクの信号中の同期信号以外
の連続する８ビツトのデータが、同期信号と同一の固定
パターンでないときくこの場合が殆どである）は、同期
信号が再生される毎にＡＮＤ回路１０より１ビツト伝送
周期のパルス幅のパルスが出力される。シフトレジスタ
１１は後述の出力端子１７の出力同期信号検出信号から
生成された１ブロック伝送周期に等しい周期のシフトパ
ルスが入力端子１２より供給されて、ＡＮＤ回路１０の
出力パルスを順次シフトし、そのＮビット（ただし、Ｎ
は２以上の自然数で、例えば８又は１６）の並列出力信
号をゲート回路１３へ供給する。

グー１〜回路１３はシフトレジスタ１１のＮビット並列
出力がいずれも論理「１」であるときにのみ、すなわち
、ゲート回路６及びデコーダ９の両出力パルスが、１ブ
ロック伝送周期毎にＮ回連続して一致したときにのみ、
この状態を検出して論理「１」の検出信号をＡＮＤ回路
１４へ出力する。

従って、上記のＮ回連続して一致した揚台以降でり、再
生ディジタル信号中の同期信号がドロップアウト等にに
り欠落しない限り、ゲート回路１３からは常時論理「１
」の信号が取り出される。ＡＮＤ回路１４はゲート回路
１３より論理「１」の信号が供給されているときは、グ
ー１〜回路′６より取り出された、再生同期信号の第８
ビツト目に位相同期し、かつ、１ブロック伝送周期のパ
ルスを通過させて第２のカウンタ１５のリセット端子に
印加させ、これをリセットさＵる。

第２のカウンタ１５はＰＬＬ５の出力クロック信号を計
数し、その計数出力を第２のデコーダ１６へ出力する。

第２のデコーダ１６はデコーダ９と同様に、カウンタ１
５のに１数値が、１ブ〔Ｊツク伝送周期に等しい期間に
伝送されるＰＬＬ５の出力クロック信号のパルス数と等
しい値になった時に論理「１」のパルスを出力する構成
とされている。従って、ゲート回路６の検出信号とデコ
ーダ９の出力パルスとが、１ブロック伝送周期毎にＮ回
連続して夫々一致している正常再生時には、第１及び第
２のカウンタ８及び１５Ｌよ夫々ゲート回路６よりの同
一の検出信号によりリレツ１〜されて同期しており、デ
コーダ１６はデコーダ９と同様に１ブロック伝送周期で
、かつ、再生同期（、Ｈ号の第８ビツト目に位相同期し
たパルスを発生出力し、この出力パルスを同期信号検出
（３号として出力Ｖｊａｆ子１７を介して、再生ディジ
タル（３号中のディジタル信号中や誤り検査符号及び誤
りＢ１正符号を取り込む回路に基準信号として供給する
。

以上は正常再生時の動作であるが、次に１ブロツクの信
号中の同期信号以外の連続する８ビツトのデータの値が
、同期信号と同一の値であった場合の動作につき説明す
る。この場合は、上記の８ビツトのデータの＠後のビッ
トのデータ再生時点で、ゲート回路６より偽の検出信号
が出力され、ＡＮＤ回路１０に供給される一方、ＯＲ回
路７を通してカウンタ８をリセットする。このため、ゲ
ート回路６より偽の検出信号が出力された０４点直後で
はデコーダ９の出力は論理「０」となり、よってＡＮＤ
回路１０の出力は論理ｒＯＪとなる。

これにより、シフトレジスタ１１のＮビット並ダ」出力
のうち１ビツトが論理「０」となり、ゲート回路１３の
出力信号は論理「０」となってＡＮＤ回路１４をゲート
「閉」状態とする。従って、ＡＮＤ回路１４はゲート回
路６よりの偽の検出信号がカウンタ１５のリセット端子
へ供給されることを阻止し、これによりカウンタ１５（
まＡＮ［）回路１４の出力によりセットされること”；
Ｎ　＜　Ｐ　Ｌ　Ｌ　５よりのりＯツク信号の計数を引
続いて計数しデコーダ１６の出力によりセットされる。

これにＪ：す、デコーダ１６からは偽の検出信号が発生
しても、これに影響されることなく、デコーダ１６の出
力周期に応じて常に１ブロック伝送周期の同期ｉ＝号検
出信号が取り出される。

上記の偽の検出信号が発生された後の最〃ノの同期信号
の検出信号によってカウンタ８は再び１ノヒツトされ、
更にその後Ｎ回連続して同期１言号７Ｊ（再生されると
、ゲート回路１３の出力は再び論理「１」になり、カウ
ンタ１５はゲート回路６のｊ」」力検出信号でリセット
され、この検出信号に位相同期した検出信号がデコーダ
１６より出力される。

次にディジタル信号中の同期信号の一部がドロップアウ
ト等により欠落した場合につ（１て説明覆る。この場合
は、デコーダ９より１ブロック伝送周期のパルスが正常
再生時と同様に出力さｌ’Ｌるのに対し、ゲート回路６
からは検出信号は出力されない。このため、ＡＮＤ回路
１０の出力信号は論理「Ｏ」となり、ゲート回路１３の
出力信号も論理ｒＯＪとなる。従って、カウンタ１５は
偽の検出信号発生時と同様に、クロック信号の計数を継
続し、デコーダ１６よりその直前に検出された真の同期
信号検出時点より１ブロック伝送周期後に同期信号検出
信号を自ら生成して出力させる。従って、同期信号の一
部欠落も補償することができる。

応用例 なお、上記の実施例ではディジタル信号はディスクに記
録されており、これを再生する装置に適用する場合につ
いて説明したが、磁気テープ等の他の記録媒体に記録さ
れている場合にも同様に適用することができる。また、
ディジタル信号の信号フォーマットは第１図のものに限
定されるものではない。

効果 上述の如く、本発明によれば、ディジタル信号中−の同
期信号と同一固定パターンの信号を検出する第１の検出
回路の出力信号によりリセットされ、かつ、ディジタル
信号より抽出したクロック信号を計数する第１のカウン
タのその計数出力をデコードして得た１ブロツクの信号
周期に略等しい周期の信号と、上記第１の検出回路の出
力検出信号とが夫々１ブロツクの信号周期毎にＮ１１ｌ
ｉｌ連続して一致したときに上記第１の検出回路の出力
検出信号で第２のカウンタをリセツ１−するようにした
ので、同期信号以外のデータに同期信号と同一固定パタ
ーンのデータが存在していてもこれに影響されることな
く、前記クロック信号を計数づる第２のカウンタの計数
比ツノから再生同期信号に位相同期した同期信号検出信
号を発生出力り゛ることかでき、また再生同期信号の一
部が欠落した場合にも、欠落する前の正しい周期の第１
の検出回路よりの同期信号検出出力に基づいて第２のカ
ウンタは動作しているので第２のカウンタの３１数出力
から正しい周期の同期信号検出信号を発生出力すること
ができ、従って常にディジタル信号中のディジタルデー
タを正しく取り込まぜることができる等の特長を有する
ものである。

【図面の簡単な説明】

第１図はディジタル信号の１ブロツク（フレーム）の構
成の一例を模式的に示づ図、第２図は本発明回路の一実
施例を示す回路系統図である。 １・・・再生ディジタル信号入力端子、２．１１・・・
シフトレジスタ、６．１３・・・ゲート回路、８・・・
第１のカウンタ、９・・・第１のデコーダ、１５・・・
第２のカウンタ、１６・・・第２のデコーダ、１７・・
・同期信号検出信号出力端子。 手続補正書 特許庁長官　　　若杉和夫　　殿 （特許庁審査官　　　　　　　　　殿）１、事件の表示 昭和５８年　特　許願第　９５３．１１号２、発明の名
称 ディジタル信号伝送における同期信号検出回路３、補正
をする者 特　　　許　　出願人 住　所　　邑２２１　　神奈川県横浜市神奈用区守屋町
３丁目１２番地名称　（４３２）　　日本ビクター株式
会社代表者　取締役社長　　宍３ｍ　　−部４、代理人 自発補正 ６、　補正対象 明ｌｉｔ書の発明の詳細な説明の欄及び・図面７、補正
の内容 （１）　　明細書中、第１４頁第３行の「セット」を「
リセット」と補正する。 ■　同、第１４頁第５行の「によりセット」を「がＯＲ
回路１８を介してカウンタ１５のリセット端子Ｒに加え
られてリセット」ど補正づ゛る。 ■　図面中、第２図を添イ」図面の通り補正する。

Claims (1)

【特許請求の範囲】
1. 情報信号でディジタル変調して得られたディジタルデー
   タに固定パターンの同期信号が少なくとも付加されてな
   る１ブロツクの信号が、該ブロック単位毎に時系列的に
   合成されたディジタル信号の伝送において、該ディジタ
   ル信号が供給され該ディジタル信号中の該同期信号と同
   一固定パターンの信号を検出づ−る第１の検出回路と、
   該第１の検出回路の出力検出信号によりリセットされ、
   かつ、該ディジタル信号より抽出したクロック信号を計
   数する第１のカウンタと、該第１のカウンタの計数出力
   より上記１ブロツクの信号周期に略等しい周期の信号を
   出力づ−る第１のデコーダと、該第１の検出回路及び第
   １のデコーダの両川力信号が上記１ブロツクの信号周期
   毎にＮ回（ただしＮは２以上の自然数）連続して一致し
   たときこれを検出づ−る第２の検出回路と、該第２の検
   出回路の出力検出信号発生期間中、該第１の検出′回路
   の出力検出信号によりリセットされ、かつ、該クロック
   信号を計数する第２のカウンタと、該第２のカウンタの
   計数出力をデコードして同期信号検出信号を出力する第
   ２のデコーダとよりなることを特徴とするディジタル信
   号伝送における同期信号検出回路。