JPH0580069B2 - - Google Patents
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- JPH0580069B2 JPH0580069B2 JP57089388A JP8938882A JPH0580069B2 JP H0580069 B2 JPH0580069 B2 JP H0580069B2 JP 57089388 A JP57089388 A JP 57089388A JP 8938882 A JP8938882 A JP 8938882A JP H0580069 B2 JPH0580069 B2 JP H0580069B2
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- signal
- frame
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- memory circuit
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 244000144992 flock Species 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
Description
【発明の詳細な説明】
本発明はメモリ回路への書き込み方式に係り、
時間軸変動を伴なつて伝送されるデイジタル信号
中の情報データをデイジタル信号の１フレームの
伝送周期当り２回程度の書き込み枠でメモリ回路
に書き込むことにより、時間軸変動を有していな
い信号を用いて上記情報データを好適にメモリ回
路に書き込み得る書き込み方式を提供することを
目的とする。
時間軸変動を伴なつて伝送されるデイジタル信号
中の情報データをデイジタル信号の１フレームの
伝送周期当り２回程度の書き込み枠でメモリ回路
に書き込むことにより、時間軸変動を有していな
い信号を用いて上記情報データを好適にメモリ回
路に書き込み得る書き込み方式を提供することを
目的とする。
従来より、ビデオ信号やオーデイオ信号等のア
ナログ情報信号をパルス符号変調（PCM）等の
デイジタルパルス変調をして得たデイジタル信号
を円盤状記録媒体に断続するピツト列の変化とし
て記録し、円盤状記録媒体から光の強度変化又は
静電容量変化を検出して既記録信号を読み取り再
生する方式が知られている。この円盤状記録媒体
の再生時には、円盤状記録媒体の回転むら等によ
り再生デイジタル信号に時間軸変動（ジツター）
を有するのが通常である。
ナログ情報信号をパルス符号変調（PCM）等の
デイジタルパルス変調をして得たデイジタル信号
を円盤状記録媒体に断続するピツト列の変化とし
て記録し、円盤状記録媒体から光の強度変化又は
静電容量変化を検出して既記録信号を読み取り再
生する方式が知られている。この円盤状記録媒体
の再生時には、円盤状記録媒体の回転むら等によ
り再生デイジタル信号に時間軸変動（ジツター）
を有するのが通常である。
一方、上記のデイジタル信号は伝送時に生ずる
ことがあるデータ誤りを訂正してもとのデータに
復元する必要性から、上記のデイジタル信号は所
定区間毎に区切られたデータワード以外に誤り訂
正符号、誤り検査符号及びそれらの信号の始めの
位置を示す同期信号とが時系列的に合成されて１
フレーム（１ブロツク）を構成し、そのフレーム
単位毎に順次に記録再生されるので、再生系には
上記のデータワード及び誤り訂正符号を蓄積する
メモリ回路が必要となる。上記のデイジタル信号
は時間軸変動を伴なつて再生されているため、そ
の時間軸変動の最短周期が上記の１フレームの周
期（これは標本化周波数の逆数の整数倍であるこ
とが多く、この周期を「フレーム周期」というも
のとする）よりも充分長いものとしても上記のメ
モリ回路に書き込む書き込みフレーム周期と読み
出す読み出しフレーム周期とは同期していない。
ことがあるデータ誤りを訂正してもとのデータに
復元する必要性から、上記のデイジタル信号は所
定区間毎に区切られたデータワード以外に誤り訂
正符号、誤り検査符号及びそれらの信号の始めの
位置を示す同期信号とが時系列的に合成されて１
フレーム（１ブロツク）を構成し、そのフレーム
単位毎に順次に記録再生されるので、再生系には
上記のデータワード及び誤り訂正符号を蓄積する
メモリ回路が必要となる。上記のデイジタル信号
は時間軸変動を伴なつて再生されているため、そ
の時間軸変動の最短周期が上記の１フレームの周
期（これは標本化周波数の逆数の整数倍であるこ
とが多く、この周期を「フレーム周期」というも
のとする）よりも充分長いものとしても上記のメ
モリ回路に書き込む書き込みフレーム周期と読み
出す読み出しフレーム周期とは同期していない。
従来、上記の時間軸変動を有するデイジタル信
号中のデータワード及び誤り訂正符号をメモリ回
路に書き込む方法としては、１フレーム内のデー
タワードの数と誤り訂正符号との数に夫ゝ対応し
た数のフラグを、何個か設けたスレーブラツチの
一つからデータワード又は誤り訂正符号がメモリ
素子へ書き込まれる毎に一つずつ消していくこと
により、時間軸変動に応じた書き込みを行なつて
おり、一つのアドレスに１フレーム内のデータワ
ード及び誤り訂正符号をまとめて書き込むことが
できなかつた。このため、メモリ回路のアドレス
が増加し、またどのアドレスにどのような信号が
記憶されているかというメモリ回路の管理が大変
であつた。
号中のデータワード及び誤り訂正符号をメモリ回
路に書き込む方法としては、１フレーム内のデー
タワードの数と誤り訂正符号との数に夫ゝ対応し
た数のフラグを、何個か設けたスレーブラツチの
一つからデータワード又は誤り訂正符号がメモリ
素子へ書き込まれる毎に一つずつ消していくこと
により、時間軸変動に応じた書き込みを行なつて
おり、一つのアドレスに１フレーム内のデータワ
ード及び誤り訂正符号をまとめて書き込むことが
できなかつた。このため、メモリ回路のアドレス
が増加し、またどのアドレスにどのような信号が
記憶されているかというメモリ回路の管理が大変
であつた。
本発明はデイジタル信号が時間軸変動の最短周
期がフレーム周期よりも充分長く、また時間軸変
動が比較的少ない伝送路（例えば円盤状記録媒
体）を伝送されることに鑑み、上記の欠点を除去
したものであり、以下その一実施例について図面
と共に説明する。
期がフレーム周期よりも充分長く、また時間軸変
動が比較的少ない伝送路（例えば円盤状記録媒
体）を伝送されることに鑑み、上記の欠点を除去
したものであり、以下その一実施例について図面
と共に説明する。
第１図は本発明方式の一実施例のブロツク系統
図を示す。同図中、１は入力端子で、例えば本出
願人が先に提案した第２図に示す如きフレーム
（フロツク）構成のデイジタル信号が、例えば円
盤状記録媒体（図示せず）から時系列的に再生さ
れて時間軸変動を伴なつて入力される。この入力
デイジタル信号の時間軸変動はその最短周期がフ
レーム周期よりも充分長く、また比較的少なく、
巨視的には入力デイジタル信号はフレーム周期の
逆数に等しい第１の繰り返し周波数をもつてい
る。第２図において、SYNCはフレームの始めを
示す８ビツトの固定パターンの同期信号、Ch−
１〜Ch−４は夫々16ビツトの４チヤンネルのデ
イジタル情報信号で、例えば３（又は２）チヤン
ネルのデイジタルオーデイオ信号と１（又は２）
チヤンネルのデイジタルビデオ信号、又は２チヤ
ンネルのデイジタルオーデイオ信号が２種類、又
は４チヤンネルのデイジタルオーデイオ信号の各
チヤンネルの信号の１ワードの多重位置を夫々示
す。更にＰ，Ｑは夫々16ビツトの誤り訂正符号
で、上記Ch−１〜Ch−４の各16ビツトの４チヤ
ンネルのデータから所定の生成式に従つて生成さ
れる。またCRCは23ビツトの誤り検査符号で、
その値は第２図の第９ビツト目から第104ビツト
目までのCh−１〜Ch−４，Ｐ及びＱの各データ
（これを「情報データ」というものとする）を例
えばX23＋X5＋X4＋Ｘ＋１なる生成多項式で除算
を行なつて得た23ビツトの剰余である。また更に
Adrはランダムアクセスなどのために使用される
全196ビツトの制御信号のうちの１ビツトのデー
タ多重位置で、従つて196ビツトの制御信号は196
フレームにより伝送される。また第２図に示すＵ
はユーザーズビツトと呼称される予備のための２
ビツトである。
図を示す。同図中、１は入力端子で、例えば本出
願人が先に提案した第２図に示す如きフレーム
（フロツク）構成のデイジタル信号が、例えば円
盤状記録媒体（図示せず）から時系列的に再生さ
れて時間軸変動を伴なつて入力される。この入力
デイジタル信号の時間軸変動はその最短周期がフ
レーム周期よりも充分長く、また比較的少なく、
巨視的には入力デイジタル信号はフレーム周期の
逆数に等しい第１の繰り返し周波数をもつてい
る。第２図において、SYNCはフレームの始めを
示す８ビツトの固定パターンの同期信号、Ch−
１〜Ch−４は夫々16ビツトの４チヤンネルのデ
イジタル情報信号で、例えば３（又は２）チヤン
ネルのデイジタルオーデイオ信号と１（又は２）
チヤンネルのデイジタルビデオ信号、又は２チヤ
ンネルのデイジタルオーデイオ信号が２種類、又
は４チヤンネルのデイジタルオーデイオ信号の各
チヤンネルの信号の１ワードの多重位置を夫々示
す。更にＰ，Ｑは夫々16ビツトの誤り訂正符号
で、上記Ch−１〜Ch−４の各16ビツトの４チヤ
ンネルのデータから所定の生成式に従つて生成さ
れる。またCRCは23ビツトの誤り検査符号で、
その値は第２図の第９ビツト目から第104ビツト
目までのCh−１〜Ch−４，Ｐ及びＱの各データ
（これを「情報データ」というものとする）を例
えばX23＋X5＋X4＋Ｘ＋１なる生成多項式で除算
を行なつて得た23ビツトの剰余である。また更に
Adrはランダムアクセスなどのために使用される
全196ビツトの制御信号のうちの１ビツトのデー
タ多重位置で、従つて196ビツトの制御信号は196
フレームにより伝送される。また第２図に示すＵ
はユーザーズビツトと呼称される予備のための２
ビツトである。
上記のSYNCからＵまでの計130ビツトの１フ
レームのデイジタル信号は、その繰り返し周波数
が例えば標本化周波数と同じ44.1kHzで、伝送ビ
ツトレート5.733Mb／Ｓで直列にフレーム単位毎
に円盤状記録媒体（図示せず）に記録されてい
る。従つて、この円盤状記録媒体の回転数を
900rpmとした場合は、その一回転当り2940フレ
ームのデイジタル信号が記録され、上記の196ビ
ツトの制御信号は一回転期間に15回記録されるこ
とになる。
レームのデイジタル信号は、その繰り返し周波数
が例えば標本化周波数と同じ44.1kHzで、伝送ビ
ツトレート5.733Mb／Ｓで直列にフレーム単位毎
に円盤状記録媒体（図示せず）に記録されてい
る。従つて、この円盤状記録媒体の回転数を
900rpmとした場合は、その一回転当り2940フレ
ームのデイジタル信号が記録され、上記の196ビ
ツトの制御信号は一回転期間に15回記録されるこ
とになる。
上記の計130ビツトで１フレームを構成してい
るデイジタル信号が上記の円盤状記録媒体から再
生されて第１図に示す入力端子１を介して同期信
号検出回路２に供給され、ここで第２図にSYNC
で示した同期信号が検出される一方、シフトレジ
スタ３に供給され、ここで直並列変換される。同
期信号検出回路２より取り出された同期信号検出
信号は、同期保護回路４により同期信号と同一パ
ターンが情報データや誤り検査符号の中にあつて
もそれに同期せず、第２図に示したSYNCの位置
に多重されている真の同期信号のみが自己相関を
用いて検出された後、同期発生回路５に供給され
る。この同期発生回路５は、上記の同期信号が
130ビツトのフレーム周期で記録されていること
から、略フレーム周期で本来入来されるべき同期
信号検出信号がドロツプアウト等により欠落した
場合には、その欠落した時刻に別途生成した同期
信号検出信号を発生出力する。従つて、同期発生
回路５からはドロツプアウト等により信号欠落が
あつても、また情報データ等に同期信号と同一パ
ターンが存在していても常に真の同期信号を検出
して得た、また欠落があつた場合はそれを補充し
て得た略フレーム周期の同期信号検出信号が取り
出される。
るデイジタル信号が上記の円盤状記録媒体から再
生されて第１図に示す入力端子１を介して同期信
号検出回路２に供給され、ここで第２図にSYNC
で示した同期信号が検出される一方、シフトレジ
スタ３に供給され、ここで直並列変換される。同
期信号検出回路２より取り出された同期信号検出
信号は、同期保護回路４により同期信号と同一パ
ターンが情報データや誤り検査符号の中にあつて
もそれに同期せず、第２図に示したSYNCの位置
に多重されている真の同期信号のみが自己相関を
用いて検出された後、同期発生回路５に供給され
る。この同期発生回路５は、上記の同期信号が
130ビツトのフレーム周期で記録されていること
から、略フレーム周期で本来入来されるべき同期
信号検出信号がドロツプアウト等により欠落した
場合には、その欠落した時刻に別途生成した同期
信号検出信号を発生出力する。従つて、同期発生
回路５からはドロツプアウト等により信号欠落が
あつても、また情報データ等に同期信号と同一パ
ターンが存在していても常に真の同期信号を検出
して得た、また欠落があつた場合はそれを補充し
て得た略フレーム周期の同期信号検出信号が取り
出される。
同期発生回路５から取り出された第３図Ａに示
す同期信号検出信号ａは、再生に伴なう時間軸変
動を有しており、マスターラツチ６に供給されて
シフトレジスタ３からの並列出力情報データをラ
ツチさせる一方、フリツプフロツプ７のセツト端
子に印加される。セツト状態にあるときのフリツ
プフロツプ７の出力信号はAND回路９に供給さ
れ、ここでマスター発振器（図示せず）の出力信
号から生成した入力端子８よりの第３図Ｃに示す
如き時間軸変動の無い書き込み枠判別信号ｃを通
過させてフリツプフロツプ１０のセツト端子に印
加する。ここで、AND回路９の出力信号を直接
スレーブラツチ１３に供給すると同時にフリツプ
フロツプ７のリセツト端子に印加するようにした
場合は、フリツプフロツプ７の出力信号は前記時
間軸変動を有する一方、入力端子８に入来する書
き込み枠判別信号ｃは時間軸変動を有しておらず
互いに非同期の関係にあるから、AND回路９の
出力信号のパルス幅が書き込み枠判別信号ｃのそ
れよりも狭くなることがあり、その場合は回路素
子の動作が確保できない。
す同期信号検出信号ａは、再生に伴なう時間軸変
動を有しており、マスターラツチ６に供給されて
シフトレジスタ３からの並列出力情報データをラ
ツチさせる一方、フリツプフロツプ７のセツト端
子に印加される。セツト状態にあるときのフリツ
プフロツプ７の出力信号はAND回路９に供給さ
れ、ここでマスター発振器（図示せず）の出力信
号から生成した入力端子８よりの第３図Ｃに示す
如き時間軸変動の無い書き込み枠判別信号ｃを通
過させてフリツプフロツプ１０のセツト端子に印
加する。ここで、AND回路９の出力信号を直接
スレーブラツチ１３に供給すると同時にフリツプ
フロツプ７のリセツト端子に印加するようにした
場合は、フリツプフロツプ７の出力信号は前記時
間軸変動を有する一方、入力端子８に入来する書
き込み枠判別信号ｃは時間軸変動を有しておらず
互いに非同期の関係にあるから、AND回路９の
出力信号のパルス幅が書き込み枠判別信号ｃのそ
れよりも狭くなることがあり、その場合は回路素
子の動作が確保できない。
そこで、本実施例ではフリツプフロツプ１０及
びラツチ回路１１を夫々設けて一定パルス幅のパ
ルスを発生することにより上記の回路素子の動作
を確保する。すなわち、フリツプフロツプ１０の
出力信号はラツチ回路１１に供給され、ここで前
記マスター発振器の出力信号を１／Ｎ（ただしＮは ２以上の自然数）に分周し、かつ、周期が上記書
き込み枠判別信号ｃの最短パルス間隔の1/2以下
に波形整形して得た入力端子１２よりの信号fM′
によりラツチされる。これにより、ラツチ回路１
１からは書き込み枠判別信号ｃと上記信号fM′と
が互いに同期関係にあることから、常に一定パル
ス幅のパルスが取り出され、フリツプフロツプ７
及び１０を夫々リセツトする。従つて、ラツチ回
路１１の出力信号は第３図Ｄに示す如き一定パル
ス幅のパルスｄとなり、回路素子の動作を確保
し、このパルスｄはまたスレーブラツチ１３にも
供給され、ここでマスターラツチ６の並列出力情
報データをラツチさせる。
びラツチ回路１１を夫々設けて一定パルス幅のパ
ルスを発生することにより上記の回路素子の動作
を確保する。すなわち、フリツプフロツプ１０の
出力信号はラツチ回路１１に供給され、ここで前
記マスター発振器の出力信号を１／Ｎ（ただしＮは ２以上の自然数）に分周し、かつ、周期が上記書
き込み枠判別信号ｃの最短パルス間隔の1/2以下
に波形整形して得た入力端子１２よりの信号fM′
によりラツチされる。これにより、ラツチ回路１
１からは書き込み枠判別信号ｃと上記信号fM′と
が互いに同期関係にあることから、常に一定パル
ス幅のパルスが取り出され、フリツプフロツプ７
及び１０を夫々リセツトする。従つて、ラツチ回
路１１の出力信号は第３図Ｄに示す如き一定パル
ス幅のパルスｄとなり、回路素子の動作を確保
し、このパルスｄはまたスレーブラツチ１３にも
供給され、ここでマスターラツチ６の並列出力情
報データをラツチさせる。
更に上記のパルスｄはカウンタ１４に供給され
て計数される。このカウンタ１４の出力計数値は
ランダム・アクセス・メモリ（RAM）１５のア
ドレス信号として用いられ、ここでは説明の便宜
上、その書き込みアドレスは連番であるものとす
る（実際のRAM１５の書き込みアドレスは、情
報データがインターリーブされて伝送されてお
り、これを本来の順番に戻すデインターリーブの
ためにインターリーブ長に相当するアドレスその
他を定数加算してアドレスとすることが多い。）。
て計数される。このカウンタ１４の出力計数値は
ランダム・アクセス・メモリ（RAM）１５のア
ドレス信号として用いられ、ここでは説明の便宜
上、その書き込みアドレスは連番であるものとす
る（実際のRAM１５の書き込みアドレスは、情
報データがインターリーブされて伝送されてお
り、これを本来の順番に戻すデインターリーブの
ためにインターリーブ長に相当するアドレスその
他を定数加算してアドレスとすることが多い。）。
しかる後にRAM１５はカウンタ１４により指
定されたアドレス（このアドレス値は第３図Ｅに
示す如くパルスｄの入来毎に変化する）にスレー
ブラツチ１３からの情報データを書き込み、また
一定の読み出しフレーム周期で記憶した情報デー
タを出力端子１６へ出力する。なお、第１図中、
W.Eはライトイネーブル信号を示す。
定されたアドレス（このアドレス値は第３図Ｅに
示す如くパルスｄの入来毎に変化する）にスレー
ブラツチ１３からの情報データを書き込み、また
一定の読み出しフレーム周期で記憶した情報デー
タを出力端子１６へ出力する。なお、第１図中、
W.Eはライトイネーブル信号を示す。
ここで、本実施例では、第３図Ｃに示すように
書き込み枠判別信号ｃは同図ＢにＴで示す一定の
読み出しフレーム周期内に２回発生させる信号と
されており、従つてRAM１５の書き込み枠（書
き込み期間）は同図Ｂに斜線で示す如く読み出し
フレーム周期Ｔ内に２回設けられる。すなわち、
RAM１５は繰り返し周波数が略44.1kHzで伝送さ
れるデイジタル信号中の情報データを、約２倍の
繰り返し周波数88.2kHzで書き込むように制御さ
れる。
書き込み枠判別信号ｃは同図ＢにＴで示す一定の
読み出しフレーム周期内に２回発生させる信号と
されており、従つてRAM１５の書き込み枠（書
き込み期間）は同図Ｂに斜線で示す如く読み出し
フレーム周期Ｔ内に２回設けられる。すなわち、
RAM１５は繰り返し周波数が略44.1kHzで伝送さ
れるデイジタル信号中の情報データを、約２倍の
繰り返し周波数88.2kHzで書き込むように制御さ
れる。
第３図Ｂ及びＥについて更に詳細に説明する
に、同図Ｂ中に斜線で示す書き込み枠b1では
RAM１５の第３図Ｅに示すアドレスA1に情報デ
ータが書き込まれ、書き込み枠b2，b3及びb4では
夫々同一アドレスA2に同一の情報データが書き
込まれる。すなわち、同期信号検出信号ａが発生
されてから次の同期信号が発生されるまでの間は
同じ１フレームのデイジタル信号が入来している
から、本実施例のように同期信号検出信号ａが入
来した直後の書き込み枠判別信号ｃの入来により
RAM１５の書き込みアドレスを変化させて、再
生デイジタル信号の時間軸変動に応じて第３図Ｅ
に示す如くこの書き込みアドレスを変化させるこ
とにより、時間軸変動無く設けられた書き込み枠
b2，b3及びb4の夫々にはアドレスA2に同一の情
報データが繰り返して書き込まれることになる。
に、同図Ｂ中に斜線で示す書き込み枠b1では
RAM１５の第３図Ｅに示すアドレスA1に情報デ
ータが書き込まれ、書き込み枠b2，b3及びb4では
夫々同一アドレスA2に同一の情報データが書き
込まれる。すなわち、同期信号検出信号ａが発生
されてから次の同期信号が発生されるまでの間は
同じ１フレームのデイジタル信号が入来している
から、本実施例のように同期信号検出信号ａが入
来した直後の書き込み枠判別信号ｃの入来により
RAM１５の書き込みアドレスを変化させて、再
生デイジタル信号の時間軸変動に応じて第３図Ｅ
に示す如くこの書き込みアドレスを変化させるこ
とにより、時間軸変動無く設けられた書き込み枠
b2，b3及びb4の夫々にはアドレスA2に同一の情
報データが繰り返して書き込まれることになる。
同様に、第３図Ｂに示す書き込み枠b5，b6では
アドレスA3に同一の情報データ（アドレスA2に
記憶された次の情報データ）が書き込まれ、その
次の情報データは書き込み枠b7，b8で次のアドレ
スA4に繰り返して書き込まれる。このようにし
て、RAM１５の順次のアドレスには時間軸変動
を有する情報データの夫々が重複や抜け無く書き
込まれていく（重複してアドレスに同じ情報デー
タが書き込まれることはあるが、異なるアドレス
には同じデータは重複して書き込まれることはな
い。）。なお、第３図Ｂ中、書き込み枠以外の期間
でRAM１５の読み出しが行なわれる。この読み
出しはマスター発振器から生成した読み出し制御
信号に基づいて行なわれるので、時間軸変動が除
去されて情報データが読み出される。
アドレスA3に同一の情報データ（アドレスA2に
記憶された次の情報データ）が書き込まれ、その
次の情報データは書き込み枠b7，b8で次のアドレ
スA4に繰り返して書き込まれる。このようにし
て、RAM１５の順次のアドレスには時間軸変動
を有する情報データの夫々が重複や抜け無く書き
込まれていく（重複してアドレスに同じ情報デー
タが書き込まれることはあるが、異なるアドレス
には同じデータは重複して書き込まれることはな
い。）。なお、第３図Ｂ中、書き込み枠以外の期間
でRAM１５の読み出しが行なわれる。この読み
出しはマスター発振器から生成した読み出し制御
信号に基づいて行なわれるので、時間軸変動が除
去されて情報データが読み出される。
RAM１５から読み出された情報データは、例
えば第４図に示す回路を経てもとのアナログ情報
信号に変換される。第４図中、入力端子１７には
時間軸変動を有する再生デイジタル信号が第２図
に示す如き信号フオーマツトで直列に入来してメ
モリ回路１８に供給され、入力端子１９には前記
同期信号検出信号ａが入来してメモリ制御回路２
０に供給される。メモリ回路１８は第１図に示し
たシフトレジスタ３、マスターラツチ６、スレー
ブラツチ１３及びRAM１５などからなり、メモ
リ制御回路２０はフリツプフロツプ７，１０，
AND回路９、ラツチ回路１１及びカウンタ１４
その他より構成されている。
えば第４図に示す回路を経てもとのアナログ情報
信号に変換される。第４図中、入力端子１７には
時間軸変動を有する再生デイジタル信号が第２図
に示す如き信号フオーマツトで直列に入来してメ
モリ回路１８に供給され、入力端子１９には前記
同期信号検出信号ａが入来してメモリ制御回路２
０に供給される。メモリ回路１８は第１図に示し
たシフトレジスタ３、マスターラツチ６、スレー
ブラツチ１３及びRAM１５などからなり、メモ
リ制御回路２０はフリツプフロツプ７，１０，
AND回路９、ラツチ回路１１及びカウンタ１４
その他より構成されている。
入力端子１７に入来した再生デイジタル信号は
誤り検出回路２１に供給され、ここで第２図の第
９ビツトから第127ビツトまでの信号が前記生成
多項式X23＋X5＋X4＋Ｘ＋１で除算され、その剰
余が零のときはそのフレーム信号中の情報データ
は誤り無しと判定し、零でないときは誤りがある
と判定して誤り訂正回路２２でメモリ回路１８か
ら読み出された情報データの誤り訂正を行なわせ
る。誤り訂正回路２２は誤り訂正符号Ｐ及び／又
はＱを用いてCh−１〜Ch−４の４つのデータワ
ードと共に各ビツト毎にモジユロ２の加算を行な
つて訂正復元を行ない、また誤りの無いときはそ
のまま通過させて誤りの無い又は復元した４つの
データワードをDA変換器２３へ出力する。上記
の誤りデータの訂正復元のシーケンスはメモリ回
路１８により時間軸変動が除去されているので正
確に行なえる。DA変換器２３によりデイジタル
−アナログ変換されて出力端子２４に４つのチヤ
ンネルのアナログ情報信号が並列に出力される。
誤り検出回路２１に供給され、ここで第２図の第
９ビツトから第127ビツトまでの信号が前記生成
多項式X23＋X5＋X4＋Ｘ＋１で除算され、その剰
余が零のときはそのフレーム信号中の情報データ
は誤り無しと判定し、零でないときは誤りがある
と判定して誤り訂正回路２２でメモリ回路１８か
ら読み出された情報データの誤り訂正を行なわせ
る。誤り訂正回路２２は誤り訂正符号Ｐ及び／又
はＱを用いてCh−１〜Ch−４の４つのデータワ
ードと共に各ビツト毎にモジユロ２の加算を行な
つて訂正復元を行ない、また誤りの無いときはそ
のまま通過させて誤りの無い又は復元した４つの
データワードをDA変換器２３へ出力する。上記
の誤りデータの訂正復元のシーケンスはメモリ回
路１８により時間軸変動が除去されているので正
確に行なえる。DA変換器２３によりデイジタル
−アナログ変換されて出力端子２４に４つのチヤ
ンネルのアナログ情報信号が並列に出力される。
上述の如く、本発明になるメモリ回路への書き
込み方式は、少なくとも同期信号と情報データと
より１フレームを構成するデイジタル信号がフレ
ーム単位毎に第１の繰り返し周波数で時間軸変動
を伴なつて伝送され、伝送されたこのデイジタル
信号を書き込み、これを読み出すメモリ回路を、
第１の繰り返し周波数の略２倍に選定した時間軸
変動の無い第２の繰り返し周波数で制御し、上記
１フレームの伝送周期当り２回程度情報データを
メモリ回路へ書き込むよう構成したため、時間軸
変動を有している情報データを時間軸変動を有し
ていない第２の繰り返し周波数の信号の制御の下
にメモリ回路に書き込むことができ、すなわち非
同期系を同期系に変換することができ、従つてメ
モリ回路の管理を簡単にでき、特に時間軸変動の
最短周期がフレーム周期よりも充分長く、また時
間軸変動が比較的少ない伝送路（例えば円盤状記
録媒体）を経て伝送されるデイジタル信号に適用
して好適であり、また前記同期信号の検出信号の
入来直後に入来する前記第２の繰り返し周波数の
書き込み枠判別信号が入来する毎にメモリ回路の
アドレスを変化させ、同一のアドレスに書き込ま
れる情報データが同一であるときは再度書き込む
ようにしたので、回路を複雑な構成とすることな
く情報データを各アドレスに順次に書き込ませる
ことができる等の特徴を有するものである。
込み方式は、少なくとも同期信号と情報データと
より１フレームを構成するデイジタル信号がフレ
ーム単位毎に第１の繰り返し周波数で時間軸変動
を伴なつて伝送され、伝送されたこのデイジタル
信号を書き込み、これを読み出すメモリ回路を、
第１の繰り返し周波数の略２倍に選定した時間軸
変動の無い第２の繰り返し周波数で制御し、上記
１フレームの伝送周期当り２回程度情報データを
メモリ回路へ書き込むよう構成したため、時間軸
変動を有している情報データを時間軸変動を有し
ていない第２の繰り返し周波数の信号の制御の下
にメモリ回路に書き込むことができ、すなわち非
同期系を同期系に変換することができ、従つてメ
モリ回路の管理を簡単にでき、特に時間軸変動の
最短周期がフレーム周期よりも充分長く、また時
間軸変動が比較的少ない伝送路（例えば円盤状記
録媒体）を経て伝送されるデイジタル信号に適用
して好適であり、また前記同期信号の検出信号の
入来直後に入来する前記第２の繰り返し周波数の
書き込み枠判別信号が入来する毎にメモリ回路の
アドレスを変化させ、同一のアドレスに書き込ま
れる情報データが同一であるときは再度書き込む
ようにしたので、回路を複雑な構成とすることな
く情報データを各アドレスに順次に書き込ませる
ことができる等の特徴を有するものである。
第１図は本発明方式の一実施例を示すブロツク
系統図、第２図は伝送されるデイジタル信号のフ
オーマツトの一例を模式的に示す図、第３図Ａ〜
Ｅは夫々第１図の動作説明用タイムチヤート、第
４図は本発明方式を適用されたメモリ回路を有す
るデイジタル信号再生装置の要部の一例を示すブ
ロツク系統図である。 １，１７……時間軸変動を有するデイジタル信
号入力端子、２……同期信号検出回路、３……シ
フトレジスタ、５……同期発生回路、６……マス
ターラツチ、７，１０……フリツプフロツプ、８
……書き込み枠判別信号入力端子、１１……ラツ
チ回路、１３……スレーブラツチ、１４……カウ
ンタ、１５……ランダム・アクセス・メモリ
（RAM）、１６……出力端子、１８……メモリ回
路、１９……同期信号検出信号入力端子、２０…
…メモリ制御回路、２２……誤り訂正回路、２３
……DA変換器、２４……アナログ信号出力端
子。
系統図、第２図は伝送されるデイジタル信号のフ
オーマツトの一例を模式的に示す図、第３図Ａ〜
Ｅは夫々第１図の動作説明用タイムチヤート、第
４図は本発明方式を適用されたメモリ回路を有す
るデイジタル信号再生装置の要部の一例を示すブ
ロツク系統図である。 １，１７……時間軸変動を有するデイジタル信
号入力端子、２……同期信号検出回路、３……シ
フトレジスタ、５……同期発生回路、６……マス
ターラツチ、７，１０……フリツプフロツプ、８
……書き込み枠判別信号入力端子、１１……ラツ
チ回路、１３……スレーブラツチ、１４……カウ
ンタ、１５……ランダム・アクセス・メモリ
（RAM）、１６……出力端子、１８……メモリ回
路、１９……同期信号検出信号入力端子、２０…
…メモリ制御回路、２２……誤り訂正回路、２３
……DA変換器、２４……アナログ信号出力端
子。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも同期信号と情報データとより１フ
レームを構成するデイジタル信号がフレーム単位
毎に第１の繰り返し周波数で時間軸変動を伴なつ
て伝送され、該伝送されたデイジタル信号を書き
込み、これを読み出すメモリ回路を、上記第１の
繰り返し周波数の略２倍に選定した時間軸変動の
無い第２の繰り返し周波数で制御し、上記１フレ
ームの伝送周期当り２回程度上記情報データを該
メモリ回路へ書き込むよう構成したことを特徴と
するメモリ回路への書き込み方式。 ２ 該デイジタル信号中の同期信号を検出して得
た同期信号検出信号の入来直後に上記第２の繰り
返し周波数の書き込み枠判別信号が入来する毎に
該メモリ回路のアドレスを変化させ、同一の該ア
ドレスに書き込まれる該情報データが同一である
ときは再度書き込むよう構成したことを特徴とす
る特許請求の範囲第１項記載のメモリ回路への書
き込み方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089388A JPS58205906A (ja) | 1982-05-26 | 1982-05-26 | メモリ回路への書き込み方式 |
| US06/496,589 US4561083A (en) | 1982-05-26 | 1983-05-20 | Memory circuit write-in system |
| FR8308594A FR2527880B1 (fr) | 1982-05-26 | 1983-05-25 | Dispositif d'ecriture pour circuit memoire |
| DE19833318930 DE3318930A1 (de) | 1982-05-26 | 1983-05-25 | Speicherschaltungsschreibvorrichtung |
| GB08314428A GB2122054B (en) | 1982-05-26 | 1983-05-25 | Memory circuit write-in system |
| NL8301845A NL8301845A (nl) | 1982-05-26 | 1983-05-25 | Stelsel voor het inschrijven van informatie in een geheugenschakeling. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089388A JPS58205906A (ja) | 1982-05-26 | 1982-05-26 | メモリ回路への書き込み方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205906A JPS58205906A (ja) | 1983-12-01 |
| JPH0580069B2 true JPH0580069B2 (ja) | 1993-11-05 |
Family
ID=13969271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089388A Granted JPS58205906A (ja) | 1982-05-26 | 1982-05-26 | メモリ回路への書き込み方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4561083A (ja) |
| JP (1) | JPS58205906A (ja) |
| DE (1) | DE3318930A1 (ja) |
| FR (1) | FR2527880B1 (ja) |
| GB (1) | GB2122054B (ja) |
| NL (1) | NL8301845A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8600967A (nl) * | 1986-04-17 | 1987-11-16 | Philips Nv | Televisiesignaalgeheugeninschrijfschakeling. |
| JPS632172A (ja) * | 1986-06-20 | 1988-01-07 | Matsushita Electric Ind Co Ltd | デイジタルデ−タ再生装置 |
| US4872073A (en) * | 1988-09-02 | 1989-10-03 | Ampex Corporation | Apparatus for playback of magnetically recorded data having a variable input rate |
| JPH043592A (ja) * | 1990-04-20 | 1992-01-08 | Hitachi Ltd | 映像信号処理装置 |
| CN113223568B (zh) * | 2021-05-17 | 2022-04-22 | 杭州雄迈集成电路技术股份有限公司 | 一种锁存结构和锁存方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3349329A (en) * | 1963-07-30 | 1967-10-24 | Robertshaw Controls Co | Means and method of reducing jitter distortion of binary data recovered from a communication wave |
| US3916107A (en) * | 1972-10-06 | 1975-10-28 | Bell Telephone Labor Inc | Digital system for reclocking pulse code modulation circuits |
| GB1576621A (en) * | 1976-03-19 | 1980-10-08 | Rca Corp | Television synchronizing apparatus |
| GB1595772A (en) * | 1976-10-29 | 1981-08-19 | Ampex | Digital time base compensator for correcting timing errors in a stream of digital data |
| AT347511B (de) * | 1977-02-22 | 1978-12-27 | Philips Nv | Schaltungsanordnung zur digitalen korrektur von zeitbasisfehlern eines fernsehsignals |
| US4211997A (en) * | 1978-11-03 | 1980-07-08 | Ampex Corporation | Method and apparatus employing an improved format for recording and reproducing digital audio |
| DE2901034C3 (de) * | 1979-01-12 | 1984-08-09 | Grundig E.M.V. Elektro-Mechanische Versuchsanstalt Max Grundig & Co KG, 8510 Fürth | Verfahren und Schaltungsanordnung zur Komprimierung und Dekomprimierung von Analogsignalen in digitaler Form |
| JPS5750307A (en) * | 1980-09-05 | 1982-03-24 | Sony Corp | Time base correcting device |
| JPS5766515A (en) * | 1980-10-13 | 1982-04-22 | Victor Co Of Japan Ltd | Memory address control system |
| US4477842A (en) * | 1981-04-20 | 1984-10-16 | Victor Company Of Japan, Ltd. | Data reproducing circuit |
-
1982
- 1982-05-26 JP JP57089388A patent/JPS58205906A/ja active Granted
-
1983
- 1983-05-20 US US06/496,589 patent/US4561083A/en not_active Expired - Fee Related
- 1983-05-25 NL NL8301845A patent/NL8301845A/nl not_active Application Discontinuation
- 1983-05-25 GB GB08314428A patent/GB2122054B/en not_active Expired
- 1983-05-25 DE DE19833318930 patent/DE3318930A1/de not_active Ceased
- 1983-05-25 FR FR8308594A patent/FR2527880B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58205906A (ja) | 1983-12-01 |
| FR2527880A1 (fr) | 1983-12-02 |
| FR2527880B1 (fr) | 1987-05-07 |
| GB2122054B (en) | 1986-08-06 |
| GB8314428D0 (en) | 1983-06-29 |
| NL8301845A (nl) | 1983-12-16 |
| DE3318930A1 (de) | 1983-12-01 |
| GB2122054A (en) | 1984-01-04 |
| US4561083A (en) | 1985-12-24 |
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