JPS6052498B2 - Ｐｃｍ方式による信号記録再生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はＰＣＭ方式による信号記録再生装置に関する
。

ＰＣＭ方式を用いた場合は信号が広帯域にわたるために
通常のオーディオテープレコーダは記録再生装置として
不適当である。そこでＶＴＲ（ビデオテープレコーダ）
を用いることが考えられる。ＶＴＲは本来テレビ信号を
記録再生する機能のものであり、かかる機能を損わずに
ＰＣＭ方式のデジタル信号を記録再生できることが好ま
しい。 本発明は斯る点を考慮してＰＣＭ方式のデジタ
ル信号をテレビ信号と同様の波形に変えて、ＶＴＲ自体
に変更を加えすにＰＣＭ方式による信号の記録再生を可
能とした装置に適用されるものである。

第１図はＶＴＲを用いて音響信号をＰＣＭ記録再生す
る装置の概略を示し、１はヘリカルスキャン方式の回転
２ヘッド形ＶＴＲを示し、２ｉはその記録信号入力端子
、２０はその再生信号出力端子である。

また、３Ｌは音響信号例えば２チャンネルステレオ信号
の左方信号の入力端子を示し、この信号はローパスフィ
ルタ４Ｌを介されることにより高域がやや制限され、サ
ンプリングホールド回路５Ｌでサンプリングされ、油変
換器６Ｌでサンプリング出力が並列コードに変換され、
さらに並列直列変換器７により直列コードに変換されて
メモリー装置８に書込まれる。一方、右方信号は入力端
子３Ｒより供給され、ローパスフィルタ４Ｒ１サンプリ
ングホールド回路５Ｒ及びＡＤ変換器６Ｒを介すること
により並列コードに変換され、さらに並列直列変換器７
により直列コードとされて、メモリー装置８に書込まれ
る。メモリー装置８の読出し出力は混合器９に供給され
、等化パルス及び同期信号が混合器９にて付加され、Ｖ
ＴＲｌの記録信号入力端子２１に供給され、図示せずも
ＦＭ変調器等から構成されるＶＴＲｌの記録系を介して
２つの回転磁気ヘツドにより磁気テープ上に傾斜したト
ラツクとして順次記録される。なお、１０はサンプリン
グホールド回路５Ｌ，５Ｒに供給されるゲートパルス、
ＡＤ変換器６Ｌ，６Ｒ及び並列直列変換器７に対するク
ロツクパルス、メモリー装置８に対するクロツクパルス
並びに等化パルス及び同期信号を発生するパルス発生器
を示し、１１は固定の基準クロツク発生器を示す。

再生時では、出力端子２０から上述の記録信号波形と同
様の波形の再生信号が現れ、同期分離回路２９に供給さ
れ、その出力にはデータのみが得られ、これがメモリー
装置２８に書き込まれる。

メモリー装置２８は記録時とは逆にデータを時間軸につ
いて伸長すると共に、ジツタ等の時間軸変動分を除去す
るもので、メモリー装置２８の読出し出力はデータ欠如
部がなく且つ時間軸変動分が除去されたものとなり、こ
れが直列並列変換器２７により並列コードとされ、ＤＡ
変換器２６Ｌ，２６Ｒ及びローパスフイルタ２４Ｌ，２
４Ｒを夫々介することにより、端子２３Ｌ及び２３Ｒに
．連続したステレオ左方信号及びステレオ右方信号が復
調されて得られる。同期分離回路２９により分離された
同期信号はパルス発生器２０に供給され、これら同期信
号に基いてメモリー装置２８に対するクロツクパルス及
び制御パルス、直列並列！変換器２７、ＤＡ変換器２６
Ｌ，２６Ｒに対するクロツクパルスが形成される。上述
のように音響信号をＶＴＲｌを用いてＰＣＭ方式で記録
及び再生する場合、デジタル的情報を含む記録信号波形
はテレビ信号と形式上は同一と４されている。

これは音響信号をＰＣＭ方式で記録再生するための信号
処理回路をアダプタ形式となし、テレビ信号の記録再生
を行なう本来の機能に加えて上記のアダプタを取り付け
ればＴＲｌ自体に変更を加えずに、高品位の音響信号の
記録再生を行ないうるようにするためである。第２図Ａ
はこのような考慮に基いて考えられる記録信号波形であ
り、テレビ信号の１フイールドを単位として水平同期信
号ＨＤ及び垂直同期信号ＶＤとデータが直列に配される
。

ここで一例としてＶＴＲｌの周波数特性より最高伝送ビ
ツトレイトが１．４Ｍｂ／Ｓｅｃであり、音響信号をコ
ード化するときに必要なビツト数が１ワード当り２６ビ
ットノであり、１ワード（以下１プロツクと呼ぶ）毎に
挿入される水平同期信号冊に割当てられるビツト数が２
ビツトであり、サンプリングレイトが４０ｋＨｚ以上必
要であり、さらにプロツク単位の伝送レイトＦｔが水平
周波数（１５．７５ｋＨｚ）の整数倍であるという条件
を満足するプロツク単位の伝送レイトＦＯ）は４７．２
５ｋＨｚとなる。また、サンプリング周波数Ｆｓは上記
の条件の他に、データの時間軸の圧縮伸長を１フイール
ド内で行なうために、アナログ信号のサンプリングレイ
トＦ３と伝送レイトＦ，を整数比の関係に選ぶ条件を加
えることにより、サンプリングレイトＦｓは４４．１ｋ
Ｈｚに選ばれる。このとき（Ｆ，：Ｆｓ＝１５：１４）
となる。従つて、１フイールド（ふＳｅｃ）間にサンプ
リングされるデータは７３５サンプルとなる。これをテ
レビ信号の水平周波数の３倍である伝送レイトＦｔで送
るから、１フイールド中のデータは第２図Ａに示すよう
に７３５プロツク（時間にして２４５１１）となる。従
つて１フイールド中のデータの欠如期間１ＲＧは（２６
２．５１１−２４５Ｈ＝１７．５Ｈ）となる。この期間
１ＲＧに第２図Ｃに示すようにテレビ信号の等化パルス
と同様の狙の期間にわたつて等化パルスが挿入されると
共に、この等化パルスに引き続く２の期間に垂直同期信
号Ｄか挿入される。

等化パルスは１ビツト相当のパルス幅で１４ビット周期
の負のパルスで、また垂直同期信号ＶＤは２ビツト相当
のパルス幅で１４ビツト周期の正のパルスを含む。なお
、テレビ信号における垂直同期信号Ｄの後につづく等化
パルスは特に必要としないので挿入されていない。また
垂直同期信号ＶＤの後縁から偶数フイールドの場合３プ
ロツク、奇数フイールドの場合２．５プロツク離れたと
ころからデータを入れており、期間１ＲＧが平均して１
７．５Ｈとなるようにされている。さらに等化パルスの
前の約１０Ｈの期間にはデータが挿入されず、水平同期
信号ＨＤのみが挿入されており、垂直同期信号ＶＤの付
近において生じるヘツド切替等によるノイズの影響を受
けないようにされている。また、１プロツクのデータに
割り当てられるビツト数ＮはＶＴＲｌの最高伝送ビツト
から、２８ビツトと選ばれる。第２図Ｂはこの１プロツ
クを示し、２ビツト相当のパルス幅の水平同期信号冊の
後に２６ビツトのデータの１ワードが挿入される。この
場合、２チヤンネルステレオ信号のうち左方及び右方信
号のデータは夫々１３ビツトであり、１プロツクの前半
に左方信号のデータが挿入され、その後半に右方信号の
データが挿入されている。なお水平同期信号即はデータ
の゜゜０゛より更に負のレベルとなるもので両者の振幅
比は（３：７）とされている。以上の音響信号のＰＣＭ
記録及び再生装置において、メモリー装置８及び２８は
、データの時間軸を変換するために書込みと読出しを非
同期で行なえることが必要とされる。

このため書込み及び読出しを同時に行ないうるフアース
トインフアーストアウト（ＦｉｒｓｔＩｎＦｉｒｓｔＯ
ｕｔ）形シフトレジスタを適用することができる。しか
し、このシフトレジスタは容量が数Ｋビツト以上要求さ
れる場合に適用することはコストの点でＲＡＭに比べて
不利である。一方、ＲＡＭを動作させる場合、書込み及
び読出しを非同期で行なうことは、同一アドレスについ
て書込み及び読出しが重複するおそれがあるのて不可能
てある。しかし、ＲＡＭに対する制御を工夫することに
より書込み及び読出しを非同期で行なうようにできる。
また第１図の音響信号の記録再生装置では記録系及び再
生系を別々に構成しているが、メモリー装置８及び２８
等を記録時及び再生時て共用することが装置の簡略化及
びコストの点で望ましい。

第３図はこの場合のメモリー装置とその周辺の回路を示
す。第３図において、３０は入力アンプ、３１はＲＡＭ
ｌ３２はアドレスカウンタ等を含むメモリー制御回路、
３７は直並列変換器である。４１，４２，４３，４４，
４５はＶＴＲｌの動作状態即ちＶＴＲｌが記録状態であ
るか再生状態であるかにより切り換えられる切換回路を
示し、記録状態ではＲＥＣ側に接続され、記録以外の状
態では酢て側に接続され、再生状態ではＰＬＢ側に接続
されるものである。切換回路４１〜４５は記録スイツチ
４６の操作に基いてモード信号発生器４７にて形成され
るモード信号ＲＥＣ，虹で，ＰＬＢにより制御される。
そして記録時では、記録スイツチ４６がオンとされ、Ａ
Ｄ変換器からの並列データが直並列変換器３７により直
列コードとされ、切換回路４１を介してＲＡＭ３ｌに書
き込まれ、ＲＡＭ３ｌよりの時間軸圧縮されたデータが
切換回路４２を経て混合器９に供給され、混合器９にて
同期信号を付加され、ＶＴＲｌに記録信号として供給さ
れる。

同期信号は基準クロツク発生器１１の出力から同期信号
発生器３３で形成される。またデータの時間軸の変換は
同期信号と関連（同期）してなされるため、同期信号が
切換回路４５を経てメモリー制御回路３２に供給される
。これと共に、メモリー制御回路３２及び直並列変換器
３７にスタートストツプ信号発生器３５からのスタート
ストツプ信号が供給され、１フイールド分のデータ処理
のタイミングが規定される。このためにスタートストツ
プ信号発生器３５にモード信号ＲＥＣ及びＰＬＢが供給
されると共に、切換回路４３及び同期分離回路３６を介
された同期信号が供給される。さらに、ＲＡＭ３ｌ及び
直並列変換器３７に対するクロツクパルスがクロツクパ
ルス発生器３４にて形成される。次に再生時ては記録ス
イツチ４６がオフとさノれ、切換回路４１〜４５が図示
の状態と異なり、ＰＬＢ側又は虹て側に接続される状態
となる。

そして、ＶＴＲｌよりの再生信号が入力アンプ３０及び
切換回路４１を介してＲ，ＡＭ３ｌに書き込まれると共
に、再生信号から同期分離回路３６にて７同期信号が分
離される。この同期信号と関連してクロツクパルス発生
器３４からクロツクパルスが発生し、スタートストツプ
信号が形成される。そして、ＲＡＭ３ｌによりデータの
時間軸が伸長されて切換回路４２を介して直並列変換器
３７に供フ給され、並列コードとされてからＤＡ変換器
に供給されることになる。モード信号発生器４７は記録
スイツチ４６のオンオフに基いてモード信号を発生する
がこの場合、実際に発生するモード信号が同期信号と同
期したものとなるように構成される。

また、モード信号の他にスタンバイ信号ＳＴＢＹを発生
し、これによりメモリー制御回路３２のアドレスカウン
タをクリアすると共に直並列変換器３７をクリアするよ
うにしている。本発明は上述の記録及び再生の何れの場
合にも用いることができるクロツクパルス発生器３４を
提供せんとするものである。

更に本発明の一実施例について詳述する。第４図はモー
ド信号発生器４７の構成を示し、記録スイツチ４６はオ
ンされるとその出力が第５図Ａに示すように“０゛とな
り、これが信号詐でとなる。信号てはインバータ５１を
介してナンド回路５２に供給されると共に、積分回路５
３で遅延されてインバータ５４に供給される。このイン
バータ５４の出力は第５図Ｂに示すものとなり、これが
ナンド回路５２に供給されるので、ナンド回路５２の出
力は同図Ｃに示すものとなる。またインバータ５４の出
力が積分回路５５を介してインバータ５６に供給され、
インバータ５６の出力は第５図Ｄに示すものとなり、こ
れが信号ＲＥＣとなる。また、インバータ５１の出力が
“０゛の状態で第５図Ｅに示す再生信号から分離された
再生垂直同期信号ＰＳＶＤの立上りによつてトリカーさ
れる単安定マルチバイブレータ（モノマルチと称する）
ＭＭｌＯが設けられる。モノマルチＭＭｌＯは１フイー
ルド（礎Ｅｃ）より長い準安定期間をもつように時定数
が選ばれると共に、再トリカー可能な構成とされている
。従つて．モノマルチＭＭｌＯは最初の再生垂直同期信
号ＰＳＶＤによりトリカーされ、以後は再トリカーされ
るので、その出力Ｑは第５図Ｆに示すように゜“１゛の
状態を保つ。この出力Ｑはナンド回路５７に供給される
と共に、積分回路５８及びインバ．ータ５９を介してナ
ンド回路５７に供給される。インバータ５９の出力は第
５図Ｇに示すものとなり、従つてナンド回路５７の出力
は同図Ｈに示すものとなる。また、インバータ５９の出
力が積分回路６０を介してインバータ６１に供給され、
そ・の出力（第５図）がモード信号ＰＬＢとなる。また
、ナンド回路５２及び５７の出力がナンド回路６２に供
給され、ナンド回路６２の出力がインバータ６３に供給
され、インバータ６３の第５図Ｊに示す出力がスタンバ
イ信号ＳＴＢＹとなる。以上のモード信号発生器４７の
構成により、モード信号ＲＥＣ，肝で，ＰＬＢを形成で
きると共に、記録スイツチ４６をオンした時及びこれを
オフし且つ最初の再生垂直同期信号ＰＳＶＤが発生した
時に発生するスタンバイ信号Ｓ′ＩＢＹを形成できる。
第６図は本発明による上述のモード信号発生器４７から
のモード信号と基準クロツク発生器１１よりの基準クロ
ツクパルスよりクロツクパルスをＪ形成するためのクロ
ツクパルス発生器３４の一例を示す。基準クロツク発生
器１１は水晶発振器などの安定な発振器の構成とされ、
伝送りロツク周波数（２８ｆ，＝１．３２３ＭＨｚ）の
信号を発生する。記録時にはモード信号ＲＥＣによりナ
ンド回路９１及”び９２を介して分周器９４に供給され
、ふに分周されてサンプリング周波数Ｆｓ（４４．１ｋ
Ｈｚ）のサンプリング信号ＲＳＭＰＬが形成される。さ
らに油変換された並列２６ビツトの信号を直列コードに
変換するためのクロツク匹で（２び，）が位相比較器９
５、ローパスフイルタ９６、ＣＯ（電圧制御形可変周波
数発振器）９７及び点の分周比の分周器９８からなる第
１のＰＬＬ回路１０７により形成される。このクロツク
ＫＷＣは記録時のＲＡＭ３ｌの書込みクロツクともなる
ものであり、ナンド回路９９を介して取り出される。Ｐ
ＬＬ回路１０７が使用されるのは、サンプリング信号Ｒ
ＳＭＰＬとクロツクＫＷｄを同期させるためである。記
録時のＲＡＭ３ｌの読出しクロツクでは基準クロツク発
生器１１の出力がゲート回路１００を介することで形成
される。再生時では、再生信号から分離された水平同期
信号ＰＨＤが位相比較器１０１、ローパスフイルタ１０
２、ＶＣＯｌＯ３及び分周器１０４からなる第２のＰＬ
Ｌ回路１０８に供給され、水平同期信号ＰＨＤに同期し
た伝送りロツク周波数２８ｆｔの信号が形成され、この
信号が再生時のみナンド回路１０５を介して取り出され
、Ｒ．ＡＭ３ｌの書込みクロツク虱てが得られる。

これと共に、ＰＬＬ回路１０８の出力がナンド回路９３
及び９２を介して分周器９４に供給されることにより、
記録時と同様にして再生時のサンプリング信号ＰＳＭＰ
Ｌが形成され、さらにＰＬＬ回路１０７の出力がナンド
回路１０６に供給され、その出力にＲＡＭ３ｌの読出し
クロツク及び直列データを並列データに変換するための
クロツク丙てが得られる。ここでＰＵ７回路１０８は再
生信号に含まれるジツタ等の比較的速い時間軸変動分に
充分応答するようにされていると共に、ドロツプアウト
などによつて水平同期信号ＰＨＤが欠落してもＶＣＯｌ
Ｏ３の発振周波数が大きくずれないようにロツクレンジ
が狭い特性とされている。

一方、ＰＬＬ回路１０７は再生信号中の時間軸変動分に
は応答しないようにされており、再生時でも一定周期の
クロツク印Ｃを発生させている。一例として時間軸変動
分の補正を０．２Ｈｚ以上の成分について行なうものと
すると、それ以下の遅い成分にのみ応答するようになさ
れている。従つて再生時のクロツク再心は０．２Ｈｚ以
下の遅い時間軸変動分を有している場合もあるが、復調
された信号をスピーカ等で再生したときに悪影響を生じ
ることはない。以上の構成とすることによりクロツクパ
ルス発生器３４を記録時及び再生時で兼用することがで
きる。第７図はＲＡＭ３ｌの書込み及び読出しの開始及
び停止を制御するスタートストツプ信号を発生するスタ
ートストツプ信号発生器３５を示し、同図において、１
０９，１１０，１１１は直列接続されたバイナリ−カウ
ンタである。記録時では、ナンド回路１１２，１１３を
介して同期信号発生器３３で形成された水平同期信号醪
がカウンタ１０９，１１０，１１１で計数され、再生時
では、ナンド回路１１４，１１３を介して再生複合同期
信号ＰＳＹＮＣがカウンタ１０９，１１０，１１１で計
数される。再生複合同期信号ＰＳＹＮＣはＴＲｌより再
生された信号を同期分離回路３６に供給して分離された
同期信号であり、水平同期信号及び垂直同期信号が含ま
れている。第８図Ａはモード信号（ＲＥＣ又はＰＬＢ）
を示し、同図Ｂは計数される水平同期信号（ＲＨＤ又は
ＰＳＹＮＣ）を示す。カウンタ１０９，１１０，１１１
の所定の出力がナンド回路１１５に供給され、水平同期
信号を７あ個数えたらその出力が゛０゛となるようにさ
れ、更に波形整形回路１１６を介されることにより第８
図Ｄに示すパルスが得られ、このパルスがナンド回路１
１７に供給される。またナンド回路１１８，１１９，１
２０によつて記録時又は再生時において同期分離回路か
らの第８図Ｃに示す垂直同期信号（ＲＳＶＤ又はＰＳＶ
Ｄ）がナンド回路１１７に供給される。ナンド回路１１
７の出力はカウンタ１０９，１１０，１１１のクリア入
力とされ、従つて垂直同期信号ＲＳＶＤ或いはＰＳＶＤ
の立上り又は波形整形回路１１６の出力の立上りでカウ
ンタ１０９，１１０，１１１はクリアされる。これと共
に、ナンド回路１１９の出力に得られる垂直同期信号が
インバータで反転されたものの立下りによつてＲＳ形フ
リツプフロツプＦＦｌがセツトされ、またカウンタ１１
１の計数人力が５１２個となつたときに゜゜１゛となる
第８図Ｆに示す出力の立下りによつてフリツプフロツプ
ＦＦｌがりセツトされ、その出力Ｑがウインド信号ＷＮ
Ｄとなる。ウインド信号ＷＮＤは第９図Ａに拡大して示
すように１フイールドの期間を規定すると共に、そのフ
イールドの最初から水平同期信号を数えて７３陥数える
間ぱ゜１゛となり、そのフイールドの残りの期間ぱ６０
゛となり、１フイールドに処理するべきデータの長さ（
７３５プロツク）を規定する。記録時において、一般に
ウインド信号ＷＮＤはアナログ信号をサンプリングする
サンプリング信号ＲＳＭＰＬと位相同期してないので、
ウインド信号ＷＮＤをそのままＲＡＭの書込みスタート
ストツプ信号として使えず、Ｄ形フリツプフロツプＤＦ
ｌによつて信号ＲＳＭＰＬに同期した第９図Ｂに示す信
号ＲＷＮＤが形成され、信号ＲＷＮＤがＤ形フリツプフ
ロツプＤＦ２に供給されることにより、信号ＲＷＮＤの
後縁（立上り）から“゜１゛となる″書込みスタートス
トツプ信号ＲＷＧが形成される。

記録時の読出しスタートストップ信号ＲＲＧは第９図Ｄ
に示すように信号ＲＷＮＤの立上りからτ１だけ遅れた
ものとされている。これは、第２図に示したように偶数
フイールドの場合は３プロツク、奇数フイールドの場合
は２．５プロツク離れた所からデータが挿入されている
ためである。然も、同期分離回路３６よりの垂直同期信
号ＲＳＶＤは実際の垂直同期信号の後縁から偶数フイー
ルドの場合は１プロツク分、奇数フイールドのノ場合は
０．５プロツク分遅れたものとされているから、γ１は
２プロツク分で良い。このため信号ＲＷＮＤがナンド回
路１２１及び１２２を介してＤ形フリツプフロツプＤＦ
３に供給され、その出力ＱがＤ形フリツプフロツプＤＦ
４に供給され、一方これらＤ形フリツプフロツプＤＦ３
及びＤＦ４のクロツク入力としてナンド回路１２４，１
２５を介して水平同期信号妊ｍが供給され、Ｄ形フリツ
プフロツプＤＦ４の出力に記録時の読出しスタートスト
ツプ信号ＲＲＧが得られるようになされている。再生時
では、ウインド信号ＷＮＤがナンド回路１２３，１２２
を介してＤ形フリツプフロツプＤＦ３，ＤＦ４に供給さ
れ、再生複合同期信号がナンド回路１２６，１２５を介
してこれらＤ形フリツプフロツプＤＦ３及びＤＦ４のク
ロツク入力とされることにより記録時と同様の書込みス
タートストツプ信号ＰＷＧが形成される。

再生時の読出しスタートストツプ信号ＰＲＧは書込みス
タートストツプ信号ＰＷＧと同一のタイミングで゜゜１
゛となるようにしても良いが、再生信号中にはジツタ等
による時間軸変動分が含まれていることを考慮してナン
ド回路１２３を介されたウインド信号ＷＮＤの立下りで
モノマルチＭＭｌｌをトリカーすることにより遅延し、
その出力をＤ形フリツプフロツプＤＦ５に供給して、サ
ンプリング信号ＰＳＭＰＬに同期するようになされてい
る。第９図Ｅは読出しスタニトストツプ信号ＰＲＧを示
す。以上のようにして形成されたスタートストツプ信号
ＲＷＧ，ＲＲＧ，ＰＷＧ，ＰＲＧがメモリー制御回路３
２に供給され、ＲＡＭ３ｌの書込み及び読出し動作の開
始、停止が制御されることになる。即ち記録時には書込
みスタートストツプ信号ＲＷＧて書込みクロツクＲＷＣ
をゲートすることにより書込みが連続的になされ、一方
読出しスタートストツプ信号ＲＲＧにより読出１７クロ
ツクＲＲＧをゲートすることにより書込みが開始されて
からデータ圧縮に必要な時間及びτ１だけ遅れて読出し
が開始される。そして１フイールド分のデータ（７３５
プロツク）の書込みを終了するタイミングとその読出し
を終了するタイミングとが一致するようになされる。ま
た再出時には、書込みスタートストツプ信号ＰＷＧによ
り書込みクロツクＰＷＣをゲートすることにより書込み
が開始されてから、時間軸変動分の補償に必要な時間遅
れて、読出しスタートストツプ信号ＰＲＧにより読出し
クロツクＰＲＣをゲートすることにより読出しが開始さ
れる。第１０図は上述のスタートストツプ信号及びクロ
ツクパルスに基いてデータの書込み及び読出しを行なう
ＲＡＭ及びその周辺回路（第３図においては３１で示さ
れる）を示し、１３１は例えば（３２×３２＝１０２４
ビツト）のスタテイツクＭＯＳ・ＲＡＭである。ここで
１フイールド単位で処理されるデータの時間軸の圧縮或
いは伸長に必要な容量ＣＡ（プロツク）、時間軸変動分
の補正のために必要な容量をＣ８（プロツク）、全容量
をＣＭ＝ＣＡ＋ＣＢとすると、容量ＣＭがＲＡＭに要求
されるものに他ならない。

前述のように記録時にメモリー装置に書き込むレイトは
サンプリングレイトと等しくＦｓ（４４．１ｋＨｚ）で
あり、読み出すレイトは伝送レイトと等しくＦｔ（４７
．２５ｋＨｚ）である。但し周波数Ｆｓ及びＦ，はプロ
ツク単位である。メモリー装置は書込み及び読出しを独
立に行なえるように構成されており、前述のスタートス
トツプ信号ＲＷＧ及びＲＲＧにより、書込みが開始され
て腎（Ｓｅｃ）経過してから読出しが開始され、７３５
プロツクのデータを書き込み終つたタイミングとその読
出しを終つたタイミングが一致するようにされるから、
次式により時間軸圧縮及び伸長のために必要な最小の容
量ＣＡが求まる。ＣＡ＝４９プロツク＝１２７４ビツト 次に再生時では、スタートストツプ信号ＰＷＧ及びＰＲ
Ｇにより、時間軸変動分の補償範囲を±！（プロツク）
とすると、読出しの開始が予め僚（Ｓｅｃ）だけ遅らさ
れる。

一例として時間軸変動分を補償するには約１２プロツク
のＣＢが必要となり、従つて容量ＣＭはＣＭ＝ＣＡ＋Ｃ
８＝６１プロツク＝１５８６ビツトとなる。

本発明の一実施例ではコストの点からＲＡＭのサイクル
タイムが長いものを使用して、１パッケージ１０２４ビ
ツトのＲ．ＡＭを２個並列に動作させるようにしている
。従つて直列データを２ビツト並列に変換してＲＡＭに
書き込み、またＲＡＭの２ビツト並列の読出し出力を直
列データに変換する必要がある。しかし、この考慮は本
発明にとつて本質的な問題ではないので、以下の説明で
はひとつのＲＡＭｌ３ｌについて説明する。第１０図に
おいて、１３２はｘアドレスデコーダ、１３３はＹアド
レスデコーダ、１３４は書込み回路、１３５は読出し回
路である。

データ入力ＤＩＮは入カバツフアレジスタ１３６を介さ
れることにより書込みクロツクＷＣに同期したデータＢ
Ｒ，となされて書込み回路１３４に供給される。読出し
回路１３５を介された読出し出力は出力バツフアレジス
タ１３７に供給され、これよりアドレス選択信号ＡＤＳ
℃Ｔに同期して出力ＢＲＯが取り出され、さらにＤフリ
ツプフロツプＤＦ６に供給され、読出しクロックＲＣに
より一定のレイトに変換された出力データＤＯＵＴが得
られる。なお書込み読出し制御信号Ｗが書込み回路１３
４に供給される。上述のＲＡＭｌ３ｌ及びその周辺回路
に対するメモリー制御回路３２は、第１１図に示すよう
に書込みク的ンクＷＣ及び読出しクロツクＲＣよりアド
レス選択信号ＡＤＳＬＣＴ及びＡＤＳ（１）Ｔと書込み
読出し制御信号Ｗ日を発生するメモリー制御信号発生回
路１３８とアドレスコードＡ。

−Ａ９を発生するアドレス信号発生部とを含むものであ
る。ここで書込みクロツクＷＣは第６図に示すクロツク
パルス発生器で形成された記録時の書込みクロツクＫＷ
Ｃと再生時の書込みクロツク雨をナンド回路１３９に供
給して得られるもので、読出しクロツクＲＣは記録時の
読出しクロツク丙でと再生時の読出しクロツク丙でをナ
ンド回路１４１に供給して得られるものである。また、
第１１図において、１４３は１０ビツトの出力ＷＡＯ−
ＷＡ９を発生する書込みアドレスカウンタであり、１４
４は１０ビツトの出力ＲＡＯ−ＲＡ．を発生する読出し
アドレスカウンタである。記録時には、書込みアドレス
カウンタ１４３にナンド回路１４５，１４７を介して書
込みスタートストツプ信号ＲＷＧでゲートされた書込み
クロツクＷＣが供給されると共に、読出しアドレスカウ
ンタ１４４にナンド回路１４８，１５０を介して読出し
スタートストツプ信号ＲＲＧ及び水平同期信号訃ｍによ
りゲートされた読出しクロツクＲＣが供給される。水平
同期信号酊によりゲートするには第２図の記録信号波形
から明かなように各プロツク間に水平同期信号の挿入さ
れる期間を形成するためである。再生時には、書込みア
ドレスカウンタ１４３にナンド回路１４６，１４７を介
して書込みスタートストツプ信号ＰＷＧ及び再生信号か
ら分離された複合同期信号ＰＳＹＮＣによりゲートされ
た書込みクロツクＷＣが供給されると共に、読出しアド
レスカウンタ１４４にナンド回路１４９，１５０を介し
て読出しスタートストツプ信号ＰＲＧでゲートされた読
出しクロツクＲＣが供給される。複合同期信号ＰＳＹＮ
Ｃでゲートするのは、ＲＡＭに書込まれたデータはその
プロツク間にデータが存在してないからである。これら
書込みアドレスカウンタ１４３の出力Ｗ，ＡＯ−ＷＡ９
及び読出しアドレスカウンタ１４４の出力ＲＡＯ−ＲＡ
９はアドレスセレクタ１５１に供給され、書込み時には
ＷＡＯ〜ＷＡ９がアドレスコードＡ。−Ａ９としてアド
レスデコーダ１３２及び１３３に供給されると共に、読
出し時にはＲＡＯ−ＲＡ９がアドレスコードＡ。−Ａ９
としてアドレスデコーダ１３２及び１３３に供給される
。このためアドレスセレクタ１５１にアドレス選択信号
ＡＤＳＬＣＴ及びＡＤＳＬＣＴが供給される。書込みア
ドレスカウンタ１４３及び読出しアトスカウンタ１４４
は前述のモード信号発生器４７で形成されたスタンバイ
信号ＳＴＢＹによつてクリアされるようになされている
。

つまり、スタンバイ信号ＳＴＢＹは記録スイツチ４６を
オンしたとき及び再生時で最初の垂直同期信号ＰＳＶＤ
が与えられたときに発生し、夫々の時点で書込みアドレ
スカウンタ１４３及び読出しアドレスカウンタ１４４が
クリアされることになる。またＲＡＭ及びメモリー制御
回路よりなるメモリー装置は書込みと読出しを独立に行
なうことができるものである。

これについて第１２図及び１３図のタイムチヤートを参
照して説明する。第１２図は記録時のタイムチヤートを
示し、書込みクロツクＲＷＣの周期Ｔｗが読出しクロツ
クＲＲＣの周期ＴＲに対して（Ｔｗ＞ＴＲ）の関係にあ
リデータの時間軸を圧縮する場合てあり、第１３図は再
生時のタイムチヤートを示し、書込みクロツクＰＷＣの
周期Ｔぃが読出しクロツクＰＲＣの周期ＴＲノに対して
（Ｔぃ〈ＴＲ）の関係とされて時間軸を伸長する場合で
ある。然も、再生時の書込みクロツクＰＷＣの周期Ｔｗ
が時間軸変動分を有しているのが、一定周期ＴＲの読出
しクロツクＰＲＣでデータを読み出すことにより時間軸
変動分の補正を行なうようにされている。第１２図及び
第１３図に示されるタイムチヤートを用いてメモリ制御
回路３２及びＲＡＭｌ３ｌの動作について説明すると、
入力データＤ。

Ｎは入カバツフアレジスタ１３６を介されることにより
書込みクロックＷＣ（ＲＷＣ又はＰＷＣ）（第１２図Ｂ
又は第１３図Ｂ）に同期したデータＢＲｉ（第１２図Ａ
又は第１３図Ａ）となされる。書込みアドレスは第１２
図Ｃ又は第１３図Ｃに示すように書込みアドレスカウン
タ１４３により形成されるアドレスコードＷＡＯ−Ｗ〜
により順次決定される。書込みクロツクＷＣにより周期
Ｔｗの約半分のパルス幅のマーク信号ＭＡＲＫ（第１２
図Ｄ又は第１３図Ｄ）が形成される。また、読出しクロ
ツクＲＣ（ＲＲＣ又はＰＲＣ）（第１２図Ｅ又は第１３
図Ｅ）により読出しアドレスカウンタ１４４で形成され
るアドレスコードＲＡＯ−ＲＡ９により、第１２図Ｆ又
は第１３図Ｆに示すように順次読出しアドレスが変えら
れる。

第１２図Ｇ又は第１３図Ｇに示す書込み読出し制御信号
ＷＫはＲ．ＡＭｌ３ｌの仕様で定まるところのアドレス
セツトアツプタイムＴｓＡｌアドレスホールドタイムＴ
ＨＡｌ書込み可能パルス幅Ｔｐｗを加え合わせた書込み
サイクルｔぃ。を規定する。またアドレス選択信号ＡＤ
ＳＬＣＴ（第１２図Ｈ又は第１３図Ｈ）が“゜１゛のと
きに書込みアドレスコードがアドレスデコーダ１３２，
１３３に供給され、そして“゜０゛のときに読出しアド
レスコードがアドレスデコーダ１３２，１３３に供給さ
れ、この゜゜０゛の期間が読出しサイクルＴＲＣとなる
。そして書込み読出し制御信号Ｗ「とアドレス選択信号
ＡＤＳＬＣＴによりデータが１ビツト毎にＲＡＭｌ３ｌ
に書き込まれ、またＲＡＭｌ３ｌからデータが１ビツト
毎に読み出される。読出しはアドレス選択信号ＡＤＳＬ
ＣＴの立上りに同期してデータを出力バツフアレジスタ
１３７に取り込むようになされ、従つてその出力ＢＲＯ
は第１２図１又は第１３図１に示すような不規則な周期
となる。このままでは後のデータ処理が面倒となるので
、ＤフリツプフロツプＤＦ６に供給し、読出しクロツク
ＲＣを用いて第１２図Ｊ又は第１３図Ｊに示す一定周期
の出力データＤ。ｕ，に変換する。このようにＲＡＭｌ
３ｌを書込み及び読出しを独立（非同期）に動作させる
ことができる。

そして、スタートストップ信号ＲＷＧ，ＲＲＧ，ＰＷＧ
，ＰＲＧにより１フイールド単位でデータを処理するこ
とにより、時間軸変動分の累積されたものが予め見込ん
だ補正範囲＋ｑを越えるとＲＡＭのデ
一２ータを読出さないうちに次のデータを書込むオー
バーフロー或いはＲＡＭにデータを書込まないうちに前
のデータを読出すアンダーフローが生じるが補正範囲を
越えない限りオーバーフロー或いはノアンダーフロ一は
生ぜず時間軸の圧縮及び伸長を行うことができる。

書込みサイクル又は読出しサイクルは、第１２図又は第
１３図から明かなように次のようにして決定されている
。

まずマーク信号ＭＡＲＫが“゜１゛の期間で読出しクロ
ツクＲＣが来たときには、書込みサイクルは書込みクロ
ツクＷＣで開始し、この場合は読出しクロツクＲＣによ
つて直ちに読出しサイクルに入らずに書込みサイクルに
譲歩する。

次にマーク・信号ＭＡＲＫが゜゜０゛のときに、読出し
クロツクＲＣが来たときには、実効的な読出しサイクル
はこの時点から始められる。つまり、この場合は書込み
サイクルは必要なだけ（最大↓Ｔｗ）、読出しサイクル
に譲歩する。この場合、書込みサイクルｔぃ。はＲＡＭ
の書込み動作が確実に行われるために必要な時間アドレ
スセツトアツプタイムＴＳＡｌアドレスホールドタイム
ＴＨＡｌ書込み可能パルス幅Ｔｐｗを加え合せたもので
ある。又読出しサイクルは読出し動作に必要な時間以上
、１１２Ｔｗ以下に設定される。かかる動作を行なわせ
るための書込み読出し制御信号Ｗ「とアドレス選択信号
ＡＤＳＬＣＴとはメモリー制御信号発生回路１３８で形
成される。

第１４図はメモリー制御信号発生回路１３８の一構成例
を示し、ＭＭｌ〜ＭＭ５は夫々モノマルチを示し、モノ
マルチＭＭｌは書込みクロツクＷＣの立上りでトリカー
されてマーク信号Ｍ，ＡＲＫを形成するものである。モ
ノマルチＭＭ３はモノマルチＭＭ２の出力Ｑの立下りで
トリカーされ、書込み可能パルス幅Ｔｐｗを規定するも
ので、その出力？が信号ＷＲとされる。モノマルチＭＭ
４はアドレスホールドタイムＴＨＡを規定する。モノマ
ルチＭＭ５は書込みサイクルＴｗｃの終了後の読出しサ
イクルＴＲＣを規定するもので、再トリカー可能な構成
とされている。モノマルチＭＭ５の出力互が信号ＡＤＳ
ＬＣＴとなり、出力Ｑが信号ＡＤＳＬＣＴとなされる。
第１５図及び第１６図は上述の制御回路のタイムチヤー
トであり、第１５図は記録時を示し、第１６図は再生時
を示し、またこれらは第１２図及び第１３図と図面上に
おいてタイミングが合わせられている。

第１５図Ａ又は第１６図Ａは書込みクロツクＷＣ（ＲＷ
Ｃ又はＰＷＣ）、第１５図Ｃ又は第１６図Ｃは読出しク
ロツクＲＣ（ＲＲＣ又はＰＲＣ）を示し、書込みクロツ
クＷＣによりモノマルチＭＭｌがトリカーされることに
より第１５図Ｂ又は第１６図Ｂに示すマーク信号ＭＡＲ
Ｋが形成される。第１４図の制御回路はループ構成であ
るから、まずモノマルチＭＭ３から第１５図Ｄ又（ｊ第
１６図Ｄに示す信号Ｗ［が得られたものとして考える。
このときモノマルチＭＭ３の出力Ｑは第１５図Ｅ又は第
１６図Ｅに示すものとなり、この出力ＭＭ３Ｑとこれが
積分回路及びインバータ１５２を介されることにより遅
延されたものとがノア回路１５３に供給され、ノア回路
１５３の出力には、第１５図Ｆ又は第１６図Ｆに示すよ
うに、信号ＷＲの立上りの微分パルスのようなパルスＷ
ＥΔが現れる。このパルスＷＥΔと信号ＭＡＲＫがナン
ド回路１５４に供給されるので、その出力は第１５図Ｇ
又は第１６図Ｇに示すものとなり、ナンド回路１５４の
出力の立下りでモノマルチＭＭ４がトリカーされ、その
出力Ｑは第１５図Ｈ又は第１６図Ｈに示すものとなる。
モノマルチＭＭ４の出力Ｑはそのままオア回路１５５に
供給されると共に、積分回路及びインバータ１５６を介
してオア回路１５５に供給され、従つてオア回路１５５
の出力には第１５図１又は第１６図Ｉに示すようにモノ
マルチＭＭ４の出力Ｑの立下りを微分したようなパルス
ＭＭ４ＱΔが現れる。また、読出しクロツクＲＣと信号
ＭＡＲＫがナンド回路１５７に供給されてその出力には
第１５図Ｊ又は第１６図Ｊに示すように、信号ＭＡＲＫ
が“０゛のときに読出しクロツクＲＣが来たときに負と
なるパルスが生じる。これらオア回路１５５及びナンド
回路１５７の出力がナンド回路１５８に供給され、ナン
ド回路１５８から第１５図Ｋ又は第１６図Ｋに示すパル
スが発生し、このパルスの立上りでモノマルチＭＭ５が
トリカーされる。この場合、モノマルチＭＭ５は再トリ
カー可能とされているから、その出力Ｑ即ち信号ＡＤＳ
ｌ及びその出力互即ち信号ＡＤＳＬＣＴは第１５図Ｌ，
Ｍ又は第１６図Ｌ，Ｍで示すものとなる。信号ＡＤＳＬ
ＣＴはナンド回路１５９に信号ＭＡＲＫと共に供給され
、従つてナンド回路１５９の出力は、第１５図Ｎ又は第
１６図Ｎに示すものとなり、また信号ＡＤＳＬＣＴと書
込みクロツクＷＣ（ＲＷＣ又はＰＷＣ）とがナンド回路
１６０に供給され、この出力とナンド回路１５９の出力
とがナンド回路１６１に供給され、その立下りでモノマ
ルチＭＭ２がトリカーされる。こうすることにより、書
込みサイクルの開始時にＲＨＪである信号ＡＤ別℃Ｔと
書込みクロツクＷＣとにより書込みサイクルが開始する
。

モノマルチＭＭ２の出力Ｑは第１５図０又は第１６図０
に示すものとなり、その立下りでモノマルチＭＭ３がト
リカーされるので、結局第１５図Ｄ又は第１６図Ｄに示
す書込み読出し制御信号ＷＲが形成されることになる。
上述せる所から明かなように本発明に依れば記録時及び
再生時で共用できるクロツクパルス発生器３４を構成す
ることができる。即ち記録時では読出しクロツク及びサ
ンプリングパルスを形成できると共に、第１のＰＬＬ回
路１０７によりサンプリングパルスに同期した書込みク
ロツクを形成でき、再生時では第２のＰＬＬ回路１０８
により水平同期信号と同期した書込みクロツク及びサン
プリングパルスを形成できると共に、サンプリングパ・
ルスに同期した略々一定周期の読出しクロツクを形成で
きる。このため第２のＰ比回路１０８はジツタ等の比較
的高い周波数の時間軸変動に応答するようにされている
。また第１のＰＬＬ回路１０７はこの比較的高い時間軸
変動には応答しないよう・にされており、再生時に略々
一定周期の読出しクロツクを形成するようにしている。
このようにして、ＶＴＲｌの時間軸変動の影響を除去す
るようにメモリー装置を動作させることができ、またサ
ンプリングも正しいタイミングで行なうことがでノきる
。

【図面の簡単な説明】

第１図は本発明を適用しうるＰＣＭ方式による信号記録
再生装置の系統図、第２図はその記録信号波形を示す図
、第３図は記録再生兼用を考慮した信号記録再生装置の
要部の系統図、第４図及び第５図はモード信号発生器の
系統図及びそのタイムチヤート、第６図はクロツクパル
ス発生器の系統図、第７図、第８図及び第９図はスター
トストツプ信号発生器の系統図及びそのタイムチヤート
、第１０図はＲＡＭ及びその周辺回路の系統図、第１１
図はメモリー制御回路の系統図、第１２図及び第１３図
はメモリー装置のタイムチヤート、第１４図、第１５図
及び第１６図はメモリー制御信号発生回路の系統図及び
そのタイムチヤートである。 １はＴＲ、２１はＶ′ＴＲの記録信号入力端子、２０は
ＴＲ再生信号出力端子、１１は共通の基準クロツク発生
器、３１はＲＡＭｌ３２はメモリー制御回路、３３は同
期信号発生器、３４はクカツクパルス発生器、３５はス
タートストツプ信号発生器、３６は同期分離回路、３７
は直並列変換器、４６は記録スイツチ、４７はモード信
号発生器、１０７は第１のＰＬＬ回路、１０８は第２の
ＰＬＬ回路である。

Claims (1)

【特許請求の範囲】
1. １ アナログ信号をＰＣＭ方式による直列形式のデジタ
   ル信号に変換し、このデジタル信号をメモリー装置によ
   りその時間軸を圧縮して一定期間毎にデータ欠如期間を
   形成し、このデータ欠如期間に第１の基準信号を挿入す
   ると共に、上記デジタル信号の所定単位毎に第２の基準
   信号を挿入して記録信号を得、この記録信号を広帯域信
   号記録再生装置により記録媒体に記録し、この記録媒体
   からの再生信号をメモリー装置によりその時間軸を伸長
   して上記データ欠如期間を埋めるようになし、メモリー
   装置の出力をＤＡ変換して上記アナログ信号を得るよう
   にしたＰＣＭ方式による信号記録再生装置に於いて、共
   通の基準クロック発生器と第１のＰＬＬ回路とこの第１
   のＰＬＬ回路に比して高い周波数の時間軸変動に対応す
   る第２のＰＬＬ回路よりなるクロックパルス発生器を設
   け、記録時には上記基準クロック発生器の出力を上記ア
   ナログ信号のサンプリングパルス及び上記メモリー装置
   の読出しクロックとすると共に、上記第１のＰＬＬ回路
   に供給し、上記第１のＰＬＬ回路の出力を上記サンプリ
   ングパルスに同期して上記メモリー装置の書込みクロッ
   クを形成し、再生時には上記再生信号より分離した第２
   の基準信号を上記第２のＰＬＬ回路に供給し、この第２
   のＰＬＬ回路の出力を、書込みクロックとすると共に、
   上記第１のＰＬＬ回路に供給し、この第１のＰＬＬ回路
   の出力を略々一定周期の上記メモリー装置の読出しクロ
   ックとするようにしたことを特徴とするＰＣＭ方式によ
   る信号記録再生装置。