CN108141400A

CN108141400A - N相快速总线周转

Info

Publication number: CN108141400A
Application number: CN201680061547.XA
Authority: CN
Inventors: G·A·威利
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2015-10-23
Filing date: 2016-10-21
Publication date: 2018-06-08
Also published as: EP3366010A1; KR20180074682A; US20170116150A1; WO2017070597A1

Abstract

描述了支持数据通信接口的多模式操作的系统、方法和装置。一种方法包括：在设备的物理接口被配置成在低功率操作模式下操作之时，接收所传送的第一码字；响应于该第一码字而将该物理接口重配置成使得其在高速模式下操作；在该物理接口在高速操作模式下操作之时传送数据；在该物理接口在高速操作模式下操作之时，接收所传送的第二码字；以及响应于该第二码字而将该物理接口重配置成使得其在低功率操作模式下操作。该第一码字、该第二码字和该数据可在由共用电压范围界定的信号中传送。在一个示例中，该电压范围小于500毫伏。

Description

N相快速总线周转

相关申请的交叉引用

本申请要求于2015年10月23日在美国专利商标局提交的临时申请No.62/245,587、于2016年5月6日在美国专利商标局提交的临时申请No.62/333,069、以及于2016年10月20日在美国专利商标局提交的非临时申请No.15/299,358的优先权和权益，这些申请的全部内容通过援引纳入于此。

背景

领域

至少一个方面一般涉及数据通信接口，并且尤其涉及可配置成用于以多种模式和/或速度在集成电路设备之间进行通信的数据通信接口。

背景技术

移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。此外，定义了用于将移动设备的某些组件互连的多个标准。例如，存在多种类型的接口被定义为用于移动设备的应用处理器与显示器和相机组件之间的通信。一些组件采用遵循由移动行业处理器接口(MIPI)联盟所规定的一种或多种标准的接口。例如，MIPI联盟定义了用于相机串行接口(CSI)和显示器串行接口(DSI)的协议。

MIPI CSI-2和MIPI DSI或DSI-2标准定义了相机与应用处理器之间、或者应用处理器与显示器之间的有线接口。这些应用中的每一者中的低等级物理层(PHY)接口可以是MIPI C-PHY或MIPI D-PHY。通信的高速模式和低功率模式被定义以用于MIPI C-PHY或MIPID-PHY。MIPI C-PHY高速模式使用以在3导线链路上以不同相位传送的低电压多相位信号。MIPI D-PHY高速模式使用多个2导线通道来携带低电压差分信号。MIPI C-PHY和MIPI D-PHY的低功率模式提供了比高速模式低的速率并且以较高电压传送信号，其中高速信号是不可由被配置用于低功率操作的接收机检测到的。

随着设备技术的改进，较高数据率和较低功耗可在设备以较低电压电平操作时获得。需要改进MIPI C-PHY和MIPI D-PHY接口以利用技术改进。

概述

本文中所公开的各实施例提供了使得两个或更多个集成电路(IC)设备能够使用多个接口标准中的任一个、以及在高速模式下和在低功率模式下进行双向通信的系统、方法和装置。根据本文中所描述的某些方面，两个或更多个IC设备可共处于电子装置中并且通过一条或多条数据链路通信地耦合，该一条或多条数据链路可使用多个接口标准中的一个来配置。

在本公开的一方面，一种在耦合至多导线接口的设备中执行的方法包括：当在低功率通信模式下操作之时，在该多导线接口上传送信令状态序列，其中在第一电压范围内传送的该信令状态序列被传送以使接收机转换成高速通信模式；当在该高速通信模式下操作之时，在该多导线接口上向该接收机传送第一高速数据，其中该第一高速数据是在小于该第一电压范围的第二电压范围内被传送的；当在该高速通信模式下操作之时，在该多导线接口上向该接收机传送码元控制分组或控制序列，其中该码元控制分组或控制序列是在该第二电压范围内被传送的，其包括不被用来编码供在该多导线接口上传输的数据的码元序列；以及在传送该码元控制分组或控制序列之后并且在该高速通信模式下操作之时，从该多导线接口接收第二高速数据，其中该第二高速数据是在该第二电压范围内被接收的。

在本公开的一方面，一种装置具有：物理接口，其被耦合至3导线链路；映射器，其被适配成将数据转换成要在该3导线链路上被传送的3相码元序列；以及处理器。该处理器可被配置成：当在低功率通信模式下操作之时，在该3导线链路上传送信令状态序列，其中在第一电压范围内传送的该信令状态序列被传送以使接收机转换成高速通信模式；当在该高速通信模式下操作之时，在该3导线链路上向该接收机传送第一高速数据，其中该第一高速数据是在小于该第一电压范围的第二电压范围内被传送的；当在该高速通信模式下操作之时，在该3导线链路上向该接收机传送码元控制分组或控制序列，其中该码元控制分组或控制序列是在该第二电压范围内被传送的，其包括不被用来编码供在该3导线链路上传输的数据的码元序列；以及在传送该码元控制分组或控制序列之后并且在该高速通信模式下操作之时，从该3导线链路接收第二高速数据，其中该第二高速数据是在该第二电压范围内被接收的。

在本公开的一方面，一种处理器可读存储介质具有存储于其上的代码，包括用于执行以下操作的代码：当在低功率通信模式下操作之时，在多导线接口上传送信令状态序列，其中在第一电压范围内传送的该信令状态序列被传送以使接收机转换成高速通信模式；当在该高速通信模式下操作之时，在该多导线接口上向该接收机传送第一高速数据，其中该第一高速数据是在小于该第一电压范围的第二电压范围内被传送的；当在该高速通信模式下操作之时，在该多导线接口上向该接收机传送码元控制分组或控制序列，其中该码元控制分组或控制序列是在该第二电压范围内被传送的，其包括不被用来编码供在该多导线接口上传输的数据的码元序列；以及在传送该码元控制分组或控制序列之后并且在该高速通信模式下操作之时，从该多导线接口接收第二高速数据，其中该第二高速数据是在该第二电压范围内被接收的。

在本公开的一方面，一种设备包括：用于在低功率通信模式下操作之时在多导线接口上传送信令状态序列的装置，其中在第一电压范围内传送的该信令状态序列被传送以使接收机转换成高速通信模式；用于在该高速通信模式下操作时在该多导线接口上向该接收机传送第一高速数据的装置，其中该第一高速数据在少于该第一电压范围的第二电压范围内被传送；用于在该高速通信模式下操作之时提供要在该多导线接口上向该接收机传送的码元控制分组或控制序列的装置，其中该码元控制分组或控制序列是在该第二电压范围内被传送的，其包括不被用来编码供在该多导线接口上传输的数据的码元序列；以及用于在传送该码元控制分组或控制序列之后并且在该高速通信模式下操作之时从该多导线接口接收第二高速数据的装置，其中该第二高速数据是在该第二电压范围内被接收的。

附图简述

图1描绘了在各集成电路(IC)设备之间采用数据链路的装置，该数据链路选择性地根据多个可用标准之一来操作。

图2解说了采用IC设备之间的数据链路的装置的系统架构。

图3解说了C-PHY接口的3相极性数据编码器的示例。

图4解说了C-PHY接口的示例中的信令。

图5解说了C-PHY接口中的接收机的某些方面。

图6解说了根据本文中所公开的某些方面的适配成用于码元和/或码元序列插入的C-PHY接口的示例。

图7解说了可在D-PHY接口中采用的信令通道的示例。

图8解说了D-PHY接口中的驱动器和接收机的配置的某些方面。

图9解说了C-PHY和D-PHY接口中的高速和低功率信令。

图10解说了可以根据本文中所公开的某些方面适配的C-PHY接口中的通信模式之间的转变和周转规程。

图11解说了根据本文中所公开的某些方面适配的C-PHY接口中的快速总线周转的第一示例。

图12解说了根据本文中所公开的某些方面适配的D-PHY接口中的快速总线周转的示例。

图13解说了根据本文中所公开的某些方面适配的C-PHY接口中的快速总线周转的第二示例。

图14解说了根据本文中所公开的某些方面适配的C-PHY接口中的快速总线周转的附加示例。

图15解说了根据本文中所公开的某些方面适配的D-PHY接口中的快速总线周转的附加示例。

图16解说了示出在根据本文中所公开的某些方面适配的C-PHY和D-PHY接口的各元件之间提供的信号的装置的配置。

图17是解说采用可根据本文中所公开的某些方面来适配的处理电路的装置的示例的示图。

图18是在装置中的两个设备之一上操作的数据传递方法的流程图。

图19是解说采用根据本文中所公开的某些方面适配的处理电路的装置的硬件实现的示例的示图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

现在将参照各种装置和方法给出数据通信系统的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。

作为示例，元素、或元素的任何部分、或者元素的任何组合可以用包括一个或多个处理器的“处理系统”来实现。这些处理器的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。处理系统中的一个或多个处理器可以执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。

相应地，在一个或多个示例性实施例中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可作为一条或多条指令或代码存储或编码在计算机可读介质上。计算机可读介质包括计算机存储介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限定，此类计算机可读介质可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)(包括使用紧凑盘(CD)或其他光盘存储实现的ROM)、磁盘存储或其他磁存储设备、或能用于携带或存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质。如本文中所使用的，盘(disk)和碟(disc)包括CD、激光碟、光碟、数字多用碟(DVD)和软盘，其中盘(disk)往往以磁的方式再现数据，而碟用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

图1描绘了可采用IC设备之间的通信链路的装置100。在一个示例中，装置100可包括通信设备，其通过射频(RF)通信收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。通信收发机106可以可操作地耦合至处理电路102。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路、等等。处理电路102可包括和/或耦合至处理器可读存储(诸如存储器设备112)，该处理器可读存储可存储和维护可由处理电路102执行或以其他方式使用的数据和指令。处理电路102可由操作系统和应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并允许执行驻留在存储介质(诸如设备的存储器设备112)中的软件模块。存储器设备112可包括ROM或RAM、EEPROM、闪存卡、或可被用在处理系统和计算平台中的任何存储器设备。处理电路102可包括或访问本地数据库114，其可维护用于配置和操作该装置100的操作参数和其他信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。

图2是解说采用通信链路220来连接各种子组件的装置200(诸如移动装置)的某些方面的示意框图。在一个示例中，装置200包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用来连接彼此紧邻地定位或者物理上位于装置200的不同部分中的IC设备202和230。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于移动计算设备的按键板部分中，而第二IC设备230可位于移动计算设备的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。

通信链路220可提供多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工和/或全双工模式下工作。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文中所描述的一个示例中，第一信道可被称为前向信道222，而第二信道可被称为反向信道224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户端系统或接收机，即便IC设备202和230两者都被配置成在前向信道222上传送和接收。在一个示例中，前向信道222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率工作，而反向信道224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率工作。

IC设备202和230各自可具有处理器或其他处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括通过RF收发机204和天线214来维持通信，而第二IC设备230可支持管理或操作显示器控制器232的用户接口。在该示例中，第二IC设备230可被适配成使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其他特征可包括键盘、语音识别组件、以及其他输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器、等等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维持由相应处理器206和236、和/或IC设备202和230的其他组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其他模块和电路之间的通信可分别由一条或多条总线212和242来促成。

反向信道224可以与前向信道222相同的方式工作，并且前向信道222和反向信道224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向信道226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向信道222和反向信道224共享相同的物理连接并且在半双工方式下工作时，前向信道222和/或反向信道224可以可配置以在双向模式下工作。在一个示例中，通信链路220可被操作以根据行业或其他标准来在第一IC设备202与第二IC设备230之间传达控制、命令以及其他信息。

在一些实例中，前向信道222和/或反向信道224可被配置或适配成支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，从而以810Mbps递送像素数据以供显示器刷新。在另一示例中，前向信道222和/或反向信道224可被配置或适配成启用与动态随机存取存储器(DRAM)(诸如双倍数据率同步动态随机存取存储器(SDRAM))的通信。驱动器210、240可包括编码设备，其可被配置成每一时钟转变编码多个比特，并且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号、以及其他信号。

前向信道222和/或反向信道224可遵循或兼容专用行业标准。在一个示例中，MIPI标准定义应用处理器IC设备202与支持移动设备中的相机或显示器的IC设备230之间的物理层接口。MIPI标准包括管控遵循移动设备的MIPI规范的产品的可操作特性的规范。在一些实例中，MIPI标准可定义采用互补金属氧化物半导体(CMOS)并行总线的接口。

MIPI联盟定义了可解决影响到移动设备中的所有操作方面(包括天线、外围设备、调制解调器和应用处理器)的通信的标准和规范。例如，MIPI联盟定义了用于相机串行接口(CSI)和显示器串行接口(DSI)的协议。MIPI CSI-2定义了相机与应用处理器之间的有线接口，并且MIPI DSI或DSI-2定义了应用处理器与显示器之间的有线接口。这些应用中的每一者中的低等级物理层(PHY)接口可以是MIPI C-PHY或MIPI D-PHY。

MIPI C-PHY接口

根据本文中所公开的某些方面，系统和装置可采用用于IC设备202与230之间的通信的多相数据编码和解码接口方法。多相编码器可驱动多个导体(即M个导体)。该M个导体通常包括三个或更多个导体，并且每个导体可被称为导线，尽管该M个导体可包括电路板上或半导体IC设备的导电层内的导电迹线。在一个示例中，MIPI联盟定义的“C-PHY”物理层接口技术可被用来将相机和显示器设备230连接至应用处理器设备202。C-PHY接口采用三相码元编码以在3导线通道或“三重通道(trio)”(其中每个三重通道包括一嵌入式时钟)上传送数据码元。

该M个导体可被划分成多个传输群，每个群对要传送的数据块的一部分进行编码。N相编码方案被定义，其中数据比特被编码在该M个导体上的相位转变和极性变化中。解码不依赖于独立的导体或导体对，并且可直接从该M个导体的相位和/或极性转变中推导出定时信息。N相极性数据传递可被应用于任何物理信令接口，包括电气、光学和射频(RF)接口。

在C-PHY示例中，用于三线系统的三相编码方案可以定义可在三个相位状态和两个极性之间切换的信号，从而提供6个状态以及从每个状态的5个可能转变。可检测并解码确定性电压和/或电流变化以从这三条导线中提取数据。

图3是解说使用N相极性编码来实现图2中所描绘的通信链路220的某些方面的示意图。所解说的示例涉及三导线链路、或三导线通道、或具有不止三条导线的链路的一部分。通信链路220可包括具有多条信号导线的有线总线，其可被配置成在高速数字接口(诸如移动显示器数字接口(MDDI))中携带三相编码数据。信道222、224和226中的一者或多者可被配置或适配成使用三相极性编码。物理层驱动器210和240可被适配成对在链路220上传送的三相极性编码数据进行编码和解码。三相极性编码的使用允许高速数据传输，并且可消耗其他接口的功率的一半或更少，因为在任何时间在三相极性编码数据链路220中少于三个的驱动器是活跃的。物理层驱动器210和/或240中的3相极性编码电路能对通信链路220上的每次转变编码多个比特。在一个示例中，三相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps在三条或更多条导线上递送像素数据以供显示器刷新。

在所描绘的C-PHY示例300中，M线、N相极性编码发射机被配置成用于M＝3以及N＝3。出于简化对本公开的某些方面的描述的目的而单独选择了该三线、三相编码的示例。针对三线、三相编码器所公开的原理和技术可被应用在M线、N相极性编码器的其他配置中，并且可遵循或兼容其他接口标准。

在使用三相极性编码时，连接器(诸如3导线总线上的信号导线310a、310b和310c)可不被驱动、被驱动为正、或被驱动为负。不被驱动的信号导线310a、310b或310c可处于高阻抗状态。不被驱动的信号导线310a、310b或310c可被驱动或拉到处于在被驱动的信号导线上提供的正和负电压电平之间的基本中间点的电压电平。不被驱动的信号导线310a、310b或310c可不具有流过它的电流。在示例300中，每条信号导线310a、310b和310c可以是使用驱动器308的三种状态(标记为+1、-1、或0)中的一种。在一个示例中，驱动器308可包括单位电平的电流模式驱动器。在另一示例中，驱动器308可在信道导线310a和310b上所传送的两个信号上驱动相反极性的电压，而第三信号导线310c处于高阻抗和/或被拉到接地。对于每个所传送的码元区间，至少一个信号处于不被驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(-1状态)的信号的数目，以使得流向接收机的电流之和总是为零。对于每个码元，至少一条信号导线310a、310b或310c的状态相对于之前传输区间中传送的码元发生了变化。

在示例300中，映射器302可接收16比特输入数据318，并且映射器302可将输入数据318映射成7个码元312以供在信号导线310a、310b和310c上顺序地传送。被配置成用于三线、三相编码的M线、N相编码器306一次一个输入码元314地接收由映射器生成的7个码元312，并且基于信号导线310a、310b和310c的紧接先前状态来针对每个码元区间计算每条信号导线310a、310b和310c的状态。可使用例如并-串转换器304来串行化7个码元312。编码器306基于输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。

对M线、N相编码的使用准许数个比特被编码在多个码元中，其中每码元的比特不是整数。在简单的三线、三相系统的示例中，有3种可用的2导线组合(这2条导线可被同时驱动)以及被同时驱动的任何导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，通常要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换句话说，编码五种状态的七码元组合具有5⁷(78,125)种排列。相应地，这7个码元可被用于编码16个比特的2¹⁶(65,536)种排列。

图4基于循环状态转变图450解说了采用三相调制数据编码方案的信令400的示例。根据数据编码方案，三相信号可在两个方向上旋转并且可在三条信号导线310a、310b和310c上被传送。这三个信号中的每一个在信号导线310a、310b、310c上被独立驱动。三个信号中的每一个包括三相信号，其中每个信号相对于其他两个信号异相120度。在任何时间点，三条信号导线310a、310b、310c中的每一条处于状态{+1,0,-1}中的一个不同状态。在任何时间点，3导线系统中的三条信号导线310a、310b、310c中的每一条与其他两条信号导线处于不同状态。当使用多于三个导体或导线时，两对或更多对导线可处于相同状态。所解说的编码方案还可以被活跃地驱动到+1和-1状态的两条信号导线310a、310b和/或310c的极性来编码信息。在408处指示了所描绘的状态序列的极性。

在所解说的三线示例中的任何相位状态，信号导线310a、310b、310c中的恰好两条导线携带有效地作为该相位状态的差分信号的信号，而第三条信号导线310a、310b或310c未被驱动。每条信号导线310a、310b、310c的相位状态可按信号导线310a、310b或310c与至少一条其他信号导线310a、310b和/或310c之间的电压差、或者按信号导线310a、310b或310c中的电流方向或电流缺失来确定。如状态转变图450中所示，定义了三个相位状态(S₁、S₂和S₃)。信号可顺时针地从相位状态S₁流到相位状态S₂、从相位状态S₂流到相位状态S₃、和/或从相位状态S₃流到相位状态S₁，且该信号可逆时针地从相位状态S₁流到相位状态S₃、从相位状态S₃流到相位状态S₂、和/或从相位状态S₂流到相位状态S₁。对于其他N的值，在这N个状态之间的转变可以可任选地根据对应的状态图来定义，以获得状态转变之间的循环旋转。

在三线、三相通信链路的示例中，状态转变410处的顺时针旋转(S₁到S₂)、(S₂到S₃)、和/或(S₃到S₁)可被用于编码逻辑1，而状态转变410处的逆时针旋转(S₁到S₃)、(S₃到S₂)、和/或(S₂到S₁)可被用于编码逻辑0。相应地，可通过控制信号是顺时针还是逆时针“旋转”来在每次转变处编码比特。例如，在三条信号导线310a、310b、310c从相位状态S₁转变到相位状态S₂时逻辑1可被编码，而在三条信号导线310a、310b、310c从相位状态S₁转变到相位状态S₃时逻辑0可被编码。在所描绘的简单的三线示例中，旋转方向可容易地基于在转变前以及转变后三条信号导线310a、310b、310c中的哪一条没有被驱动来确定。

信息还可被编码在被驱动信号导线310a、310b、310c的状态的极性和/或极性变化408中，或者被编码在两条信号导线310a、310b、310c的电流方向或电流方向变化中。信号402、404和406解说了在三线、三相链路中的每个相位状态处分别施加于信号导线310a、310b、310c的电压电平。在任何时间，第一信号导线310a、310b、310c耦合至较正的电压(例如，+V)，第二信号导线310a、310b、310c耦合至较负的电压(例如，－V)，而第三信号导线310a、310b、310c可为开路。如此，可按第一与第二信号导线310a、310b、310c之间的电流流动或者第一和第二信号导线310a、310b、310c的电压极性来确定一个极性编码状态。在一些实施例中，可在每个状态转变410处编码两比特的数据412。解码器可确定信号相位旋转的方向以获得第一比特。可基于信号402、404和406中的两个信号之间的极性差来确定第二比特。在一些实例中，第二比特可以基于在一对信号导线310a、310b、310c上传送的差分信号的极性变化或极性变化缺失来确定第二比特。已确定了旋转方向的解码器可确定相位状态和施加在两条活跃信号导线310a、310b和/或310c之间的电压的极性，或者流过两条活跃信号导线310a、310b和/或310c的电流的方向。

在本文中所描述的三线、三相链路的示例中，一个比特数据可以三线、三相链路中的旋转或相位变化的形式来编码，而附加比特可被编码在两条被驱动的导线的极性或极性变化中。某些实施例通过允许从当前状态转变到任何可能状态来在三线、三相编码系统的每次转变中编码多于两个比特。假定有三个旋转相位并且每个相位有两种极性，则定义了6种状态，从而使得从任何当前状态有5个状态可用。相应地，可以有每码元(转变)个比特，并且映射器可接受16比特字并将其转换成7个码元。换言之，三线三相C-PHY链路可将16比特输入数据318映射成7个码元312。

在其他示例中，编码器可使用6条导线来传送码元，其中对于每个状态驱动两对导线。6条导线可被标记为A到F，以使得在一种状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：

个可能的被活跃地驱动的导线组合，其中对于每个相位状态，有：

个不同的极性组合。

这15个不同的被活跃地驱动的导线组合可包括：

在4条被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：

++-- +--+ +-+- -+-+ -++- --++

相应地，不同状态的总数可被计算为15×6＝90。为了确保各码元之间的转变，从任何当前状态有89种状态可用，并且可被编码在每个码元中的比特的数目可被计算为：每码元个比特。在这一示例中，给定5×6.47＝32.35个比特，映射器可将32比特字编码成5个码元。

针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：

被驱动的导线的极性组合的数目的等式为：

每码元的比特数目为：

图5解说了三线、三相PHY中的接收机的示例500。该三线、三相示例解说了适用于M线、N相接收机的其他配置的操作的某些原理。比较器502和解码器504被配置成提供三条传输线512a、512b和512c中的每一条传输线的状态以及这三条传输线的状态与前一码元周期中传送的状态相比而言的变化的数字表示。串-并转换器506组装7个连贯状态来产生一组7个码元以供解映射器508处理以获得16比特数据，其可被缓冲在先入先出缓冲器(FIFO)存储设备510中，该FIFO存储设备510例如可使用寄存器来实现。

根据本文中所公开的某些方面，多个三态放大器可被控制以产生由差分编码器、N相极性编码器、或将信息以导线或连接器的形式编码的另一编码器定义的一组输出状态，这一组输出状态能推定所描述的三个状态中的一个。

再次参照图2和3，通信链路220可包括高速数据接口，其可被配置成支持差分编码方案和N相极性编码两者。物理层驱动器210和240可包括N相极性编码器和解码器(它们可对接口上的每个转变编码多个比特)以及驱动信号导线310a、310b和310c的线驱动器。线驱动器可被构造成具有放大器，该放大器产生可具有正或负电压的活跃输出或者高阻抗输出，藉此信号导线310a、310b或310c处于未定义状态或者由外部电组件定义的状态。相应地，输出驱动器308可接收包括数据和输出控制(高阻抗模式控制)的一对信号316。就此而言，被用于N相极性编码和差分编码的三态放大器能产生相同或相似的三个输出状态。

具有码元序列替代的MIPI C-PHY接口

根据本文中所公开的某些方面，7码元的序列312(参见图3)可被修改成实现从C-PHY协议的较高的上层接收到的控制信号和/或命令。在一个示例中，一个或多个7码元序列312可在由映射器302映射之后被替换。在另一示例中，替代的7码元序列312可被插入到编码数据的码元流中。在另一示例中，不完整和/或可变长度的码元序列或单个码元可被插入到编码数据的码元流中。

图6是解说可被配置成替代从映射器604接收到的码元序列的发射机600和接收机620的示例的示图，该映射器604原本可能违反针对C-PHY接口配置的游程限制。在一个示例中，码元替换器606也可被用来避免信令问题，诸如3线3相C-PHY接口中的游程问题，此问题可在一条或多条导线在过多数目的接连码元上保持在相同信令状态时发生。在C-PHY接口中，常规映射和编码可在三重导线上产生连贯状态，以使得其中一条导线在许多连贯码元上维持在相同状态。当三条导线之一被保持在恒定值过长时间时，可导致某些不期望的效应，包括增大的码元间干扰(ISI)。其中导线具有相同值(电压或电流)的连贯状态的数目可被称为“游程”，并且游程N可描述其中导线维持在相同电压或电流状态达N个码元的状况。随着电容积累电荷和/或随着电流构建电感，延长的游程可影响到切换时间。增大的切换时间可导致对最大码元频率的限制，这是因为C-PHY接口的导线稳定并且可用于采样的时间被减小。

码元替换器606可改善或防止游程问题。在发射机600处，16比特字602被接收作为至映射器604的输入。映射器604将16比特字602中的每一者转换成将在3导线链路612上顺序传送的码元集614中的七个码元。码元集614可被提供作为被组织为七个3比特码元的21比特群。码元集614可被提供给码元替换器606，码元替换器606被配置成通过将从映射器604接收到的某些码元集614选择性地替代成替换码元集来限制游程。该码元替换器将选择性地修改的比特群616提供给并-串转换器608，该并-串转换器608产生至码元编码器610的3比特码元618的时间序列，该码元编码器610定义码元传输区间序列634中的每一者中的3导线链路612的三条导线(被标记为A、B和C)的状态。

在C-PHY接口中，至多达12,589个码元序列可能不被映射器604使用，并且这些未被使用的码元序列可供码元替换器606用于替代和插入。未被使用的码元序列可用是因为映射器604将16比特字602的65,536个可能值映射成用于三条导线的78,125种可能的相位和极性序列排列中的65,536种。

在接收机620处，码元解码器622可包括一组差分接收机636和CDR 638，其可协作以产生接收机时钟并且在码元传输区间序列634期间基于3导线链路612的三条导线的信令状态和信令状态中的转变来解码出七个原始3比特码元的序列640。接收机620可包括串-并转换器624，其将七个原始码元的序列640转换成被组织为七个3比特码元的21比特群642。反转码元替换器626可被适配或配置成接收21比特集642并且在反转可能已由发射机600中的码元替换器606执行的码元替代之后产生经修改的21比特集644。反转码元替换器626可被配置成标识12,589个码元序列中未被映射器604使用的码元序列，并且按需执行预定义的替代。解映射器628可将经修改的21比特集644中的7个码元转换成16比特字630，其可被提供作为接收机620的输出。接收机620所检测出的每个码元可使用3比特原始码元值来表示，具有五个可能值之一：000、001、010、011和100。原始码元值的值由以下各项定义：{相同_相位,Δ_相位,Δ_极性}。三个比特中的每一个表示从前一导线状态到当前导线状态的变化或无变化。

码元替换器606和626可分别被纳入映射器604和解映射器628中，和/或可作为特异的组件来提供。发射机600中的码元替换器606可被用来使用过剩码元执行各种替代或插入。

MIPI D-PHY接口

根据本文中所公开的某些方面，系统和装置可采用用于IC设备202与230之间的通信的差分和单端编码的某种组合。在一个示例中，MIPI联盟定义的“D-PHY”物理层接口技术可被用来将相机和显示器设备230连接至应用处理器设备202。D-PHY接口可在需要时实时地在差分(高速)模式与单端(低功率)模式之间切换以促成大量数据的传输或者节省功率和延长电池寿命。D-PHY接口能够在单向(主控至从动)时钟通道下使用单个数据通道或多个数据通道在单工或双工配置中操作。

图7解说了包括主控设备702和从动设备704的一般化D-PHY配置700。主控设备702生成控制导线710上的传输的时钟信号。时钟信号在时钟通道706上被传送，并且数据在一个或多个数据通道708₁-708_N中被传送。在设备中提供或活跃的数据通道708₁-708_N的数目可以基于应用需求、要被传输的数据量和功率节省需求来动态配置。

图8是解说可在通信链路220(参见图2)的D-PHY实现中采用的差分信令的示意图800。差分信令通常涉及使用在导线对810a、810b或810c上发送的两个互补信号来电力地传送信息，该导线对可被称为差分对。通过消除影响差分对中的两条导线的共模干扰效应，使用差分对能显著地降低电磁干扰(EMI)。在前向信道222上，可由主机差分驱动器804来驱动导线对810a。差分驱动器804接收输入数据流802并且生成正和负版本的输入数据802，其随后被提供给导线对810a。客户端侧的差分接收机806通过执行对导线对810a上携带的信号的比较来生成输出数据流808。

在反向信道224上，可由客户端侧差分放大器826来驱动一个或多个导线对810c。差分驱动器826接收输入数据流828并且生成正版本(+ve)和负版本(-ve)的输入数据828，其被提供给导线对810c。主机上的差分接收机824通过执行对导线对810c上携带的信号的比较来生成输出数据流822。

在双向信道226中，主机和客户端可被配置用于半双工模式并且可在相同的导线对810b上传送和接收数据。替换地或附加地，双向总线可使用前向和反向差分驱动器804、826的组合来在全双工模式下工作以驱动多个导线对810a、810c。在关于双向信道226所描绘的半双工双向实现中，通过使用例如输出使能(OE)控制820a、820c来(分别)迫使差分驱动器814和814’进入高阻抗状态，可防止差分驱动器814和814’同时驱动导线对810b。通常通过使用OE控制820b来迫使差分接收机816’进入高阻抗状态，可防止差分接收机816’在差分驱动器814活跃时驱动输入/输出812。通常通过使用OE控制820d来迫使差分接收机816进入高阻抗状态，可防止差分接收机816在差分驱动器814’活跃时驱动输入/输出818。在一些实例中，当接口不活跃时，差分驱动器814和814’以及差分接收机816和816’的输出可处于高阻抗状态。相应地，差分驱动器814、814’以及差分接收机816和816’的OE控制820a、820c、820b以及820c可被彼此独立地操作。

每个差分驱动器804、814、814’和826可包括一对放大器，一个放大器在一个输入处接收另一放大器的输入的逆。差分驱动器804、814、814’和826可各自接收单个输入，并且可具有内部反相器，该内部反相器生成逆输入以供一对放大器使用。差分驱动器804、814、814’和826还可使用两个分开控制的放大器来构造，以使得它们各自的输出可被彼此独立地置于高阻抗模式。

当通信链路220(参见图2)的D-PHY实现在低功率模式下工作时，信号可在单导线数据和/或时钟通道上被传送。在一个示例中，差分驱动器804、814和/或826可被重配置或控制成使得活跃通道的导线对810a、810b或810c中的导线中仅一条导线被驱动。在其他示例中，差分驱动器804、814和/或826可被关闭或置于高阻抗输出模式下，并且单独的单端线驱动器834和接收机836可被用于单导线、单端链路840上的通信。在一些实例中，单端链路838的输入832和输出840可以是双向的，并且传送方设备和接收方设备两者都可采用收发机，该收发机包括根据一个或多个协议控制的线驱动器834和接收机836两者。

C-PHY和D-PHY接口中的低电压、低功率模式

图9是解说D-PHY和C-PHY接口中的信令的某些方面的波形的图形化表示900。D-PHY和C-PHY接口支持高速通信模式902和低功率通信模式904。数据在低功率通信模式904中以显著低于高速通信模式902的速率来传送。高速通信模式902和低功率通信模式904在使用串行总线的相同导线传送信号时以不同电压电平和电压范围来操作。

在高速通信模式902中，信号以高速共用(HS_Common)电压电平908为中心，电压电平908与参考接地电压电平906有偏移。高速通信模式902中的信号具有确保高速信号916不超过逻辑低阈值电压电平(LP_{Low_thresh})910的电压范围918，逻辑低阈值电压电平(LP_{Low_thresh})910定义了低功率通信模式904中逻辑低的上限。在一个D-PHY示例中，HS_Common电压电平908可在名义上被定义为200毫伏(mV)，并且高速信号的电压范围918可在名义上被定义为200mV。在一个C-PHY示例中，HS_Common电压电平908可在名义上被定义为250毫伏(mV)，并且高速信号的电压范围918可在名义上被定义为250mV。

在低功率通信模式904中，信号在最大低功率(LP_max)电压电平914与参考接地电压电平906之间切换。逻辑低电压电平LP_{Low_thresh} 910和逻辑高阈值电压电平(LP_{High_thresh})912分别定义用于高到低转变和低到高转变的切换电压电平。在一个示例中，最大低功率(LP_max)电压电平914可在名义上被定义在1.2伏(V)。

参照图10，常规C-PHY接口中各通信模式之间的转换是使用低功率模式信令来达成的。在第一时序图1000中所解说的一个示例中，从低功率模式至高速模式的转换藉由信令状态序列的传输来指示，这是使用针对低功率通信模式所定义的电压电平来实现的。

当期望高速模式总线周转时，常规C-PHY设备使用低功率模式信令。当C-PHY接口提供主控设备与从动设备之间的双向通道时，周转被用来以高速数据率为诸从动设备提供通信机会。双向通道的传输方向可以使用由常规C-PHY协议定义的规程来改变。该规程翻转C-PHY链路上的数据流的方向，以使得相同的规程被执行以将从主控方至从动方的数据流(前向)改变为从从动方至主控方的数据流(反向)以及将数据流从反向改变为前向。

第一时序图1000解说了从前向至反向的方向改变的执行。该规程在主控设备传送第一停止状态1018、第一低功率请求状态1020、以及桥接状态1022时被发起。主控设备随后传送第二低功率请求状态1006继以第二桥接状态1022。主控设备在释放接口之前断言第二桥接状态1022达预定义最小时间段。主控设备在其停止驱动接口的三条导线时释放该接口。在将导线驱动在第三桥接状态1010中之前，从动设备在第二桥接状态1022的开始之后等待一时间段。在某个时间段上，交叠1002在主控设备和从动设备两者均可能正在驱动接口的导线时发生。从动设备随后驱动第二低功率请求状态1026。主控设备可以将第二低功率请求状态1026标识为从动设备已经取得了对接口的控制权的确认。从动设备驱动第二停止状态1024以确认总线周转的完成。

第二示图1050解说了涉及两个周转规程1058、1060的高速传输1052、1054、1056的序列。第一传输1052是从主控设备至从动设备的前向传输，第二传输1054是从从动设备至主控设备的反向传输，而第三传输1056是从主控设备至从动设备的前向传输。例如，在第一传输1052中，传送方设备(此处为主控设备)传送低功率状态序列1070以使C-PHY接口进入高速通信模式。传送方设备随后传送高速前置码1062和同步码元1064，该同步码元1064使接收方设备生成接收时钟并在高速数据1066的传输之前达到同步。后置序列1068被传送以指示传输的结束。传送方设备随后退出高速模式以执行周转规程1058或1060，其导致链路周转并重新进入高速模式。周转规程1058或1060中的每一者包括相同低功率信令状态序列的传输。

使用低功率信令来执行周转规程可能导致C-PHY接口的降低的性能。周转规程中所使用的信令状态中的每一者在预定义最小时间段内被断言，这些预定义最小时间段允许信号在低功率电压范围内转变。周转规程的历时可能显著降低C-PHY接口的整体数据率。

C-PHY接口中基于码元的模式控制

本文中所公开的某些方面涉及用于C-PHY接口的周转规程，其可在不进入低功率通信模式的情况下被执行。在一些实例中，每个周转时间可被减少约1微秒。图11解说了一个示例，其中周转在高速模式中可以通过传送高速数据中未使用(未映射)的码元序列来信令通知周转事件来完成。如本文中所公开的，使用三条信号导线的C-PHY接口可以七个3相码元的序列来传送16比特字，以使得时钟信息通过使三条信号导线中的至少一条经历每一对连贯传送的码元之间的信令状态改变来被嵌入。如图6中所解说的，发射机600可以使用映射器604来在码元编码之上的协议层中选择7个码元的序列614。七个码元的序列被串行化并被码元编码器610用来基于从先前码元产生的信令状态来确定三重通道(3导线链路612)的信令状态。在每个码元时间历元中，三导线三重通道上的信号可以转变成五种其他状态之一。在七个连贯码元的群中有5⁷＝78,125种可能的排列，其中仅仅需要2¹⁶＝65,536种排列来编码16比特的信息，留下12,589种7个码元的排列未被映射器604使用。这些排列(七个码元的序列)中的一些可被指派以用于特殊目的，诸如PHY被配置成在高速数据的正常接收期间检测的同步字1112和后置序列1130。前置码1110包括连贯码元流，其具有在同步字1112的第一次出现之前传送的相同值。前置码1110不需要被指派未映射的排列码，并且前置码1110的解读基于突发接收状态。一些未使用的七码元序列可被用于其他目的，诸如游程控制。即使在具有这些对未映射的七码元序列的这些其他用途的情况下，仍然存在未使用的序列可用于其他目的。

根据某些方面，未使用的序列可被指派为周转代码(TAC)1116、1126。TAC1116、1126被传送以信令通知接收机停止接收并且指示传输的方向的变化将发生。如图11的时序图1100中所解说的，高速突发在传输开始(SoT)序列1108的传输之后开始，该传输开始(SoT)序列1108可包括如关于图10所描述的LP代码{LP-111,LP-001,LP-000}。在高速通信模式中，传输开始于前置码1110和同步字1112，继之以高速前向数据1114。在高速前向数据1114的结束处，主控设备发送TAC 1116以信令通知方向的变化。主控设备随后通过将物理接口驱动至固定状态来开始周转间隙(TGAP)1118，并且随后开始禁用其高速驱动器。在一个示例中，在TGAP 1118期间，该接口处于+x状态(参见图4)。在TGAP 1118期间，从动设备开始在物理接口上驱动相同的+x状态。在延迟之后，从动设备开始传送前置码1120，继之以同步码型1122以同步主控设备中的接收机。在从动设备已经传送同步码型1122之后，其可以向主控设备发送高速反向数据1124。在高速反向数据1124的结束处，从动设备发送TAC1126以信令通知方向的变化。从动设备随后通过将物理接口驱动至固定状态来开始TGAP1128，并且随后开始禁用其高速驱动器。随后在主控设备在TGAP 1128期间驱动接口时完成从反向至前向的改变。

TAC 1116、1126提供了指示方向变化的稳健方法，而在某些方面，TAC 1116、1126可以像后置序列1130那样工作。而后置序列1130被用来指示高速传输的结束并且向低功率通信模式的返回，TAC 1116、1126向接收机提供对一个方向上的高速传输结束的指示，之后开始相反方向上的高速传输。传送方设备可在发送TAC1116、1126或后置序列1130之后禁用或以其他方式修改其高速驱动器的操作，而接收方设备可在接收到TAC 1116、1126或后置序列1130之后启用或以其他方式修改其高速接收机的操作。后置序列1130和TAC 1116、1126两者可被重复地传送。重复TAC 1116或1126使得接收方设备能够生成足够数目个时钟脉冲来清空其数据管线。

在一个示例中，被配置成作为发射机操作的第一设备可在传送TAC 1116之后停止驱动三条信号导线，并且可在对应的TGAP 1118期间重配置其PHY以作为接收机来操作。被配置成作为接收机操作的第二设备可在检测到TAC 1116和TGAP1118之后重配置其PHY以作为发射机来操作。第二设备随后可驱动前置码1120和同步模式1122来同步第一和第二设备。

在一些实现中，TAC 1116、1126的历时类似于后置序列1130的历时。TAC1116、1126的重复次数可被配置在预定义或预配置的范围内。例如，设计者可基于操作条件、所传送的分组大小、等等来将发射机配置成以TAC 1116、1126(或后置序列1130)的0与k次之间的重复来操作。TGAP 1118、1128的历时可被配置成提供足够的时间来防止驱动器交叠。为TGAP1118、1128分配或指派的历时可基于因应用而异的条件、驱动器关断特性、设备技术、电压和/或电流驱动器性能特性、以及其他参数来确定。在一些示例中，采用“先断后建”办法，其中期望第一设备(初始发射机)的线驱动器在第二设备(新发射机)的线驱动器退出高阻抗状态之前进入高阻抗状态。某些驱动器类型可以是在两个设备的线驱动器均活跃时在具有一些交叠的情况下可操作的。

C-PHY和D-PHY接口中基于分组的模式控制

本文中所公开的某些方面涉及用于C-PHY和D-PHY接口的周转规程，其可以通过传送在不进入低功率通信模式的情况下启用周转的周转分组、子分组或序列来执行。在一些实例中，每个周转时间可被减少约1微秒。

图12解说了涉及D-PHY接口的示例。周转分组(TAP)1216、1228可以高速模式传送以信令通知周转事件。根据某些方面，TAP 1216、1228可被传送以信令通知接收机停止接收并且改变传输的方向。如图12的时序图1200中所解说的，高速突发在传输开始(SoT)序列1208的传输之后开始，该传输开始(SoT)序列1208可包括LP代码{LP-11,LP-01,LP-00}。在高速通信模式中，传输开始于高速零(HS零)1210和高速同步字(HS同步)1212，继之以高速前向数据1214。在高速前向数据1214的结束处，主控设备发送TAP 1216以信令通知方向的变化。例如，主控设备随后在开始周转间隙(TGAP)1220之前通过将物理接口驱动至固定状态来传送高速踪迹(HS踪迹)1218。在TGAP 1220中，主控设备开始禁用其高速驱动器。已经检测到TAP 1216并且在控制信号1244上生成脉冲1248的从动设备开始在物理接口上驱动TGAP 1220。在延迟之后，从动设备开始传送HS零1222，继之以同步字1224以同步主控设备中的接收机。在从动设备已经传送同步字1224之后，其可以向主控设备发送高速反向数据1226。在高速反向数据1226的结束处，从动设备发送TAP 1228以信令通知方向的变化。从动设备随后在开始TGAP 1232之前传送高速踪迹(HS踪迹)1230。在TGAP 1232中，从动设备开始禁用其高速驱动器。主控设备检测到TAP 1228并且可以在控制信号1246上生成脉冲1250。当主控设备在TGAP 1232期间驱动接口时，则完成从反向至前向的改变。

图13解说了涉及C-PHY接口的示例。TAC 1316、1328可以高速模式被传送以信令通知周转事件。根据某些方面，TAC 1316、1328可被传送以信令通知接收机停止接收并且改变传输的方向。如图13的时序图1300中所解说的，高速突发在SoT序列1308的传输之后开始，该SoT序列1308可包括LP代码{LP-111,LP-001,LP-000}。在高速通信模式中，传输开始于前置码1310和同步码型1312，继之以高速前向数据1314(如例如关于图11所讨论的)。例如，在高速前向数据1314的结束处，主控设备在开始周转间隙(TGAP)1320之前通过将物理接口驱动至固定状态来发送TAC 1316以信令通知方向的变化。在TGAP 1320中，主控设备开始禁用其高速驱动器。已经检测到TAC 1316并且在控制信号1344上生成脉冲1348的从动设备开始在物理接口上驱动TGAP 1320。在延迟之后，从动设备开始传送前置码1322，继之以同步码型1324以同步主控设备中的接收机。在从动设备已经传送同步码型1324之后，其可以向主控设备发送高速方向数据1326。在高速反向数据1326的结束处，从动设备在开始TGAP 1332之前发送TAC 1328以信令通知方向的变化。在TGAP 1332中，从动设备开始禁用其高速驱动器。主控设备检测到TAC 1328并且可以在控制信号1346上生成脉冲1350。当主控设备在TGAP 1332期间驱动接口时，则完成从反向至前向的改变。

在TGAP 1220、1232、1320、1332中，初始被配置成作为发射机操作的第一设备可在传送TAP 1216、1228或TAC 1316、1328之后停止驱动接口的信号导线，并且可在对应的TGAP1220、1232、1320、1332期间重配置其PHY以作为接收机来操作。初始被配置成作为接收机操作的第二设备可在检测到TAP 1216、1228或TAC 1316、1328以及后续TGAP 1220、1232、1320、1332之后重配置其PHY以作为发射机来操作。

TGAP 1220、1232、1320、1332的历时可被配置成提供足够的时间来防止驱动器交叠。为TGAP 1220、1232、1320、1332分配或配置的历时可基于因应用而异的条件、驱动器关断特性、器件技术、电压和/或电流驱动器性能特性、以及其他参数来确定。在一些示例中，采用“先断后建”办法，其中期望第一设备(初始发射机)的线驱动器在第二设备(新发射机)的线驱动器退出高阻抗状态之前进入高阻抗状态。某些驱动器类型可以是在两个设备的线驱动器均活跃时在具有一些交叠的情况下可操作的。当高速模式要被终止时，主控设备可传送后置序列1318。

图14解说了涉及TAC在C-PHY接口中的使用的某些方面。第一时序图1400解说了涉及图13中所解说的从由主控方进行的前向模式传输至由从动方进行的反向模式传输的周转的某些方面。在传送前向数据1402之后，TAC 1404被传送。TAC 1404的长度通常具有与原本可被传送的后置序列1318的长度相类似的长度。除了由后置序列1318执行的功能之外，TAC 1404还指示周转事件将发生。TAC 1404的长度可以是可变的。TAC 1404可具有在一定范围内可编程的重复长度(与后置序列1318一样)。

在传送TAC 1404之后，链路进入TGAP时段1406，其可被提供以避免驱动器交叠。在一个示例中，TGAP时段1406可延伸约14个码元(2个数据字)。活跃驱动器的改变以先断后建模式来操作，其中主控方中的活跃驱动器在从动方中的驱动器进入活跃模式之前进入高阻抗模式。驱动器和接收机在TGAP时段1406期间改变方向。

从动方随后传送前置码1408和同步1410。前置码1408可包括范围可在7个与448个码元之间的前置开始(Pre-Begin)、可编程序列(任选的)、以及长度为7个码元的前置结束(Pre-End)。从动方随后可传送高速数据1412。

第二时序图1420解说了涉及图13中所解说的从由从动方进行的反向模式传输至由主控方进行的前向模式传输的周转的某些方面。在传送反向数据1422之后，TAC 1424被传送。TAC 1424的长度通常具有与原本可被传送的后置序列1318的长度相类似的长度。除了由后置序列1318执行的功能之外，TAC 1424还指示周转事件将发生。TAC 1424的长度可以是可变的。TAC 1424可具有在一范围内可编程的重复长度。

在传送TAC 1424之后，链路进入TGAP时段1426，其可被提供以避免驱动器交叠。在一个示例中，TGAP时段1426可延伸约14个码元(2个数据字)。活跃驱动器的改变以先断后建模式来操作，其中从动方中的活跃驱动器在主动方中的驱动器进入活跃模式之前进入高阻抗模式。驱动器和接收机在TGAP时段1426期间改变方向。

主控方随后传送前置码1428和同步1430。前置码1428可包括范围可在7个与448个码元之间的前置开始(Pre-Begin)、可编程序列(可任选的)、以及长度为7个码元的前置结束(Pre-End)。主控方随后可传送高速数据1432。

如第一时序图1400和第二时序图1420中所提及的，TAC 1404、1424的历时可以变化。接收方设备可能不能够精确地确定TGAP时段1406、1426何时开始，这在一些实现中可能导致不期望的驱动器交叠。根据某些方面，活跃驱动器可显式地指示TAC 1404、1424已经结束。时序图1440解说了其中终止代码(终止1454)在TAC 1444之后被传送的一个示例。在传送高速数据1442之后，TAC 1444被传送。TAC 1444指示周转事件将发生。TAC 1444的长度可在实现或应用之间变化，并且可具有可编程的重复长度。

终止1454在传输中跟随TAC 1444。终止1454可具有14个码元(2个数据字)的长度。在一个示例中，终止1454中的每个码元为3。在传送终止1454之后，链路进入TGAP时段1446，其可被提供以避免驱动器交叠。TGAP时段1406可延伸约14个码元(2个数据字)。

图15解说了其中在高速通信模式下工作之时D-PHY接口中的终止分组、信令事件、或对TGAP时段1510开始的其他指示被适配成指示线周转的示例。最初活跃设备可通过传送数据分组或未被识别为数据分组的嵌入式信号来指示线周转。在一个示例中，嵌入式信号可被配置成使得接收方设备中的PHY可在无需解码高速数据的情况下确定线周转即将发生。在接收到对线周转的指示之际，接收方设备可预期有高速踪迹(HS踪迹1506)和终止1508传输的到达。

在所解说的示例中，初始活跃设备在高速前向数据1502传输的结束处发送TAP1504以信令通知方向的改变。初始活跃设备随后传送HS踪迹1506。终止1508随后在开始TGAP时段1510之前被传送。在TGAP时段1510中，初始活跃设备开始禁用其高速驱动器。已经检测到TAP 1504和终止1508的初始不活跃设备可传送HS零1512，继之以同步字1514和高速数据1516。

如第一时序图1400和第二时序图1420中所提及的，TAC 1404、1424的历时可以变化。接收方设备可能不能够精确地确定TGAP时段1406、1426何时开始，这在一些实现中可能导致不期望的驱动器交叠。根据某些方面，活跃驱动器可显式地指示TAC 1404、1424已经结束。定时图1440解说了其中终止代码(终止1454)在TAC 1444之后被传送的一个示例。在传送高速数据1442之后，TAC 1444被传送。TAC 1444指示周转事件将发生。TAC 1444的长度可在实现或应用之间变化，并且可具有可编程的重复长度。

图16解说了示出在C-PHY接收机1602与协议单元1604之间提供的信号的C-PHY设备1600的配置、以及示出在D-PHY接收机1622与协议单元1624之间提供的信号的D-PHY设备1620的配置。C-PHY接收机1602从3导线总线1612接收数据，并且将所接收的高速模式信号1606和转义模式信号1608提供给协议单元1604。协议单元1604检测到TAC 1316、1328(图13)，并向C-PHY接收机1602提供指示请求了传输方向的变化的控制信号(C_周转_被检测到(C_Turnaround_Detected)1610)。D-PHY接收机1622从时钟通道1632接收时钟信号并从一个或多个数据通道1634接收数据，并且将所接收到的高速模式信号1626和转义模式信号1628提供给协议单元1624。协议单元1624检测到TAP 1216，1228(图12)，并向D-PHY接收机1622提供指示请求传输方向的变化的控制信号(D_周转_被检测到(D_Turnaround_Detected)1630)。

某些方面的附加描述

图17是解说了采用可被配置成执行本文中所公开的一个或多个功能的处理电路1702的装置的硬件实现的简化示例的概念图1700。根据本公开的各种方面，本文中所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1702来实现。处理电路1702可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1704。处理器1704的示例包括：微处理器、微控制器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1704可包括执行特定功能并且可由软件模块1716之一来配置、扩增或控制的专用处理器。该一个或多个处理器1704可通过在初始化期间加载的软件模块1716的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1716来进一步配置。

在所解说的示例中，处理电路1702可以用由总线1710一般化地表示的总线架构来实现。取决于处理电路1702的具体应用和整体设计约束，总线1710可包括任何数目的互连总线和桥接器。总线1710将各种电路链接在一起，包括一个或多个处理器1704、以及存储1706。存储1706可包括存储器设备和大容量存储设备，并且在本文中可被称为计算机可读介质和/或处理器可读介质。总线1710还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1708可提供总线1710与一个或多个线接口电路1712之间的接口。可针对处理电路所支持的每种联网技术来提供线接口电路1712。在一些实例中，多种联网技术可共享线接口电路1712中出现的电路系统或处理模块中的一些或全部。每个线接口电路1712提供用于在传输介质上与各种其他装置通信的手段。取决于该装置的本质，也可提供用户接口1718(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1718可直接或通过总线接口1708通信地耦合到总线1710。

处理器1704可负责管理总线1710和一般处理，包括执行存储在计算机可读介质(其可包括存储1706)中的软件。在这一方面，处理电路1702(包括处理器1704)可被用于实现本文中所公开的方法、功能和技术中的任何一种。存储1706可被用于存储由处理器1704在执行软件时操纵的数据，并且该软件可被配置成实现本文中所公开的方法中的任何一种。

处理电路1702中的一个或多个处理器1704可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1706中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1706可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1706还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其他合适介质。计算机可读介质和/或存储1706可驻留在处理电路1702中、处理器1704中、在处理电路1702外部、或跨包括该处理电路1702在内的多个实体分布。计算机可读介质和/或存储1706可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。

存储1706可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1716。软件模块1716中的每一者可包括在安装或加载到处理电路1702上并由一个或多个处理器1704执行时有助于运行时映像1714的指令和数据，该运行时映像1714控制一个或多个处理器1704的操作。在被执行时，某些指令可使得处理电路1702执行根据本文中所描述的某些方法、算法和过程的功能。

软件模块1716中的一些可在处理电路1702初始化期间被加载，并且这些软件模块1716可配置处理电路1702以实现本文中所公开的各种功能的执行。例如，一些软件模块1716可配置处理器1704的内部设备和/或逻辑电路1722，并且可管理对外部设备(诸如线接口电路1712、总线接口1708、用户接口1718、定时器、数学协处理器、等等)的访问。软件模块1716可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1702提供的各种资源的访问。这些资源可包括存储器、处理时间、对线接口电路1712的访问、用户接口1718、等等。

处理电路1702的一个或多个处理器1704可以是多功能的，由此软件模块1716中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1704可附加地被适配成管理响应于来自例如用户接口1718、线接口电路1712和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1704可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1704服务的任务集。在一个示例中，多任务环境可使用分时程序1720来实现，该分时程序1720在不同任务之间传递对处理器1704的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1704的控制权返回给分时程序1720。当任务具有对一个或多个处理器1704的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1720可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1704的控制权的功能、和/或通过将对一个或多个处理器1704的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。

图18是操作耦合到多导线接口的设备的方法的流程图1800。

在框1802，当在低功率通信模式下操作之时，该设备可在多导线接口上传送信令状态序列。该信令状态序列可在第一电压范围内被传送。该信令状态序列可被传送以使接收机转换成高速通信模式。

在框1804，当在该高速通信模式下操作时，该设备可在该多导线接口上向该接收机传送第一高速数据。该第一高速数据可在小于该第一电压范围的第二电压范围内被传送。

在框1806，当在该高速通信模式下操作时，该设备可在该多导线接口上向该接收机传送码元控制分组或控制序列。该码元控制分组或控制序列可在该第二电压范围内被传送，并且可包括未被用来编码供在该多导线接口上传输的数据的码元序列。

在框1808，在传送该码元控制分组或控制序列之后并且在高速通信模式下操作之时，该设备可从该多导线接口接收第二高速数据。该第二高速数据可在该第二电压范围内被接收。

在一个示例中，该多导线接口是由MIPI联盟规范定义的C-PHY接口。该第一电压范围可跨越约1.2伏，而该第二电压范围可跨越少于300毫伏。

在一些实例中，该设备可在传送码元控制序列之后将该多导线接口驱动至定义在第二电压范围内的预定义状态。该设备可在传送码元控制序列之后禁用一个或多个线驱动器。该设备可信令通知间隙时段(例如，TGAP时段1446、1510)的开始，在其间一个或多个线驱动器将被禁用。在一个示例中，间隙时段之前的信令可以使用在多导线接口上传送的终止分组或码元序列来实现。在另一示例中，间隙时段之前的信令可以通过在多导线接口上引起信令扰动、异常、唯一性状态等来实现。

在一些示例中，传送了码元控制序列。该码元控制序列是从可用于将16比特数据映射成7码元的序列的映射器的总共78,125个码元序列中选择的。第一高速数据的每个16比特字可被映射成65,536个个码元的序列之一。可以有总共78,125个唯一性的7个码元的序列可用于映射16比特字。该码元控制序列可以是不被用于映射16比特字的12,589个7码元的序列之一。

图19是解说采用处理电路1902的装置1900的硬件实现的简化示例的示图。该处理电路通常具有处理器1916，其可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1902可以用由总线1920一般化地表示的总线架构来实现。取决于处理电路1902的具体应用和整体设计约束，总线1920可包括任何数目的互连总线和桥接器。总线1920将包括一个或多个处理器和/或硬件模块(由处理器1916、模块或电路1904、1906、1908和1908、可配置成在多导线通信链路1914的连接器或导线上通信的PHY 1912、以及计算机可读存储介质1918表示)的各种电路链接在一起。总线1920还可链接各种其他电路，诸如定时源、外围设备、稳压器、和功率管理电路。

处理器1916负责一般性处理，包括执行存储在计算机可读存储介质1918上的软件。该软件在由处理器1916执行时使处理电路1902执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1918也可被用于存储由处理器1916在执行软件时操纵的数据，包含从通过通信链路1914传送的码元解码得来的数据，通信链路1914可被配置为数据通道和时钟通道。处理电路1902进一步包括模块1904、1906、1908和1908中的至少一个模块。各模块1904、1906、1908、和1908可以是在处理器1916中运行的软件模块、驻留/存储在计算机可读存储介质1918中的软件模块、耦合至处理器1916的一个或多个硬件模块、或其某种组合。1904、1906、1908和/或1908可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，用于数据通信的装置1900包括模块和/或电路1908、1912，其被配置成使用多导线通信链路1914以码元序列传送和接收数据。该装置可以包括模块和/或电路1904，其被配置成重配置PHY 1912的方向，包括当在高速操作模式下操作时。该装置可包括模块和/或电路1906、1910，其被配置成将控制码元序列插入或替换到在多导线通信链路1914上传送的码元流中。

应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的各方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。贯穿本公开所描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims

1.一种在耦合至多导线接口的设备中执行的方法，包括：

当在低功率通信模式下操作之时，在所述多导线接口上传送信令状态序列，其中所述信令状态序列在第一电压范围内被传送，并且所述信令状态序列被传送以使接收机转换成高速通信模式；

当在所述高速通信模式下操作之时，在所述多导线接口上向所述接收机传送第一高速数据，其中所述第一高速数据在小于所述第一电压范围的第二电压范围内被传送；

当在所述高速通信模式下操作之时，在所述多导线接口上向所述接收机传送码元控制分组或码元控制序列，其中所述码元控制分组或码元控制序列在所述第二电压范围内被传送，其包括码元序列，其中所述码元控制分组或码元控制序列不被用来编码供在所述多导线接口上传输的数据；以及

在传送所述码元控制分组或码元控制序列之后并且在所述高速通信模式下操作之时，从所述多导线接口接收第二高速数据，其中所述第二高速数据是在所述第二电压范围内被接收的。

2.如权利要求1所述的方法，其特征在于，所述多导线接口是由移动行业处理器接口(MIPI)联盟规范定义的C-PHY接口，并且其中所述第一电压范围跨越约1.2伏且所述第二电压范围跨越少于600毫伏。

3.如权利要求1所述的方法，其特征在于，所述多导线接口是由移动行业处理器接口(MIPI)联盟规范定义的D-PHY接口，并且其中所述第一电压范围跨越约1.2伏且所述第二电压范围跨越少于600毫伏。

4.如权利要求1所述的方法，其特征在于，进一步包括：

在传送所述码元控制分组或码元控制序列之后将所述多导线接口驱动至定义在所述第二电压范围内的预定义状态。

5.如权利要求1所述的方法，其特征在于，进一步包括：

在传送所述码元控制分组或码元控制序列之后禁用一个或多个线驱动器。

6.如权利要求5所述的方法，其特征在于，进一步包括：

信令通知间隙时段的开始，在其间所述一个或多个线驱动器将通过在所述多导线接口上传送终止分组、码元序列、或信号扰动来被禁用。

7.如权利要求1所述的方法，其特征在于，进一步包括：

将所述第一高速数据的每个16比特字映射成65,536个7码元序列之一，

其中有总共78,125个唯一性的7码元序列可供用于映射16比特字。

8.如权利要求7所述的方法，其特征在于，所述码元控制序列被传送并且是不被用于映射16比特字的12,589个7个码元序列之一。

9.一种装置，包括：

物理接口，其被耦合至3导线链路；

映射器，其被适配成将数据转换成要在所述3导线链路上被传送的3相码元序列；以及

处理器，其被配置成：

当在低功率通信模式下操作之时，在所述3导线链路上传送信令状态序列，其中在第一电压范围内传送的所述信令状态序列被传送以使接收机转换成高速通信模式；

当在所述高速通信模式下操作之时，在所述3导线链路上向所述接收机传送第一高速数据，其中所述第一高速数据在小于所述第一电压范围的第二电压范围内被传送；

当在所述高速通信模式下操作之时，在所述3导线链路上向所述接收机传送码元控制分组或码元控制序列，其中所述码元控制分组或码元控制序列在所述第二电压范围内被传送，其包括码元序列，其中所述码元控制分组或码元控制序列不被用来编码供在所述3导线链路上传输的数据；以及

在传送所述码元控制序列之后并且在所述高速通信模式下操作之时，从所述3导线链路接收第二高速数据，其中所述第二高速数据是在所述第二电压范围内被接收的。

10.如权利要求9所述的装置，其特征在于，所述3导线链路根据由移动行业处理器接口(MIPI)联盟针对C-PHY接口定义的规范来操作。

11.如权利要求9所述的装置，其特征在于，所述第一电压范围跨越约1.2伏且所述第二范围电压跨越少于300毫伏。

12.如权利要求9所述的装置，其特征在于，所述处理器被配置成：

在传送所述码元控制分组或码元控制序列之后将所述3导线链路驱动至定义在所述第二电压范围内的预定义状态。

13.如权利要求9所述的装置，其特征在于，所述处理器被配置成：

14.如权利要求13所述的装置，其特征在于，所述处理器被配置成：

信令通知间隙时段的开始，在其间所述一个或多个线驱动器将通过在所述3导线链路上传送终止分组、码元序列、或信号扰动来被禁用。

15.如权利要求9所述的装置，其特征在于，所述处理器被配置成：

其中总共78,125个唯一性的7码元序列可供用于映射16比特字。

16.如权利要求15所述的装置，其特征在于，所述码元控制序列被传送并且是不被用于映射16比特字的12,589个7码元序列之一。

17.一种处理器可读存储介质，包括用于以下操作的代码：

当在低功率通信模式下操作之时，在多导线接口上传送信令状态序列，其中在第一电压范围内传送的所述信令状态序列被传送以使接收机转换成高速通信模式；

当在所述高速通信模式下操作时，在所述多导线接口上向所述接收机传送第一高速数据，其中所述第一高速数据是在小于所述第一电压范围的第二电压范围内被传送的；

当在所述高速通信模式下操作之时，在所述多导线接口上向所述接收机传送码元控制分组或码元控制序列，其中所述码元控制分组或所述码元控制序列是在所述第二电压范围内被传送的，其包括码元序列，其中所述码元控制分组或码元控制序列不被用来编码供在所述多导线接口上传输的数据；以及

在传送所述码元控制序列之后并且在所述高速通信模式下操作之时，从所述多导线接口接收第二高速数据，其中所述第二高速数据是在所述第二电压范围内被接收的。

18.如权利要求17所述的存储介质，其特征在于，所述多导线接口是由移动行业处理器接口(MIPI)联盟规范定义的C-PHY接口。

19.如权利要求17所述的存储介质，其特征在于，所述第一电压范围跨越约1.2伏且所述第二范围电压跨越少于300毫伏。

20.如权利要求17所述的存储介质，其特征在于，进一步包括用于以下操作的代码：

21.如权利要求17所述的存储介质，其特征在于，进一步包括用于以下操作的代码：

22.如权利要求21所述的存储介质，其特征在于，进一步包括用于以下操作的代码：

信令通知间隙时段的开始，在其间所述一个或多个线驱动器将被禁用，包括用于在所述多导线接口上传送终止分组、码元序列、或信号扰动的代码。

23.如权利要求17所述的存储介质，其特征在于，进一步包括用于以下操作的代码：

其中总共78,125个唯一性的7码元序列可供用于映射16比特字，

其中所述码元控制序列被传送并且是不被用于映射16比特字的12,589个7码元序列之一。

24.一种设备，包括：

用于在低功率通信模式下操作之时在多导线接口上传送信令状态序列的装置，其中在第一电压范围内传送的所述信令状态序列被传送以使接收机转换成高速通信模式；

用于在所述高速通信模式下操作之时在所述多导线接口上向所述接收机传送第一高速数据的装置，其中所述第一高速数据是在小于所述第一电压范围的第二电压范围内被传送的；

用于在所述高速通信模式下操作之时提供要在所述多导线接口上向所述接收机传送的码元控制分组或码元控制序列的装置，其中所述码元控制分组或码元控制序列是在所述第二电压范围内被传送的，其包括码元序列，其中所述码元控制分组或码元控制序列不被用来编码供在所述多导线接口上传输的数据；以及

用于在传送所述码元控制序列之后并且在所述高速通信模式下操作之时从所述多导线接口接收第二高速数据的装置，其中所述第二高速数据是在所述第二电压范围内被接收的。

25.如权利要求24所述的设备，其特征在于，所述多导线接口是由移动行业处理器接口(MIPI)联盟规范定义的C-PHY接口。

26.如权利要求24所述的设备，其特征在于，所述第一电压范围跨越约1.2伏且所述第二范围电压跨越少于300毫伏。

27.如权利要求24所述的设备，其特征在于，进一步包括：

用于在传送所述码元控制分组或码元控制序列之后将所述多导线接口驱动至定义在所述第二电压范围内的预定义状态的装置。

28.如权利要求24所述的设备，其特征在于，进一步包括：

用于在传送所述码元控制分组或码元控制序列之后禁用一个或多个线驱动器的装置，

其中所述用于在所述多导线接口上传送第一高速数据的装置被配置成信令通知间隙时段的开始，在其间所述一个或多个线驱动器将通过在所述多导线接口上传送终止分组、码元序列、或信号扰动来被禁用。

29.如权利要求24所述的设备，其特征在于，所述码元控制序列是从可供用于将16比特数据映射成7码元序列的映射器的总共78,125个码元序列中选择的。

30.如权利要求24所述的设备，其特征在于，进一步包括：

其中总共78,125个唯一性的7码元序列可供用于映射16比特字，