CN105453067B - N相信号转变对准 - Google Patents

N相信号转变对准 Download PDF

Info

Publication number
CN105453067B
CN105453067B CN201480044658.0A CN201480044658A CN105453067B CN 105453067 B CN105453067 B CN 105453067B CN 201480044658 A CN201480044658 A CN 201480044658A CN 105453067 B CN105453067 B CN 105453067B
Authority
CN
China
Prior art keywords
transformation
connector
connectors
interval
code element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480044658.0A
Other languages
English (en)
Other versions
CN105453067A (zh
Inventor
C·李
G·A·威利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105453067A publication Critical patent/CN105453067A/zh
Application granted granted Critical
Publication of CN105453067B publication Critical patent/CN105453067B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G06F13/4077—Precharging or discharging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • G06F13/4278—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using an embedded synchronisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4919—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using balanced multilevel codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)
  • Information Transfer Systems (AREA)

Abstract

描述了促成数据传输(特别是电子装置内的两个设备之间的数据传输)的系统、方法和装置。在N相极性编码码元中传送信息。驱动器可被适配成或配置成将两个或更多个连接器上的状态转变对准以使连贯码元之间的转变时段最小化。驱动器可包括提前或延迟某些转变的电路。驱动器可包括预增强电路，该预增强电路针对转变时段的一部分进行操作以驱动连接器的状态，即使在该连接器转变到未驱动状态时亦然。

Description

N相信号转变对准
相关申请的交叉引用
本申请要求于2013年8月8日提交的美国临时专利申请No.61/863,695、以及于2014年8月6日提交的美国非临时专利申请No.14/453,346的优先权和权益，该两件申请的全部内容通过援引纳入于此。
背景
领域
本公开一般涉及高速数据通信接口，尤其涉及多线、多相数据通信链路中的信号调节。
背景技术
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和显示器或其他设备。例如，显示器可提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。
在多线接口中，通信链路的最大速度和时钟数据恢复(CDR)电路恢复时钟信息的能力可受与在通信链路上传送的信号转变有关的最大时间变动所限制。在多线接口中，不同导线上的转变可展现信号转变时间的不同变动，这可能导致接收方设备中的接收机的输出在相对于数据或码元边界的不同时间改变。多线信号中较大的转变时间差异通常需要在CDR电路中实现延迟元件，其中该延迟元件具有的最小延迟至少长达最小接收机转变事件与最大接收机转变事件之差。该延迟元件的最大时间可因显著地限制传输时钟的周期而限定通信链路上的吞吐量。
概述
本文所公开的实施例提供了实现装置内的设备之间的物理接口上改进的传输速率的系统、方法和装置。该装置可包括具有可共处于电子装置中并通过一个或多个数据链路通信地耦合的多个集成电路(IC)设备的移动终端。
在本公开的一方面，一种数据传输方法包括确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异、基于该差异来估计这对连贯码元之间的码元边界处的转变区间的历时、以及在该转变区间的历时被估计为超过阈值时段时修改该三个或更多个连接器的一个或多个驱动器的操作以减小该转变区间的历时。每一对连贯码元之间的差异可与这三个或更多个连接器的信令状态有关。每个码元可为这三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
在另一方面，修改该一个或多个驱动器的操作可使接收机中的状态转变检测电路的两个或更多个输出在时间上对准。该状态转变检测电路可被配置成比较这三个或更多个连接器中不同的各对连接器的信令状态。使得在时间上对准可包括使转变在小于阈值时段的时间段内发生。
在另一方面，修改该一个或多个驱动器的操作包括配置一个或多个延迟以使驱动器在第二连接器上发起相应状态转变之前在第一连接器上发起状态转变。
在另一方面，修改该一个或多个驱动器的操作包括配置一个或多个延迟以使驱动器在第二连接器上发起相应状态转变之后在第一连接器上发起状态转变。
在另一方面，修改该一个或多个驱动器的操作包括配置一个或多个延迟以使驱动器相对于在第二连接器上发起相应状态转变而延迟或提前在第一连接器上发起状态转变。
在另一方面，修改该一个或多个驱动器的操作包括在转变区间的历时被估计为超过阈值时段时延迟或提前在至少一个连接器上发起状态转变、以及在该转变区间的历时被估计为小于该阈值时段时抑制在该三个或更多个连接器上延迟或提前状态转变。
在另一方面，修改该一个或多个驱动器的操作包括在转变区间的历时被估计为超过阈值时段时在该转变区间的至少一部分期间有源地驱动一个连接器、以及在该转变区间的历时被估计为小于该阈值时段时在这对连贯码元中的第二码元被传送时抑制驱动这一个连接器。
在另一方面，估计转变区间的历时包括确定这三个或更多个连接器中的每一个连接器相对于码元边界的信令状态转变时间、以及估计该码元边界与接收机处的多个差分接收机中的每一个差分接收机的输出转变之间的延迟。该多个差分接收机中的每个差分接收机可耦合至这三个或更多个连接器中不同的各对连接器。
在另一方面，该三个或更多个连接器可包括至少三条导线，并且至少一条导线在每个码元的传输期间处于未驱动状态。
在本公开的一方面，一种装备包括用于确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异的装置、用于基于该差异来估计这对连贯码元之间的码元边界处的转变区间的历时的装置、以及用于在该转变区间的历时被估计为超过阈值时段时修改该三个或更多个连接器的一个或多个驱动器的操作以减小该转变区间的历时的装置。每一对连贯码元之间的差异可与这三个或更多个连接器的信令状态有关。每个码元可为这三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
在本公开的一方面，一种装置包括通信地耦合终端中的两个设备的多个连接器、以及处理电路。该处理电路可被配置成确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异、基于该差异来估计这对连贯码元之间的码元边界处的转变区间的历时、以及在该转变区间的历时被估计为超过阈值时段时修改该三个或更多个连接器的一个或多个驱动器的操作以减小该转变区间的历时。该差异可与该三个或更多个连接器的信令状态有关。每个码元可为这三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
在本公开的一方面，处理器可读存储介质具有一个或多个指令。该一个或多个指令可由至少一个处理电路来执行。该一个或多个指令可使该至少一个处理电路确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异、基于该差异来估计这对连贯码元之间的码元边界处的转变区间的历时、以及在该转变区间的历时被估计为超过阈值时段时修改该三个或更多个连接器的一个或多个驱动器的操作以减小该转变区间的历时。每一对连贯码元之间的差异可与这三个或更多个连接器的信令状态有关。每个码元可为这三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
附图简述
图1描绘了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。
图2解说了用于在IC设备之间采用数据链路的装置的系统架构。
图3解说了N相极性数据编码器。
图4解说了N相极性编码接口中的信令。
图5解说了N相极性解码器。
图6解说了M线N相极性解码器中的转变检测。
图7是信号上升时间对M线N相极性解码器中的转变检测的影响的简化示例。
图8是解说M线N相极性解码器中的潜在状态转变的状态图。
图9是解说M线N相极性解码器中的转变和眼区的示图。
图10是解说根据本文中公开的某些方面的转变提前和延迟的某些方面的简化图。
图11是解说根据本文中公开的某些方面的用于在多线接口上传送的信号的提前/延迟电路的一个示例的示图。
图12解说根据本文中公开的某些方面提供的提前/延迟电路的操作的示例。
图13是解说采用可根据本文所公开的某些方面来适配的处理电路的装置的示例的框图。
图14是用于M线N相信号转变对准的方法的流程图。
图15是解说采用M线N相信号转变对准的装置的硬件实现的示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1描绘了采用IC设备之间的通信链路的装置的简化示例。装置100可包括可操作地耦合到处理电路102的通信收发机106。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。处理电路102可包括专用IC(ASIC)108和/或一个或多个其他IC设备。ASIC 108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合至处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102的处理器执行的指令以及可由处理电路102操纵的数据。处理电路102的某些功能可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并允许执行驻留在存储介质(诸如存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路102也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按键板126、按钮、摇杆或滑块开关128)、和/或其他组件。
图2是解说装置200的某些方面的示意框图，该装置200诸如是无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、电器、可穿戴计算设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接IC设备202和230，无论IC设备202、230彼此紧邻还是位于装置200的物理上不同的部分中。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工模式中和/或在全双工模式中操作。一个或多个信道222和/或224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230都被配置成在通信链路222上传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自包括处理器206、236，该处理器206、236可设在处理电路、计算电路、或其他电路中。在一个示例中，第一IC设备202可被适配成执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备230可被配置成支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、全球定位系统、生物测定识别系统、运动传感器、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动程序。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可按与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据率(或数据传输速率)和/或发射机时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作用于根据行业或其它标准在第一IC设备202与第二IC设备230之间传达数据、控制、命令以及其它信息。
行业标准可以是因应用而异的。在一个示例中，MIPI标准定义物理层接口，该物理层接口包括应用处理器IC设备202与支持移动设备中的相机或显示器的IC设备230之间的同步接口规范(D-PHY)。该D-PHY规范管控遵从移动设备的MIPI规范的产品的操作特性。D-PHY接口可支持使用在移动设备内的组件202和230之间互连的灵活、低成本、高速的串行接口的数据传输。这些接口可包括提供相对低比特率以及慢边沿以避免电磁干扰(EMI)问题的互补金属氧化物半导体(CMOS)并行总线。
图2的通信链路220可被实现为包括多条信号导线(被标示为M条导线)的有线总线。这M条导线可被配置成携带高速数字接口中(诸如显示器接口中)的N相编码数据。这M条导线可促成信道222、224和/或226中的一者或多者上的N相极性编码。物理层驱动器210和240可被配置成或适配成生成用于在通信链路220上传输的N相极性编码数据码元，和/或解码从通信链路220接收的N相极性编码数据码元。对N相极性编码的使用提供了高速数据传输，并且可消耗其它接口的功率的一半或更少，例如因为在N相极性编码数据链路220中更少的驱动器是活跃的。
N相极性编码设备210和/或240通常能够对通信链路220上的每次转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps的速率递送像素数据以供显示器刷新。
图3是解说可用于实现图2中描绘的通信链路220的某些方面的M线、N相极性编码器300的示意图。在所描绘的示例中，M线、N相极性编码器发射机被配置成使用M＝3导线和N＝3相信令来传送信息。仅出于简化对本发明的某些方面的描述的目的而选择了3线、3相编码的示例。针对3线、3相编码器所公开的原理和技术可被应用于M线、N相极性编码器和解码器的其它配置中。
针对M线、N相极性编码方案中的该M条导线中的每一条导线所定义的信令状态可包括未驱动状态、正驱动状态和负驱动状态。在3线、3相极性编码方案中，可通过在信号导线310a、310b和/或310c中的两条信号导线之间提供差分电压、和/或通过驱动电流流过串联连接的信号导线310a、310b和/或310c中的两条信号导线以使得电流在这两条信号导线310a、310b和/或310c中在不同方向上流动来获得正驱动状态和负驱动状态。在一个示例中，可通过将信号导线310a、310b或310c的驱动器的输出置于高阻抗模式来实现未驱动状态。在另一示例中，可通过无源或有源地使得“未驱动的”信号导线310a、310b或310c呈现基本上处于在被驱动的信号导线310a、310b和/或310c上提供的正和负电压电平之间的中间点的电压电平来在信号导线310a、310b或310c上获得未驱动状态。通常情况下，没有显著电流流过未驱动的信号导线310a、310b或310c。可以使用可表示电压或电流状态的三个信令状态{+1,0,-1}来标示针对3线、3相极性编码方案所定义的信令状态。在一个示例中，这三个状态{+1,0,-1}可表示三个电压电平+V、0、-V。在另一示例中，这三个状态{+1,0,-1}可表示三个电压电平+V、+V/2、0。在另一示例中，这三个状态{+1,0,-1}可表示电流I、0、-I。
3线、3相极性编码器可采用一组驱动器308来控制连接器310a、310b和310c的信令状态。驱动器308可被实现为单位电平电流模式或电压模式驱动器。每个驱动器308可接收确定对应的连接器310a、310b或310c的信令状态的一组信号316a、316b或316c。在所描绘的示例中，每个驱动器308接收为对应的连接器310a、310b或310c定义四种状态的一对信号316a、316b或316c。在另一示例中，每个驱动器308可接收为对应的连接器310a、310b或310c定义8种状态的一组三个信号。
对于M线、N相极性编码方案中的每个传送码元区间，至少一条信号导线310a、310b或310c处于未驱动状态(0信令状态)，而正驱动(+1信令状态)信号导线310a、310b或310c的数目等于负驱动(-1信令状态)信号导线310a、310b或310c的数目，以使得流向接收机的电流之和为零。至少一条信号导线310a、310b或310c的信令状态在先前传送码元与下一传送码元之间的每个码元转变处改变。当至少一条信号导线310a、310b和/或310c的信令状态在每一对连续码元之间改变时，接收机可基于这些转变来可靠地生成接收时钟。
在操作中，映射器302可接收输入数据310并将其映射至一组码元312。在所描绘的3线、3相示例中，该组码元包括七个3比特码元，并且输入数据310的16比特字可被编码在每组码元中。3比特码元的每个比特针对一个码元区间定义信号导线310a、310b和310c之一的状态。可使用并-串转换器304来将码元序列312串行化，该并-串转换器304提供码元314的经定时序列，每个码元定义这3条导线310a、310b和310c的信令状态。通常使用用于界定码元区间的传输时钟来对码元序列314进行定时，由此在每个码元区间中传送单个码元。3线相位编码器306一次一码元地接收由映射器产生的7码元序列314，并且针对每个码元区间计算每条信号导线310a、310b和310c的状态。3线编码器306基于当前输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
使用M线、N相编码准许数个比特被编码在多个码元中。可在每个码元中编码非整数个数据比特。在3线、3相系统的示例中，可被同时驱动的2条导线有3种可用组合，并且被驱动的导线对上的极性有2种可能组合，从而产生6个可能状态。信号导线310a、310b和310c的信令状态在码元之间的每个转变处改变，并且相应地在每次转变时这6种状态中有5种状态可用。换言之，至少一条导线的状态在每个转变处改变以准许接收机生成可靠的接收时钟，并且在给定当前信令状态的情况下在每个转变处有五种可能信令状态是可用的。在有5种状态的情况下，每个码元可编码log2(5)≌2.32个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换言之，编码五种状态的七个码元的组合具有57(即78125)种排列。相应地，这7个码元可被用于编码16个二进制比特的216(即65536)种排列。
图4是包括使用三相调制数据编码方案(其由循环状态图450解说)来编码的信号的时序图400的示例的示图。信息可被编码在信令状态序列中，其中例如导线或连接器处于由状态图450所定义的三相状态S1、S2和S3之一。每个状态可与其他状态隔开120°相移。在一个示例中，可按导线或连接器上的相位状态的旋转方向来编码数据。信号中的相位状态可按顺时针方向452、452’或按逆时针方向454、454’旋转。例如在顺时针方向452、452’上，相位状态可在包括从S1到S2、从S2到S3和从S3到S1的转变中的一者或多者的序列中前进。在逆时针方向454、454’上，相位状态可在包括从S1到S3、从S3到S2和从S2到S1的转变中的一者或多者的序列中前进。三条导线310a、310b和310c携带相同信号的不同相移版本，其中这些版本相对于彼此被移相120°。每个信令状态可被表示为导线或连接器上的不同电压电平和/或电流流过导线或连接器的方向。在3线系统中的信令状态序列中的每一个状态期间，每条导线310a、310b和310c处于与其他导线不同的信令状态。当在3相编码系统中使用3条以上导线310a、310b和310c时，两条或更多条导线310a、310b和/或310c在每个信令区间可处于相同的信令状态，但每个状态在每个信令区间中出现在至少一条导线310a、310b和/或310c上。
可在每个相变410处按旋转方向来编码信息，并且3相信号可针对每个信令状态改变方向。可通过考虑哪些导线310a、310b和/或310c在相变之前和之后处于‘0’状态(例如，未驱动状态)来确定旋转方向，因为未驱动的导线310a、310b和/或310c在旋转三相信号中的每个信令状态处改变，而不管旋转方向如何。
该编码方案还可在被有源地驱动的导体310a、310b和310c中的两个导体的极性408中编码信息。在3线实现中的任何时间，导体310a、310b、310c中的恰好两个导体是用方向相反的电流和/或用差分电压来驱动的。在简单实现中，可使用两个比特值412来编码数据412，其中一个比特被编码在相变410的方向中，而第二比特被编码在当前状态的极性408中。
时序图400解说了使用相位旋转方向和极性两者的数据编码。曲线402、404和406针对多个相位状态分别与三条导线310a、310b和310c上携带的信号有关。最初，相变410是顺时针方向的且最高有效位被设置为二进制‘1’，直至相变410的旋转在时间414处切换到逆时针方向(如由最高有效位的二进制‘0’所表示的)。最低有效位反映该信号在每个状态中的极性408。
在一些实例中，该编码方案可在两个被有源地驱动的导体310a、310b和/或310c的极性408的变化中编码信息。在一个示例中，具有“1”值的比特可被编码为极性408在两个码元区间之间变化，而具有“0”值的比特可被编码为极性408在这两个码元区间之间不变。解码器可被配置成通过检测旋转方向的变化和极性的变化来在码元之间的边界处解码数据。如果数据被编码在图4的示例中的两个码元区间之间的极性变化中，则所描绘的编码值412的序列可由序列{11,10,10,11,10,01,01,01,01,01,01,01}替换。
根据本文所公开的某些方面，一个比特的数据可被编码在3线、3相编码系统中的旋转或相位变化中，而附加比特可被编码在两条被驱动的导线的极性中或被驱动导线的与用于先前导线状态的极性相比的极性变化中。可通过允许从当前状态转变到任一种可能状态来在3线、3相编码系统的每次转变中编码附加信息。在给定3个旋转相位以及每个相位有两种极性的情况下，在3线、3相编码系统中有6种状态可用。相应地，从任何当前状态的转变有5种状态可用。相应地，每码元(转变)可编码log2(5)≌2.32个比特，这允许映射器302接受16比特字并将其编码成7个码元。
N相数据传输可使用在通信介质(诸如总线)中提供的三条以上导线。使用可被同时驱动的附加信号导线提供了状态和极性的更多组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，并且相对于使用多个差分对来传送数据比特的办法降低了功耗，同时提供了增加的带宽。
在一个示例中，编码器可使用6条导线来传送码元，其中对于每个状态，驱动2对导线。6条导线可被标记为A到F，以使得在一个状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：
种可能的被有源地驱动的导线组合，其中对于每个相位状态，有：
种不同的极性组合。
这15种不同的被有源地驱动的导线组合可包括：
在4个被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：
++-- +--+ +-+- -+-+ -++- --++
相应地，不同状态的总数可被计算为15x6＝90。为了确保各码元之间的变换，从任何当前状态有89个状态可用，并且可被编码在每个码元中的比特数目可被计算为：每码元log2(89)≌6.47个比特。在这一示例中，给定5x6.47＝32.35个比特，映射器可将32比特字编码成5个码元。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
被驱动的导线的极性组合的数目的方程为：
每码元的比特数目为：
图5是解说3线、3相解码器的某些方面的示图500。差分接收机502和导线状态解码器504被配置成提供三条信号导线310a、310b和310c相对于彼此的状态的数字表示，以及检测这三条信号导线310a、310b和310c的信令状态相比于这三条信号导线310a、310b和310c在前一码元周期中的信令状态的变化。这三条信号导线310a、310b和310c在码元周期期间的信令状态的数字表示可被称为原始码元。串并转换器506组装七个连续原始码元514的序列以获得供解映射器508处理的一组7个码元516。解映射器508产生16比特输出数据518，该输出数据518可被缓冲在FIFO 510中以提供输出数据620。
在操作中，导线状态解码器504可从在导线310a、310b和310c上接收的信号中提取码元514的序列。基于可被表示为在导线310a、310b和310c上接收的信号的相位旋转和极性或极性变化的组合的信令状态来解码码元514，如本文所公开的。导线状态解码器可包括CDR 524，该CDR 524提取可被用于可靠地从导线310a、310b和310c捕捉码元的时钟526。CDR524可被配置成基于在连续码元区间之间的每个边界处发生导线310a、310b和/或310c中的至少一条导线上的转变来生成时钟526。CDR 524可延迟时钟526的边沿以允许所有导线310a、310b和310c有时间稳定下来并由此确保当前码元可出于解码目的被可靠地捕捉到。
由CDR 524使用的延迟可被配置成允许足以掩蔽在同一码元边界处的多重边效应的时间段，其中多重边是由差分接收机502中的不同差分接收机在不同时间生成的。这些多重边可能在某些状态转变使得不同的差分接收机502产生可在时间上相对于彼此分开的边沿时产生。CDR 524可包括延迟元件，该延迟元件延迟对在码元边界处首个出现的边沿的响应，直至所有可能边沿已发生的时间。可以预期CDR 524的组件的性能变化会影响多重边之间的延迟。可以通过为CDR 524配置计及最差情形状况的延迟来容适CDR 524中的组件的这些性能变化。性能变化可能例如由功率、电压和热(PVT)状况的变化引起。该延迟的历时可能影响通信链路的性能，并且可能限制可用于通信链路的最大时钟频率。如果所配置的延迟太短，则可能为单个码元创建多个时钟脉冲，这可能导致发射机与接收机之间的失步。如果延迟太长，则码元时间可能交叠，由此导致时钟恢复电路发生故障或为两个码元区间生成单个脉冲。
图6包括解说3线、3相解码器中的时钟生成的某些方面的示意框图600。一组差分接收机602a、602b和602c将三条信号导线310a、310b和310c中的每一条导线的信令状态与这三条导线310a、310b和310c中的其他导线的信令状态进行比较。在所描绘的示例中，第一差分接收机602a将导线310a和310b的信令状态进行比较，第二差分接收机602b将导线310b和310c的状态进行比较，以及第三差分接收机602c将导线310a和310c的状态进行比较。如本文所描述的，导线310a、310b和310c中的至少一条导线的信令状态在每个码元边界处改变。相应地，当差分接收机602a、602b和602c中的至少一个差分接收机的输出在每个码元区间结束处改变时，状态变化检测电路604可检测到信令状态变化的发生。
某些信令状态转变可以是可由单个差分接收机602a、602b或602c检测的，而其他信令状态转变可由差分接收机602a、602b和/或602c中的两个或更多个差分接收机来检测。在一个示例中，两条导线的信令状态或相对状态可以在码元转变之后不改变，并且对应的差分接收机602a、602b或602c的输出也可以在码元转变之后不改变。在另一示例中，导线对602a、602b和/或602c中的两条导线可以在第一时间区间中处于相同的第一状态，并且这两条导线可以在第二时间区间中处于相同的第二状态，以使得对应的差分接收机602a、602b或602c的输出可以在相位转变之后不改变。相应地，时钟生成电路606可包括信令状态变化检测电路和逻辑604，该信令状态变化检测电路和逻辑604监视所有差分接收机602a、602b和602c的输出以确定信令状态转变何时已发生。该时钟生成电路可基于所检测到的信令状态转变来生成接收时钟608。
不同导线310a、310b和/或310c上的信令状态变化可在不同时间发生或被检测到。对信令状态变化的检测定时可根据已发生的信令状态变化的类型而变化。此可变性的结果在图6中提供的简化时序图650中解说。仅为了解说清楚起见，表示信令状态变化检测电路604和/或差分接收机602a、602b和602c的输出的标记622、624和626被指派不同的高度。标记622、624和626的相对高度与用于时钟生成或数据解码的电压或电流电平、极性或者加权值不具有特定关系。时序图650解说了与在三条导线310a、310b和310c上传送的码元相关联的转变定时的影响。在时序图650中，一些码元之间的转变可导致期间可以可靠地捕捉码元的可变捕捉窗口630a、630b、630c、630d、630e、630f和/或630g(统称为码元捕捉窗口630)。所检测到的信令状态变化的数目和它们的相对定时可导致时钟信号608的抖动。
码元窗口630的大小可变性和相关联抖动可部分地由导线310a、310b和310c的电气特性引起，如图7中描绘的简单示例700中所解说的。转变时间可能受信号上升或下降时间可变性和/或由制造工艺容限、电压和电流源的变动和稳定性以及工作温度所引起的检测电路可变性的影响。较大的转变时间可变性可归因于3相信令中存在不同的电压或电流电平。图7中描绘了简化的“电压-电平”示例，其解说了单条导线310a、310b或310c中的转变时间。第一码元(Symn)702可在结束于时间722处的码元区间中传送，第二码元(Symn+1)可在结束于时间724处的码元区间中传送，以及第三码元(Symn+2)706可在结束于时间726处的码元区间中传送，第四码元(Symn+3)708的传输在时间726开始。可在可归因于导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的第一延迟712之后检测从由第一码元702所确定的状态到对应于第二码元704的状态的转变。该阈值电压可被用于确定导线310a、310b或310c的状态。可在可归因于导线310a、310b或310c中的电压达到阈值电压718和/或720之一所花费时间的第二延迟714之后检测从由第二码元704所确定的状态到第三码元706的状态的转变。可在可归因于导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的第三延迟716之后检测从由第三码元706所确定的状态到第四码元708的状态的转变。
如所描绘的，第三延迟716可短于第一延迟712，并且第二延迟714可为最长延迟。第二延迟714可为最长延迟是因为状态0是未驱动状态且导线310a、310b或310c中的电压可缓慢地朝阈值720漂移，而第一延迟712和第二延迟716与其中导线310a、310b或310c分别被有源地拉至-1和+1状态的转变相关联。
图8是解说3线、3相通信链路的一个示例中的6种可能相位-极性状态和30种可能状态转变的状态图800。状态图800中的可能状态802、804、806、812、814和816包括图4的示图450中所示的状态。如示例状态元素820中所示，状态图800中的每种状态802、804、806、812、814和816包括示出(分别在导线310a、310b和310c上传送的)信号A、B和C的信令状态的字段822，以及示出由差分接收机(诸如图6中描绘的差分接收机602a、602b、602c)扣除导线电压之后的结果的字段824。例如，在状态802(+x)中，导线A＝+1、导线B＝-1以及导线C＝0，从而产生差分接收机602a的输出(A-B)＝+2，差分接收机602b的输出(B-C)＝-1以及差分接收机602c的输出(C-A)＝+1。如该状态图所解说的，状态变化检测电路系统604所作出的转变判定基于由差分接收机602a、602b和602c所产生的5种可能电平，其包括-2、-1、0、+1和+2电压状态。
图9是示出可从多个码元区间902的重叠中生成的简化眼图的示图。信号转变区904表示不定性时间段，其中可变的信号上升时间阻碍可靠的编码。可在“眼图开口”906中确定状态信息，该“眼图开口”906表示其中码元稳定且能被可靠地接收和解码的时间段。在一个示例中，可确定眼图开口906在信号转变区904的结尾912处开始，并且在码元区间902的终止914处结束。在图9所描绘的示例中，可确定眼图开口906在信号转变区904的结尾912处开始，并且在连接器310a、310b、310c的信令状态和/或三个差分接收机602a、602b和602c的输出开始改变成反映下一码元的时间916处结束。
被配置成用于N相编码的通信链路220的最大速度可能受到信号转变区904相比于收到信号眼图开口906的历时的限制。码元区间902的最小周期可能受到与例如图5所解说的的解码器500中或图6的时钟生成电路606中的CDR电路524相关联的紧设计裕度的约束。不同信令状态转变可与对应于两条或更多条导线310a、310b和/或310c的信号转变时间的不同变动相关联，由此导致接收方设备中的差分接收机602a、602b和602c的输出以对于码元边界908的不同时间和/或速率改变，其中至差分接收机602a、602b和602c的输入在码元边界908处开始改变。接收方设备中的多个差分接收机602a、602b和602c的输出之间的收到信号转变时间的较大潜在差异通常需要在CDR电路524中实现延迟元件。该延迟元件可具有的最小延迟周期超过转变区时间904。在一个示例中，可在图6中所示的状态变化检测电路604和/或时钟生成电路606中的一者或多者中提供延迟元件。该延迟元件所提供的最大延迟时间不可延伸超过眼图开口906的闭合边沿916。在一些实例中，该延迟元件所提供的最大延迟时间不可延伸超过下一码元区间在时间914处的开头。在以更快数据率的情况下，与码元区间902相比，眼图开口906可变得较小，并且码元转变可变性的影响可确定最大码元传输率。
任何单个转变的历时不大可能跨越信号转变区(tΔJ)904的全范围，因为不太可能在单个码元转变期间发生最小可能信号转变时间和最大可能转变时间。在一个示例中，针对所有可能码元转变，信号转变区904可由在差分接收机602a、602b、或602c的输出处检测到的第一零交叉910的时间和在差分接收机602a、602b、或602c的输出处检测到的最后一个零交叉912的时间来界定。在差分接收机602a、602b、和602c的输出处观察到的转变时间可对应于连接器和/或导线310a、310b或310c在至该连接器和/或导线310a、310b或310c的驱动器308的输入之后达到下一状态所花费的时间。可基于信号导线和/或连接器310a、310b或310c的特性以及所涉及的状态转变的类型来确定最长可能转变时间。在一个示例中，最长可能转变时间可由一个或多个信号的上升或下降时间来确定。上升和下降时间可由原始和/或最终状态的本质和电压电平来确定。通常，最长可能转变时间对应于被有源地驱动的状态与未驱动状态之间的转变。
转变区904的高tΔJ值可导致与CDR电路524或时钟生成电路606相关联的设计难度增大。例如，时钟生成电路606可采用由三个差分接收机输出602a、602b和602c的第一零交叉触发的延迟元件或定时器。所有这三个差分接收机602a、602b和602c的输出状态在所有差分接收机602a、602b和602c已达到其最终状态之前可能无法被安全地采样，该最终状态可由眼图开口906来定义。相应地，该定时器可优选地在转变区904的结尾912之后不久期满，此时时钟生成电路606可输出被用于对这三个差分接收机602a、602b和602c的输出进行采样的时钟边沿。
在一些设备中，CDR电路524中的延迟元件可能受到制造工艺、电路电源电压、以及管芯温度的变动(PVT变动)的困扰，并且可能生成显著变化的延迟。在此类系统中，CDR电路524的标称工作条件一般在设计上设置成在眼图开口906的中间某处生成时钟边沿以确保即使在最差情况PVT效应下时钟边沿仍在转变区904的结尾912之后且在至下一码元的转变区的开端916之前发生。保证时钟边沿在眼图开口906内的CDR电路524的设计难度可能在转变区904相比于眼图开口906较大时出现。例如，典型的延迟元件可产生在所有PVT条件下变化2倍的延迟值，并且眼图开口906必须大于转变区904以使得不可调延迟值可被选取。
在一些实例中，可基于传送电路的一个或多个驱动器308(参见图3)的输入变化与在接收机中的差分接收机502(参见图5)的输出处所观察到或预期的相应转变之间的最大定时来计算转变区904的历时。在其他实例中，针对所有码元转变，可在接收机502的输出处将经修改的转变区916确定为一个接收机502的输出处的第一个转变的时间918与其他接收机502的输出处的最后一个转变的时间914之间的最大差异。
根据本文所公开的某些方面，编码器可被适配成使由转变区904占据的码元区间902的比例最小化并使由眼图开口906占据的码元区间902的比例最大化。在一个示例中，可针对某些码元转变在码元边界910、914发生时或发生前修改一条或多条信号导线310a、310b和/或310c(参见图3)上的信令状态转变的定时。例如，在编码器300中，可使用连贯码元中的具体N相码元状态802、804、806、812、814或816的先验知识(先验状态知识)来预测是否应当在该连贯码元之间的码元边界908、914处调整一个或多个N相驱动器输出的定时。还可基于先验状态知识来确定调整方式。这些调整可能影响驱动器308中的一者或多者的输出，并且可在逐码元基础上作出调整。这些调整可包括提前或延迟某些驱动器输出信号转变。在一些实例中，这些调整可包括基于哪种转变将发生的先验知识(先验转变知识)来在某些类型的码元转变处向某些驱动器输出选择性地添加预增强。结果，来自接收方设备中的差分接收机602a、602b和602c的边沿输出可以更精确地关于时间对准。
先验转变知识可包括表征连接器对状态转变的响应的信息。此类信息可从连接器、驱动器和接收机的模型以及通过使用这些模型模拟通信链路对各种类型的转变的响应来获得。在一些实例中，先验转变知识可包括从在物理设备和通信链路上执行的测试获得的经验信息。先验转变知识可基于模拟和测量结果之间的差异来校准。先验转变知识可包括由接收机在系统操作期间提供的经验信息。
根据某些方面，信号导线310a、310b和310c上和/或差分接收机602a、602b和602c的输出处的转变时间之间的较小变化可在由转变区904占据的码元区间902的比例被最小化时提供显著较大的设计余量。在一个示例中，CDR电路524可受益于由CDR电路524中使用的一个或多个延迟元件供应的较大定时容限。在另一示例中，M线N相通信链路220的最大码元传输速率可在由转变区904占据的码元区间902的比例被最小化且由眼图开口906占据的码元区间902的比例被最大化时显著地提高。
根据本公开的某些方面，可通过个别地考虑每个码元转变以及选择性地延迟或提前一条或多条信号导线上的转变来在发射机处显著地减小转变区904的变动。在一些实例中，发射机中的检测电路系统可被适配成确定与码元转变相关联的预计或计算的转变时间。在一个示例中，发射机可确定转变区904或916的历时是否超过预定的最大或阈值时段。如果转变区904或916超过最大或阈值时段，则这一个或多个信号可被提前或延迟以减小该码元转变在接收机处的转变区904或916。最大或阈值时段可基于指定或期望的码元传输速率、CDR电路524的容限和/或针对发射机或接收机中的其他电路所定义的容限来确定。最大或阈值时段可被定义成获得眼图开口906的指定或期望最小历时。最大或阈值时段可被定义成使从所传送信号推导出的接收时钟中的抖动最小化。转变区904或916可在一个或多个信号可被提前或延迟时显著地减小。
图10是解说根据本文中公开的某些方面的转变提前和延迟的某些方面的简化图1000。该示例描绘了三个输出信号1002、1004和1006，但将领会，关于图10描述的概念等同地适用于在多于三条信号导线或连接器上传送码元的其他通信接口。发射机可包括模块或电路1010，该模块或电路1010可被配置成提前和/或延迟一个或多个信号1002、1004、1006以获得被计算成在接收方设备中的差分接收机(或其他接收机)的输出处产生最小化转变区的一组信号1032、1034、1036。在一个示例中，可在发射机处提前或延迟一个或多个信号以使转变检测信号602a、602b和602c在时间上对准(参见图6，并且参见图6中的时序图650)。当信号602a、602b和602c中的相应边沿发生在预定义的最大或阈值对准时段内时，信号602a、602b和602c可在时间上对准。最大或阈值对准时段可基于指定或期望的码元传输速率、CDR电路524的容限和/或针对接收机中的其他电路所定义的容限来确定。最大或阈值对准时段可被定义成获得眼图开口906的指定或期望最小历时。最大或阈值对准时段可被定义成使接收时钟526中的抖动最小化。
在该示例中，三个信号1002、1004、1006被提供给电路系统1010的相应输入1012、1014、1016，电路系统1010被配置成选择性地提前和/或延迟这些信号1002、1004、1006中的一个或多个信号，并且在输出1022、1024、1026处产生输出信号1032、1034、1036。如输入时序图1020中所示，所描绘的输入信号1002、1004、1006包括两个码元区间1040和1042之间的转变1008。在第一码元区间1040中，信号1002、1004、1006对应于具有值{+1,-1,0}的“+x”码元802(参见图8)。在第二码元区间1042中，信号1002、1004、1006对应于具有值{-1,0,+1}的“+z”码元806。仅出于解说目的，可假定“0”信令状态与“+1”或“-1”信令状态之间的转变是最快转变，而至“0”信令状态的转变是最慢转变。在一些实例中，信令状态之间的转变的相对速度可以是不同的。
提前/延迟电路系统1010可被配置成提前最慢转变信号和/或延迟最快转变信号以使得接收机在缩短的转变区间内生成转变。在该示例中，提前/延迟电路系统1010可确定第三信号1006上的转变很可能在接收机处产生最快转变检测、第二信号1004上的转变很可能在接收机处产生最慢转变检测、以及第一信号1002上的转变很可能不在接收机处产生最快或最慢转变检测。在一个示例中，提前/延迟电路系统1010可提供作为这三个输入信号1002、1004、1006的各个版本的输出信号1032、1034、1036，并且其中第二信号1034中的转变相对于码元转变1028被提前，而第三信号相对于码元转变1028被延迟。在一些实例中，第一信号1032中的转变可被延迟或提前以使得所有输出信号1032、1034、1036上的转变在接收机处产生与码元时钟的边沿紧密对准的转变检测。在其他实例中，这三个输出信号1032、1034、和/或1036中的至少一个信号不被延迟或提前，并且应用于其他输出信号1032、1034、1036的提前或延迟被计算成获得转变检测的对准而不考虑接收机使用的码元时钟。也就是说，传送到接收机的信号1032、1034、1036中的一个或多个信号可相对于其他信号1032、1034、1036被提前和/或延迟以使得各边沿在由差分接收机602a、602b和602c接收时被更紧密地对准。提前或推后某些输出的决定可基于码元转变之前或之后的原始码元值状态。
图11是解说可被用于将在多线接口上传送的信号1012、1014和1016的提前/延迟电路1100的示例的框图。提前/延迟电路1100可被包括在图10的提前/延迟电路系统1010中。信号1012、1014和1016中的每个信号分别通过延迟单元1002a、1002b和1002c来处理。在一个示例中，每个延迟单元1002a、1002b和1002c可被操作成将整数个单位延迟时段应用于相应的输入信号1012、1014、1016，如参照第一输入信号1012更详细描述的。第一输入信号1012被提供给包括多个串联延迟元件的多抽头延迟线1112，其中这些延迟元件提供输入信号1012的经渐进地延迟的版本。每个延迟元件可与单位延迟时段相关联。复用器1114接收输入信号1012的各经延迟版本并由选择输入1110控制以提供输入信号1012的各经延迟版本之一作为输出信号1022。选择信号1110可被提供作为与将向输入信号1012添加的延迟单元数目相对应的二进制数。在一些实例中，可使用一个或多个组合逻辑门(通过这些门得到相关联的传播延迟)来实现多抽头延迟1112的延迟元件。在其他实例中，多抽头延迟1112的延迟元件可使用触发器来实现，触发器提供与驱动该触发器的时钟信号的周期相对应的延迟。在其他实例中，多抽头延迟1112的延迟元件可使用模拟延迟元件来实现。
复用器1114可由判定逻辑1104提供的选择信号1110来控制。判定逻辑1104可将对应于下一码元区间1040(参见图10)的三个输入信号1012、1014、1016的信令状态与对应于当前码元区间1042的三个输出信号1022、1024、1026的信令状态(其存储于寄存器或触发器1106中)进行比较。判定逻辑1104可确定在码元1040、1042之间的边界处针对每条导线310a、310b、310c所预计的信号转变的类型，并且可确定转变区904是否可能预期超过阈值或最大时段。判定逻辑1104可提供选择信号1110用于控制每个单元1102a、1102b和1102c中处理这三个信号1012、1014、1016之一的复用器1114。在一个示例中，可针对这三个信号1012、1014、1016中的每一个信号提供可编程单元1102a、1102b和1102c。在另一示例中，可针对这三个信号1012、1014和/或1016中的两个信号提供可编程单元1102a、1102b和/或1102c，而另一信号1012、1014或1016被延迟固定时间段。在后一示例中，这两个单元1102a、1102b和/或1102c可被用于相对于具有固定延迟的第三信号1012、1014或1016的定时来调整这三个信号1012、1014和/或1016中的两个信号的定时。
可以实现其他办法。在一个示例中，可在转变开始时用高驱动强度选择性地驱动一个或多个驱动器310的“未驱动”输出以快速达成必要的转变。可在该转变期间、在该转变完成之后和/或在电缆上的往返时间已期满之后移除或减少该辅助。临时猛烈驱动“未驱动”输出可减少驱动器中的功耗。除了在转变期间提前或推迟边沿之外，还可执行临时驱动“未驱动”输出。
图12是代表从第一状态到第二状态的可能转变以及可被应用以改善信令性能的定时调整的简化示例的一组时序图1200。初始状态可以是被驱动状态，其有可能转变到另一种被驱动状态或转变到未驱动状态。时序图1202、1212和1222解说了在该组图表1250中所示的信号转变之前和之后在差分接收机602a、602b和602c处可测量的信号导线310a、310b和310c(分别为信号A、B和C)之间的差异。时序图1202和1252涉及从码元(+x)802到码元(–x)812的转变，其中信号A从+1状态转变到-1状态，信号B从-1状态转变到+1状态，以及信号C保持在0状态。相应地，第一差分接收机602a可在转变1206之前测得差值+2而在转变1206之后测得差值-2，第二差分接收机602b可在转变1204之前测得差值-1而在转变1204之后测得差值+1，以及第三差分接收机602c可在转变1204之前测得差值-1而在转变1204之后测得差值+1。在该示例中，转变1204和1206两者具有在时间上接近、可归因于最终状态为被驱动状态的零交叉。
时序图1212和1254涉及从码元(+x)802到码元(+y)804的转变，其中信号A从+1状态转变到0状态，信号B从-1状态转变到+1状态，以及信号C从0状态转变到-1状态。相应地，第一差分接收机602a可在转变1216之前测得差值+2而在转变1216之后测得差值-1，第二差分接收机602b可在转变1214之前测得差值-1而在转变1214之后测得差值+2，以及第三差分接收机602c可在转变1218之前测得差值-1而在转变1218之后测得差值-1(实际上无转变)。在此示例中，转变1214和1216具有分开显著时间段的零交叉。发生该差异可能是由于BC转变1214涉及具有最终被驱动状态的两个信号而AB转变1216涉及具有最终未驱动状态的一个信号。可在发射机处通过编码器306(参见图3)或其他电路(诸如线驱动器308)的操作来采取纠正动作。在一个示例中，信号A的转变开始可被提前(1260)以加速信号A相对于信号B的转变，由此获得差分接收机602a(其比较信号A和B)的更快输出转变。信号C的转变开始也可被提前(1262)以防止瞬变发生，因为信号A和C两者都改变且差分接收机602c将信号A与C进行比较。
时序图1222和1256涉及从码元(+x)802到码元(+z)806的转变，其中信号A从+1状态转变到-1状态，信号B从-1状态转变到0状态，以及信号C从0状态转变到+1状态。相应地，第一差分接收机602a可在转变1226之前测得差值+2而在转变1226之后测得差值-1，第二差分接收机602b可在转变1228之前测得差值-1而在转变1228之后测得差值-1(实际上无转变)，以及第三差分接收机602c可在转变1224之前测得差值-1而在转变1224之后测得差值+2。在此示例中，转变1224和1226具有分开显著时间段的零交叉。该差异可归因于CA转变1224涉及两者均具有最终被驱动状态的信号A和C而AB转变1226涉及具有最终未驱动状态的一个信号(信号B)。可在发射机处典型地通过根据本文公开的某些方面适配的编码器306、驱动器308或其他电路来采取纠正动作。例如，信号B的转变开始可被提前(1264)以加速信号B相对于信号A的转变，由此获得差分接收机602a(其比较信号A和B)的更快输出转变。信号C的转变开始也可被提前(1266)以防止瞬变发生，因为信号A和C两者都改变且差分接收机602c将信号A与C进行比较。
图12中所解说的示例描述了+x到–x、+x到+y以及+x到+z这三种状态转变的转变对准。这三种状态转变中发生的状况可以存在于图8中所示的30种可能状态转变中的18种转变中，并且可由发射机采取类似的纠正动作以加速这些附加状态转变。所解说的示例分别描述了信号A和B转变成未驱动的0状态时对这些信号的提前1260和1264。在一些实例中，发射机可在例如+x到+y转变1254期间延迟“B”驱动器输出的上升沿以将对这些状态转变的检测对准。发射机可替换或附加地增大具有未驱动最终目的状态的信号的上升或下降时间。例如，可激活一个或多个驱动器中的预增强电路或者可使用临时更强的驱动器来初始将信号驱动到“未驱动”状态。类似技术可被应用于+x到+z状态转变。
可通过在发射机中操纵用于对信号产生进行定时的一个或多个时钟来选择性地提前信号A、B和/或C。在一个示例中，可在转变之前计数一条导线310a、310b或310c的状态历时之时少使用一个或多个时钟循环以使该转变加速。在另一示例中，可在转变之前将一个或多个额外时钟循环添加到一条导线310a、310b或310c的状态历时以延迟该转变。通常，发射机可调整后续码元的定时以计及被添加或丢弃的时钟循环以延迟或加速信号转变开始。
涉及导线310a、310b或310c转变到未驱动状态的转变时间可通过初始朝向未驱动状态驱动导线310a、310b或310c来加速。在一些实例中，可使用无源或有源组件将导线310a、310b和/或310c拉向预定的“中性”电压电平来获得未驱动状态。
图13是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1302的装置的硬件实现的简化示例的概念图1300。根据本公开的各种方面，可使用处理电路1302来实现本文所公开的用于三相时钟恢复延迟校准的元件、或元件的任何部分、或元件的任何组合。处理电路1302可包括一个或多个处理器1304，其由硬件和软件模块的某种组合来控制。处理器1304的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1304可包括执行特定功能并且可由软件模块1316之一来配置、增强或控制的专用处理器。例如，该处理电路1302可被配置成用作适配成处置对数据的编码和解码以供在一个或多个无线网络上传输的处理器。该一个或多个处理器1304可通过在初始化期间加载的软件模块1316的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1316来进一步配置。
在所解说的示例中，处理电路1302可使用由总线1310一般化地表示的总线架构来实现。取决于处理电路1302的具体应用和整体设计约束，总线1310可包括任何数目的互连总线和桥接器。总线1310将各种电路链接在一起，包括一个或多个处理器1304、和存储1306。存储1306可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质。总线1310还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1308可提供总线1310与收发机1312之间的接口。收发机1312提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1318(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口可直接或通过总线接口1308通信地耦合至总线1310。
处理器1304可负责管理总线1310和一般处理，包括对存储在计算机可读介质(其可包括存储1306)中的软件的执行。在这一方面，处理电路1302(包括处理器1304)可被用来实现本文所公开的方法、功能和技术中的任一种。存储1306可被用于存储处理器1304在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。
处理电路1302中的一个或多个处理器1304可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1306中或驻留在外部计算机可读介质中。计算机可读介质和/或存储1306可以是非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1306还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取的软件和/或指令的合适介质。计算机可读介质和/或存储1306可驻留在处理电路1302中、处理器1304中、在处理电路1302外部、或跨包括该处理电路1302在内的多个实体分布。计算机可读介质和/或存储1306可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储1306可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1316。软件模块1316中的每一个可包括在安装或加载到处理电路1302上并被一个或多个处理器1304执行时有助于运行时映像1314的指令和数据，运行时映像1314控制一个或多个处理器1404的操作。在被执行时，某些指令可使得处理电路1302执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1316中的一些可在处理电路1302初始化期间被加载，并且这些软件模块1316可配置处理电路1302以实现本文所公开的各种功能的执行。例如，一些软件模块1316可配置处理器1304的内部设备和/或逻辑电路1322，并且可管理对外部设备(诸如，收发机1312、总线接口1308、用户接口1318、定时器、数学协处理器等)的访问。软件模块1316可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1302提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1312的访问、用户接口1318等。
处理电路1302的一个或多个处理器1304可以是多功能的，由此软件模块1316中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1304可附加地被适配成管理响应于来自例如用户接口1318、收发机1312和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，这一个或多个处理器1304可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1304服务的任务集。在一个示例中，多任务环境可使用分时程序1320来实现，分时程序1320在不同任务之间传递对处理器1304的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1304的控制权返回给分时程序1320。当任务具有对一个或多个处理器1304的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1320可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1304的控制权的功能、和/或通过将对一个或多个处理器1304的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
图14是解说根据本发明的某些方面的编码方法的流程图。该方法可由设备202、230执行，该设备202、230可以是一种装置的组件。在步骤1402，设备202、230可确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异。每一对连贯码元之间的差异可与这三个或更多个连接器的信令状态有关。这三个或更多个连接器可包括至少三条导线且至少一条导线在每个码元的传输期间处于未驱动状态。
在步骤1404，设备202、230可基于该差异来估计这对连贯码元之间的码元边界处的转变区间的历时。
在步骤1406，设备202、230可在该转变区间的历时被估计为超过阈值时段时修改这三个或更多个连接器的一个或多个驱动器的操作以减小该转变区间的历时。每个码元可为这三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。设备202、230可通过使接收机中的状态转变检测电路的两个或更多个输出在时间上对准来修改这一个或多个驱动器的操作。该状态转变检测电路可被配置成比较这三个或更多个连接器中不同的各对连接器的信令状态。使得在时间上对准可包括使转变在小于阈值时段的时间段内发生。
在一个示例中，设备202、230可通过配置一个或多个延迟以使驱动器在第二连接器上发起相应状态转变之前在第一连接器上发起状态转变来修改这一个或多个驱动器的操作。
在另一示例中，设备202、230可通过配置一个或多个延迟以使驱动器在第二连接器上发起相应状态转变之后在第一连接器上发起状态转变来修改这一个或多个驱动器的操作。
在另一示例中，设备202、230可通过配置一个或多个延迟以使驱动器相对于在第二连接器上发起相应状态转变而延迟或提前在第一连接器上发起状态转变来修改这一个或多个驱动器的操作。
在另一示例中，设备202、230可在该转变区间的历时被估计为超过阈值时段时通过延迟或提前在至少一个连接器上发起状态转变来修改这一个或多个驱动器的操作。设备202、230可在该转变区间的历时被估计为小于阈值时段时抑制在这三个或更多个连接器上延迟或提前状态转变。
在另一示例中，设备202、230可在该转变区间的历时被估计为超过阈值时段时通过在该转变区间的至少一部分期间有源地驱动一个连接器来修改这一个或多个驱动器的操作。设备202、230可在该转变区间的历时被估计为小于阈值时段时在这对连贯码元中的第二码元被传送时抑制驱动这个连接器。
在一个示例中，设备202、203可通过确定这三个或更多个连接器中的每一个连接器相对于码元边界的信令状态转变时间并估计该码元边界与接收机处的多个差分接收机中的每个差分接收机的输出转变之间的延迟来估计该转变区间的历时。该多个差分接收机中的每个差分接收机可耦合至这三个或更多个连接器中不同的各对连接器。
图15是解说采用处理电路1502的装置的硬件实现的简化示例的示图1500。处理电路1502可用由总线1520一般化地表示的总线架构来实现。取决于处理电路1502的具体应用和整体设计约束，总线1520可包括任何数目的互连总线和桥接器。总线1520将包括一个或多个处理器和/或硬件模块(由处理器1516、模块或电路1504、1506和1508、可配置成驱动连接器或导线1514的线驱动器1512、以及计算机可读存储介质1518表示)的各种电路链接在一起。总线1520还可链接各种其他电路，诸如定时源、外围设备、稳压器、和功率管理电路。在一个示例中，总线1520提供对CDR电路1524的访问，该CDR电路1524可与线接口电路1512协作以生成接收时钟并捕捉来自多线接口1514的码元。
处理器1516可包括微处理器、控制器、数字信号处理器、定序器、状态机等。处理器1516负责一般性处理，包括执行存储在计算机可读存储介质1516上的软件。该软件在由处理器1516执行时使处理电路1502执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1518还可被用于存储由处理器1516在执行软件时操纵的数据。处理电路1502进一步包括模块1504、1506、1508和1510中的至少一个模块。模块1504、1506、1508和/或1510可以是在处理器1516中运行的软件模块、驻留/存储在计算机可读存储介质1518中的软件模块、耦合至处理器1516的一个或多个硬件模块、或其某种组合。
在一种配置中，用于无线通信的装置1500包括被配置成确定与将在三个或更多个连接器1514上传送的多个码元中的每一对连贯码元之间这三个或更多个连接器1514的信令状态有关的差异的模块或电路1504、被配置成基于该差异来估计这对连贯码元之间的码元边界处的转变区间的历时的模块或电路1506、以及被配置成在该转变区间的历时被估计为超过阈值时段时修改这三个或更多个连接器的一个或多个驱动器的操作以减小该转变区间的历时的模块或电路1510。每个码元可为这三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。装置1500可包括用于编码和/或解码在这三个或更多个连接器1514上传送的数据的模块和/或电路1508、以及用于在这三个或更多个连接器1514上接收和/或传送码元的CDR 1524或其他电路。例如，可使用被配置成作为处理器206或236、物理层驱动器210或240以及存储介质208和238的某种组合来操作的处理电路1302(参见图13)来实现前述模块或电路1504、1506、1508、1510。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以范例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (26)

1.一种数据传输方法，包括：
确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异，其中所述差异与所述三个或更多个连接器的信令状态有关；
基于所述差异来估计这对连贯码元之间的码元边界处的转变区间的历时；以及
在所述转变区间的历时被估计为超过阈值时段时修改所述三个或更多个连接器的一个或多个驱动器的操作以减小所述转变区间的历时，
其中修改所述一个或多个驱动器的操作包括：
当所述转变区间的历时被估计为超过所述阈值时段时延迟或提前在至少一个连接器上发起状态转变；以及
当所述转变区间的历时被估计为小于所述阈值时段时抑制在所述三个或更多个连接器上延迟或提前状态转变，并且
其中每个码元为所述三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
2.如权利要求1所述的方法，其特征在于，修改所述一个或多个驱动器的操作使接收机中的状态转变检测电路的两个或更多个输出在时间上对准，其中所述状态转变检测电路被配置成比较所述三个或更多个连接器中不同的各对连接器的信令状态。
3.如权利要求1所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
配置一个或多个延迟以使所述驱动器在第二连接器上发起相应状态转变之前在第一连接器上发起状态转变。
4.如权利要求1所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
配置一个或多个延迟以使所述驱动器在第二连接器上发起相应状态转变之后在第一连接器上发起状态转变。
5.如权利要求1所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
配置一个或多个延迟以使所述驱动器相对于在第二连接器上发起相应状态转变而延迟或提前在第一连接器上发起状态转变。
6.如权利要求1所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
当所述转变区间的历时被估计为超过所述阈值时段时在所述转变区间的至少一部分期间有源地驱动一个连接器；以及
当所述转变区间的历时被估计为小于所述阈值时段时在这对连贯码元中的第二码元被传送时抑制驱动所述一个连接器。
7.如权利要求1所述的方法，其特征在于，估计所述转变区间的历时包括：
确定所述三个或更多个连接器中的每个连接器相对于所述码元边界的信令状态转变时间；以及
估计所述码元边界与接收机处的多个差分接收机中的每个差分接收机的输出转变之间的延迟，
其中所述多个差分接收机中的每个差分接收机耦合至所述三个或更多个连接器中不同的各对连接器。
8.如权利要求1所述的方法，其特征在于，所述三个或更多个连接器包括至少三条导线，并且至少一条导线在每个码元的传输期间处于未驱动状态。
9.一种装置，包括：
通信地耦合终端中的两个设备的多个连接器；以及
处理电路，其被配置成：
确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异，其中所述差异与所述三个或更多个连接器的信令状态有关；
基于所述差异来估计这对连贯码元之间的码元边界处的转变区间的历时；以及
在所述转变区间的历时被估计为超过阈值时段时修改所述三个或更多个连接器的一个或多个驱动器的操作以减小所述转变区间的历时，
其中所述处理电路被配置成通过以下动作来修改一个或多个驱动器的操作：
当所述转变区间的历时被估计为超过所述阈值时段时延迟或提前在至少一个连接器上发起状态转变；以及
当所述转变区间的历时被估计为小于所述阈值时段时抑制在所述三个或更多个连接器上延迟或提前状态转变，并且
其中每个码元为所述三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
10.如权利要求9所述的装置，其特征在于，所述一个或多个驱动器的操作被修改以使得接收机中的状态转变检测电路的两个或更多个输出在时间上对准，其中所述状态转变检测电路被配置成比较所述三个或更多个连接器中不同的各对连接器的信令状态。
11.如权利要求9所述的装置，其特征在于，所述处理电路被配置成：
配置一个或多个延迟以使所述驱动器相对于在第二连接器上发起相应状态转变而延迟或提前在第一连接器上发起状态转变。
12.如权利要求9所述的装置，其特征在于，所述处理电路被配置成：
当所述转变区间的历时被估计为超过所述阈值时段时在所述转变区间的至少一部分期间有源地驱动一个连接器；以及
当所述转变区间的历时被估计为小于所述阈值时段时在这对连贯码元中的第二码元被传送时抑制驱动所述一个连接器。
13.如权利要求9所述的装置，其特征在于，所述处理电路被配置成：
确定所述三个或更多个连接器中的每个连接器相对于所述码元边界的信令状态转变时间；以及
估计所述码元边界与接收机处的多个差分接收机中的每个差分接收机的输出转变之间的延迟，
其中所述多个差分接收机中的每个差分接收机耦合至所述三个或更多个连接器中不同的各对连接器。
14.如权利要求9所述的装置，其特征在于，所述三个或更多个连接器包括至少三条导线，并且至少一条导线在每个码元的传输期间处于未驱动状态。
15.一种数据传输方法，包括：
确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异，其中所述差异与所述三个或更多个连接器的信令状态有关；
基于所述差异来估计这对连贯码元之间的码元边界处的转变区间的历时；以及
在所述转变区间的历时被估计为超过阈值时段时修改所述三个或更多个连接器的一个或多个驱动器的操作以减小所述转变区间的历时，
其中修改所述一个或多个驱动器的操作包括：
当所述转变区间的历时被估计为超过所述阈值时段时在所述转变区间的至少一部分期间有源地驱动一个连接器；或者
当所述转变区间的历时被估计为小于所述阈值时段时在这对连贯码元中的第二码元被传送时抑制驱动所述一个连接器，并且
其中每个码元为所述三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
16.如权利要求15所述的方法，其特征在于，修改所述一个或多个驱动器的操作使接收机中的状态转变检测电路的两个或更多个输出在时间上对准，其中所述状态转变检测电路被配置成比较所述三个或更多个连接器中不同的各对连接器的信令状态。
17.如权利要求15所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
在第二连接器上发起相应状态转变之前配置一个或多个延迟以使所述驱动器在第一连接器上发起状态转变。
18.如权利要求15所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
在第二连接器上发起相应状态转变之后配置一个或多个延迟以使所述驱动器在第一连接器上发起状态转变。
19.如权利要求15所述的方法，其特征在于，修改所述一个或多个驱动器的操作包括：
配置一个或多个延迟以使所述驱动器相对于在第二连接器上发起相应状态转变而延迟或提前在第一连接器上发起状态转变。
20.如权利要求15所述的方法，其特征在于，估计所述转变区间的历时包括：
确定所述三个或更多个连接器中的每个连接器相对于所述码元边界的信令状态转变时间；以及
估计所述码元边界与接收机处的多个差分接收机中的每个差分接收机的输出转变之间的延迟，
其中所述多个差分接收机中的每个差分接收机耦合至所述三个或更多个连接器中不同的各对连接器。
21.如权利要求15所述的方法，其特征在于，所述三个或更多个连接器包括至少三条导线，并且至少一条导线在每个码元的传输期间处于未驱动状态。
22.一种装置，包括：
通信地耦合终端中的两个设备的多个连接器；以及
处理电路，其被配置成：
确定将在三个或更多个连接器上传送的多个码元中的每一对连贯码元之间的差异，其中所述差异与所述三个或更多个连接器的信令状态有关；
基于所述差异来估计这对连贯码元之间的码元边界处的转变区间的历时；以及
在所述转变区间的历时被估计为超过阈值时段时修改所述三个或更多个连接器的一个或多个驱动器的操作以减小所述转变区间的历时，
其中所述处理电路被配置成通过以下动作来修改一个或多个驱动器的操作：
当所述转变区间的历时被估计为超过所述阈值时段时在所述转变区间的至少一部分期间有源地驱动一个连接器；以及
当所述转变区间的历时被估计为小于所述阈值时段时在这对连贯码元中的第二码元被传送时抑制驱动所述一个连接器，并且
其中每个码元为所述三个或更多个连接器中的每一个连接器定义至少三种信令状态中的一种信令状态。
23.如权利要求22所述的装置，其特征在于，所述一个或多个驱动器的操作被修改以使得接收机中的状态转变检测电路的两个或更多个输出在时间上对准，其中所述状态转变检测电路被配置成比较所述三个或更多个连接器中不同的各对连接器的信令状态。
24.如权利要求22所述的装置，其特征在于，所述处理电路被配置成：
配置一个或多个延迟以使所述驱动器相对于在第二连接器上发起相应状态转变而延迟或提前在第一连接器上发起状态转变。
25.如权利要求22所述的装置，其特征在于，所述处理电路被配置成：
确定所述三个或更多个连接器中的每个连接器相对于所述码元边界的信令状态转变时间；以及
估计所述码元边界与接收机处的多个差分接收机中的每个差分接收机的输出转变之间的延迟，
其中所述多个差分接收机中的每个差分接收机耦合至所述三个或更多个连接器中不同的各对连接器。
26.如权利要求22所述的装置，其特征在于，所述三个或更多个连接器包括至少三条导线，并且至少一条导线在每个码元的传输期间处于未驱动状态。
CN201480044658.0A 2013-08-08 2014-08-07 N相信号转变对准 Active CN105453067B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361863695P 2013-08-08 2013-08-08
US61/863,695 2013-08-08
US14/453,346 US9276731B2 (en) 2013-08-08 2014-08-06 N-phase signal transition alignment
US14/453,346 2014-08-06
PCT/US2014/050108 WO2015021257A1 (en) 2013-08-08 2014-08-07 N-phase signal transition alignment

Publications (2)

Publication Number Publication Date
CN105453067A CN105453067A (zh) 2016-03-30
CN105453067B true CN105453067B (zh) 2017-05-31

Family

ID=52448676

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480044658.0A Active CN105453067B (zh) 2013-08-08 2014-08-07 N相信号转变对准

Country Status (7)

Country Link
US (3) US9276731B2 (zh)
EP (2) EP3330865A1 (zh)
JP (3) JP6054586B2 (zh)
KR (2) KR102024423B1 (zh)
CN (1) CN105453067B (zh)
TW (3) TWI594575B (zh)
WO (1) WO2015021257A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8860594B2 (en) * 2012-05-17 2014-10-14 Brilliant Points, Inc. System and method for digital signaling
US9276731B2 (en) 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US10289600B2 (en) 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
JP6369137B2 (ja) * 2014-05-30 2018-08-08 ソニー株式会社 送信装置、受信装置、および通信システム
US9215063B2 (en) * 2013-10-09 2015-12-15 Qualcomm Incorporated Specifying a 3-phase or N-phase eye pattern
US9154130B2 (en) * 2014-01-14 2015-10-06 Analog Devices, Inc. Four-state input detection circuitry
US9148198B1 (en) 2014-05-21 2015-09-29 Qualcomm Incorporated Programmable pre-emphasis circuit for MIPI C-PHY
US9621332B2 (en) * 2015-04-13 2017-04-11 Qualcomm Incorporated Clock and data recovery for pulse based multi-wire link
US9553635B1 (en) * 2015-07-24 2017-01-24 Qualcomm Incorporated Time based equalization for a C-PHY 3-phase transmitter
US9812057B2 (en) 2015-08-05 2017-11-07 Qualcomm Incorporated Termination circuit to reduce attenuation of signal between signal producing circuit and display device
JP6665441B2 (ja) * 2015-08-10 2020-03-13 ソニー株式会社 送信装置、受信装置、および通信システム
US9485080B1 (en) * 2015-09-01 2016-11-01 Qualcomm Incorporated Multiphase clock data recovery circuit calibration
TWI748976B (zh) 2016-02-02 2021-12-11 日商新力股份有限公司 發送裝置及通信系統
TWI722090B (zh) * 2016-02-22 2021-03-21 日商新力股份有限公司 傳送裝置、傳送方法及通訊系統
TWI787166B (zh) * 2016-03-01 2022-12-21 日商新力股份有限公司 信號之發送裝置、信號之發送方法及通信系統
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
US10698522B2 (en) * 2016-04-27 2020-06-30 Qualcomm Incorporated Variable rate display interfaces
JP6540610B2 (ja) * 2016-06-13 2019-07-10 株式会社村田製作所 伝送特性測定方法及び伝送特性測定装置
WO2018004101A1 (ko) * 2016-06-27 2018-01-04 엘지전자(주) 무선 통신 시스템에서 심볼 간 위상 회전을 이용하여 추가 정보를 송수신하기 위한 방법 및 이를 위한 장치
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
CN109863729B (zh) * 2016-10-24 2021-10-22 高通股份有限公司 与在多线接口上传送数据相关的方法和装置
TW201830940A (zh) * 2017-02-08 2018-08-16 陳淑玲 三線式傳輸的穿戴裝置
KR20210089811A (ko) * 2020-01-08 2021-07-19 삼성전자주식회사 외부 신호에 기초하여, 전력 모드의 변경을 감지하는 전자 장치
US11463233B2 (en) * 2020-05-21 2022-10-04 Qualcomm Incorporated Unit interval jitter improvement in a C-PHY interface

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4468787A (en) 1981-11-09 1984-08-28 Lear Siegler, Inc. Ternary data transmission system
US7190284B1 (en) * 1994-11-16 2007-03-13 Dye Thomas A Selective lossless, lossy, or no compression of data based on address range, data type, and/or requesting agent
US5905716A (en) * 1996-12-09 1999-05-18 Ericsson, Inc. Asynchronous full duplex communications over a single channel
US5872819A (en) * 1997-02-19 1999-02-16 Motorola, Inc. Method and apparatus for facilitating symbol timing acquisition in a data communication receiver
US6055117A (en) * 1998-06-09 2000-04-25 Hewlett-Packard Company Systems and method having data encoded with edge placement equalization
US6577687B2 (en) * 1998-12-23 2003-06-10 Maxtor Corporation Method for transmitting data over a data bus with minimized digital inter-symbol interference
US6724830B2 (en) * 1999-10-14 2004-04-20 Tropian, Inc. High efficiency line driver for high crest-factor signals such as DMT/ADSL signals
US7124221B1 (en) * 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
JP3603732B2 (ja) * 2000-03-16 2004-12-22 セイコーエプソン株式会社 データ転送制御装置及び電子機器
JP2002094489A (ja) * 2000-09-18 2002-03-29 Hitachi Ltd データ伝送回路
US7961832B2 (en) * 2001-12-28 2011-06-14 Texas Instruments Incorporated All-digital symbol clock recovery loop for synchronous coherent receiver systems
US6998892B1 (en) 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
US7092472B2 (en) * 2003-09-16 2006-08-15 Rambus Inc. Data-level clock recovery
US6871156B2 (en) * 2003-04-30 2005-03-22 The Boeing Company Smart connector patch panel
EP1678703B1 (en) * 2003-10-22 2010-07-14 Nxp B.V. Method and device for transmitting data over a plurality of transmission lines
JP2005217999A (ja) * 2004-02-02 2005-08-11 Hitachi Ltd デジタルデータ伝送回路
JP2005227718A (ja) 2004-02-16 2005-08-25 Daikin Ind Ltd 微細パターン形成方法
US7308048B2 (en) 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
WO2005101773A1 (ja) * 2004-04-16 2005-10-27 Thine Electronics, Inc. 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム
US7212035B2 (en) 2005-02-11 2007-05-01 International Business Machines Corporation Logic line driver system for providing an optimal driver characteristic
JP2007142860A (ja) * 2005-11-18 2007-06-07 Sumitomo Electric Ind Ltd 送信器、受信器及びデータ伝送方法
US8310964B2 (en) * 2006-01-06 2012-11-13 Broadcom Corporation Enhanced 2-wire and 3-wire WLAN bluetooth coexistence solution
US7443319B2 (en) * 2006-01-16 2008-10-28 California Institute Of Technology Precision-resolution constrained coding scheme
JP4087895B2 (ja) * 2006-04-27 2008-05-21 松下電器産業株式会社 多重差動伝送システム
US20070273402A1 (en) * 2006-05-02 2007-11-29 Zethmayr Jon D Relational signaling and medium for high speed serial communications
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US8305244B2 (en) * 2007-04-16 2012-11-06 Hewlett-Packard Development Company, L.P. Coding data using different coding alphabets
US7890788B2 (en) * 2007-07-09 2011-02-15 John Yin Clock data recovery and synchronization in interconnected devices
JP2009077099A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 信号送信機、信号受信機及び多重差動伝送システム
JP5487484B2 (ja) * 2007-09-28 2014-05-07 日立化成株式会社 金属イオンセンサー、センサーシステム、携帯型センサーシステム
US8848810B2 (en) 2008-03-05 2014-09-30 Qualcomm Incorporated Multiple transmitter system and method
US8627165B2 (en) * 2008-03-24 2014-01-07 Micron Technology, Inc. Bitwise operations and apparatus in a multi-level system
US8121186B2 (en) * 2008-06-06 2012-02-21 Lsi Corporation Systems and methods for speculative signal equalization
US8274311B2 (en) 2009-02-27 2012-09-25 Yonghua Liu Data transmission system and method
JP4688979B2 (ja) * 2009-07-13 2011-05-25 パナソニック株式会社 抵抗変化型素子および抵抗変化型記憶装置
EP2445138B1 (fr) * 2010-10-22 2015-07-15 The Swatch Group Research and Development Ltd. Unité de traitement de données, et récepteur de signaux comprenant l'unité de traitement de données
US8934528B2 (en) * 2011-03-30 2015-01-13 Silicon Laboratories Inc. Transition interval coding for serial communication
US20130266473A1 (en) * 2012-04-05 2013-10-10 GM Global Technology Operations LLC Method of Producing Sintered Magnets with Controlled Structures and Composition Distribution
US8614634B2 (en) * 2012-04-09 2013-12-24 Nvidia Corporation 8b/9b encoding for reducing crosstalk on a high speed parallel bus
US20140112401A1 (en) 2012-06-15 2014-04-24 Qualcomm Incorporated 3dynamic configuration of an n-phase polarity data communications link
US8885058B2 (en) 2012-12-31 2014-11-11 Karl Storz Imaging, Inc. Automatic low noise sampling of image and timing signals and signal delay compensation
JP6068193B2 (ja) 2013-02-28 2017-01-25 シナプティクス・ジャパン合同会社 受信装置及び送受信システム
US9118457B2 (en) * 2013-03-15 2015-08-25 Qualcomm Incorporated Multi-wire single-ended push-pull link with data symbol transition based clocking
EP2816765B1 (en) * 2013-06-17 2016-10-12 ST-Ericsson SA Three-wire three-level digital interface
US9137008B2 (en) * 2013-07-23 2015-09-15 Qualcomm Incorporated Three phase clock recovery delay calibration
US9276731B2 (en) 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US10289600B2 (en) 2013-08-08 2019-05-14 Qualcomm Incorporated Reducing transmitter encoding jitter in a C-PHY interface using multiple clock phases to launch symbols
US9148198B1 (en) * 2014-05-21 2015-09-29 Qualcomm Incorporated Programmable pre-emphasis circuit for MIPI C-PHY
US9473291B2 (en) 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
US10015027B2 (en) 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures
ITUB20151177A1 (it) * 2015-05-26 2016-11-26 St Microelectronics Srl Interfaccia auto-sincronizzante, dispositivo e procedimento corrispondenti
US9485080B1 (en) * 2015-09-01 2016-11-01 Qualcomm Incorporated Multiphase clock data recovery circuit calibration

Also Published As

Publication number Publication date
JP6286513B2 (ja) 2018-02-28
JP2017063475A (ja) 2017-03-30
WO2015021257A1 (en) 2015-02-12
EP3030972A1 (en) 2016-06-15
KR101650687B1 (ko) 2016-08-23
KR20160099741A (ko) 2016-08-22
JP2018082504A (ja) 2018-05-24
US20170091141A1 (en) 2017-03-30
JP2016527847A (ja) 2016-09-08
US20150043693A1 (en) 2015-02-12
JP6568247B2 (ja) 2019-08-28
EP3330865A1 (en) 2018-06-06
CN105453067A (zh) 2016-03-30
TWI594575B (zh) 2017-08-01
US10127167B2 (en) 2018-11-13
KR102024423B1 (ko) 2019-09-23
TWI569580B (zh) 2017-02-01
TW201513574A (zh) 2015-04-01
EP3030972B1 (en) 2017-09-20
US9842073B2 (en) 2017-12-12
TW201728083A (zh) 2017-08-01
KR20160040216A (ko) 2016-04-12
US20160162423A1 (en) 2016-06-09
TWI643461B (zh) 2018-12-01
JP6054586B2 (ja) 2016-12-27
US9276731B2 (en) 2016-03-01
TW201707379A (zh) 2017-02-16

Similar Documents

Publication Publication Date Title
CN105453067B (zh) N相信号转变对准
CN105393238B (zh) 三相时钟恢复延迟校准
US9998300B2 (en) N-phase phase and polarity encoded serial interface
CN108713306A (zh) 用于接收机校准和模式数据信令的多相前导码数据序列
US9118457B2 (en) Multi-wire single-ended push-pull link with data symbol transition based clocking
CN106464298B (zh) 在导线对之间具有匹配传播延迟的多导线信令的装置及方法
CN105723644A (zh) 基于码元转变的眼图触发
CN107852382A (zh) 用于c‑phy 3相发射机的基于时间的均衡
US9369237B2 (en) Run-length detection and correction
CN108141400A (zh) N相快速总线周转
US9735948B2 (en) Multi-lane N-factorial (N!) and other multi-wire communication systems
CN107534548A (zh) 用于基于脉冲的多线链路的时钟和数据恢复
CN109863729A (zh) 使用多个时钟相位来启动码元以减少c-phy接口中的发射机编码抖动
WO2017062132A1 (en) Multi-lane n-factorial encoded and other multi-wire communication systems
WO2015081120A1 (en) N-phase phase and polarity encoded serial interface

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant