CN108713306A - 用于接收机校准和模式数据信令的多相前导码数据序列 - Google Patents

用于接收机校准和模式数据信令的多相前导码数据序列 Download PDF

Info

Publication number
CN108713306A
CN108713306A CN201780016080.1A CN201780016080A CN108713306A CN 108713306 A CN108713306 A CN 108713306A CN 201780016080 A CN201780016080 A CN 201780016080A CN 108713306 A CN108713306 A CN 108713306A
Authority
CN
China
Prior art keywords
lead code
receiver
symbol
sequence
calibration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780016080.1A
Other languages
English (en)
Inventor
G·A·威利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN108713306A publication Critical patent/CN108713306A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B17/00—Monitoring; Testing
    • H04B17/20—Monitoring; Testing of receivers
    • H04B17/21—Monitoring; Testing of receivers for calibration; for correcting measurements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03178—Arrangements involving sequence estimation techniques
    • H04L25/03248—Arrangements for operating in conjunction with other apparatus
    • H04L25/03273—Arrangements for operating in conjunction with other apparatus with carrier recovery circuitry
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/10—Arrangements for initial synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Dc Digital Transmission (AREA)

Abstract

描述了促成数据传输(尤其是电子装置内的两个设备之间的数据传输)的方法和装置。具体而言，用于多线通信接口(诸如MIPI C‑PHY接口)上的码元序列中的传输的前导码被构造成包括一个或多个码元，每个码元具有用于通过多线通信接口从发射机向接收机信令通知特定校准前导码的单状态转变码元。在只具有单状态转变码元的情况下，前导码改进在接收机处解码码元(包括不使用校准时钟的情况下的接收和解码)的可靠性。

Description

用于接收机校准和模式数据信令的多相前导码数据序列
相关申请的交叉引用
本申请要求于2016年3月10日在美国专利商标局提交的美国临时申请No.62/306,572以及于2017年3月9日在美国专利商标局提交的美国非临时申请No.15/454,608的优先权和权益，这些申请的全部内容通过援引如同在下文全面阐述那样且出于所有适用目的被纳入于此。
背景
领域
本公开一般涉及高速数据通信接口，尤其涉及用于多相数据通信链路中的接收机校准和模式信令的已传送前导码序列。
背景技术
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用物理接口(其可以是基于标准的或是设计上专有的)来互连应用处理器、显示器和/或其他设备。在一个示例中，物理接口可以符合移动行业处理器接口(MIPI)联盟指定的标准，诸如MIPI C-PHY标准，其是用于例如相机和显示器应用的多线物理层接口。
在多线接口中，通信链路的最大速度和时钟数据恢复(CDR)电路的能力可受与在通信链路上传送的信号转变有关的最大时间变动所限制。不同导线上的转变可在信号转变时间上展现不同的变动，这可能导致接收方设备中的接收机的输出在相对于数据或码元边界的不同时间改变。多线信号中较大的转变时间差异通常需要在CDR电路中实现延迟元件或电路，其中该延迟元件具有的最小延迟至少长达最小接收机转变事件与最大接收机转变事件之差。该延迟元件的最大时间可因显著地限制传输时钟的周期而限定通信链路上的吞吐量。此外，延迟元件的最大时间可以随操作条件(包括工艺、电压和温度)而变化。
因此，校准接收机中的延迟元件或电路以优化CDR电路的性能是有用的，特别是在较高的码元速率下。该校准的效果是它极大地减少了CDR电路中延迟元件的工艺、电压和温度变化。CDR电路中的延迟被用来掩蔽码元边界处的多个信号转变以使得能够以可靠的方式恢复码元时钟。延迟必须足够长以足以掩蔽由有损发射机(Tx)到接收机(Rx)信道导致的多个转变，但是足够短以便不会侵入下一个码元的转变。如果包括码元序列的前导码被用于校准，但是校准电路需要更长的前导码，则相比传送最小标准长度前导码以用于传送数据突发，当前导码将以足够的历时传送以执行接收机校准时，在发射机和接收机之间进行协调变得困难。
概述
根据本公开的一方面，公开了一种用于在多线通信接口中发送校准传输的方法。该方法包括确定何时对多线通信接口上的传输执行校准。此外，该方法包括在要执行校准时设置用于多线通信接口上的至少一个传输的前导码，该前导码包括一个或多个码元，每一个码元具有单个状态转变。
在本公开的另一方面，公开了一种用于多线通信接口的装置。该装置包括被配置成确定何时对多线通信接口上的传输执行校准的至少一个处理电路系统。该处理电路系统被进一步配置成在要执行校准时设置用于多线通信接口上的至少一个传输的前导码，该前导码包括一个或多个码元，每一个码元具有单个状态转变。另外，该装置包括耦合到该至少一个处理电路系统的存储器。
根据本公开的又一方面，公开了一种具有一个或多个指令的处理器可读存储介质。当这些指令由至少一个处理电路系统执行时，这些指令使该至少一个处理电路系统确定何时对多线通信接口上的传输执行校准。另外，这些指令使该至少一个处理电路系统在要执行校准时设置用于多线通信接口上的至少一个传输的前导码，该前导码包括一个或多个码元，每一个码元具有单个状态转变。
在本公开的又一方面，公开了一种用于在多线通信接口中接收校准传输的方法。该方法包括在接收机处通过多线通信接口从发射机接收传输，该传输包括具有一个或多个码元的校准前导码，每一个码元具有单个状态转变。另外，该方法包括基于接收到的校准前导码来执行对接收机中的延迟电路的校准。
附图简述
图1解说了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。
图2解说了在各IC设备之间采用数据链路的装备的系统架构，该数据链路可根据多个可用标准中的一个来操作。
图3解说了N相编码器。
图4解说了N相解码器。
图5解说了N相极性编码式接口中的信令。
图6是解说M线N相极性解码器中的潜在状态转变的状态图。
图7示出了解说N相极性编码和解码中的转变区的示例的时序图。
图8解说了M线N相极性解码器中的转变检测。
图9是解说M线N相解码器中的转变和眼区的示图。
图10解说了码元序列中的标准或“普通”前导码构造的示例。
图11解说了根据本公开的使用校准前导码的码元序列的序列格式的示例。
图12解说了根据本公开的使用校准前导码的码元序列的序列格式的另一示例。
图13是解说在N相极性解码器中使用的校准电路的简化框图。
图14是解说采用可根据本文所公开的某些方面来适配的处理系统的装置的示例的框图。
图15是用于在多线接口上通过特定前导码构造来进行通信的方法的流程图。
图16是用于在接收机处通过多线接口进行通信的方法的流程图，该接收机被配置成接收具有特定前导码构造的传输。
图17是解说通过M线N相接口传送码元的装置的硬件实现的示例的示图。
图18是解说通过M线N相接口接收码元的装置的硬件实现的示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。但是显然的是，没有这些具体细节也可实践此(诸)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者都可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储有各种数据结构的各种计算机可读介质来执行。这些组件可借助于本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本公开描述了实现在对应的接收机有机会校准其时钟恢复电路(例如，CDR电路系统)之前通过物理接口用N相发射机以最大码元速率向该接收机可靠传送信息的方法和装置。该可靠性可通过使用由发射机选择放置在前导码序列中的特定码元序列来实现。所选择的特定码元序列是不需要经校准的时钟恢复电路来可靠地接收这些码元序列的码元序列，如将在本文中详细讨论的。
当前公开的装置和方法的某些方面可适用于电子设备之间的通信链路或接口，这些电子设备可包括装置(诸如移动电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1解说了采用IC设备之间的通信链路或接口的装置的简化示例。装置100包括可操作地耦合至处理电路系统104的通信收发机102。在一个示例中，装置100可包括无线通信设备，该无线通信设备经由可被配置为射频(RF)收发机的通信收发机102来与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。处理电路系统104可包括专用IC(ASIC)108和/或一个或多个其他IC设备。ASIC 108可包括一个或多个处理设备、逻辑电路、或其它处理电路系统。处理电路系统104可以包括和/或耦合到处理器可读存储器，诸如存储器112，其可以保存可以由处理电路系统104的处理器执行的指令和可以由处理电路系统104操纵的数据。处理电路系统104的某些功能可由操作系统和应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并允许执行驻留在存储介质(诸如存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路系统104可包括或访问本地数据库114，该本地数据库维护用于配置和操作该装置100的操作参数和其他信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路系统104也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如小键盘126、按钮、摇杆或滑块开关128)和/或其他组件。
图2是解说装置200的某些方面的框图示意图，该装置诸如是无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、电器、可穿戴计算设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和203。通信链路220可被用于连接IC设备202和203，无论IC设备202和203彼此紧邻还是位于装置200的物理上不同的部分中。在一个示例中，通信链路220可被设在搭载IC设备202和203的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于电话的按键板区段中，而第二IC设备203可位于该电话的显示器区段中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。在一方面，第一IC设备可以是应用处理器，第二IC设备可以是一个或多个外围IC或片上系统。
通信链路220可包括多个信道222、224和226。这些信道中的一个或多个信道可以是单向的，如在所解说的示例性信道222和224中那样，或者是双向的，如在所解说的示例性信道226的情形中，并且信道可以以半双工模式和/或全双工模式操作。此外，通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备203可以被指定为客户机系统或接收机，即便IC设备202和203都被配置成在通信链路222上传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备203时以较高数据率操作，而反向链路224可以在将数据从第二IC设备203传达给第一IC设备202时以较低数据率操作。
IC设备202和203可各自包括处理器206、236，该处理器206、236可设在处理电路系统、计算电路系统、或其他设备上。在一个示例中，第一IC设备202可被适配成执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备203可被配置成支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和203中的一者或多者所支持的其它特征可包括键盘、语音识别组件、全球定位系统、生物测定识别系统、运动传感器、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维持由相应处理电路系统206和236、和/或IC设备202和203的其他组件所使用的指令和数据。每个处理电路系统206、236及其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可按与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据率(或数据传输速率)和/或发射机时钟速率。取决于应用，前向和反向数据率可以基本上相同或可相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备203之间的通信。当例如前向和反向链路222和224共享相同的物理连接并以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作以根据行业或其他标准来在第一IC设备202与第二IC设备203之间传达数据、控制、命令以及其他信息。
行业标准可以是因应用而异的。在一个示例中，MIPI标准定义物理层接口，包括应用处理器(例如，IC设备202)与移动设备中的相机或显示模块(例如，IC 203、各个控制器232、234或包括相机和/或显示模块的片上系统)之间的接口规范(例如，C-PHY)。C-PHY规范管控遵从移动设备的MIPI规范的产品的操作特性。C-PHY接口可支持使用在移动设备内的组件202和203之间互连的灵活、低成本、高速的串行接口的数据传输。这些接口可包括提供相对低比特率以及慢边沿以避免电磁干扰(EMI)问题的互补金属氧化物半导体(CMOS)并行总线。
图2的通信链路220可被实现为包括多条信号导线(被标示为M条导线)的有线总线。这M条导线可被配置成携带高速数字接口中(诸如相机或显示器接口中)的N相编码数据。这M条导线可促成信道222、224和226中的一者或多者上的N相极性编码。物理层驱动器210和240可被配置成或适配成生成用于在通信链路220上传输的N相极性编码数据码元，和/或解码从通信链路220接收的N相极性编码数据码元。使用N相极性编码提供了高速数据传递，并且消耗的功率可以是其它接口的一半或更少，因为在经N相极性编码数据链路220中活跃的驱动器较少。
N相极性编码设备210和/或240通常能够在通信链路220上对每个转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)LCD驱动器IC而不需要帧缓冲器，其以810Mbps递送像素数据以供显示器刷新。在另一方面，编码和/或解码设备210和240以及通信链路220可以构成可根据MIPI标准(诸如D-PHY或C-PHY物理标准)操作的N相高速接口。
图3是解说可用于实现图2所示的包括元件210和220的接口的某些方面的M线N相极性编码器300的示例的示意图。在图3的示例中，M线N相极性编码器发射机被配置成使用M＝3导线和N＝3相信令来传送信息。该3线3相编码的示例是示例性的并且是仅仅出于简化对本公开的某些方面的描述的目的而示出的。因此，本领域技术人员将领会，所公开的用于3线3相编码器的原理和技术可以适用于M线N相极性编码器和解码器的其他配置，诸如其中N>3。
在一个示例中，针对M线N相极性编码方案中的该M条导线中的每一条导线所定义的信令状态可包括未驱动状态、正驱动状态和负驱动状态。在该3线3相极性编码方案中，可通过在所解说的三条信号导线中的两条信号导线之间提供电压差来获得正驱动状态和负驱动状态；这三条信号导线即310a(也被表示为“A”)、310b(也被表示为“B”)和310c(也被表示为“C”)。或者，可以通过驱动电流通过串联连接的三条信号导线310a、310b和310c中选定的两条信号导线来实现状态，以使得电流在两条选定的信号导线310a、310b和/或310c中以不同的方向流动。可通过将信号导线310a、310b、或310c的驱动器的输出置于高阻抗模式中来实现未驱动状态。
替换地或附加地，可通过无源或有源地使得未驱动的摂信号导线310a、310b或310c呈现基本上处于在被驱动的信号导线310a、310b和/或310c上提供的正和负电压电平之间的中间点的电压电平来在信号导线310a、310b或310c上获得未驱动状态。通常情况下，没有显著电流流过未驱动的信号导线310a、310b或310c。可以使用可表示电压或电流状态的三个信令状态{+1,0,-1}来标示针对3线、3相极性编码方案所定义的信令状态。在一个示例中，这三个状态{+1,0,-1}可表示三个电压电平+V、0、-V。在另一示例中，这三个状态{+1,0,-1}可表示三个电压电平+V、+V/2、0。在另一示例中，这三个状态{+1,0,-1}可表示电流I、0、-I。在又一示例中，状态可以是源电压V的分数，而不使用负电压和零电压。例如，三个电压电平表示为高、中和低，并且例如可以是电压3/4V、1/2V和1/4V以表示三个电压状态。
3线3相极性编码器可采用一组驱动器308来控制连接器310a、310b和310c的信令状态。驱动器308可被实现为单位电平电流模式或电压模式驱动器。该组驱动器308中的每个驱动器可以接收相应的信号集316a、316b或316c，这些信号集确定相应的连接器310a、310b或310c的信令状态。在所描绘的示例中，集合308中的每个驱动器接收为对应的连接器310a、310b或310c定义四种状态的一对信号316a、316b或316c。在另一示例中，每个驱动器308可以接收三个信号的集合，该信号集定义对应的连接器310a、310b或310c的8个状态。
对于M线N相极性编码方案中的每个传送码元区间，至少一条信号导线310a、310b或310c处于未驱动状态(0信令状态)，而正驱动(+1信令状态)信号导线310a、310b或310c的数目等于负驱动(-1信令状态)信号导线310a、310b或310c的数目，以使得流向接收机的电流之和为零。至少一条信号导线310a、310b或310c的状态在先前传送码元与下一传送码元之间的每个码元转变处改变。当至少一条信号导线310a、310b和/或310c的信令状态在每一对连续码元之间改变时，接收机可基于这些转变来可靠地生成接收时钟。
在操作中，映射器302可接收输入数据310并将其映射至一组码元312。在所描绘的3线、3相示例中，该组码元包括七个3比特码元以使得输入数据310的16比特字可被编码在每组码元中。3比特码元的每个比特针对一个码元区间定义信号导线310a、310b和310c之一的状态。可使用并-串转换器304来将码元序列312串行化，该并-串转换器304提供码元314的经定时序列，每个码元定义这3条导线310a、310b和310c的信令状态。通常使用用于界定码元区间的传输时钟来对码元序列314进行定时，由此在每个码元区间中传送单个码元。M线相位编码器306一次一码元地接收由映射器产生的7码元序列314，并且针对每个码元区间计算每条信号导线310a、310b和310c的状态。3线编码器306基于当前输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
使用M线N相编码准许数个比特被编码在多个码元中。可在每个码元中编码非整数个数据比特。在3线3相系统的示例中，可被同时驱动的2条导线有3种可用组合，并且被驱动的导线对上的极性有2种可能组合，从而为3线系统产生6个可能的相位-极性状态，这些通常被表示为+x、-x、+y、-y、+z和-z。信号线310a、310b和310c的信令状态在码元之间的每个转变时改变，并因此在每个转变时这6个状态中的5个可用。换言之，至少一条导线的状态在每个转变处改变以准许接收机生成可靠的接收时钟，并且在给定当前信令状态的情况下在每个转变处有五种可能信令状态是可用的。在有5种可用状态的情况下，每码元可编码log2(5)≌2.32个比特。相应地，在一个示例中，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码最多16.24个比特。换言之，编码五种状态的七个码元的组合具有57(78,125)种排列。相应地，这7个码元可被用于编码16比特的216(65,536)种排列。
图4是解说高速接口中的3线3相解码器400(诸如在图2中由元件220和240描绘的那些解码器)的某些方面的示图。解码器400接收由编码器(例如，图3中的300)传送的单端信号A、B、C，然后在基于对AB、BC或CA的差分信号进行接收和解码。差分接收机402和导线状态解码器404被配置成提供信号导线412a、412b和412c的三种可能配对(即，在差分放大器402的相应输出处示出的AB、BC和CA)相对于彼此的状态的数字表示，以及检测这三条信号导线412a、412b和412c的信令状态相比于这三条信号导线412a、412b和412c在先前码元周期中的信令状态的变化。这三条信号导线412a、412b和412c在码元周期期间的信令状态的数字表示可被称为原始码元。在3相系统的一个示例中，串并转换器406组装七个连续原始码元414的序列以获得供解映射器408处理的一组7个码元416。在该示例中，解映射器408然后产生16比特输出数据418，该输出数据418可被缓冲在FIFO 410中以提供输出数据420。
在操作中，导线状态解码器404可从在导线412a、412b和412c上接收的信号中提取码元414的序列。基于可被表示为在导线412a、412b和412c上接收的信号的相位旋转和极性的组合的信令状态来解码码元414，如本文所公开的。导线状态解码器404可包括CDR 424，该CDR 424提取可被用于可靠地从导线412a、412b和412c捕捉码元的时钟426。CDR 424可被配置成基于在连续码元区间之间的每个边界处发生导线412a、412b和412c中的至少一条导线上的转变来生成时钟426。可延迟时钟426的边沿以允许所有导线412a、412b和412c有时间稳定下来，并由此确保当前码元出于解码目的被捕捉到。
由CDR使用的延迟可被配置成允许足以掩蔽由差分接收机402在不同时间生成的多重边效应的时间段。这些多重边可能在某些状态转变使得不同的差分接收机402产生可在时间上相对于彼此分开的边沿时产生。CDR 424可包括延迟元件428，该延迟元件428延迟对在码元边界处首个出现的边沿的响应，直至所有可能边沿应当已发生的时间。可以预期CDR 424的组件的性能变化会影响多重边之间的延迟，并且可以通过为CDR 424配置计及最差情形状况的延迟来容适CDR 424的这些性能变化。性能变化可能例如由工艺、电压和热(PVT)状况的变化引起。增加的延迟会限制通信链路中可用的最大时钟速度。如果所配置的延迟太短，则可能为单个码元创建多个时钟脉冲，这可能导致发射机与接收机之间的失步。如果延迟太长，则码元时间可能重叠，从而导致时钟恢复电路发生故障或在两个码元区间中产生单个脉冲。
图5是包括使用三相调制数据编码方案(其由循环状态图550解说)来编码的信号的时序图500的示例的示图。信息可被编码在信令状态序列中，其中例如导线或连接器处于由状态图550所定义的三相状态S1、S2和S3之一。每种状态可与其他状态隔开120°相移。在一个示例中，可按导线或连接器上的相位状态的旋转方向来编码数据。信号中的相位状态可按顺时针方向552和552’或按逆时针方向554和554’旋转。例如，在顺时针方向552和554’上，相位状态可在包括从S1到S2、从S2到S3和从S3到S1的转变中的一者或多者的序列中前进。在逆时针方向554和554’上，相位状态可在包括从S1到S3、从S3到S2和从S2到S1的转变中的一者或多者的序列中前进。例如，来自图3的装置的三条导线310a、310b和310c携带相同信号的不同相移版本，其中这些版本相对于彼此被移相120°。每个信令状态可被表示为导线或连接器上的不同电压电平和/或电流流过导线或连接器的方向。在3线系统中的信令状态序列中的每一个状态期间，每条导线310a、310b和310c处于与其他导线不同的信令状态。当在3相编码系统中使用3条以上导线310a、310b和310c时，两条或更多条导线310a、310b和/或310c在每个信令区间可处于相同的信令状态，但每个状态在每个信令区间中出现在至少一条导线310a、310b和/或310c上。
可在每个相位转变510处按旋转方向来编码信息，并且3相信号可针对每个信令状态改变方向。可通过考虑哪些导线310a、310b和/或310c在相变之前和之后处于‘0’状态(例如，未驱动状态)来确定旋转方向，因为未驱动的导线310a、310b和/或310c在旋转三相信号中的每个信令状态处改变，而不管旋转方向如何。
该编码方案还可在被有源地驱动的导体310a、310b和310c中的两个导体的极性508中编码信息。在3线实现中的任何时间，导体310a、310b和310c中的恰好两个导体是用方向相反的电流和/或用电压差来驱动的。在简单实现中，可使用两个比特值512来编码数据512，其中一个比特被编码在相变510的方向中，而第二比特被编码在当前状态508的极性中。
时序图500解说了使用相位旋转方向和极性两者的数据编码。图502、504和506针对多个相位状态分别与三条导线310a、310b和310c(即，A、B和C)上携带的信号有关。最初，相位转变510是顺时针方向的且最高有效比特被设置为二进制“1”，直至相位转变510的旋转在时间514处切换到逆时针方向(如由最高有效比特的二进制“0”所表示的)。最低有效比特反映该信号在每种状态中的极性508。另外，应注意，在其他方面，编码值可包括指示旋转方向(顺时针或逆时针)的第三比特。在一示例中，比特值“1”可以表示顺时针旋转，比特值“0”表示逆时针旋转。该比特可以是三比特值或向量中的中间比特(即LSB或MSB)。
根据本文所公开的某些方面，一个比特的数据可被编码在3线3相编码系统中的旋转或相位变化中，而附加比特可被编码在两条被驱动的导线的极性中。可通过允许从当前状态转变到任一种可能状态来在3线3相编码系统的每个转变中编码附加信息。在给定3个旋转相位以及每个相位有两种极性的情况下，在3线3相编码系统中有6种状态可用。相应地，从任何当前状态的转变有5种状态可用。相应地，每码元(转变)可编码log2(5)≌2.32个比特，这允许映射器302接受16比特字并将其编码成7个码元。
N相数据传递可使用在通信介质(诸如总线)中提供的三条以上导线。使用可被同时驱动的附加信号导线提供了状态和极性的更多组合，并且允许在状态间的每个转变处编码更多比特的数据。这可显著地提高系统的吞吐量，并且相对于使用多个差分对来传送数据比特的办法降低了功耗，同时提供了增加的带宽。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
被驱动的导线的极性组合的数目的等式为：
每码元的比特数目为：
图6是解说3线3相通信链路的示例中的6种可能相位-极性状态和其间30种可能状态转变的状态图600。如上所述，这六(6)种可能状态通常表示为+x、-x、+y、-y、+z和-z，并且分别在图6中在状态图600中用附图标记602、604、606、608、610和612标出。状态图600还解说状态+x(602)、+y(606)和+z(610)具有正极性并且位于正极性状态的内轨道614内。相关地，状态-x(604)、-y(608)和-z(612)具有负极性，并且位于负极性状态轨道616内。
状态图600还示出了可以在六个状态602、604、606、608、610和612之间发生的各种30种不同的状态转变(即，这六个状态中的每一个状态可以转变到其他五(5)个剩余状态中的一个状态)；由此得出6×5或30种可能的转变)。每个转变用相应的3比特值或向量示出，其中向量中的LSB指示极性(例如，“0”表示没有极性改变(诸如从-x到-y的转变)，而“1”表示极性改变(诸如-x到+y))，向量中的中间比特指示转变的顺时针或逆时针旋转，且向量中的MSB指示翻转或相位改变。
注意，为了校准接收机(例如，图4中所示的接收机解码器400)，接收高速信号以便能够在接收器时钟恢复功能中适当地调整延迟电路是方便的。然而，当高速时钟恢复电路中的延迟尚未校准时，很难正确地接收高速信号并将其用于延迟校准。因此，根据本公开，该问题的解决方案是传送校准序列，该校准序列由在每个码元边界处仅具有单个转变的码元组成。该属性可以提供可靠的校准，以使得每个码元或单位区间边界处的多个边沿不会导致校准算法的模糊。用于前导码的已知码元序列目前包括使用单转变码元的序列。在一个方面，已知构造由所有“3”码元的序列组成的前导码，这三个码元使用等于011的[翻转，旋转，极性]向量来定义，其中该向量中的这些特定值将指示无翻转、顺时针旋转和极性改变。导致单个转变的另一码元是码元值“1”，其具有001(或者没有翻转、逆时针旋转和极性改变)的[翻转，旋转，极性]向量。单转变码元在图6的状态转变图中使用粗黑的状态转变弧(参见图6中具有附图标记618a-6181的十二个状态转变弧，这些状态转变弧表示十二个可能的单转变码元)解说。
图7解说了多个时序图，这些时序图解说3线系统中的从六个可能状态-x、+x、-y、+y、+z或-z中的第一状态到第二状态的某些可能转变的示例。在图7的所解说的具体示例中，用时序图702、704、706、708和710示出了MIPI C-PHY 3相系统中的从状态码元+x的五个可能转变。以702所示的状态码元+x变为-x为例，示出了来自线A、B和C的三个导线输入，其中线A上的电压从3/4V转变为1/4V，线路B上的电压从1/4V转变为3/4V，线路C上的电压在码元转变时的转变期间恒定保持在1/2V。差分接收机放大器处的线对的所得改变是AB对使得相应的放大器将输出从+V/2改变为-V/2且电压差测量为Δ＝-V，BC对使得相应的放大器将输出从-V/4变为+V/4且变化Δ＝+V/2，且CA对使得相应的放大器将输出从-V/4变为+V/4且变化Δ＝+V/2。如在放大器输入电压的对应图中可以看到的，所有三对AB、BC和CA导致三个零电压电平交叉(并且对应的比特状态改变，诸如在702的示例中为100到011)，这被称为三重转变。因此，每一个比特值将状态从0变为1或者从1变为0。类似地，+x到+y(704)以及+x到+z(708)的状态改变导致多个零交叉，在这些情况下是两(2)个转变或双重转变。在图702、706和708所描绘的转变中值得注意的是，每一者都具有从第一次出现零交叉(即，触发时间)到最后一次出现零交叉的信号转变时间(tΔJ)，在此期间由于上升或下降信号的转换速率导致信号的不确定性，这阻碍可靠的解码。
与上面讨论的示例702、706和708对比，706和710的示例示出了从+x到-y以及从+x到-z的转变，这两者都仅导致单个转变。具体地，706的示例中的CA对将相应放大器的输出从-V/4改变为+V/4以导致零交叉，而对AB和BC的放大器的输出保持为正和负，尽管分别有-1/4V和+1/4V的变化。因此，在该状态改变中只发生一个转变；即，单个零交叉使得向量改变一个比特，诸如在示例706的情形中是100到101，或者在示例710的情形中是100到110。此外，由于仅出现单个零交叉，因此转变时序被最小化并且时钟信号上的抖动为零，从而降低了接收机处的解码不确定性。返回参考图6，注意到在所解说的三相系统的示例中，系统中现存12个单个转变，这些转变由加粗箭头和附图标记618a-618l表示。应注意，尽管图6和7中的示例涉及3相系统，但本方法和装置适用于N相系统，其中N>3，并且其中状态之间的单个转变的数量将大于12。
图8包括解说3线、3相解码器中的时钟生成的某些方面的示意性框图800。一组差分接收机802a、802b和802c将三条导线810a、810b和810c(A、B、C)中的每一条导线与三条导线810a、810b和810c中的另一条导线进行比较。在所描绘的示例中，差分配对是A-B、B-C和C-A。如本文描述的，导线810a、810b和810c中的至少一条导线的信令状态在每一码元边界处改变。因此，状态改变检测电路804可以检测信令状态改变的发生，因为差分接收机802a、802b和802c中的至少一者的输出在每个码元区间的末尾处改变。
某些信令状态转变可以由单个差分接收机802a、802b或802c检测，而其他信令状态转变可以由差分接收机802a、802b和802c中的两个或更多个差分接收机检测。在一个示例中，在转变之后两条导线的信令状态或相对状态可以不变，并且在码元转变之后对应的差分接收机802a、802b或802c的输出也可以不改变。在另一示例中，一对导线802a、802b和/或802c中的两条导线可以在第一时间区间中处于相同状态，并且这两条导线可以在第二时间区间中处于相同的第二状态，以使得相应的差分接收机802a、802b或802c在相变之后可以不变。因此，时钟生成电路806可以包括信令状态改变检测电路和逻辑804，其监视所有差分接收机802a、802b和802c的输出以便确定何时发生信令状态转变。该时钟生成电路可以基于检测到的信令状态转变来生成接收时钟808。
可以在不同的导线810a、810b和/或810c上在不同的时间检测到信令状态的变化。信令状态改变的检测的定时可以根据已经发生的信令状态改变的类型而变化。在简化的时序图820中解说了该可变性的结果。仅仅为了解说清楚，表示信令状态改变检测电路804和/或差分接收机802a、802b和802c的输出的标记822、824和826被指派不同的高度。标记822、824和826的相对高度与用于时钟生成或数据解码的电压或电流电平、极性或加权值没有特定关系。时序图820解说了与在三条导线810a、810b和810c上传送的码元相关联的转变的定时的影响。在时序图820中，一些码元之间的转变可以导致可变捕获窗口830a、830b、830c、830d、830e、830f和/或830g(统称为码元捕获窗口830)，在这些窗口期间可以可靠地捕获码元。检测到的信令状态变化的数量及其相对定时可导致时钟信号808上的抖动。
图9是示出可从多个码元区间902的交叠中生成的简化眼图的示图。如上所述，信号转变区904是其中可变信号上升或降低时间(或转换速率)阻止可靠解码的不确定性的时段。可在“眼图开口”906中可靠地确定状态信息，该“眼图开口”906表示其中码元稳定且能被可靠地接收和解码的时间段。在一个示例中，可确定眼图开口906在信号转变区912的结尾904处开始，并且在码元区间914的终止902处结束。在图9所描绘的示例中，可确定眼图开口906在信号转变区904的结尾912处开始，并且在三个差分接收机402的输出的信令状态开始改变的时间916处结束。
被配置成用于N相编码的通信链路220的最大速度可能受到信号转变区904相比于收到信号眼图开口906的历时的限制。码元区间902的最小周期可能受到与例如图4所解说的的N相解码器400中或图8的时钟生成电路806中的CDR电路424相关联的紧设计裕度的约束。不同信令状态转变可与对应于两条或更多条导线810a、810b和/或810c的信号转变时间的不同变动相关联，由此导致接收方设备中的差分接收机802a、802b和802c的输出在相对于码元边界908的不同时间改变，其中至差分接收机802a、802b和802c的输入在码元边界908处开始改变。接收方设备中的多个差分接收机802a、802b和802c的输出之间的收到信号转变时间的较大差异通常需要在CDR电路424中实现延迟元件，该延迟元件具有的最小延迟超过转变区时间904。在一个示例中，可在图8中所示的状态变化检测电路804和/或时钟生成电路806中的一者或多者中提供延迟元件。该延迟元件所提供的最大延迟时间不可超过眼图开口906的闭合边沿916，该闭合边沿916在一些实例中可与下一码元区间的开头在时间914处的开始重合。在以更快数据率的情况下，与码元区间906相比，眼图开口902可变得较小，并且码元转变可变性的影响可确定最大码元传输率。
任何单个转变的历时不太可能跨越信号转变区(tΔJ)904的全范围，因为不太可能在单个码元转变期间发生最小可能信号转变时间和最大可能转变时间。在一个示例中，针对所有可能码元转变，信号转变区904可由在差分接收机802a、802b或802c的输出处检测到的第一零交叉910的时间和在差分接收机802a、802b或802c的输出处检测到的最后一个零交叉912的时间来界定。在差分接收机802a、802b和802c的输出处观察到的转变时间对应于连接器和/或导线810a、810b或810c在至该连接器和/或导线810a、810b或810c的驱动器(例如，图3中的驱动器308)的输入之后达到下一状态所花费的时间。可基于连接器和/或导线810a、810b或810c的特性以及所涉及的状态转变的类型来确定最长可能转变时间。在一个示例中，最长可能转变时间可由信号的上升或下降时间来确定。上升和下降时间可由原始和/或最终状态的本质和电压电平来确定。通常，最长可能转变时间对应于被有源地驱动的状态与未驱动状态之间的转变。
转变区904的高tΔJ值可导致与CDR电路424或时钟生成电路806相关联的设计难度增大。例如，时钟生成电路806可采用由三个差分接收机输出802a、802b和802c的第一零交叉触发的延迟元件或定时器。所有这三个差分接收机802a、802b和802c的输出状态在所有差分接收机802a、802b和802c已达到其最终状态之前可能无法被安全地采样，该最终状态可由眼图开口906来定义。相应地，延迟元件或定时器可在转变区904的开始910或估计开始处被触发，并且理想情况下该定时器在转变区904的结尾912之后不久期满，此时时钟生成电路706可输出被用于对这三个差分接收机802a、802b和802c的输出进行采样的时钟边沿。
在一些系统中，CDR电路424中的延迟元件可能受到制造工艺、电路电源电压、以及管芯温度的变动(PVT变动)的困扰，并且可能生成显著变化的延迟。在此类系统中，CDR电路424的标称工作条件一般在设计上设置成在眼图开口906的中间某处生成时钟边沿以确保即使在最差情况PVT效应下时钟边沿仍在转变区904的结尾914之后且在至下一码元的转变区的开端916之前发生。保证时钟边沿在眼图开口906内的CDR电路424的设计难度可能在转变区904相比于眼图开口906较大时出现。例如，典型的延迟元件可产生在所有PVT条件下变化2倍的延迟值，并且眼图开口906必须大于转变区904以使得不可调延迟值可被选取。根据本文所描述的某些方面，动态地配置的延迟可计及延迟电路性能的操作变动。
多线接口上的信号的上升和下降时间可变性以及监视这些信号的接收机的性能差异可导致转变区904(见图9)，在转变区904期间可产生对码元转变的多个检测。CDR电路424(参见图4)可以被配置为延迟采样时钟的生成直到已经发生所有可能的转变检测为止。在一个示例中，CDR电路可在对码元转变的第一检测之后发起延迟，并且可在该延迟时段期间忽略或抑制进一步转变。延迟时段的历时可以影响最大码元传输速率，并且如果延迟时段不必要地长，则可能降低性能。
根据本文所描述的某些方面，可提供允许将延迟时段校准到所观察的转变区904的训练序列或前导码。即，该前导码可被用于确定针对不同导线组合上的各种信令状态变化的转变检测之间的最大可变性。基于转变定时的最大可变性所计算出的延迟时段可被用于产生最优时钟掩码，该最优时钟掩码可被用于抑制转变区904中发生的附加转变。可在每次数据传输之前传送前导码以实现对时钟掩码的动态重校准，由此计及正常操作期间由PVT条件变化所引起的变动。
注意，为了校准接收机，接收高速信号以便能够在接收机时钟恢复功能中适当地调整延迟电路是方便的。然而，当高速时钟恢复电路中的延迟尚未校准时，很难正确地接收高速信号并将其用于延迟校准。因此，本发明公开的方法和装置提供校准序列的传输，该校准序列由在每个码元边界处仅具有单个转变的码元组成。具体地，本发明公开的方法和装置可以利用从发射机(例如，图3中的300)发送的前导码中的单个转变，这有助于提高接收机(例如，图4中的装置400)处的可靠性。在图2-4的装置的上下文中，作为示例，本发明公开的方法和装置使得能够改进在对应的接收机(例如，物理层驱动器240和/或装置400)有机会校准其时钟恢复电路之前在通信链路(例如，图2中的链路220或图3中的310a、310b、310c和图4中的对应的412a、412b和412c)上以最大码元速率从发射机(例如，物理层驱动器210和/或装置300)向该接收机传送信息的可靠性。在发射机处生成的前导码序列中发送具有单转变码元的码元序列不需要经校准的时钟恢复电路来可靠地接收这些码元序列。该属性提供可靠的校准以使得每个码元或单位区间边界处的多个边沿不会导致在接收机中执行的校准算法的模糊。
取决于接收机时钟恢复校准电路系统(例如，CDR 424)的实现，接收比标准前导码(诸如C-PHY前导码)中通常所需更长的单转变码元序列以具有足够的时间来执行校准可以是有用的。尽管前导码长度是可调整的，但在前导码被保持尽可能短的情况下系统性能可以更好。此外，如果前导码被用于校准，但是校准电路需要更长的前导码，则相比传送最小标准长度前导码以用于传送数据突发，当前导码将以足够的历时传送以执行接收机校准时，在发射机和接收机之间进行协调变得困难。
因此，本发明的方法和装置还包括为每种类型的突发定义不同的前导码序列。接收机可以通过检测构成前导码的码元值来确定是否打算进行校准。具有全“3”码元值的标准前导码被用于传送正常数据突发，如当前在例如C-PHY规范中定义的那样。例如，由全“1”码元组成的不同前导码也可以被定义为也在数据突发之前，但是还指示该前导码比正常更长并且可以安全地用于时钟恢复电路的校准。未经校准的接收机可以可靠地接收任一类型的前导码，因为两者都仅由单转变码元组成。
图10解说了码元序列中的标准或“正常”前导码构造的示例以便解说高速序列中的参考或典型构造的前导码。在具体示例中，前导码构造可以是由用于C-PHY接口的MIPI规范指定的前导码构造。如图所示，序列1002是包括根据预定义或“正常”前导码长度(诸如由MIPI C-PHY标准定义的标准长度)来构造或配置的前导码1004的数据突发。如所解说的，在低功率通道状态LP-111(即，低功率停止状态)、LP-001(即，高速请求状态)和LP-000(即，桥状态到高速)之后，在高速传输开始时，序列1002中的前导码1004由具有相同值的码元组成，例如全部为“3”。在前导码1004之后，序列1002可以包括在高速前向有效载荷数据突发1008之前传送的同步码元1006。序列1002以表示特定序列的结束的一组后置码元1010结束。
根据本公开的一方面，图11解说了根据本发明公开的方法和装置的码元序列的序列格式1102的示例。在图11的示例中，序列1102与图10中解说的“正常”或典型序列不同地配置。具体地，序列1102包括校准前导码1104，其被配置为具有相同值的多个单转变码元的序列，诸如由全“1”码元组成的前导码(例如，翻转为0、旋转为0、极性为1)。类似于序列格式1002，序列格式1102包括在高速前向有效载荷数据突发1108之前传送的同步码元1106。序列1102以表示该特定序列结束的一组后置码元1110结束。
图11进一步解说了序列1102的更详细的图示1112，其示出了在前导码中具有“1”码元1114的序列的前导码1104。前导码1104具有特定前导码长度1116。在另一方面，发射机可被配置成能够以码元单位区间预定增量或者组来控制前导码1104的长度。在另一方面，前导码长度1116还可以在发射机中调整。例如，注意，用于前导码的码元(即，1104)的数目的历时可以在发射机(例如，图3所示的导线/连接器状态编码器306)中编程以容适与该发射机联用的特定接收机的需求。
在又一方面，由所有单转变“1”码元组成的前导码1104还可以被配置为指示该前导码比“正常”前导码(例如，图10中所示的前导码1004)更长，并且该更长的前导码可以安全地用于校准接收机中的时钟恢复电路。在一示例中，为了实现更长前导码长度的该指示，接收机可以被配置为先验地知道当接收到特定校准前导码1104时，将通过预定义知识向该接收机信令通知前导码1104将更长。如上所述，未经校准的接收机可以可靠地接收这种类型的前导码，因为该前导码都由单转变码元组成。
根据另一示例，序列1102还可以包括出现在校准前导码1104数据内的序列1102中但在同步和数据突发字段1106、1108之前出现的一些替代或附加码元序列(图11中未示出)。该替代或附加字段还可包括供接收机使用的数据。此外，替代序列可以是经映射和编码的数据，并且在一个示例中可以包括伪随机二进制序列，但不限于此。还注意，该替代序列中的经映射和编码的数据可以由码元0到4组成，并且不必仅限于1和3码元(即，该替代序列不限于单状态转变码元，而是还可包括双重和三重状态转变码元)。如同前导码长度1116，该替代码元序列的长度也可以在发射机中调整或者先验地确定。
在另一示例中，如果接收机(例如，图4中的接收机400)的校准电路能够在标准前导码的历时内完成执行校准算法，则该接收机也可能使用由全“3”码元组成的标准前导码(而不是如示例1102中所示的全“1”)来执行校准。在那种情况下，不使用序列1102来代替简单地使用图10中所示的序列1002。在这种情况下，这将允许接收机在每个突发上校准延迟电路，这可以简化发射机硬件和/或软件的设计，以使得不需要确定何时适合进行接收机校准。
图12还解说了利用包含可由未经校准的接收机可靠地接收的任意数据的前导码的另一示例性序列1202。在该示例中，序列1202包括包含导入序列1206的前导码1204，该导入序列1206也可以由单转变码元构成。导入序列1206用于在发射机(例如，308)中的驱动器和接收机模块(例如，400)中的差分接收机电路(例如，图4中的402、404、424)通电时在前导码1204的开始处提供所恢复的时钟脉冲。在导入1206的末端还可存在码元转变1207(即，从“3”转变为“1”码元)，这提供消息级同步以使得接收机将知道前导码数据1208的开始。在3相系统的示例中，前导码1204中的前导码数据1208可以仅由“1”和“3”码元组成，这些码元全都是单转变码元。这些码元值可以任意地映射到0和1二进制值或者由用户定义以映射到预定义值，以使得前导码1204中的每个码元编码单个信息比特。接收机捕获前导码数据，该数据可以用于系统中的许多不同目的，这可以有益于接收机或更高级系统的操作。因此，该示例性序列1208提供了一种用于向接收方子系统提供用以建立操作的数据(诸如接收机操作模式、功率状态或任何低电平模式指示符)的方便手段。用于建立接收机操作模式的数据可以包括供接收机执行校准的命令。根据又一方面，前导码数据1208以及优选地在前导码数据序列1208中较早出现的码元(即，该前导码的至少一部分)也可以被配置为指示前导码1204是否具有足够的长度以允许接收机在接收机时钟恢复电路(例如，CDR 424)中执行延迟校准。进一步注意，长度足够的这种指示也可以通过图11的示例中的前导码1104来实现。
还应注意，图11和12中的示例仅仅是对特定3相系统的解说，并且本领域技术人员将理解，可以为其他N相系统选择其他前导码。尽管如此，根据本文公开的概念，用于其他系统的前导码仍将表征使用单转变码元来提高可靠性。
另外，本文中的概念还可以扩展到选择具有“1”或“3”的两种类型的前导码之一(例如，1004、1104、1204)。具体地，还可以通过使用具有单转变码元的任意序列来将任何性质的数据可靠地传送到未经校准的接收机。例如，在3相系统中，这将通过使用具有单转变“1”和“3”码元的序列。对于N相系统(其中N>3)，存在更多可能的单转变码元，且具有更多任意的单转变码元序列。
图13是解说可用于在接收机处生成校准时钟1358的简化校准电路1302的框图1300。可从三个差分接收机1304的一个或多个输出上的转变中推导出校准时钟1358。校准电路1302可由校准时钟1358来进行时钟控制。接收到的前导码(例如，图11中的前导码1104)中的校准序列可以配置有单转变码元。
在所解说的3线3相示例中，状态机1320控制校准电路1302的操作。可以按需或由应用指示使用另一种类型的控制器或处理电路，包括例如采用定序器、嵌入式处理器、数字信号处理器和/或某一其他处理设备的处理电路。在输入1310a、1310b和1310c处接收表示传输线的电气状况的信号，并且这些信号被提供给差分接收机1304，差分接收机1304提供的输出可表示输入对1310a、1310b和1310c的所有组合的比较结果。异或门(XOR)1308a、1308b和1308c将每个差分接收机1304的输出与相应差分接收机1304的输出的经延迟版本进行比较。可使用延迟元件1306a、1306b和1306c来产生经延迟版本。XOR 1308a、1308b和1308c的输出提供脉冲信号，其中脉冲的宽度具有的历时或宽度对应于由相应延迟元件1306a、1306b和1306c产生的延迟。或(OR)门1318组合XOR 1308a、1308b和1308c的输出以生成校准时钟信号1358，该校准时钟信号1258包括与针对任何输入对1302所检测到的转变相对应的所有脉冲。
校准时钟信号1358被提供给可编程延迟元件1330，该可编程延迟元件1330包括受时钟控制的延迟线1312和复用器1314。校准时钟信号1358上的脉冲通过延迟元件1330所花费的时间由状态机1320提供的选择输入1322的值确定。校准时钟信号1358上的每个脉冲激活触发器的“置位”输入，该触发器可使用“D”寄存器1316来实现。D寄存器1316在校准时钟信号1358的经延迟版本1334中的第一脉冲离开延迟元件1330时被复位。在该示例中，复用器1314从延迟线1312的n个被渐进地延迟的输出(延迟抽头)中选择一个输出作为延迟元件1330的输出。该抽头由受状态机1320所控制的输入值1322来选择。
状态机1320可被配置成通过基于逐次逼近算法、线性搜索算法、或另一种合适的搜索算法进行搜索来确定合适的延迟值。状态机1320可被配置成寻找逼近对应于一个码元周期的延迟区间的延迟抽头，该码元周期可被表达为传输时钟频率。时钟生成器电路806(见图8)可使用该相同延迟区间来控制接收时钟的频率并确定数据何时将被采样。在一个示例中，时钟生成器电路806可通过从码元时间中减去延迟量来确定采样点以使得延迟被安全地包含在一个码元周期内。
可基于接收时钟周期和采样延迟来产生时钟掩码，其中该时钟掩码确保在解码器412a、412b和412c的输入处的信号已稳定时对数据进行采样。可通过为每次传输校准时钟生成器电路806来确保输入信号的稳定性，而不管PVT变动如何。以此方式，可缓解对可归因于时钟掩码延迟的PVT变动的对电路最大速度的限制。
在一个示例中，状态机1320可以将复用器选择输入1322设置为相对较大的值以检测指示转变的第一脉冲。在一个示例中，可将复用器选择输入1322设置为位于可能值范围中间的值。对于每个后续脉冲，状态机1320可减小或增大复用器选择输入值1322，直至传输时钟周期被确定。状态机1320可以将选择输入1320增大或减小达对于选择输入值1322中的每个后续改变减半的增量。针对每个转变，可在与转变相关联的第一脉冲在与相同转变相关联的最后一个脉冲之后离开延迟元件1330时确定传输时钟的周期。
在实践中，脉冲离开延迟元件1330会清除D寄存器1316，而校准时钟信号1358的经延迟版本1334中的脉冲将D寄存器1316置位。状态机1320监视D寄存器1316的输出，并且可以按需要使延迟值增大或后退摂以获得优化的延迟值。状态机1320还监视并响应校准时钟信号1358中指示在输入对1302上检测到的转变的脉冲。在一个示例中，状态机由校准时钟信号1358来进行时钟控制。状态机1320可被进一步适配或配置成使得能够测量来自前导码1302的传输时钟。
在又一方面，状态机1320还可以被配置为调整或禁用延迟元件1330，如由可选信号1336概念性地示出的。在一特定方面，可以调整延迟，然后可以将经调整的延迟与下一码元边界的到达进行比较。当已经足够准确地确定延迟时，则该延迟值的某一部分可以用作掩码值以忽略每组转变中的第一边沿之后的多个转变。
图14是解说了采用可被配置成执行本文中所公开的一个或多个功能的处理电路1402的装置的硬件实现的简化示例的概念图1400。根据本公开的各种方面，本文所公开的用于三相前导码构造的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1402来实现。处理电路1402可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1404。处理器1404的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。该一个或多个处理器1404可包括执行特定功能并且可由软件模块1416之一来配置、扩增或控制的专用处理器。例如，该处理电路可被配置为适配成处置对数据的编码和解码以供在一个或多个无线网络上传输的信道处理器、帧处理器和其他处理器。该一个或多个处理器1404可通过在初始化期间加载的软件模块1416的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1416来进一步配置。
在所解说的示例中，处理电路1402可以用由总线1410一般化地表示的总线架构来实现。取决于处理电路系统1402的具体应用和整体设计约束，总线1410可包括任何数目的互连总线和桥接器。总线1410将各种电路链接在一起，包括一个或多个处理器1404、以及存储1406。存储1406可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质。总线1410还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1408可提供总线1410与收发机1412之间的接口。收发机1412提供用于通过传输介质与各种其他装置通信的手段。取决于该装置的本质，也可提供用户接口或其它设备1418(例如，按键板、显示器、扬声器、话筒、操纵杆、相机等)，并且该用户接口可直接或通过总线接口1408通信地耦合至总线1410。另外，总线1410和/或总线接口1408可被改为配置为MIPI接口(诸如物理C-PHY接口)，并且可以根据本文公开的概念进行操作。
处理器1404(诸如应用处理器)可负责管理总线1410和一般处理，可包括执行存储在计算机可读介质(其可包括存储1406)中的软件。在这一方面，处理电路1402(包括处理器1404)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储1406可被用于存储由处理器1404在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。
处理电路系统1402中的一个或多个处理器1404可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1406中或驻留在外部计算机可读介质中。计算机可读介质和/或存储1406可以是非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1406还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其他合适介质。计算机可读介质和/或存储1406可驻留在处理电路1402中、处理器1404中、在处理电路1402外部、或跨包括该处理电路1402在内的多个实体分布。计算机可读介质和/或存储1406可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储1406可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1416。软件模块1416中的每一者可包括在安装或加载到处理电路1402上并由一个或多个处理器1404执行时有助于运行时映像1414的指令和数据，该运行时映像914控制一个或多个处理器1404的操作。在被执行时，某些指令可使得处理电路1402执行根据本文中所描述的某些方法、算法和过程的功能。
软件模块1416中的一些可在处理电路1402初始化期间被加载，并且这些软件模块1416可配置处理电路1402以使得能执行本文所公开的各种功能。例如，一些软件模块1416可配置处理器1404的内部设备和/或逻辑电路1422，并且可管理对外部设备(诸如，收发机1414、总线接口1408、用户接口1418、定时器、数学协处理器等)的访问。软件模块1416可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1402提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机的访问、用户接口1918等。
处理电路1404的一个或多个处理器1402可以是多功能的，由此软件模块1416中的一些被加载和配置成执行不同功能或相同功能的不同实例。该一个或多个处理器1404可附加地被适配成管理响应于来自例如用户接口1418、收发机1412和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1404可被配置成提供多任务环境，藉此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1404服务的任务集。在一个示例中，多任务环境可使用分时程序1420来实现，该分时程序1420在不同任务之间传递对处理器1404的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1404的控制权返回给分时程序1420。当任务具有对一个或多个处理器1404的控制权时，处理电路有效地专用于由与控制方任务关联的功能所针对的目的。分时程序1420可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1404的控制权的功能、和/或通过将对一个或多个处理器1404的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
图15是解说用于在多线接口(例如，M线N相通信链路(诸如链路220))中进行通信的方法1500的流程图。该方法包括确定何时对多线通信接口上的传输执行校准，如框1502所示。该确定可以先验地确立(诸如在多线接口系统被设立时)，以使得该确定是预先知晓的或预定义的。尽管如此，还可以构想，在替代方案中，可以由系统中的发射机和/或接收机(例如，图3中的发射机300和/或图4中的接收机400)周期性地确定对校准的需求的确定。
在框1502之后，方法1500包括仅使用单状态转变码元来设置、构造、组装、确定或配置用于多线接口上的传输的前导码，如框1504所示。如先前所讨论，可以大致在发射机(诸如图1中的发射机300)处，且在其它方面更具体地用状态编码器306构造或组装仅具有单状态转变码元的前导码。另外，注意在某些方面，前导码中的码元可以是单转变码元的全部相同值(例如，如图11中的示例1100中所示的全“3”)。另外，根据其他方面，前导码可以用不同的单转变码元的混合构成(参见例如示例1200)，但是在前导码中仍然仅由单转变码元组成。
在根据框1504的过程设置前导码之后，当要执行校准时，校准前导码由发射机(例如，发射机300)在码元序列中传送到接收机(例如，接收机400)，如框1506中所示。码元序列可以通过多线接口(即，M线N相接口)(诸如图2中所描绘的通信链路220)传送。在特定示例中，接口是根据MIPI标准(诸如MIPI C-PHY或D-PHY标准)来配置的3线3相物理接口。
如先前所讨论的，前导码的一个示例性构造还可以包括在前导码数据(例如，图12中的1208)之前的导入码元序列(例如，图12中的1206)，其在该导入序列末尾处具有码元值转变，该码元值转变是与该导入序列中的在前码元值不同的至少一个码元值(例如，图12中的码元1207，其是从“3”到“1”码元的转变)。该导入序列用于提供消息级同步以使得接收机将知晓前导码数据的开始。
在另一方面，所公开的方法包括在传送前导码序列的发射机中调整前导码历时的长度。另外，方法1500可以包括将前导码配置成使该前导码的至少一部分可以指示该前导码是否具有允许校准接收机时钟恢复电路中的延迟的长度。在另一方面，方法1500可以包括传送前导码内的替代码元序列以将进一步的信息传递至接收机。如之前所讨论的，在一方面，该替代序列可包括伪随机二进制序列。
图16是解说用于在多线接口系统(例如，M线N相通信链路(诸如链路220))中的接收机处进行通信的方法1600的流程图。方法1600包括在接收机(例如，400)处通过多线通信接口(例如，220)从发射机(例如，300)接收传输(诸如码元序列(参见例如图11))，如框1402所示，该传输包括具有一个或多个码元的校准前导码，每个码元具有单个状态转变，如框1602所示。在一方面，该前导码可根据图11和12中的任一个示例来配置。此外，方法1600可包括基于接收到的校准前导码来执行接收机(例如，图4中的接收机400)中的延迟电路的校准，如框1604所解说的。
在其它方面，方法1600还包括解码所传送的序列(如框所示)，其中该解码部分地基于接收到的前导码。此外，方法1600还可以包括至少基于前导码来确定接收机的操作模式(包括执行校准的命令)、功率状态和低电平模式指示符中的一者或多者。在另外方面，方法1600可以包括在接收到前导码之际调整或禁用接收机中的时钟恢复电路的延迟元件(例如，可编程延迟元件1330)。
在另一方面，注意，接收机中的延迟电路的校准导致延迟的调整，该延迟被配置为使得接收机在转变区(例如，图9中所示的转变区902)期间忽略多个转变。通过在转变区中忽略第一转变后的多个转变，时钟恢复电路因此仅基于每个码元区间902的开始处的第一转变来生成单个脉冲。因此，在码元导致不止一个转变的情况下，接收机中的时钟恢复电路可以忽略后续的第二和第三转换(如果它们存在的话)。接收机中的延迟电路校准的另一个特征是能够调整延迟以使其不长于最小码元区间。调整接收机中的延迟电路的另一个特征是能够调整延迟以使其不短于最大转变区。在一方面，最小转变区可以是图9中解说的时间tΔJ904或者在图7的示例702、704或708中解说的tΔJ。
进一步注意，方法1500和1600的功能可以通过本文公开的多个装置来实现。例如，框1502、1504和1506的功能可以通过诸如图3中解说的发射机300以及图14中的处理电路系统1404或者将在稍后讨论的图17中的处理电路系统1704和前导码构造模块/电路1710之类的装置来实现。作为另一示例，方法1600的框1602和1604的功能可以通过诸如图4中的接收机400或者图13中的接收机1300的各种组件以及将在本文中稍后讨论的图18中的延迟校准模块/电路1808之类的装置来实现。
图17是解说采用发射机处理电路1702的装置的硬件实现1700的简化示例的示图，该发射机处理电路1702可包括定序器或状态机。处理电路1702可以用由总线1708一般化地表示的总线架构来实现。取决于处理电路1702的具体应用和整体设计约束，总线1708可包括任何数目的互连总线和桥接器。总线1708将各种电路链接在一起，这些电路包括一个或多个处理器和/或硬件模块、可配置为通过连接器或导线1714进行通信的线接口电路1712以及计算机可读存储介质1706。总线1708还可链接各种其他电路，诸如定时源、外围设备、稳压器、和功率管理电路。
处理电路系统1704可负责一般性处理，包括执行存储在计算机可读存储介质1706上的软件。软件在由处理电路系统1704执行时使处理电路1702执行以上针对任何特定装置描述的各种功能。当由处理电路系统1704执行时，软件可以使处理电路1702控制被适配成执行先前描述的各种功能中的一者或多者的逻辑和设备。计算机可读存储介质1706还可被用于存储由处理电路系统1704在执行软件时操纵的数据。
处理电路系统1704还包括模块1710，其被配置用于根据本文公开的各种前导码构造来对前导码进行构造、组装、配置和/或定序。模块1710可以是在处理电路系统1704中运行、驻留/存储在计算机可读存储介质1706(如用代码1716描绘的)、耦合到处理电路系统1704的一个或多个硬件模块(图17中未示出)或其某种组合中的软件模块。模块1710可包括微控制器指令、状态机配置参数、或其某种组合。
图18是解说采用处理电路1802的装置的硬件实现的简化示例的示图1800，该处理电路1802可包括定序器或状态机。处理电路1802可以用由总线1820一般化地表示的总线架构来实现。取决于处理电路1802的具体应用和整体设计约束，总线1820可包括任何数目的互连总线和桥接器。总线1820将包括一个或多个处理器和/或硬件模块(由处理器1816、模块或电路1804、1806和1808、可配置成通过连接器或导线1814通信的线接口电路1812、以及计算机可读存储介质1818表示)的各种电路链接在一起。总线1820还可链接各种其他电路，诸如定时源、外围设备、稳压器、和功率管理电路。CDR 1824可以连接到该总线。
处理器1816负责一般性处理，包括执行存储在计算机可读存储介质1818上的软件。该软件在由处理器1816执行时使处理电路1802执行上文针对任何特定装置描述的各种功能。当由处理器1816执行时，软件可以使处理电路1802控制被适配成执行先前描述的各种功能中的一者或多者的逻辑和设备。计算机可读存储介质1818还可被用于存储由处理器1816在执行软件时操纵的数据。处理电路1802进一步包括模块1804、1806、1808和1810中的至少一个模块。模块1804、1806、1808和1810可以是在处理器1816中运行的软件模块、驻留/存储在计算机可读存储介质1818中的软件模块、耦合至处理器1816的一个或多个硬件模块、或其某种组合。模块1804、1806、1808和1810可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，用于无线通信的装置1800包括：被配置成检测多线通信接口1814的三条或更多条导线的信令状态的一系列转变的模块和/或电路1804、1814；被配置成从这一系列转变中推导出接收时钟的模块和/或电路1824；被配置成基于这一系列转变来确定转变区的模块和/或电路1806、1814、1824；被配置成校准对应于该转变区的历时的延迟时段的模块和/或电路1808；以及被配置成在前导码终止后接收和/或解码来自多线通信接口1814的数据码元的模块和/或电路1810、1824。
前述装置可以例如使用处理电路系统206或236、物理层驱动器210或240、通信链路220以及存储介质208和238的某种组合来实现。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (30)

1.一种用于在多线通信接口中发送校准传输的方法，包括：
确定何时要对所述多线通信接口上的传输执行校准；以及
在要执行校准时设置用于所述多线通信接口上的至少一个传输的前导码，所述前导码包括一个或多个码元，每一个码元具有单个状态转变。
2.如权利要求1所述的方法，其特征在于，进一步包括：
通过所述多线通信接口将码元序列中的所述前导码从发射机传送到接收机。
3.如权利要求1所述的方法，其特征在于，所述前导码中的具有单个状态转变的所述一个或多个码元中的每一者具有相同的码元值。
4.如权利要求1所述的方法，其特征在于，所述前导码包括全都被配置为单状态转变码元的导入码元序列和前导码数据序列，其中所述导入序列能操作用于提供能由接收机用来检测所述前导码数据序列的开始的消息级同步。
5.如权利要求4所述的方法，其特征在于，所述前导码数据序列被配置成向接收机提供能由所述接收机用来确定操作模式、功率状态和低电平模式指示符中的一者或多者的数据。
6.如权利要求1所述的方法，其特征在于，所述前导码历时的长度能在传送所述前导码序列的发射机中调整。
7.如权利要求1所述的方法，其特征在于，进一步包括：
传送所述前导码内的替代码元序列以将进一步信息传达至接收机。
8.如权利要求7所述的方法，其特征在于，所述替代序列中的码元包括单转变码元、双重转变码元或三重转变码元中的至少一者。
9.如权利要求1所述的方法，其特征在于，所述前导码的至少一部分被配置成指示所述前导码是否具有允许校准接收机时钟恢复电路中的延迟的长度。
10.一种供在多线通信接口中使用的装置，包括：
至少一个处理电路系统，其被配置成：
确定何时要对所述多线通信接口上的传输执行校准；以及
在要执行校准时设置用于所述多线通信接口上的至少一个传输的前导码，所述前导码包括一个或多个码元，每一个码元具有单个状态转变；以及
耦合至所述至少一个处理电路系统的存储器。
11.如权利要求10所述的装置，其特征在于，所述至少一个处理电路系统被进一步配置成通过所述多线通信接口将码元序列中的所述前导码从发射机传送到接收机。
12.如权利要求10所述的装置，其特征在于，所述前导码中的具有单个状态转变的所述一个或多个码元中的每一者具有相同的码元值。
13.如权利要求10所述的装置，其特征在于，所述前导码包括全都被配置为单状态转变码元的导入码元序列和前导码数据序列，其中所述导入序列能操作用于提供能由接收机用来检测所述前导码数据序列的开始的消息级同步。
14.如权利要求13所述的装置，其特征在于，所述前导码数据序列被配置成向接收机提供能由所述接收机用来确定操作模式、功率状态和低电平模式指示符中的一者或多者的数据。
15.如权利要求10所述的装置，其特征在于，所述至少一个处理电路系统被进一步配置成调整所述前导码历时的长度。
16.如权利要求10所述的装置，其特征在于，所述至少一个处理电路系统被进一步配置成传送所述前导码内的替代码元序列以将进一步信息传达至接收机。
17.如权利要求16所述的装置，其特征在于，所述替代序列中的码元包括单状态转变码元、双重状态转变码元或三重状态转变码元中的至少一者。
18.如权利要求10所述的装置，其特征在于，所述至少一个处理电路系统被进一步配置成设置所述前导码的至少一部分以便配置成指示所述前导码是否具有允许校准接收机时钟恢复电路中的延迟的长度。
19.一种具有一条或多条指令的处理器可读存储介质，所述一条或多条指令在由至少一个处理电路系统执行时使所述至少一个处理电路系统：
确定何时要对所述多线通信接口上的传输执行校准；以及
在要执行校准时设置用于所述多线通信接口上的至少一个传输的前导码，所述前导码包括一个或多个码元，每一个码元具有单个状态转变。
20.如权利要求19所述的处理器可读存储介质，其特征在于，所述一条或多条指令在由至少一个处理电路系统执行时进一步使所述至少一个处理电路系统：
通过所述多线通信接口将码元序列中的所述前导码从发射机传送到接收机。
21.如权利要求19所述的处理器可读存储介质，其特征在于，所述前导码中的具有单个状态转变的所述一个或多个码元中的每一者具有相同的码元值。
22.如权利要求19所述的处理器可读存储介质，其特征在于，所述前导码包括全都被配置为单状态转变码元的导入码元序列和前导码数据序列，其中所述导入序列能操作用于提供能由接收机用来检测所述前导码数据序列的开始的消息级同步。
23.如权利要求22所述的处理器可读存储介质，其特征在于，所述前导码数据序列被配置成向接收机提供能由所述接收机用来确定操作模式、功率状态和低电平模式指示符中的一者或多者的数据。
24.如权利要求19所述的处理器可读存储介质，其特征在于，所述一条或多条指令在由至少一个处理电路系统执行时进一步使所述至少一个处理电路系统传送所述前导码内的替代码元序列以将进一步信息传达至接收机。
25.一种用于在多线通信接口中接收传输的方法，包括：
在接收机处通过所述多线通信接口从发射机接收传输，所述传输包括具有一个或多个码元的校准前导码，每一个码元具有单个状态转变；
基于接收到的校准前导码来执行对所述接收机中的延迟电路的校准。
26.如权利要求25所述的方法，其特征在于，进一步包括：
基于至少前导码来确定所述接收机的操作模式、功率状态和低电平模式指示符中的一者或多者。
27.如权利要求25所述的方法，其特征在于，进一步包括：
在接收到所述前导码之际调整所述接收机中的时钟恢复电路的延迟元件。
28.如权利要求25所述的方法，其特征在于，所述接收机中的延迟电路的校准导致调整为被配置成使所述接收机忽略转变区期间的多个转变的延迟。
29.如权利要求25所述的方法，其特征在于，所述接收机中的延迟电路的校准导致调整为不长于最小码元区间的延迟。
30.如权利要求25所述的方法，其特征在于，所述接收机中的延迟电路的校准导致调整为不短于最大转变区的延迟。
CN201780016080.1A 2016-03-10 2017-03-10 用于接收机校准和模式数据信令的多相前导码数据序列 Pending CN108713306A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662306572P 2016-03-10 2016-03-10
US62/306,572 2016-03-10
US15/454,608 US10128964B2 (en) 2016-03-10 2017-03-09 Multiphase preamble data sequences for receiver calibration and mode data signaling
US15/454,608 2017-03-09
PCT/US2017/021955 WO2017156485A1 (en) 2016-03-10 2017-03-10 Multiphase preamble data sequences for receiver calibration and mode data signaling

Publications (1)

Publication Number Publication Date
CN108713306A true CN108713306A (zh) 2018-10-26

Family

ID=59788326

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780016080.1A Pending CN108713306A (zh) 2016-03-10 2017-03-10 用于接收机校准和模式数据信令的多相前导码数据序列

Country Status (4)

Country Link
US (1) US10128964B2 (zh)
EP (1) EP3400674A1 (zh)
CN (1) CN108713306A (zh)
WO (1) WO2017156485A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231790B2 (en) * 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
US10419246B2 (en) 2016-08-31 2019-09-17 Qualcomm Incorporated C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration
US10355894B2 (en) 2017-09-22 2019-07-16 Qualcomm Incorporated Simplified 3-phase mapping and coding
US10313068B1 (en) * 2018-04-24 2019-06-04 Qualcomm Incorporated Signal monitoring and measurement for a multi-wire, multi-phase interface
US10298381B1 (en) 2018-04-30 2019-05-21 Qualcomm Incorporated Multiphase clock data recovery with adaptive tracking for a multi-wire, multi-phase interface
US10333690B1 (en) 2018-05-04 2019-06-25 Qualcomm Incorporated Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface
US11095425B2 (en) * 2019-10-25 2021-08-17 Qualcomm Incorporated Small loop delay clock and data recovery block for high-speed next generation C-PHY
KR20210088808A (ko) 2020-01-06 2021-07-15 삼성전자주식회사 전자 장치 및 전자 장치의 동작 방법
KR20210088807A (ko) * 2020-01-06 2021-07-15 삼성전자주식회사 전자 장치 및 전자 장치의 동작 방법
KR20220108265A (ko) 2021-01-26 2022-08-03 삼성전자주식회사 멀티 레벨 시그널링을 이용하는 고대역폭 메모리 시스템
CN115129636A (zh) * 2021-05-17 2022-09-30 广东高云半导体科技股份有限公司 接口桥装置及其转换方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070083786A1 (en) * 2002-04-15 2007-04-12 Broadcom Corporation Robust and scalable de-skew method for data path skew control
US20070104297A1 (en) * 2005-11-04 2007-05-10 Freescale Semiconductor, Inc. Detecting a data frame
US20090103649A1 (en) * 2007-10-22 2009-04-23 Nokia Corporation Digital Broadcast Signaling Metadata
CN102598527A (zh) * 2009-10-30 2012-07-18 三星电子株式会社 多天线系统中的多小区多输入多输出传输校准装置和方法
CN103460660A (zh) * 2011-03-09 2013-12-18 美国亚德诺半导体公司 用于对串行数据传输进行偏斜校正的设备和方法
EP2700280A2 (en) * 2011-04-21 2014-02-26 LG Electronics Inc. Method and apparatus for performing radio access with delay in a wireless communication system
CN104185094A (zh) * 2013-05-24 2014-12-03 华为技术有限公司 传输数据的方法、装置和系统
CN105393238A (zh) * 2013-07-23 2016-03-09 高通股份有限公司 三相时钟恢复延迟校准

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7684310B2 (en) * 2005-08-30 2010-03-23 Zte (Usa) Inc. Preamble for identifying mobile stations in a wireless communication network
US8489912B2 (en) 2009-09-09 2013-07-16 Ati Technologies Ulc Command protocol for adjustment of write timing delay
KR101700545B1 (ko) 2012-10-22 2017-01-26 인텔 코포레이션 고성능 인터커넥트 코히어런스 프로토콜
US9355054B2 (en) 2014-01-07 2016-05-31 Omnivision Technologies, Inc. Digital calibration-based skew cancellation for long-reach MIPI D-PHY serial links
US9832094B2 (en) 2014-03-24 2017-11-28 Qualcomm Incorporated Multi-wire electrical parameter measurements via test patterns
CN107209743B (zh) 2015-02-06 2020-04-21 高通股份有限公司 串行总线的接收时钟校准

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070083786A1 (en) * 2002-04-15 2007-04-12 Broadcom Corporation Robust and scalable de-skew method for data path skew control
US20070104297A1 (en) * 2005-11-04 2007-05-10 Freescale Semiconductor, Inc. Detecting a data frame
US20090103649A1 (en) * 2007-10-22 2009-04-23 Nokia Corporation Digital Broadcast Signaling Metadata
CN102598527A (zh) * 2009-10-30 2012-07-18 三星电子株式会社 多天线系统中的多小区多输入多输出传输校准装置和方法
CN103460660A (zh) * 2011-03-09 2013-12-18 美国亚德诺半导体公司 用于对串行数据传输进行偏斜校正的设备和方法
EP2700280A2 (en) * 2011-04-21 2014-02-26 LG Electronics Inc. Method and apparatus for performing radio access with delay in a wireless communication system
CN104185094A (zh) * 2013-05-24 2014-12-03 华为技术有限公司 传输数据的方法、装置和系统
CN105393238A (zh) * 2013-07-23 2016-03-09 高通股份有限公司 三相时钟恢复延迟校准

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
M. SCHWERDT等: ""Independent verification of the Sentinel-1A system calibration"", 《2014 IEEE GEOSCIENCE AND REMOTE SENSING SYMPOSIUM》 *

Also Published As

Publication number Publication date
US20170264379A1 (en) 2017-09-14
US10128964B2 (en) 2018-11-13
EP3400674A1 (en) 2018-11-14
WO2017156485A1 (en) 2017-09-14

Similar Documents

Publication Publication Date Title
CN108713306A (zh) 用于接收机校准和模式数据信令的多相前导码数据序列
CN105393238B (zh) 三相时钟恢复延迟校准
CN105453067B (zh) N相信号转变对准
CN107852382A (zh) 用于c‑phy 3相发射机的基于时间的均衡
US9998300B2 (en) N-phase phase and polarity encoded serial interface
CN106464298B (zh) 在导线对之间具有匹配传播延迟的多导线信令的装置及方法
CN107925563A (zh) 用于3相接口的多相时钟数据恢复
CN108141400A (zh) N相快速总线周转
CN109644020A (zh) 用于自适应均衡、自适应边沿跟踪以及延迟校准的c-phy训练模式
EP3332503B1 (en) Method, apparatus and storage medium for adaptation to 3-phase signal swap at 3-wire communcation link between two integrated circuit devices
US9369237B2 (en) Run-length detection and correction
CN105723644A (zh) 基于码元转变的眼图触发
CN107925564A (zh) 多相时钟数据恢复电路校准
CN105493062B (zh) 可配置的时钟树
CN109863729A (zh) 使用多个时钟相位来启动码元以减少c-phy接口中的发射机编码抖动
KR102420905B1 (ko) 차세대 c-phy 인터페이스들을 위한 개방-루프, 초고속, 하프-레이트 클록 및 데이터 복구

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181026