CN107925563A

CN107925563A - 用于3相接口的多相时钟数据恢复

Info

Publication number: CN107925563A
Application number: CN201680049777.4A
Authority: CN
Inventors: Y·段; C·李; S-W·周; H·丹恩; O·翁
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2015-09-01
Filing date: 2016-08-09
Publication date: 2018-04-17
Anticipated expiration: 2036-08-09
Also published as: JP2018526912A; WO2017039985A1; BR112018004159B1; BR112018004159A2; EP3345334A1; ES2777373T3; TWI720008B; CA2992751A1; CA2992751C; US9496879B1; KR20180048952A; EP3345334B1; JP6876681B2; CN107925563B; KR102522742B1; TW201714425A

Abstract

公开了用于在多线多相接口上的数据通信的方法、装置和系统。一种数据通信的方法包括：将时钟恢复电路配置成提供第一时钟信号，该第一时钟信号包括针对在接口上传送的每个码元的脉冲，其中，码元是以第一频率在该接口上传送的，调节时钟恢复电路的环路延迟以将第一时钟修改成具有不超过第一频率的一半的第二频率，其中，该时钟恢复电路针对整数个码元中的第一码元生成第一时钟信号中的脉冲并针对该整数个码元中的其他码元抑制脉冲生成，将时钟生成电路配置成提供第二时钟信号，以及使用第一时钟信号和第二时钟信号从该接口捕捉码元。

Description

用于3相接口的多相时钟数据恢复

相关申请的交叉引用

本申请要求于2015年9月1日向美国专利商标局提交的非临时申请No.14/842,644的优先权和权益，其全部内容通过援引纳入于此。

技术领域

本公开一般涉及高速数据通信接口，尤其涉及耦合到多线多相数据通信链路的接收机中的时钟生成。

背景

移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而成像设备或相机可从第二制造商获得，并且显示器可从第三制造商获得。可使用基于标准的或专有的物理接口来互连应用处理器、成像设备、显示控制器或其他类型的设备。在一个示例中，可使用由移动行业处理器接口(MIPI)联盟所定义的相机串行接口(CSI)来连接成像设备。在另一示例中，显示器可包括遵循由移动行业处理器接口(MIPI)联盟指定的显示器串行接口(DSI)标准的接口。

由MIPI联盟定义的多相三线(C-PHY)接口使用三重导体在各设备之间传送信息。在C-PHY接口上传输码元期间，三条导线中的每一者可以在三个信令状态中的一个信令状态中。时钟信息被编码在该C-PHY接口上传送的码元序列中，并且接收机从连贯码元之间的转变生成时钟信号。C-PHY接口的最大速度以及时钟和数据恢复(CDR)电路恢复时钟信息的能力可受到与在通信链路的不同导线上传送的信号的转变有关的最大时间变动的限制。接收机可采用延迟电路来确保全部的三重导体在提供采样边沿之前已呈现稳定的信令状态。链路的传输速率可能受到所使用的延迟值的限制，并且随着多线接口的信令频率的增加，对能够可靠地操作的时钟生成电路的需求也在不断增加。

概述

本文所公开的实施例提供了实现多线和/或多相通信链路上的改进通信的系统、方法和装置。通信链路可被部署在诸如具有多个集成电路(IC)器件的移动终端之类的装置中。

在本公开的一方面，一种数据通信方法包括：将时钟恢复电路配置成提供第一时钟信号，所述第一时钟信号包括针对在3线3相接口上传送的每个码元的脉冲，其中码元是以第一频率在所述3线3相接口上传送的，调节所述时钟恢复电路的环路延迟以将所述第一时钟修改成具有不超过所述第一频率的一半的第二频率，其中所述时钟恢复电路针对整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述整数个码元中的其他码元抑制脉冲生成，将时钟生成电路配置成提供第二时钟信号，其中，所述第二时钟信号包括针对所述整数个码元中的所述其他码元中的每个码元的脉冲，以及使用所述第一时钟信号和所述第二时钟信号从所述3线3相接口捕捉码元。

在本公开的一方面，一种用于解码在3线3相接口上传送的数据的装备包括：用于将时钟恢复电路配置成提供第一时钟信号的装置，所述第一时钟信号包括针对以第一频率在3线3相接口上传送的每个码元的脉冲，用于校准所述时钟恢复电路的环路延迟的装置。在一种操作模式中，用于校准所述环路延迟的装置将所述第一时钟信号修改成具有不超过所述第一频率的一半的第二频率。在所述第一操作模式中，所述时钟恢复电路针对整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述整数个码元中的其他码元抑制脉冲生成，用于将时钟生成电路配置成提供第二时钟信号的装置，其中，所述第二时钟信号包括针对所述整数个码元中的所述其他码元中的每个码元的脉冲。所述装备还可包括：用于使用所述第一时钟信号和所述第二时钟信号从所述3线3相接口捕捉码元的装置。

在本公开的一方面，一种用于数据通信的装置包括：耦合到3线总线的多个差值接收机、时钟恢复电路、以及处理电路，所述时钟恢复电路被配置成提供第一时钟信号，所述第一时钟信号包括针对以第一频率在3线3相接口上在码元流中传送的每个码元的脉冲。所述处理电路可被配置成：调节所述时钟恢复电路的环路延迟直至所述第一时钟被修改成具有不超过所述第一频率的一半的第二频率，其中，所述时钟恢复电路针对所述码元流中的整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述码元流中的整数个码元中的其他码元抑制脉冲生成，以及将时钟生成电路配置成提供第二时钟信号，其中，所述第二时钟信号包括针对所述整数个码元中的所述其他码元中的每个码元的脉冲。一个或多个寄存器可响应于所述第一时钟信号和所述第二时钟信号中的脉冲而从所述3线3相接口捕捉码元。

在本公开的一方面，公开了一种处理器可读存储介质。所述存储介质可以是非瞬态存储介质并且可存储代码，所述代码在由一个或多个处理器执行时使所述一个或多个处理器：将时钟恢复电路配置成提供第一时钟信号，所述第一时钟信号包括针对在3线3相接口上传送的每个码元的脉冲，其中，码元是以第一频率在所述3线3相接口上传送的，调节所述时钟恢复电路的环路延迟以使得所述第一时钟具有不超过所述第一频率的一半的第二频率，其中，所述时钟恢复电路针对整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述整数个码元中的其他码元抑制脉冲生成，将时钟生成电路配置成提供第二时钟信号，其中，所述第二时钟信号包括针对所述整数个码元中的所述其他码元中的每个码元的脉冲，以及使用所述第一时钟信号和所述第二时钟信号从所述3线3相接口捕捉码元。

附图简述

图1描绘了在各IC设备之间采用数据链路的装置，该数据链路选择性地根据多个可用标准之一来操作。

图2解说了在各IC设备之间采用数据链路的装置的系统架构，该数据链路选择性地根据多个可用标准之一来操作。

图3解说了C-PHY 3相数据编码器。

图4解说了C-PHY 3相经编码接口中的信令。

图5是解说了C-PHY 3相经编码接口中的潜在状态转变的状态图。

图6解说了C-PHY解码器。

图7是信号上升时间对C-PHY解码器中的转变检测的影响的示例。

图8解说了C-PHY解码器中的转变检测。

图9解说了在C-PHY接口上传送的连贯码元对之间发生的信号转变的一个示例。

图10解说了眼图中的转变区域和眼区域。

图11解说了针对C-PHY 3相接口生成的眼图的示例。

图12解说了用于C-PHY 3相接口的CDR电路的示例。

图13解说了与图12的CDR电路相关联的时序。

图14解说了与CDR电路相关联的时序，该CDR电路具有比在C-PHY 3相信号上传送的各信号之间的偏斜更短的环路时间。

图15解说了与CDR电路相关联的时序，该CDR电路具有比C-PHY 3相信号的码元区间更长的环路时间。

图16是解说了根据本文所公开的某些方面适配的CDR的操作的时序图。

图17解说了根据本文所公开的某些方面的时钟生成电路的示例。

图18解说了可以用于校准根据本文所公开的某些方面提供的时钟生成电路的电路的一个示例。

图19是解说了采用可根据本文所公开的某些方面适配的处理电路的装置的示例的框图。

图20是根据本文所公开的某些方面的时钟生成的方法的流程图。

图21是解说了采用根据本文所公开的某些方面适配的处理电路的装置的硬件实现的示例的示图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者都可以是组件。一个或多个组件可以驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储有各种数据结构的各种计算机可读介质来执行。这些组件可借助于本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。

此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。

概览

本发明的某些方面可应用于由MIPI联盟指定的C-PHY接口，该C-PHY接口可被部署以连接电子设备，这些电子设备是移动装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。移动装置的示例包括蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型电脑、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、可穿戴计算设备(例如，智能手表、健康或健身跟踪器等)、电器、传感器、自动售货机、或任何其他类似的功能设备。

C-PHY接口是可在带宽有限的信道上提供高吞吐量的高速串行接口。C-PHY接口可被部署以将应用处理器连接到外围设备(包括显示器和相机)。C-PHY接口将数据编码成在三条导线的集合(其可被称为三重(trio)或三重导线)上的三相信号中传送的码元。该三相信号以不同的相位在三重导线中的每条导线上传送。每条三重导线提供通信链路上的通道。码元区间可被定义成其中单个码元控制三重导线的信令状态的时间区间。在每个码元区间中，一条导线是“未驱动”的，而该三条导线中的其余两条导线被差分地驱动，以使得这两条差分驱动的导线中的一条导线呈现第一电压电平，而另一差分驱动的导线呈现与第一电压电平不同的第二电压电平。未驱动的导线可以浮动、被驱动、和/或被终止，以使得其呈现处于或接近第一电压电平与第二电压电平之间的中间电平电压的第三电压电平。在一个示例中，被驱动的电压电平可以是+V和–V，并且未驱动的电压为0V。在另一个示例中，被驱动的电压电平可以是+V和0V，并且未驱动的电压为+V/2。不同码元在每个连贯传送的码元对中传送，并且不同导线对可以在不同码元区间中被差分驱动。

图1描绘了可采用C-PHY 3相通信链路的装置100的示例。装置100可包括无线通信设备，该无线通信设备通过射频(RF)通信收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。通信收发机106可以操作地耦合到处理电路102。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路、等等。处理电路102可包括和/或耦合到可包括处理器可读设备和支持显示器124的设备和/或存储器卡的处理器可读存储(诸如存储器设备112)，该处理器可读设备存储和维护可由处理电路102执行或以其它方式使用的数据和指令。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并实现执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)、动态随机存取存储器(DRAM)、一种或多种类型的可编程只读存储器(PROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器类型。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其他信息。本地数据库114可使用数据库模块、闪存存储器、磁介质、电可擦除PROM(EEPROM)、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以操作地耦合到外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。

图2是解说了装置200的某些方面的示意性框图，该装置200包括可通过通信链路220来交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此位置紧邻或者物理上位于装置200的不同部分中的IC设备对202和230。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的按键板区段中，而第二IC设备230可位于该折叠式电话的显示器区段中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。

通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工和/或全双工模式中操作。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文所描述的一个示例中，第一通信信道222可被称为前向信道222，而第二通信信道224可被称为反向信道224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户端系统或接收机，即便IC设备202和230两者都被配置成在通信信道222上传送和接收。在一个示例中，前向信道222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向信道224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。

IC设备202和230可各自包括处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括建立和维护通过无线收发机204和天线214的无线通信，而第二IC设备230可支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其他特征可包括键盘、语音识别组件、以及其他输入或输出设备。显示控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其他组件所使用的指令和数据。每个处理器206、236与其对应的存储介质208和238以及其他模块和电路之间的通信可由一条或多条内部总线212和242和/或通信链路220的信道222、224和/或226来促成。

反向信道224可以与前向信道222相同的方式操作，并且前向信道222和反向信道224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表达为数据传输速率和/或时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向信道226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向信道222和224共享相同的物理连接并且以半双工方式操作时，前向信道222和/或反向信道224可以是可配置成以双向模式操作的。在一个示例中，通信链路220可被操作成根据行业或其他标准在第一IC设备202与第二IC设备230之间传达控制、命令以及其他信息。

图2的通信链路220可根据用于C-PHY的MIPI联盟规范来实现并且可提供包括多条信号导线(被标示为M条导线)的有线总线。这M条导线可被配置成携带高速数字接口中(诸如移动显示器数字接口(MDDI)中)的经N相编码数据。这M条导线可促成信道222、224和226中的一者或多者上的N相极性编码。物理层驱动器210和240可被配置或适配成生成经N相极性编码数据以供在通信链路220上传输。使用N相极性编码提供了高速数据传递，并且可消耗其它接口的一半或更少的功率，这是因为在经N相极性编码数据链路中活跃的驱动器较少。

N相极性编码设备210和/或240通常能够对通信链路220上的每次转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps递送像素数据以供显示器刷新。

图3是解说了可被用于实现图2中描绘的通信链路220的某些方面的3线3相极性编码器的示意图300。仅出于简化对本发明的某些方面的描述的目的而选择了3线3相编码的示例。针对3线3相编码器所公开的原理和技术可被应用在M线N相极性编码器的其它配置中。

针对3线3相极性编码方案中的该3条导线中的每一条导线所定义的信令状态可包括未驱动状态、正驱动状态和负驱动状态。可通过在信号导线310a、310b和/或310c中的两条信号导线之间提供电压差分、和/或通过驱动电流流过串联连接的信号导线310a、310b和/或310c中的两条信号导线以使得电流在这两条信号导线310a、310b和/或310c中在不同方向上流动来获得正驱动状态和负驱动状态。可通过将信号导线310a、310b、或310c的驱动器的输出置于高阻抗模式中来实现未驱动状态。替换地或附加地，可通过无源或有源地使得“未驱动的”信号导线310a、310b或310c达到基本上处于在被驱动的信号导线310a、310b和/或310c上提供的正和负电压电平之间的中间点的电压电平来在信号导线310a、310b或310c上获得未驱动状态。通常情况下，不存在显著电流流过未驱动的信号导线310a、310b或310c。可以使用这三个电压或电流状态(+1,-1,和0)来标示针对3线3相极性编码方案所定义的信令状态。

3线3相极性编码器可采用线驱动器308来控制信号导线310a、310b和310c的信令状态。驱动器308可被实现为单位电平电流模式或电压模式驱动器。在一个示例中，每个驱动器308可以接收确定对应信号导线310a、310b和310c的输出状态的两个或更多个信号316a、316b和316c的集合。在一个示例中，两个信号316a、316b、以及316c的该集合可包括上拉信号(PU信号)以及下拉信号(PD信号)，该上拉信号以及下拉信号在为高时，激活将信号导线310a、310b、以及310c分别朝着较高电平或较低电平驱动的上拉和下拉电路。在该示例中，在PU信号和PD信号两者都为低时，信号导线310a、310b、和310c可被终止在中间电平电压。

对于M线N相极性编码方案中的每个所传送码元区间，至少一条信号导线310a、310b或310c处于中间电平/未驱动(0)电压或电流状态，而正驱动(+1电压或电流状态)信号导线310a、310b或310c的数目等于负驱动(-1电压或电流状态)信号导线310a、310b或310c的数目，以使得流向接收机的电流之和总是为零。对于每个码元，至少一条信号导线310a、310b或310c的状态相对于前一传输区间中传送的码元发生了改变。

在操作中，映射器302可接收16比特数据310并将其映射至7个码元312。在3线示例中，该7个码元中的每个码元针对一个码元区间定义信号导线310a、310b和310c的状态。该7个码元312可以使用并行到串行转换器304被串行化，并行到串行转换器304针对每条信号导线310a、310b和310c提供定时的码元序列314。码元序列314通常使用传输时钟来定时。3线3相位编码器306一次一码元地接收由映射器产生的7码元序列314，并且针对每个码元区间计算每条信号导线310a、310b和310c的状态。3线编码器306基于当前输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。

对M线N相编码的使用准许数个比特被编码在多个码元中，其中每码元的比特不是整数。在3线通信链路的示例中，存在3种可用的可被同时驱动的2导线组合、以及被驱动的导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码log2(5)≌2.32个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换言之，编码五种状态的七个码元的组合具有5⁷(78,125)种排列。相应地，这7个码元可被用于编码16比特的2¹⁶(65,536)种排列。

图4包括使用三相调制数据编码方案(其基于循环状态图450)来编码的信号的时序图400的示例。信息可被编码在信令状态序列中，其中例如导线或连接器处于由循环状态图450所定义的三相状态S₁、S₂和S₃之一。每种状态可与其他状态隔开120°相移。在一个示例中，可按导线或连接器上的相位状态的旋转方向来编码数据。信号中的相位状态可按顺时针方向452和452’或按逆时针方向454和454’旋转。例如，在顺时针方向452和454’上，相位状态可在包括从S₁到S₂、从S₂到S₃和从S₃到S₁的转变中的一者或多者的序列中前进。在逆时针方向454和454’上，相位状态可在包括从S₁到S₃、从S₃到S₂和从S₂到S₁的转变中的一者或多者的序列中前进。这三条信号导线310a、310b和310c携带相同信号的不同版本，其中这些版本可相对于彼此移相120°。每个信令状态可被表示为导线或连接器上的不同电压电平和/或电流流过导线或连接器的方向。在3线系统中的信令状态序列中的每种状态期间，每条信号导线310a、310b和310c处于与其他导线不同的信令状态。当在3相编码系统中使用3条以上信号导线310a、310b和310c时，两条或更多条信号导线310a、310b和/或310c在每个信令区间可处于相同的信令状态，但每种状态在每个信令区间中出现在至少一条信号导线310a、310b和/或310c上。

可在每个相位转变410处按旋转方向来编码信息，并且3相信号可针对每个信令状态改变方向。可通过考虑哪些信号导线310a、310b和/或310c在相位转变之前和之后处于‘0’状态来确定旋转方向，因为未驱动的信号导线310a、310b和/或310c在旋转三相信号中的每个信令状态处改变，而不管旋转方向如何。

该编码方案还可在被有源地驱动的两个导体310a、310b和/或310c的极性408中编码信息。在3线实现中的任何时间，导体310a、310b、310c中的恰好两个导体是用方向相反的电流和/或用差分电压来驱动的。在一个实现中，可使用两个比特值412来编码数据，其中一个比特被编码在相位转变410的方向中，而第二比特被编码在当前状态的极性408中。

时序图400解说了使用相位旋转方向和极性两者的数据编码。曲线402、404和406针对多个相位状态分别与三条信号导线310a、310b和310c上携带的信号有关。最初，相位转变410是顺时针方向的且最高有效位被设置为二进制‘1’，直至相位转变410的旋转在时间414处切换到逆时针方向(如由最高有效位的二进制‘0’所表示的)。最低有效位反映该信号在每种状态中的极性408。

根据本文所公开的某些方面，一个比特的数据可被编码在3线3相编码系统中的旋转或相位变化中，而附加比特可被编码在两条被驱动的导线的极性中。可通过允许从当前状态转变到任一种可能状态来在3线3相编码系统的每次转变中编码附加信息。在给定3个旋转相位以及每个相位有两种极性的情况下，在3线3相编码系统中有6种状态可用。相应地，可从任何当前状态得到5个状态，并且每码元(转变)可编码log₂(5)≌2.32个比特，这允许映射器302接受16比特字并将其编码成7个码元。

N相数据传递可使用在通信介质(诸如总线)中提供的三条以上导线。使用可被同时驱动的附加信号导线提供了状态和极性的更多组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，并且相对于使用多个差分对来传送数据比特的办法降低了功耗，同时提供了增加的带宽。

在一个示例中，编码器可使用6条导线来传送码元，其中对于每种状态，驱动2对导线。6条导线可被标记为A到F，以使得在一种状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：

被活跃地驱动的导线组合，以及：

针对每种相位状态的极性的不同组合。

这15个不同的被活跃地驱动的导线组合可包括：

A B C D A B C E A B C F A B D E A B D F

A B E F A C D E A C D F A C E F A D E F

B C D E B C D F B C E F B D E F C D E F

在4条被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：

++-- +--+ +-+- -+-+ -++- --++

相应地，不同状态的总数可被计算为15×6＝90。为了确保各码元之间的转变，从任何当前状态有89种状态可用，并且可被编码在每个码元中的比特的数目可被计算为：每码元log₂(89)≌6.47个比特。在该示例中，给定5×6.47＝32.35个比特，映射器可将32比特字编码成5个码元。

针对任何大小的总线，可被驱动的导线组合的数目的通用方程是总线中的导线数目和同时被驱动的导线数目的函数：

用于计算被驱动的导线的极性组合的数目的一个等式为：

每码元的等效比特数目可被表述为：

图5是解说了3线3相通信链路的一个示例中的6种状态和30种可能状态转变的状态图500。状态图500中的可能状态502、504、506、512、514和516包括图4的循环状态图450中所示的状态并且在这些状态上扩展。如状态元素520的范例中示出的，状态图502中的每种状态502、504、506、512、514和516包括示出(分别在信号导线310a、310b和310c上传送的)信号A、B和C的电压状态的字段522，示出由差分接收机(例如，参见图6的差分接收机602)分别扣除导线电压之后的结果的字段524，以及指示旋转方向的字段526。例如，在状态502(+x)中，导线A＝+1、导线B＝-1以及导线C＝0，从而产生差分接收机702a的输出(A-B)＝+2，差分接收机702b的输出(B-C)＝-1以及差分接收机702c的输出(C-A)＝+1。如由该状态图解说的，由接收机中的相位变化检测电路系统作出的转变判定基于由各差分接收机产生的5种可能电平，其包括-2、-1、0、+1和+2电压状态。

图6是解说了3线3相解码器600的某些方面的示图。差分接收机602和导线状态解码器604被配置成提供三条传输线(例如，图3中解说的信号导线310a、310b和310c)相对于彼此的状态的数字表示，以及检测这三条传输线的状态相比于在前一码元周期中传送的状态的变化。由串-并转换器606组装七个连贯状态以获得要由解映射器608处理的7个码元的集合。解映射器608产生可被缓冲在先进先出(FIFO)寄存器610中的16比特数据。

导线状态解码器604可从在信号导线310a、310b和310c上接收到的经相位编码信号中提取码元614的序列。码元614被编码成相位旋转和极性的组合，如本文中所公开的。导线状态解码器可包括CDR电路624，该CDR电路624提取可被用于可靠地从信号导线310a、310b和310c捕捉码元的时钟626。在每个码元边界处发生信号导线310a、310b、以及310c中的至少一条信号导线上的转变，并且CDR电路624可被配置成基于转变的发生或多个转变的发生来生成时钟626。可延迟时钟的边沿以允许所有信号导线310a、310b和310c有时间稳定下来，并由此确保当前码元被捕捉到以用于解码目的。

3相接口中的抖动

3相发射机包括将高、低、以及中间电平电压提供到传送信道上的驱动器。这导致连贯码元区间之间的一些可变转变。低到高和高到低电压转变可被称为全摆幅(full-swing)转变，而低到中间和高到中间电压转变可被称为半摆幅(half-swing)转变。不同类型的转变可具有不同的上升或下降时间，并且可在接收机处导致不同的零交叉。这些差异可导致“编码抖动”，这可能影响链路信号完整性性能。

图7是解说了C-PHY 3相发射机的输出处的转变可变性的某些方面的时序图700。信号转变时间方面的可变性可归因于3相信令中使用的不同电压和/或电流电平的存在。时序图700解说了从单条信号导线310a、310b或310c接收的信号的转变时间。第一码元Sym_n(码元_n)702在第一码元区间中传送，当第二码元Sym_n+1724在第二码元区间中传送时，第一码元区间在时间722处结束。当第三码元Sym_n+2 706在第三码元区间中传送时，第二码元区间可在时间724处结束，当第四码元Sym_n+3 708在第四码元区间中传送时，第三码元区间结束。从由第一码元702确定的状态到对应于第二码元704的状态的转变在可归因于信号导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的延迟712之后可以是可检测的。该阈值电压可被用于确定信号导线310a、310b或310c的状态。从由第二码元704确定的状态到第三码元706的状态的转变在可归因于信号导线310a、310b或310c中的电压达到阈值电压718和/或720之一所花费时间的延迟714之后可以是可检测的。从由第三码元706确定的状态到第四码元708的状态的转变在可归因于信号导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的延迟716之后可以是可检测的。延迟712、714、716可具有不同的历时，它们可部分归因于设备制造工艺和操作条件的变动，这可能对在与这3种状态相关联的不同电压或电流电平和/或不同转变幅值之间的转变产生不均等的影响。这些差异可造成C-PHY 3相接收机中的抖动和其他问题。

图8包括解说了可在C-PHY 3相接口中的接收机中提供的CDR电路的某些方面的示意性框图800。差分接收机802a、802b和802c的集合被配置成：通过将三重导线中的三条信号导线310a、310b和310c中的每一者与三重导线中的三条信号导线310a、310b和310c中的另一者进行比较来生成一组差值信号810。在所描绘的示例中，第一差分接收机802a将信号导线310a和310b的状态进行比较，第二差分接收机802b将信号导线310b和310c的状态进行比较，以及第三差分接收机802c将信号导线310a和310c的状态进行比较。相应地，转变检测电路804可被配置成检测相位改变的发生，因为差分接收机802a、802b和802c中的至少一者的输出在每个码元区间结束时发生改变。

所传送的码元之间的某些转变可以能由单个差分接收机802a、802b或802c来检测，而其他转变可由差分接收机802a、802b和802c中的两者或更多者来检测。在一个示例中，两条导线的状态或相对状态可以在转变之后不改变，并且对应的差分接收机802a、802b或802c的输出也可以在相位转变之后不改变。在另一示例中，信号导线对310a、310b和/或310c中的两条导线可以在第一时间区间中处于相同状态，并且两条导线可以在第二时间区间中处于相同的第二状态，以及对应的差分接收机802a、802b或802c可以在相位转变之后不改变。相应地，时钟生成电路806可包括转变检测电路804和/或其他逻辑，以监视所有差分接收机802a、802b和802c的输出以便确定相位转变何时已发生，该时钟生成电路可基于所检测到的相位转变来生成接收时钟信号808。

3条导线的信令状态的改变可以针对信号导线310a、310b和/或310c的不同组合在不同时间被检测。对信令状态变化的检测定时可根据已发生的信令状态变化的类型而变化。此类可变性的结果在图8的时序图850中解说。标记822、824和826表示提供给转变检测电路804的差值信号810中的转变的发生。仅为了解说清楚起见，标记822、824和826在时序图850中被指派不同的高度，并且标记822、824和826的相对高度并不旨在示出与用于时钟生成或数据解码的电压或电流电平、极性或者加权值有特定关系。时序图850解说了与在三条信号导线310a、310b和310c上的相位和极性中传送的码元相关联的转变的定时的影响。在时序图850中，一些码元之间的转变可导致其间可以可靠地捕捉码元的可变捕捉窗口830a、830b、830c、830d、830e、830f和/或830g(统称为码元捕捉窗口830)。所检测到的状态改变的数目和它们的相对定时可导致时钟信号808的抖动。

C-PHY通信链路的吞吐量可受到信号转变时间中的历时和可变性的影响。例如，检测电路中的可变性可由制造工艺容限、电压和电流源的变动和稳定性和操作温度，以及由信号导线310a、310b和310c的电特性引起。检测电路的可变性可能会限制信道带宽。

图9包括表示在某些连贯码元之间从第一信令状态到第二信令状态的转变的某些示例的时序图900和920。在时序图900和920中解说的信令状态转变被选择用于解说性目的，并且在MIPI联盟C-PHY接口中可发生其他转变和转变的组合。时序图900和920涉及3线3相通信链路的示例，其中由于三重导线上的信号电平之间的上升和下降时间的差值，在每个码元区间边界处可发生多个接收机输出转变。还参照图8，第一时序图900解说了三重信号导线310a、310b和310c(A、B、和C)在转变之前和之后的信令状态，并且第二时序图920解说了差分接收机802a、802b和802c的各输出，这提供了表示信号导线310a、310b和310c之间的差值的各差值信号810。在许多实例中，差分接收机802a、802b和802c的集合可被配置成通过比较两条信号导线310a、310b和310c的不同组合来捕捉转变。在一个示例中，这些差分接收机802a、802b和802c可被配置成通过确定其相应输入电压的差值(例如，通过减法)来产生输出。

在时序图900和920中示出的每个示例中，初始码元(-z)516(参见图8)转变成不同的码元。如在时序图902、904和906中示出的，信号A初始地在+1状态中，信号B在0状态中，并且信号C在-1状态中。相应地，差分接收机802a、802b初始地测量+1差值924，并且差分接收机802c测量-2差值926，如在关于差分接收机输出的时序图922、932、938中示出的。

在对应于时序图902、922的第一示例中，发生从码元(-z)516到码元(-x)512(参见图8)的转变，其中信号A转变至-1状态，信号B转变至+1状态，并且信号C转变至0状态，差分接收机802a从+1差值924转变至-2差值930，差分接收机802b保持在+1差值924、928，并且差分接收机802c从-2差值926转变至+1差值928。

在对应于时序图904、932的第二示例中，发生从码元(-z)516到码元(+z)506的转变，其中信号A转变至-1状态，信号B保持在0状态，并且信号C转变至+1状态，两个差分接收机802a和802b从+1差值924转变至-1差值936，并且差分接收机802c从-2差值926转变至+2差值934。

在对应于时序图906、938的第三示例中，发生从码元(-z)516到码元(+x)502的转变，其中信号A保持在+1状态，信号B转变至-1状态，并且信号C转变至0状态，差分接收机802a从+1差值924转变至+2差值940，差分接收机802b从+1差值924转变至-1差值942，并且差分接收机802c从-2差值926转变至-1差值942。

这些示例解说了跨越0、1、2、3、4、和5个电平的差值的转变。用于典型的差分或单端串行发射机的预增强技术是针对两电平转变开发的，并且如果在MIPI联盟C-PHY 3相信号上使用，则可能引入某些不利影响。具体而言，在转变期间过驱动信号的预增强电路可在跨越1或2个电平的转变期间导致过冲，并且可能导致在边沿敏感的电路中发生误触发。

图10解说了被生成为多个码元区间的覆盖的眼图1000，该眼图1000包括单个码元区间1002。信号转变区1004表示两个码元之间的边界处的不确定性时间段，其中可变的信号上升时间阻碍可靠的解码。状态信息可在由“眼图开口”内的眼图掩模1006定义的区域中可靠地确定，该“眼图开口”表示其中码元稳定且能被可靠地接收和解码的时间段。眼图掩模1006掩蔽掉其中不发生零交叉的区域，并且该眼图掩模被解码器用来防止由于在码元区间边界处跟随在第一信号零交叉之后的后续零交叉的影响而造成的多次时钟定时。

信号的周期性采样和显示的概念在设计、适配以及配置使用时钟数据恢复电路的系统期间是有用的，该时钟数据恢复电路使用出现在接收到的数据中的频率转变来重新创建接收到的数据定时信号。基于串行器/解串行器(SERDES)技术的通信系统是其中眼图1000可被用作用于基于眼图1000的眼图开口来判断可靠地恢复数据的能力的基础的系统的示例

M线N相编码系统(诸如3线3相编码器)可编码在每一信号边界处具有至少一个转变的信号，并且接收机可使用那些保证的转变来恢复时钟。在紧接码元边界处的第一信号转变之前，接收机可能需要可靠的数据，并且还必须能够可靠地掩蔽掉任何与相同码元边界相关的多个转变的发生。由于M线(例如，三重导线)上携带的信号之间的上升和下降时间的微小差值以及由于收到信号对的组合(例如，图6的差分接收机802a、802b和802c的A-B、B-C和C-A输出)之间的信号传播时间的微小差值，可能发生多次接收机转变。

图11解说了针对C-PHY 3相信号生成的眼图1100的示例。眼图1100可以从多个码元区间1102的覆盖生成。眼图1100可使用固定的和/或与码元无关的触发1130来产生。眼图1100包括增加数目的电压电平1120、1122、1124、1126、1128，它们可以归因于由N相接收机电路的差分接收机802a、802b、802c(参见图8)测量的多个电压电平。在该示例中，眼图1100可对应于提供给差分接收机802a、802b和802c的3线3相编码信号中的可能转变。三个电压电平可导致差分接收机802a、802b和802c生成用于正极性和负极性两者的强电压电平1126、1128和弱电压电平1122、1124。通常，在任何码元中仅一条信号导线310a、310b和310c是未驱动的，并且差分接收机802a、802b和802c不产生0状态(在此，0伏特)输出。与强电平和弱电平相关联的电压不需要关于0伏特电平被均匀间隔开。例如，弱电压电平1122、1124表示对可包括由未驱动的信号导线310a、310b和310c达到的电压电平的电压的比较。眼图1100可与由差分接收机802a、802b和802c产生的波形交叠，因为所有三对信号在数据在接收方设备处被捕捉到时被认为是同时的。由差分接收机802a、802b和802c产生的波形表示差值信号810，差值信号810表示三对信号(A-B、B-C和C-A)的比较。

驱动器、接收机和C-PHY 3相解码器中使用的其他设备可呈现可引入从三条导线接收到的信号之间的相对延迟的不同切换特性。由于三重信号导线310a、310b和310c的三个信号之间的上升和下降时间的微小差值以及由于从信号导线310a、310b和310c接收到的信号对的组合之间的信号传播时间的微小差值，可在每个码元区间边界1108和/或1114处观察到多次接收机输出转变。眼图1100可将上升和下降时间的变化捕捉作为每个码元区间边界1108和1114附近的转变中的相对延迟。上升和下降时间的变化可以是由于3相驱动器的不同特性。对于任何给定码元，上升和下降时间的差值还可导致码元区间1102的历时的有效缩短或延长。

信号转变区1104表示不确定性的时间或时段，其中可变的信号上升时间阻碍可靠的解码。可在“眼图开口”1106中可靠地确定状态信息，该“眼图开口”1106表示其中码元稳定且能被可靠地接收和解码的时间段。在一个示例中，可确定眼图开口1106在信号转变区1104的结尾1112处开始，并且在码元区间1102的码元区间边界1114处结束。在图11中所描绘的示例中，可确定眼图开口1106在信号转变区1104的结尾1112处开始，并且在信号导线310a、310b、310c的信令状态和/或三个差分接收机802a、802b和802c的输出已开始改变以反映下一码元的时间1116处结束。

被配置成用于N相编码的通信链路220的最大速度可能受到信号转变区1104相比于对应于收到信号的眼图开口1106的历时的限制。码元区间1102的最小时段可能受到与例如图6中解说的解码器600中的CDR电路624相关联的紧缩设计余裕的约束。不同信令状态转变可与对应于两条或更多条信号导线310a、310b和/或310c的信号转变时间的不同变动相关联，由此导致接收方设备中的差分接收机802a、802b和802c的输出以对于码元区间边界1108的不同时间和/或速率改变，其中差分接收机802a、802b和802c的输入在码元边界1108处开始改变。信号转变时间之间的差值可导致两个或更多个差值信号810中的信令转变之间的定时偏斜。CDR电路可包括延迟元件和其它电路以容适差值信号810之间的定时偏斜。

图12提供了用于3线3相接口的CDR电路1200的示例。所解说的CDR电路1200包括许多不同类型的时钟恢复电路共有的某些特征和功能元件。CDR电路1200接收差值信号1202、1204、1206，这些差值信号可从例如图8的差分接收机802a、802b和802c所产生的差值信号810中推导出。在CDR电路1200中，每个差值信号1202、1204、1206对D触发器对1210a、1210b、1210c进行时钟定时以产生输出信号1230a-1230f。当在对应的差值信号1202、1204、1206上检测到转变时，输出信号1230a-1230f携带脉冲。提供给D触发器上的时钟输入的上升沿通过该D触发器对逻辑一进行时钟定时。可使用反相器1208a、1208b、1208c将差值信号1202、1204、1206的经反相版本提供给每个对应的D触发器对1210a、1210b、1210c中的D触发器中的一者。相应地，每个D触发器对1210a、1210b、1210c响应于在对应的差值信号1202、1204、1206中检测到的上升沿和下降沿而产生脉冲。

例如，AB差值信号1202被提供给第一D触发器对1210a中的第一D触发器1232，并且反相器1208a将AB差值信号1202的经反相版本提供给第一D触发器对1210a中的第二D触发器1234。D触发器初始地处于复位状态。AB差值信号1202上的上升沿通过第一D触发器1232对逻辑一进行时钟定时，从而使得第一触发器的输出(r_AB)1230a转变至逻辑一状态。AB差值信号1202上的下降沿通过第二D触发器1234对逻辑一进行时钟定时，从而使得第二触发器的输出(f_AB)1230b转变至逻辑一状态。

输出信号1230a-1230f被提供给逻辑(诸如OR(或)门1212)，该逻辑产生可充当接收机时钟(RxCLK)信号1222的输出信号。当差值信号1202、1204、1206中的任何差值信号的信令状态中发生转变时，RxCLK信号1222转变至逻辑一状态。RxCLK信号1222被提供给可编程延迟元件1214，该可编程延迟元件1214驱动复位信号(rb)1228，该复位信号1228将D触发器对1210a、1210b、1210c中的D触发器复位。在所解说的示例中，当D触发器被低信号复位时，可包括反相器1216。当D触发器被复位时，OR门1212的输出返回到逻辑零状态，并且RxCLK信号1222上的脉冲被终止。当该逻辑零状态通过可编程延迟元件1214和反相器1216传播时，D触发器上的复位条件被释放。当D触发器处于复位条件时，差值信号1202、1204、1206上的转变被忽略。

可编程延迟元件1214通常被配置成产生延迟，该延迟具有超过差值信号1202、1204、1206上的第一和最后转变的出现之间的定时偏斜的差值的历时。可编程延迟元件1214配置RxCLK信号1222上的脉冲的历时(即，脉冲宽度)。可在设置(Set)信号1226被处理器或其他控制和/或配置逻辑断言时配置可编程延迟元件1214。

RxCLK信号1222还可被提供给捕捉差值信号1202、1204、1206的信令状态的三个触发器的集合1220，从而为RxCLK信号1222上出现的每个脉冲提供稳定的输出码元1224。延迟或对准逻辑1218可调节差值信号1202、1204、1206的集合的定时。例如，延迟或对准逻辑1218可用于调节差值信号1202、1204、1206相对于RxCLK信号1222上的脉冲的定时，以确保触发器1220在差值信号1202、1204、1206稳定时捕捉差值信号1202、1204、1206的信令状态。延迟或对准逻辑1218可基于被配置用于可编程延迟元件1214的延迟来对差值信号1202、1204、1206中的边沿进行延迟。

可编程延迟元件1214可被配置在CDR电路1200中，以容适差值信号1202、1204、1206中的转变时间中的可能大的变动。在一个示例中，可编程延迟元件1214可引入超过差值信号1202、1204、1206上的第一和最后转变的出现之间的定时偏斜的历时的最小延迟时段。为了CDR电路1200的可靠操作，由可编程延迟元件1214提供的最大延迟时间可能不大于码元区间。在较快的数据率下，定时偏斜随着码元区间1102成比例增加，并且眼图开口1106与码元区间1102相比可以变小。当定时偏斜将眼图开口1106所占用的码元区间1102的百分比降至低于能够支持可靠地捕捉码元的阈值大小时，最大码元传输率可被限制。

图13是解说了CDR电路1200的操作的某些方面的时序图。该示图与在可编程延迟元件1214已被配置之后并且设置信号1226不活跃时的操作有关。CDR电路1200作为边沿检测器来操作。C-PHY 3相编码提供了每单元区间(UI)1302单个信令状态转变。三重导线中的每条导线的状态和/或三重导线的传输特性的差异可导致转变在不同时间出现在两条或更多条导线上。差值信号1202、1204、1206中的转变出现的时间的最大差值可被称为偏斜时间(t_偏斜)1304。与CDR电路1200相关联的其他延迟包括：通过D触发器对1210a、1210b、1210c的传播延迟(t_ck2q)1314、与传递通过OR门1212的上升沿相关联的传播延迟(t_{OR_0})1316、与传递通过OR门1212的下降沿相关联的传播延迟(t_{OR_1})1318、组合了由可编程延迟元件1214和驱动器/反相器1216引入的延迟的可编程延迟(t_pgm)1310、以及与D触发器对1210a、1210b、1210c接收到rb信号1228的时间与触发器输出被清除的时间之间的延迟相对应的复位延迟(t_rst)1312。

环路时间(t_环路)1320可被定义为：

t_环路＝t_ck2q+t_{OR_1}+t_pgm+t_rst+t_{OR_0}+t_pgm

t_环路1320与UI 1302之间的关系可确定CDR电路1200的操作的可靠性。该关系受到用于传输的时钟频率的影响，该时钟频率对UI 1302、以及可编程延迟元件1214的操作的可变性具有直接影响。

在一些设备中，可编程延迟元件1214的操作可以受到制造工艺、电路电源、以及管芯温度(PVT)中的变动的挫败。由可编程延迟元件1214针对所配置的值提供的延迟时间可以在各设备之间和/或设备内的各电路之间显著地变化。在常规系统中，CDR电路1200的标称操作条件一般在设计上设置成在所有PVT条件下在眼图开口1106的中间某处生成时钟边沿，以确保即使在最差情况的PVT影响下，时钟边沿仍出现在信号转变区1104的结尾1112之后并且在至下一码元的转变区的开始之前。当传输频率增加并且差值信号1202、1204、1206的定时偏斜相比于UI 1302较大时，在设计确保眼图开口1106内的时钟边沿的CDR电路1200时会出现困难。例如，典型的延迟元件可产生在所有PVT条件下以因子2变化的延迟值。

图14是解说了提供不充分延迟的可编程延迟元件1214的影响的时序图1400。在该示例中，t_环路1406对于观察到的t_偏斜1404而言太短，并且在一个UI 1402中生成多个时钟脉冲1408、1410。即，环路延迟t_环路1406相对于t_偏斜1404不够大，并且差值信号1202、1204、1206上随后出现的转变未被掩蔽。在所描绘的示例中，可在响应于一个差值信号1202中第一出现的转变1412而生成脉冲1408之后，检测另一差值信号1206中的第二转变1414。在该示例中，恢复出的时钟频率可以是用于在3相接口上传送码元的时钟频率的两倍。

图15是解说了提供太长延迟的可编程延迟元件1214的影响的时序图1500。在该示例中，t_环路1506大于UI 1502。CDR电路1200可响应于第一UI 1502中第一出现的转变1514而生成时钟脉冲1508，但是当第二UI 1512中出现转变1516、1518时rb信号1228可以是活跃的，在所描绘的示例中，第二UI 1512中的转变1516、1518被掩蔽，并且对应于第二UI 1512的预期脉冲1510被抑制。在该示例中，恢复出的时钟频率可以是用于在3相接口上传送码元的时钟频率的一半。

如图14和15的示例所解说的，CDR电路1200可受制于如下约束：

t_偏斜<t_环路<UI

经验证据表明，t_环路1320、1406、1506对PVT非常敏感。在一些实例中，可增加可编程延迟元件1214所提供的延迟以容适PVT的潜在变动的范围。随着数据率增加、下降以及t_偏斜相对于UI成比例地增加，减小了可用于配置可编程延迟元件1214的延迟的潜在范围。

用于C-PHY 3相接口的改善的时钟生成

根据本文所公开的某些方面，C-PHY多相接收机中所使用的时钟恢复电路能够避免与PVT中的变动相关联的问题。时钟恢复电路可被适配成：检测一些UI中的转变，以及抑制对其他UI中的转变的检测。时钟恢复电路可以为其中转变检测被抑制的UI生成经内插的脉冲。在第一操作模式中，经编程延迟可被配置成使得CDR电路在检测到第一出现的UI中的转变之后抑制对第二出现的UI中的转变的检测。在该第一操作模式中，CDR电路生成具有码元传输频率的一半的频率的时钟信号。在第二操作模式中，经编程延迟可被配置成使得CDR电路在检测到第一出现的UI中的转变之后抑制对两个后续UI中的转变的检测。在第二操作模式中，CDR电路生成具有码元传输频率的三分之一的频率的时钟信号。其他操作模式可以产生码元频率的四分之一或更少的频率等等。延迟锁定环(DLL)可以用于生成与其中转变检测被抑制的UI相对应的时钟脉冲。由DLL生成的时钟脉冲可被插入在CDR电路所产生的时钟信号的各脉冲之间。

图16是解说了根据本文所公开的某些方面的时钟生成的时序图1600。时钟恢复电路中的一个或多个可编程延迟元件可被适配和/或配置有延迟以使得边沿检测和脉冲生成在某一比例的UI 1618、1620中被抑制。在所解说的示例中，脉冲生成电路或环路针对第一UI 1618在RxCLK信号1602中提供时钟脉冲，但是不检测第二、后续的UI 1620中的转变。时钟恢复电路可包括DLL电路或与其协作，该DLL电路在中间时钟信号(RxCLK_MID)1604中提供与第二UI 1620相对应的脉冲1642。脉冲生成电路或环路可被配置成：在第一UI 1616中生成脉冲1640之后错过或忽略两个或更多个UI 1620中的转变，其中一个或多个DLL电路在例如转变被忽略时为期间脉冲生成被抑制的UI 1620提供脉冲。由该一个或多个DLL生成的脉冲可被置于RxCLK信号1602的上升沿之间并相对于RxCLK信号1602的上升沿来放置。图16解说了其中生成具有相对于RxCLK信号1602的180度相移的RxCLK_MID信号1604的半速率示例。

RxCLK信号1602和RxCLK_MID信号1604可用于采样差值信号1202、1204、1206的经延迟版本，包括例如AB_延迟(AB_delay)信号1606(其是AB信号1202的经延迟版本)以及CA_延迟(CA_delay)信号1608(其是CA信号1206的经延迟版本)。RxCLK信号1602捕捉偶数出现的码元1622/1628、1626/1632，以在捕捉_偶数(Capture_even)信号1610中提供码元1634和1638，而RXCLK_MID信号1604捕捉奇数出现的码元1624/1630，以在捕捉_奇数(Capture_odd)信号1612中提供码元1636。

在一些实例中，捕捉_偶数信号1610和捕捉_奇数信号1612可以重新对准至例如RxCLK信号1602，以使得能够并行地读取码元1634、1636、1638中的两个或更多个码元。

图17解说了可以根据图16的定时来使用以在定时约束t_偏斜<t_环路<UI指示时钟恢复的可靠性原本将受到损害时可靠地捕捉3相接口上传送的码元的电路1700。电路1700包括两个CDR电路1702、1704以及DLL电路1706，这些电路协作以产生第一时钟(ref_clk)信号1714和第二时钟信号(rclk)1716，这些时钟信号可以用于从可包括差值信号1202、1204、1206以及差值信号1202、1204、1206的经反相版本的输入1712捕捉码元。使用第一3相CDR电路1702来生成ref_clk信号1714。ref_clk信号1714可被提供作为具有与3相接口的码元传输频率相对应的频率F_ref的参考时钟。使用第二CDR电路1704来生成rclk信号1716。在各种操作模式中，rclk信号1716的频率可以是ref_clk信号1714的频率的倍数(即，2F_ref、1F_ref、0.5F_ref、1/3F_ref、0.25F_ref等等)。第一CDR电路1702和第二CDR电路1704可具有类似的架构。

可提供CDR校准逻辑1708以检测rclk信号1716的频率相对于ref_clk信号1714的频率的差值。可基于rclk信号1716和ref_clk信号1714的频率的差值来校准第二CDR电路1704中的一个或多个可编程延迟元件。在一个示例中，CDR校准逻辑1708可提供多比特控制信号。多比特控制信号可定义延迟参数1720，该延迟参数1720控制第二CDR电路1704中的可编程延迟元件所产生的延迟的历时。可使用被选择成使得第二CDR电路1704在某个比例的UI1618、1620中抑制脉冲生成的参数来配置可编程延迟元件。rclk信号1716被提供给DLL电路1706，该DLL电路1706产生具有经相移信号1722形式的附加脉冲，当该附加脉冲与rclk信号1716中的脉冲组合时可以由第二CDR电路1704用来生成并行输出数据(ab_o[1:0]、bc_o[1:0]、ca_o[1:0])。

第二CDR电路1704中的经编程延迟可通过在监视rclk信号1716的频率的同时调节该经编程延迟来配置。初始地，经编程延迟可被设置成产生持续比UI时间(传送一个码元所需要的时间)更少的时间的延迟。在一个示例中，时钟恢复电路可被配置成：当初始地接收3相信号时，产生具有等于码元传输频率的频率的rclk信号1716。随后可以递增地增加经编程延迟的值，直至rclk信号1716的频率除以2、除以3、或除以任何期望的因子。

图18解说了用于配置第二CDR电路1704的延迟元件的CDR校准电路1800的一个示例。CDR校准电路1800可由信号1812使能，该信号1812可由处理电路提供。CDR校准电路1800可包括调理逻辑1802，该调理逻辑1802用于驱动和/或调节ref_clk信号1714和校准时钟(cal_clk)信号1816的定时。在一个示例中，可从参考CDR电路(例如，CDR电路1702)、自由运行的振荡器、锁相环、或其他时钟生成电路中推导出ref_clk信号1714。CDR校准电路1800可包括计数器1804和1806，这些计数器由ref_clk信号1714和cal_clk信号1816的经调理版本进行时钟定时。计数器1804和1806的输出可由比较器逻辑1808监视，该比较器逻辑1808可确定ref_clk信号1714相对于cal_clk信号1816的频率。可在连贯的校准循环期间调节校准计数器1810，以控制CDR电路(例如，第二CDR电路1704)中的一个或多个可编程延迟元件。取决于比较器逻辑1808作出的确定，可例如在每个校准循环之后递增或递减校准计数器1810。比较器逻辑1808可使用上升(up)/下降(down)信号1818、使能计数器信号1820、以及校准循环时钟信号1822中的一者或多者来控制校准计数器1810。

可使用计数器1804、1806来测量时钟频率。可在预定时间段内通过ref_clk信号1714和cal_clk信号1816来递增计数器1804、1806，该预定时间段例如可由校准循环时钟信号1824来确定。第一计数器1804可捕捉对应于ref_clk信号1714的时钟循环(ref_val)1814的数目。在一些实例中，可紧接在初始化之后操作第一计数器以捕捉ref_val 1814(其是全速率码元传输时钟的度量)，并且在一些实例中，该初始获得的ref_val 1814可被寄存或以其他方式被捕捉以用于后续校准循环。第二计数器1804对在校准循环期间出现的时钟循环(cal_val)1818的数目进行计数。校准循环可被配置为预定时间段或者可以是可调节的时间段。对于每个校准循环，延迟参数1720被提供给被校准的CDR 1704，并且所得到的cal_clk信号1814的频率可以被测量为由第二计数器1806在校准循环期间累积的cal_val1818。当cal_val 1818反映了作为时钟频率除以期望因子的值时，配置完成并且延迟参数1720的最终值可用于操作时钟恢复电路。

可通过递增或递减延迟参数1720直至获得cal_clk信号1814的期望频率来校准第二CDR电路1704。频率的变化可导致cal_val 1818的变化，并且比较器逻辑1808可继续校准直至获得cal_val 1818与ref_val 1816之间的预定义差值。校准可开始于延迟参数1720的低值，并且延迟参数1720随后可以针对每个校准循环递增。校准可开始于延迟参数1720的高值，并且延迟参数1720随后可以针对每个校准循环递减。

根据某些方面，接收机可通过调节CDR电路的延迟元件直至准确地接收到训练序列，来确定C-PHY接口的标称码元传输频率。发射机可在链路初始化期间、在发送个体的数据分组之前、在检测到接收机处的错误之后、和/或在应用或系统的控制下发送训练序列。接收机可监视C-PHY接口以发现活跃性，并且可在检测到转变之际执行校准。在一些实例中，接收机可确定CDR电路已经被校准并且如果训练序列未被正确地接收则可执行校准。

在图12中所解说的示例中，校准在可编程延迟1214被初始化为使得CDR电路1200能够检测到训练序列的预定值时开始。可根据本文所公开的某些方面来适配CDR电路1200，以使得可编程延迟1214可被调节成增加t_环路历时1614直至在训练序列中检测到错误。在可编程延迟1214具有比使得在训练序列中检测到错误的值低一个或多个增量的值的情况下，CDR电路1200可被配置用于正常操作。

图19是解说了采用可被配置成执行本文所公开的一个或多个功能的处理电路1902的装置的硬件实现的示例的概念图1900。根据本公开的各个方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1902来实现。处理电路1902可包括由硬件和软件模块的某种组合来控制的一个或多个处理器1904。处理器1904的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及被配置成执行本公开中通篇描述的各种功能性的其他合适硬件。该一个或多个处理器1904可包括执行特定功能并且可由软件模块1916中的一者来配置、扩增或控制的专用处理器。该一个或多个处理器1904可通过在初始化期间加载的软件模块1916的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1916来进一步配置。

在所解说的示例中，处理电路1902可以用由总线1910一般化地表示的总线架构来实现。取决于处理电路1902的具体应用和整体设计约束，总线1910可包括任何数目的互连总线和桥接器。总线1910将各种电路链接在一起，包括一个或多个处理器1904、以及存储1906。存储1906可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1910还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1908可提供总线1910与一个或多个收发机1912之间的接口。可针对处理电路所支持的每种联网技术来提供收发机1912。在一些实例中，多种联网技术可共享收发机1912中出现的电路系统或处理模块中的一些或全部。每个收发机1912提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1918(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1918可直接或通过总线接口1908通信地耦合到总线1910。

处理器1904可负责管理总线1910和一般性处理，包括执行存储在计算机可读介质(其可包括存储1906)中的软件。在这一方面，处理电路1902(包括处理器1904)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储1906可被用于存储由处理器1904在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。

处理电路1902中的一个或多个处理器1904可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1906中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1906可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、ROM、PROM、可擦式PROM(EPROM)、EEPROM、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1906还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其它合适介质。计算机可读介质和/或存储1906可驻留在处理电路1902中、处理器1904中、在处理电路1902外部、或跨包括该处理电路1902在内的多个实体分布。计算机可读介质和/或存储1906可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现贯穿本公开给出的所描述的功能性。

存储1906可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1916。软件模块1916中的每一者可包括在安装或加载到处理电路1902上并由一个或多个处理器1904执行时有助于运行时映像1914的指令和数据，该运行时映像1914控制该一个或多个处理器1904的操作。在被执行时，某些指令可使得处理电路1902执行根据本文所描述的某些方法、算法和过程的功能。

软件模块1916中的一些可在处理电路1902初始化期间被加载，并且这些软件模块1916可配置处理电路1902以实现本文所公开的各种功能的执行。例如，一些软件模块1916可配置处理器1904的内部设备和/或逻辑电路1922，并且可管理对外部设备(诸如，收发机1912、总线接口1908、用户接口1918、定时器、数学协处理器等)的访问。软件模块1916可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1902提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1912的访问、用户接口1918等。

处理电路1902的一个或多个处理器1904可以是多功能的，由此软件模块1916中的一些被加载和配置成执行不同功能或相同功能的不同实例。该一个或多个处理器1904可附加地被适配成管理响应于来自例如用户接口1918、收发机1912和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1904可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器1904服务的任务集。在一个示例中，多任务环境可使用分时程序1920来实现，该分时程序1920在不同任务之间传递对处理器1904的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1904的控制权返回给分时程序1920。当任务具有对一个或多个处理器1904的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1920可包括操作系统、在循环法基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1904的控制权的功能、和/或通过将对一个或多个处理器1904的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。

图20是可以由耦合到C-PHY 3相接口的装置中的接收机电路执行的数据通信的方法的流程图2000。

在框2002处，接收机电路可将时钟恢复电路配置成提供第一时钟信号，该第一时钟信号包括针对在3线3相接口上传送的每个码元的脉冲。码元可以以第一频率在3线3相接口上传送。

在框2004处，接收机电路可调节时钟恢复电路的环路延迟以将第一时钟修改成具有不超过第一频率的一半的第二频率。时钟恢复电路可针对整数个码元中的第一码元生成第一时钟信号中的脉冲，并且可针对该整数个码元中的其他码元抑制脉冲生成。环路延迟可对应于脉冲生成循环，该脉冲生成循环用于响应于3线3相接口的信令状态中的第一检出转变而生成脉冲。对3线3相接口的信令状态的其他转变的检测在脉冲生成循环期间可被抑制。接收机电路可通过配置时钟恢复电路中的一个或多个可编程延迟电路来调节环路延迟。

在框2006处，接收机电路可将时钟生成电路配置成提供第二时钟信号。第二时钟信号可包括与该整数个码元中的该其他码元中的每个码元相对应的脉冲。

在框2008处，接收机电路可使用第一时钟信号和第二时钟信号从3线3相接口捕捉码元。在一示例中，第一时钟信号可与第二时钟信号组合以产生接收时钟信号。接收时钟码元可用于对捕捉信号的寄存器进行时钟定时。

在一个示例中，第一频率可以是第二频率的两倍，并且第二时钟信号可针对第一时钟信号中的每个脉冲包括一个脉冲。在该示例中，第二频率相对于第一时钟信号相移180度。在另一示例中，第二频率是第一频率的三分之一，并且第二时钟信号可针对第一时钟信号中的每个脉冲包括两个脉冲。在另一示例中，第二频率是第一频率的四分之一，并且第二时钟信号可针对第一时钟信号中的每个脉冲包括三个脉冲。可采用其他除数值来推导出第二频率。

在一些实例中，调节时钟恢复电路的环路延迟包括：将第一电路配置成从接收自3线3相接口的码元流中恢复参考时钟信号，通过在多个校准循环中的每个校准循环期间比较参考时钟信号和第一时钟信号的频率来确定第一时钟信号的当前频率，当该当前频率被确定为大于第二频率时增加环路延迟，当该当前频率被确定为小于第二频率时减小环路延迟，以及当该当前频率被确定为等于第二频率时终止该多个校准循环。参考时钟信号可具有与第一频率相对应的频率。

图21是解说了采用处理电路2102的装置2100的硬件实现的示例的示图。该处理电路通常具有处理器2116，该处理器2116可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路2102可以用由总线2120一般化地表示的总线架构来实现。取决于处理电路2102的具体应用和整体设计约束，总线2120可包括任何数目的互连总线和桥接器。总线2120将包括一个或多个处理器和/或硬件模块(由处理器2116、模块或电路2104、2106、2108和2110、确定不同对的连接器或导线2114之间的差值信令状态的差值接收机电路2112、以及计算机可读存储介质2118表示)的各种电路链接在一起。总线2120还可链接各种其他电路(诸如定时源、外围设备、稳压器和功率管理电路)，这些电路在本领域中是众所周知的，并且因此将不再进一步描述。

处理器2116负责一般性处理，包括执行存储在计算机可读存储介质2118上的软件。该软件在由处理器2116执行时使处理电路2102执行上文针对任何特定装置描述的各种功能。计算机可读存储介质2118也可被用于存储由处理器2116在执行软件时操纵的数据，包括从通过连接器或导线2114传送的码元解码得来的数据，连接器或导线2114可被配置为数据通道和时钟通道。处理电路2102进一步包括模块2104、2106、2108和2110中的至少一个模块。模块2104、2106、2108和2110可以是在处理器2116中运行的软件模块、驻留/存储在计算机可读存储介质2118中的软件模块、耦合到处理器2116的一个或多个硬件模块、或其某种组合。模块2104、2106、2108和/或2110可包括微控制器指令、状态机配置参数、或其某种组合。

在一个配置中，装置2100可被配置用于在C-PHY 3相接口上的数据通信。装置2100可包括：被配置成从被嵌入到在连接器或导线2114上传送的码元序列中的定时信息中恢复第一时钟信号的模块和/或电路2104、用于生成包括从第一时钟信号内插的脉冲的第二时钟信号的模块和/或电路2106、使用第一和第二信号从连接器或导线2114捕捉码元的模块和/或电路2108、以及可以校准时钟恢复模块和/或电路2104和时钟生成模块和/或电路2106的模块和/或电路2110。

装置2100可被配置用于各种操作模式。在一个示例中，时钟恢复模块和/或电路2104可被适配成提供第一时钟信号，该第一时钟信号包括针对以第一频率在3线3相接口上传送的每个码元的脉冲，校准模块和/或电路2110可被适配成校准时钟恢复电路的环路延迟，时钟生成模块和/或电路2106可被适配成提供第二时钟信号，并且码元捕捉模块和/或电路2108可被适配成使用第一时钟信号和第二时钟信号从3线3相接口捕捉码元。在一种操作模式中，校准模块和/或电路2110将第一时钟信号修改成具有不超过第一频率的一半的第二频率。在第一操作模式中，时钟恢复模块和/或电路2104针对整数个码元中的第一码元生成第一时钟信号中的脉冲并针对该整数个码元中的其他码元抑制脉冲生成。第二时钟信号可包括与该整数个码元中的该其他码元中的每个码元相对应的脉冲。

在一些实例中，环路延迟对应于脉冲生成循环，该脉冲生成循环用于响应于3线3相接口的信令状态中的第一检出转变而生成脉冲。对3线3相接口的信令状态的其他转变的检测在脉冲生成循环期间可被抑制。校准模块和/或电路2110可被配置成对可编程延迟电路进行编程。

在一个示例中，第一频率是第二频率的两倍，并且第二时钟信号针对第一时钟信号中的每个脉冲包括一个脉冲。第二时钟信号相对于第一时钟信号可以相移180度。在另一示例中，第二频率是第一频率的三分之一，并且第二时钟信号针对第一时钟信号中的每个脉冲包括两个脉冲。在另一示例中，第二频率是第一频率的四分之一，并且第二时钟信号针对第一时钟信号中的每个脉冲包括三个脉冲。

在一些实例中，校准模块和/或电路2110被适配成：使得第一电路从接收自3线3相接口的码元流中恢复参考时钟信号，通过在多个校准循环中的每个校准循环期间比较参考时钟信号和第一时钟信号的频率来确定第一时钟信号的当前频率，当该当前频率被确定为大于第二频率时增加环路延迟，当该当前频率被确定为小于第二频率时减小环路延迟，以及当该当前频率被确定为等于第二频率时终止该多个校准循环。参考时钟信号可具有与码元流的传输速率相对应的频率。

应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供先前描述是为了使本领域任何技术人员均能够实践本文中所述的各个方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims

1.一种数据通信的方法，包括：

将时钟恢复电路配置成提供第一时钟信号，所述第一时钟信号包括与在3线3相接口上传送的码元相对应的脉冲，其中，码元是以第一频率在所述3线3相接口上传送的；

调节所述时钟恢复电路的环路延迟以将所述第一时钟修改成具有不超过所述第一频率的一半的第二频率，其中，所述时钟恢复电路针对整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述整数个码元中的其他码元抑制脉冲生成；

将时钟生成电路配置成提供第二时钟信号，其中，所述第二时钟信号包括针对所述整数个码元中的所述其他码元中的每个码元的脉冲；以及

使用所述第一时钟信号和所述第二时钟信号从所述3线3相接口捕捉码元。

2.如权利要求1所述的方法，其特征在于，所述环路延迟对应于脉冲生成循环，所述脉冲生成循环用于响应于所述3线3相接口的信令状态中的第一检出转变而生成脉冲，其中，对所述3线3相接口的信令状态中的其他转变的检测在所述脉冲生成循环期间被抑制。

3.如权利要求1所述的方法，其特征在于，调节所述环路延迟包括：

配置可编程延迟电路。

4.如权利要求1所述的方法，其特征在于，所述第一频率是所述第二频率的两倍，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括一个脉冲。

5.如权利要求4所述的方法，其特征在于，所述第二时钟信号相对于所述第一时钟信号相移180度。

6.如权利要求1所述的方法，其特征在于，所述第二频率是所述第一频率的三分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括两个脉冲。

7.如权利要求1所述的方法，其特征在于，所述第二频率是所述第一频率的四分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括三个脉冲。

8.如权利要求1所述的方法，其特征在于，调节所述时钟恢复电路的所述环路延迟包括：

将第一电路配置成从接收自所述3线3相接口的码元流中恢复参考时钟信号，其中，所述参考时钟信号具有与所述第一频率相对应的频率；

通过在多个校准循环中的每个校准循环期间比较所述参考时钟信号和所述第一时钟信号的频率来确定所述第一时钟信号的当前频率；

当所述当前频率被确定为大于所述第二频率时，增加所述环路延迟；

当所述当前频率被确定为小于所述第二频率时，减小所述环路延迟；以及

当所述当前频率被确定为等于所述第二频率时，终止所述多个校准循环。

9.一种用于解码在3线3相接口上传送的数据的装备，包括：

用于将时钟恢复电路配置成提供第一时钟信号的装置，所述第一时钟信号包括与以第一频率在3线3相接口上传送的码元相对应的脉冲；

用于校准所述时钟恢复电路的环路延迟的装置，其中，在一种操作模式中，用于校准所述环路延迟的装置将所述第一时钟信号修改成具有不超过所述第一频率的一半的第二频率，其中，所述时钟恢复电路针对整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述整数个码元中的其他码元抑制脉冲生成；

用于将时钟生成电路配置成提供第二时钟信号的装置，其中，所述第二时钟信号包括针对所述整数个码元中的所述其他码元中的每个码元的脉冲；以及

用于使用所述第一时钟信号和所述第二时钟信号从所述3线3相接口捕捉码元的装置。

10.如权利要求9所述的装备，其特征在于，所述环路延迟对应于脉冲生成循环，所述脉冲生成循环用于响应于所述3线3相接口的信令状态中的第一检出转变而生成脉冲，其中，对所述3线3相接口的信令状态中的其他转变的检测在所述脉冲生成循环期间被抑制。

11.如权利要求9所述的装备，其特征在于，用于校准所述环路延迟的装置被配置成：

配置可编程延迟电路。

12.如权利要求9所述的装备，其特征在于，所述第一频率是所述第二频率的两倍，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括一个脉冲，并且其中，所述第二频率相对于所述第一时钟信号相移180度。

13.如权利要求9所述的装备，其特征在于，所述第二频率是所述第一频率的三分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括两个脉冲。

14.如权利要求9所述的装备，其特征在于，所述第二频率是所述第一频率的四分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括三个脉冲。

15.如权利要求9所述的装备，其特征在于，用于校准所述时钟恢复电路的所述环路延迟的装置被配置成：

使得第一电路从接收自所述3线3相接口的码元流中恢复参考时钟信号，其中，所述参考时钟信号具有与所述码元流的传输速率相对应的频率；

16.一种用于数据通信的装置，包括：

耦合到3线总线的多个差值接收机；

时钟恢复电路，其被配置成提供第一时钟信号，所述第一时钟信号包括与以第一频率在3线3相接口上的码元流中传送的码元相对应的脉冲；以及

处理电路，其配置成：

调节所述时钟恢复电路的环路延迟直至所述第一时钟被修改成具有不超过所述第一频率的一半的第二频率，其中，所述时钟恢复电路针对所述码元流中的整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述码元流中的所述整数个码元中的其他码元抑制脉冲生成；以及

一个或多个寄存器，所述一个或多个寄存器响应于所述第一时钟信号和所述第二时钟信号中的脉冲而从所述3线3相接口捕捉码元。

17.如权利要求16所述的装置，其特征在于，所述环路延迟对应于脉冲生成循环，所述脉冲生成循环用于响应于所述3线3相接口的信令状态中的第一检出转变而生成脉冲，其中，对所述3线3相接口的信令状态的其他转变的检测在所述脉冲生成循环期间被抑制。

18.如权利要求16所述的装置，其特征在于，所述处理电路通过配置可编程延迟电路来调节所述时钟恢复电路的所述环路延迟。

19.如权利要求16所述的装置，其特征在于，所述第一频率是所述第二频率的两倍，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括一个脉冲。

20.如权利要求16所述的装置，其特征在于，所述第二频率是所述第一频率的三分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括两个脉冲。

21.如权利要求16所述的装置，其特征在于，所述第二频率是所述第一频率的四分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括三个脉冲。

22.如权利要求16所述的装置，其特征在于，所述处理电路通过以下操作来调节所述时钟恢复电路的所述环路延迟：

将第一电路配置成从接收自所述3线3相接口的码元流中恢复参考时钟信号，其中，所述参考时钟信号具有与所述码元流的传输速率相对应的频率；

23.一种处理器可读存储介质，包括用于以下操作的代码：

调节所述时钟恢复电路的环路延迟以使得所述第一时钟具有不超过所述第一频率的一半的第二频率，其中，所述时钟恢复电路针对整数个码元中的第一码元生成所述第一时钟信号中的脉冲并针对所述整数个码元中的其他码元抑制脉冲生成；

24.如权利要求23所述的存储介质，其特征在于，所述环路延迟对应于脉冲生成循环，所述脉冲生成循环用于响应于所述3线3相接口的信令状态中的第一检出转变而生成脉冲，其中，对所述3线3相接口的信令状态的其他转变的检测在所述脉冲生成循环期间被抑制。

25.如权利要求23所述的存储介质，其特征在于，调节所述环路延迟包括：配置可编程延迟电路。

26.如权利要求23所述的存储介质，其特征在于，所述第一频率是所述第二频率的两倍，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括一个脉冲，并且其中，所述第二时钟信号相对于所述第一时钟信号相移180度。

27.如权利要求23所述的存储介质，其特征在于，所述第二频率是所述第一频率的三分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括两个脉冲。

28.如权利要求23所述的存储介质，其特征在于，所述第二频率是所述第一频率的四分之一，并且其中，所述第二时钟信号针对所述第一时钟信号中的每个脉冲包括三个脉冲。

29.如权利要求23所述的存储介质，其特征在于，调节所述时钟恢复电路的所述环路延迟包括：