CN104126282A - 用于时钟和数据恢复(cdr)电路的可复位压控振荡器(vco)以及相关系统和方法 - Google Patents

用于时钟和数据恢复(cdr)电路的可复位压控振荡器(vco)以及相关系统和方法 Download PDF

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Abstract

本发明公开了时钟和数据恢复(CDR)电路以及可复位压控振荡器(VCO)。在一个实施例中，该CDR电路包括配置成接收数据路径中的数据流并采样该数据流的采样器。然而，需要恢复该数据流的时钟信号以采样该数据流，因为该数据流可能不伴有时钟信号。为了从该数据流恢复该时钟信号，该CDR电路可具有配置成生成时钟输出的可复位VCO。采样器和可复位VCO可操作地相关联，以使得采样器基于该时钟输出来采样该数据路径中的数据流。可复位VCO可被复位以调整该时钟输出的时钟相位，并且帮助减小由该时钟输出和/或数据流的漂移引起的采样误差。

Description

用于时钟和数据恢复(CDR)电路的可复位压控振荡器(VCO)以及相关系统和方法
优先权申请
本申请要求2012年2月16日提交的题为“RESETTABLE VOLTAGECONTROLLED OSCILLATORS(VCOs)FOR CLOCK DATA RECOVERY(CDR)，AND RELATED CDR CIRCUITS，SYSTEMS，AND METHODS(用于时钟数据恢复(CDR)的可复位压控振荡器(VCO)以及相关CDR电路、系统和方法)”的美国临时专利申请S/N.61/599,692的优先权，该临时专利申请通过援引整体纳入于此。
背景技术
I.公开领域
本公开的技术涉及从数据流恢复用于采样该数据流的时钟信号的时钟和数据恢复(CDR)电路。
II.背景
有时数据流被传送而不带有伴随时钟。传达该数据流而不带有伴随时钟信号减小了传送该数据流所需的带宽。然而，为了从该数据流恢复比特，该数据流通常由需要定时参考来适当地采样该数据流的采样器进行采样。一种提供该定时参考的方式是提供从该数据流恢复时钟信号的时钟和数据恢复(CDR)电路。CDR是从无时钟信号伴随的数据流提取并重构时钟信号的过程。生成的时钟信号被提供给采样器以控制何时采样该数据流并恢复该数据流中的数据比特。
图1解说了CDR电路10的示例。就这一点而言，CDR电路10包括携带数据流14的数据路径12。为了从该数据流14恢复时钟信号，CDR电路10包括时钟路径16。时钟路径16包括检测数据流14中的边沿(即，比特值中的跃变)的边沿检测器18。响应于检测到数据流14中的边沿，边沿检测器18生成复位脉冲20至选通压控振荡器(VCO)22以便生成时钟输出24。选通VCO22在边沿检出之际被复位以避免时钟输出24的时钟相位漂移。由选通VCO22生成的时钟输出24被提供给时钟缓冲器26，该时钟缓冲器26提供经缓冲的时钟输出28。经缓冲的时钟输出28被数据路径12中的采样器30用来控制数据流14的采样时间。在数据路径12中，在数据输入与采样器30之间提供可调谐延迟32。可调谐延迟32使数据流14相对于时钟输出24移相，因而采样器30在最优相位(例如，数据流14的眼图的最大开口)处采样该数据。可调谐延迟32提供的延迟的量由延迟控制码34控制。
在CDR电路10的数据路径12中提供可调谐延迟32需要附加硬件和管芯面积，并且可增加功耗。
公开概述
详细描述中公开的各实施例包括时钟和数据恢复(CDR)电路及可复位压控振荡器(VCO)。本文中所公开的CDR电路和可复位VCO在数据路径中不需要可调谐延迟电路。为了恢复数据流内所传达的比特，CDR电路的一个实施例包括配置成接收数据路径中的数据流并采样该数据流的采样器。从该数据流恢复的时钟信号被采样器用来采样该数据流。为了从该数据流恢复该时钟信号，CDR电路包括配置成生成时钟输出的可复位VCO。采样器和可复位VCO可操作地相关联，以使得采样器基于该时钟输出来采样该数据路径中的数据流。为了减小采样期间的误差，可复位VCO配置成使该时钟输出移相，以使得该数据流和时钟输出被适当地相位对准。以此方式，在数据路径中不需要可调谐延迟电路来将时钟输出和数据流相位对准。
在可复位VCO的一个实施例中，可复位VCO能被复位以使该时钟输出移相并且帮助减小由CDR电路中的漂移引起的采样误差。更具体地，可复位VCO所生成的时钟输出具有时钟相位。由于该数据流的相位和/或该时钟输出的时钟相位可经历漂移，因此可复位VCO可配置成接收相位控制输入，该相位控制输入指示该时钟输出的时钟相位的相位设置。作为数据流中边沿检出的结果，可复位VCO基于该相位控制输入来调整该时钟输出的时钟相位。因此，该时钟输出的时钟相位可与该数据流的相位重新对准，由此减小由漂移导致的采样误差。
CDR电路的一个实施例具有包括可复位VCO的时钟路径。CDR电路的该时钟路径还具有配置成接收数据流的边沿检测器。一旦检测到该数据流中的边沿，边沿检测器就生成复位脉冲。可复位VCO配置成作为该复位脉冲的结果，基于相位控制输入来调整该时钟输出的时钟相位。以此方式，该时钟输出被移相，并且在该数据路径中不需要可调谐延迟电路。
在另一实施例中，提供了用于在CDR电路中从数据流生成时钟输出的方法。该方法允许时钟输出和数据流的相位对准，而无需在数据路径中可调谐地延迟该数据流。该方法包括生成具有时钟相位的时钟输出。该方法还包括接收相位控制输入，该相位控制输入指示该时钟输出的时钟相位的相位设置。为了将该时钟输出的时钟相位与该数据流的相位对准，该方法还包括作为该数据流中边沿检出的结果，基于该相位控制输入来调整该时钟输出的时钟相位。
在又一实施例中，提供了一种计算机可读介质。该计算机可读介质存储可由基于处理器的可复位VCO实现的计算机可执行指令。这些计算机可执行指令配置成使基于处理器的可复位VCO生成具有时钟相位的时钟输出。通过实现这些计算机可执行指令，基于处理器的可复位VCO还配置成接收指示该时钟相位的相位设置的相位控制输入。作为边沿检出的结果，这些计算机可执行指令使基于处理器的可复位VCO基于该相位控制输入来调整该时钟输出的时钟相位。通过执行存储在该计算机可读介质上的计算机可执行指令，基于处理器的可复位VCO消除了数据路径中用于将时钟输出和数据流相位对准的可调谐延迟电路的需要。
附图简述
图1是带有可调谐延迟的示例性时钟和数据恢复(CDR)电路的框图，其包括数据路径以及包括在时钟路径中的生成时钟输出至采样器以控制对数据流的采样的选通压控振荡器(VCO)；
图2是示例性CDR电路的框图，其包括携带数据流的数据路径并且包括具有示例性可复位VCO的时钟路径，该示例性可复位VCO配置成在该时钟路径中生成用于控制对该数据路径中的数据流的采样的时钟输出；
图3是另一示例性CDR电路的框图，其包括携带数据流的数据路径并且包括具有另一示例性可复位VCO的时钟路径，该另一示例性可复位VCO配置成在该时钟路径中生成用于控制对该数据路径中的数据流的采样的时钟输出；
图4A是具有多个延迟级的示例性可复位VCO的内部电路系统的图示；
图4B是解说图4A中示出的可复位VCO中的延迟级的示例性差分输出的时序图；
图4C是解说示例性复位脉冲和可由图4A中的可复位VCO提供的经相移的时钟输出的时序图；
图4D是图4A的可复位VCO中的延迟级的示例性电路图；
图5是图3中示例性CDR电路的时钟路径中的相移设置电路的示例性电路图，其中该相移设置电路配置成为图4A中的可复位VCO生成选通相位控制输入；以及
图6是可包括本公开的CDR电路的示例性的基于处理器的系统的框图。
详细描述
现在参照附图，描述了本公开的若干示例性实施例。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。
传达给另一设备的数据流可能不伴随有时钟信号。在不提供伴随时钟信号的情况下，需要较少的带宽来传送该数据流。但是，该数据流可能需要被采样以恢复收到数据流中的比特。因此，需要定时参考来采样该数据流。一种提供定时参考的方法是通过提供时钟和数据恢复(CDR)电路来从该数据流恢复时钟信号。
详细描述中公开的各实施例包括时钟和数据恢复(CDR)电路及可复位压控振荡器(VCO)。本文中所公开的CDR电路和可复位VCO在数据路径中不需要可调谐延迟电路。为恢复数据流内所传达的比特，CDR电路的一个实施例包括配置成接收数据路径中的数据流并采样该数据流的采样器。从该数据流恢复的时钟信号被该采样器用来采样该数据流。为了从该数据流恢复该时钟信号，CDR电路包括配置成生成时钟输出的可复位VCO。采样器和可复位VCO可操作地相关联，使得采样器基于该时钟输出来采样该数据路径中的数据流。为了减小采样期间的误差，可复位VCO配置成使该时钟输出移相，使得该数据流和时钟输出被适当地相位对准。以此方式，在数据路径中无需可调谐延迟电路将时钟输出和数据流相位对准。
在可复位VCO的一个实施例中，可复位VCO能被复位以使该时钟输出移相并且帮助减小由CDR电路中的漂移引起的采样误差。更具体地，可复位VCO所生成的时钟输出具有时钟相位。由于该数据流的相位和/或该时钟输出的时钟相位可经历漂移，因此可复位VCO可配置成接收相位控制输入，该相位控制输入指示该时钟输出的时钟相位的相位设置。作为数据流中边沿检出的结果，可复位VCO基于该相位控制输入来调整该时钟输出的时钟相位。因此，该时钟输出的时钟相位可与该数据流的相位重新对准，由此减小由漂移导致的采样误差。
CDR电路的一个实施例具有包括可复位VCO的时钟路径。CDR电路的该时钟路径还具有配置成接收数据流的边沿检测器。一旦检测到该数据流中的边沿，边沿检测器就生成复位脉冲。可复位VCO配置成作为该复位脉冲的结果，基于脉冲控制输入来调整该时钟输出的时钟相位。以此方式，该时钟输出被移相，并且在该数据路径中无需可调谐延迟电路。
就这一点而言，图2解说了CDR电路34的一个实施例，该CDR电路34配置成从数据流36恢复时钟信号以提供给采样器来从数据流36恢复比特。CDR电路34在输入节点38接收数据流36。输入节点38可操作地与CDR电路34中的数据路径40和时钟路径42相关联。输入节点38处的数据流36沿数据路径40被携带。为了从数据流36恢复这些比特，CDR电路34在数据路径40中包括采样器44。采样器44配置成接收和采样数据路径40中的数据流36。采样器44生成指示从数据流36所恢复的比特的数据输出46。在一个实施例中，数据输出46具有非归零(NRZ)信号格式。例如，如果由采样器44获得的样本超出阈值电压电平，则这指示逻辑“1”。采样器44将数据输出46生成为具有高电压电平，以指示从数据流36所恢复的该比特为“1”。如果从数据流36获得的样本低于阈值电压电平，则数据输出46中不生成脉冲以指示从数据流36所恢复的该比特为“0”。以此方式，采样器44生成表示从数据流36所恢复的比特的数据输出46。
然而，采样器44必须在适当的采样相位处采样数据流36。由于数据流36可不伴随时钟信号而被接收，因此图2中的CDR电路34还包括时钟路径42。时钟路径42包括可复位VCO48，该可复位VCO48配置成生成具有时钟相位的时钟输出50作为从数据流36恢复的时钟信号。数据路径40中的采样器44基于时钟输出50来采样数据流36。在该实施例中，采样器44接收基于时钟输出50的经缓冲的时钟输出52。因此，采样器44基于可复位VCO48所生成的时钟输出50来采样数据流36。
为了减小数据输出46中的采样误差，根据数据流36的相位来控制时钟输出50的时钟相位。数据流36的眼图可被用来确定用于采样数据流36的最优相位。数据流36的眼图提供数据流36的调制技术所采用的不同码元的迹线。(这些迹线可示出不同码元在被采样器44接收时的信号电平)。另外，这些迹线可在单个码元周期上绘出，以使得从眼图中能容易地观察到这些不同码元的信号电平的差异。在该特定示例中，假定比特率等于码率。替换实施例可实现其中不同码元表示数据流36中一个或多个比特的分组的方案。
码元周期可从调制技术的码率确定，其通常为数据流36的比特率的整数倍。在该示例中，码率等于比特率且由此码元周期等于1/比特率。眼图的最大开口指示采样数据流36产生采样误差的可能性在何时最低。眼图的最大开口在时间上被定位在码元周期期间的一个特定时间(或在多个特定时间)。该特定时间(或多个特定时间)对应于用于采样数据流36的一个最优相位(或多个最优相位)。
继续参照图2，可复位VCO48最初可使时钟输出50的时钟相位对准(且由此使经缓冲的时钟输出52的时钟相位对准)，因此采样器44在各最优数据相位或接近于各最优数据相位处采样数据流36。即便如此，时钟输出50还是可能漂移，由此修改数据流36与时钟输出50之间的相位对准，这可增加数据输出46的误码率。就这一点而言，可复位VCO48配置成作为数据流36中的边沿检出的结果，调整时钟输出50的时钟相位。这有助于维持采样器44在该最优相位(或各最优相位)或接近于该最优相位(或各最优相位)处对数据流36进行采样，并且减小采样器44所生成的数据输出46的误码率。由于可采用使用任何类型的通信格式的数据流36，因此取决于数据流36的特定通信格式，可复位VCO48的不同实施例可被用来使时钟输出50和数据流36相位对准。
在该特定实施例中，时钟路径42还耦合至输入节点38，以便接收数据流36并从数据流36恢复时钟信号。时钟路径42包括边沿检测器54、可复位VCO48、以及时钟缓冲器56。边沿检测器54配置成接收数据流36，并且一旦检测到数据流36中的边沿就生成复位脉冲58。可复位VCO48耦合至边沿检测器54并且配置成生成具有时钟相位的时钟输出50。具体而言，可复位VCO48生成时钟输出50，以使得时钟输出50具有基于数据流36的比特率的时钟频率。由于CDR电路34可配置成对特定通信信道上所传达的数据流36进行操作，因此可固有地知晓数据流36的比特率。另一方面，数据流36的比特率可由CDR电路34上游或下游的其他设备来确定，并且可复位VCO48可被调整以生成带有基于比特率的时钟频率的时钟输出50。在一个示例中，时钟输出50的时钟频率大约是比特率的两倍，以使得采样器44根据奈奎斯特采样率来采样数据流36。替换地，可复位VCO48可以响应于来自边沿检测器54(或来自另一边沿检测器)的复位脉冲58的定时，以便生成具有基于数据流36的比特率的时钟频率的时钟输出50。
边沿检测器54可在检测到数据流36中每个边沿之际、或替换地在检测到数据流36中每第n个边沿之际生成复位脉冲58。这可取决于数据流36的特定特性以及采样器44要采用的期望采样技术。例如，如果数据流36是NRZ信号，则数据流36中的每个比特可能不具有互补边沿。这在NRZ信号中当连续比特具有相同比特值时发生。因此，在一个实施例中，边沿检测器54在数据流36的每个边沿处生成复位脉冲58。换言之，复位脉冲58在正负跃变边沿两者、仅在正边沿、或仅在负边沿处被生成。这允许可复位VCO48在每个边沿之后或在某些边沿处提供相位对准。例如，可以为数据流36中每个正跃变边沿生成复位脉冲58。替换地，可以为数据流36中每个负跃变边沿生成复位脉冲58。
NRZ信号格式常常被用在数据传输中，因为具有与RZ信号相同比特率的NRZ信号需要较少的带宽。不同应用可采用NRZ格式、RZ格式以及任何其他格式来表示数据流36内的比特。尽管在本文中所讨论的具体实施例采用具有NRZ信号格式的数据流，但CDR电路34的其他实施例以及CDR电路34的组件可配置成从具有任何其他格式的数据流恢复时钟信号。对于图2中示出的边沿检测器54，假定数据流36具有NRZ信号格式，并且边沿检测器54配置成响应于数据流36的每个边沿而生成复位脉冲58。替换地，边沿检测器54可配置成仅为上升沿或下降沿生成复位脉冲58。CDR电路34的又一些实施例可被设计成为具有其他信号格式的数据流以及根据该信号格式为数据流内所选边沿生成复位脉冲。
为防止或纠正数据流36和/或时钟输出50的漂移，可复位VCO48可配置成接收相位控制输入60，该相位控制输入60指示时钟输出50的时钟相位的相位设置。可复位VCO48基于相位控制输入60调整时钟输出50的时钟相位。此外，可复位VCO48配置成作为数据流36中的边沿检出的结果，调整时钟输出50的时钟相位。由此，对时钟输出50的时钟相位的调整可以响应于复位脉冲58来提供。在该特定实施例中，响应于来自边沿检测器54的复位脉冲58，可复位VCO48以复位模式操作。在复位模式中，可复位VCO48复位，以使得时钟输出50的时钟相位根据释放复位脉冲58之际相位控制输入60所指示的相位设置来提供。一旦复位脉冲被释放，可复位VCO48就以振荡模式操作，在振荡模式中可复位VCO48简单地配置成生成时钟输出50。
应当注意，图2的CDR电路34在数据路径40中不包括用于调整数据流36的相位的可调谐延迟电路。相反，时钟路径42使时钟输出50偏移以将时钟输出50的时钟相位与数据流36对准。通过利用可复位VCO48来提供相位对准，可以减少CDR电路34的硬件、管芯面积以及功耗。
在振荡模式期间，图2中示出的可复位VCO48对相位控制输入60无响应，而不管相位控制输入60是否正被接收。然而，当收到复位脉冲58时，可复位VCO48以复位模式操作，从而时钟输出50的时钟相位可根据相位控制输入60所指示的相位设置来调整。这允许图2中可复位VCO48的实施例提供时钟输出50相对于数据流36的当前相位的相位调整，如复位脉冲58所指示的。
时钟路径42和数据路径40耦合至采样器44。采样器44基于时钟输出50来采样数据路径40中的数据流36。采样器44可通过以下方式基于时钟输出50来采样数据流36：直接接收时钟输出50、间接接收时钟输出50、或接收根据时钟输出50所生成的另一类型的时钟信号。在该实施例中，时钟缓冲器56耦合在可复位VCO48与采样器44之间。时钟缓冲器56配置成从可复位VCO48接收时钟输出50，并且将经缓冲的时钟输出52提供给采样器44。在该示例中，采样器44间接地接收时钟输出50，因为经缓冲的时钟输出52是时钟输出50的经缓冲版本。另外，还从CDR电路34的输出节点62独立地传送经缓冲的时钟输出52，以使得耦合至CDR电路34的下游电路能利用经缓冲的时钟输出52。在一个实施例中，采样器44将数据输出46生成为NRZ信号。因此，尽管数据输出46与数据流36的比特率可以相等，但数据流36与数据输出46的频率分量可以不同。可将数据输出46从采样器44发送至下游电路系统以供进一步处理。
继续参照图2，利用相位控制输入60以便纠正由于时钟输出50的时钟相位、经缓冲的时钟输出52的时钟相位和数据流36之间的漂移引起的失准。就这一点而言，相位控制输入60所指示的相位设置将时钟输出50的时钟相位进行重新对准，用以控制采样器44在数据流36的最优相位或接近于数据流36的最优相位处(如果可能的话)的采样。
如图2中所示，CDR电路34已被集成到半导体管芯64中。由此，数据路径60、时钟路径43、采样器44、边沿检测器54、可复位VCO48以及时钟缓冲器56是已被集成到半导体管芯64的电路。或者，可以在单独的半导体管芯上提供CDR电路34的诸组件中的一个或多个组件。例如，可复位VCO的替换实施例可使用通用计算机硬件(诸如，微处理器)来实现。这些基于处理器的可复位VCO可在单独的半导体管芯上提供并且可操作用于实现计算机可执行指令。这些计算机可执行指令使基于处理器的可复位VCO生成时钟输出50，接收相位控制输入60，并且作为数据流36中的边沿检出的结果，基于相位控制输入60调整时钟输出50的时钟相位。基于处理器的可复位VCO由此可用在与图2中示出的CDR电路34类似的CDR电路的各实施例中。还可为配置成与本公开范围内其他CDR电路一起操作的其他基于处理器的可复位VCO提供计算机可执行指令。
图3解说了根据本公开的另一示例性CDR电路66。CDR电路66也可操作用于从数据流36恢复比特和时钟信号。然而，在CDR电路66中使用不同的示例性时钟路径68来控制采样器44的采样。不同于图2中示出的时钟路径42，时钟路径68包括相移设置电路70，其配置成接收初步相位控制输入72以及来自边沿检测器54的复位脉冲58。另外，在时钟路径68中提供另一示例性可复位VCO74来生成时钟输出50。
图3中的相移设置电路70基于初步相位控制输入72和复位脉冲58生成相位控制输入76。更具体地，相移设置电路70用复位脉冲58选通初步相位控制输入72。由于相移设置电路70用复位脉冲58选通初步相位控制输入72，因此相位控制输入76被复位脉冲58选通。以此方式，相移设置电路70生成相位控制输入76作为选通相位控制输入。如下文更详细地解释的，初步相位控制输入72的一个实施例可被提供为初步相位控制码，并且相位控制输入76的一个实施例可被提供为选通相位控制码。
继续参照图3，可复位VCO74配置成从相移设置电路70接收相位控制输入76，并且基于相位控制输入来调整时钟输出50的时钟相位。相位控制输入76指示时钟输出50的时钟相位的相位设置。由于可复位VCO74收到的相位控制输入76是由复位脉冲58选通的，因此可复位VCO74配置成作为数据流36中的边沿检出的结果来调整时钟相位。以此方式，时钟输出50(且由此经缓冲的时钟输出52同样)可被对准，以使得数据流36在最优数据相位或接近于最优数据相位处被采样。
图4A是图3中示出的可复位VCO74的示例性电路图。可复位VCO74具有多个延迟级(一般称为元素78且个别称为元素78A-78D)，其被配置成生成时钟输出50。具体而言，每个延迟级78配置成接收差分输入(一般称为元素80且个别称为元素80A-80D)，并且生成差分输出(一般称为元素82且个别称为元素82A-82D)。图4A的可复位VCO74具有四个延迟级78A-78D。然而，如本领域普通技术人员鉴于本公开将显而易见的，可复位VCO74的替换实施例可具有任何数量的延迟级78。
延迟级78共同配置在振荡环中，这允许延迟级78生成时钟输出50。每个延迟级78可编程为以振荡模式及复位模式操作。可复位VCO74在未接收到相位控制输入76(如图3中所示)时以振荡模式操作，并且差分输入80决定振荡模式中的差分输出82。然而，当图4A中示出的可复位VCO74收到相位控制输入76时，可复位VCO74以复位模式操作，并且差分输出82由一系列码(一般称为元素84且个别称为元素84A-84D)来决定。图4A中示出的一系列码84构成图3中示出的相位控制输入76的一个实施例。在该实施例中，假定相位控制输入76是由复位脉冲58选通的选通相位控制码并且指示数据流36中的边沿检出。不同于振荡模式，延迟级78收到的码84决定复位模式中的差分输出82而非差分输入80。选通相位控制码所指示的相位设置可表示相位延迟。
在图4A中解说的特定实施例中，可复位VCO74包括初始延迟级78A、第一中间延迟级78B、第二中间延迟级78C以及最终延迟级78D。初始延迟级78A配置成接收初始差分输入80A并生成初始差分输出82A。类似地，第一中间延迟级78B配置成接收第一中间差分输入80B并生成第一中间差分输出82B。第二中间延迟级78C配置成接收第二中间差分输入80C并生成第二中间差分输出82C。最后，最终延迟级78D配置成接收最终差分输入80D并生成最终差分输出82D。由最终延迟级78D生成的最终差分输出82D是时钟输出50。
为形成振荡环，初始延迟级78A配置成接收时钟输出50作为初始差分输入80A。在最终差分输出82D被反馈回初始延迟级78A时，初始延迟级78A响应于振荡模式期间收到的反馈而生成初始差分输出82A。最终延迟级78D配置成接收最终差分输入80D，其基于初始差分输出82A。据此，最终延迟级78D生成最终差分输出82D。
在振荡模式期间提供振荡所需的只是反馈回可复位VCO74的时钟输出50导致由可复位VCO74所生成的时钟输出50的反相。在该示例中，最终差分输出82D是时钟输出50，并且时钟输出50被反馈回初始延迟级78A作为初始差分输入80A。最终差分输出82D的反相导致了初始差分输入80A的反相，初始差分输入80A的反相再次导致了最终差分输出82D的反相。随着这些反相因反馈而被持续重复，时钟输出50的振荡被提供。时钟输出50的时钟频率由可复位VCO74的总传播延迟来决定。更具体地，可复位VCO74的总传播延迟可以等于总传播延迟之后自时钟输出50的反相发生以来一时钟周期的大约一半。图4A解说了可被用来形成初始延迟级78A的电路组件。这些组件的功能性将在图4D中更详细地解释。然而，假定第一中间延迟级78B、第二中间延迟级78C和最终延迟级78D具有与初始延迟级78A相同的组件。
在振荡模式中，当延迟级78未接收码84时，每个延迟级78A-78D配置成使差分输入80反相，以使得差分输出82具有差分输入80的反极性。然而，每个延迟级78具有延迟级传播延迟。延迟级传播延迟决定延迟级78生成具有差分输入80的反极性的差分输出82所需的时间量。
现在参照图4B并继续参照图4A，图4B解说了差分输出82A-82D的各实施例，差分输出82A-82D可由延迟级78在振荡模式期间生成。最终差分输出82D是图4A中的时钟输出50。图4A的可复位VCO74的功能性的解释在图4B中紧接在时钟脉冲85之后在最终差分输出82D具有低信号电平时的时间t1开始。当最终差分输出82D具有低信号电平时，最终差分输出82D的顶部极性具有低信号电平而最终差分输出82D的底部极性具有高信号电平(见图4A)相应地，初始差分输入80A由初始延迟级78A接收，以使得初始差分输入80A的顶部极性具有低信号电平，而初始差分输入80A的底部极性具有高信号电平。如上所述，初始延迟级78A配置成生成具有初始差分输入80A的反极性的初始差分输出82A。然而，初始延迟级78A具有初始延迟级传播延迟86A，以使得初始差分输出82A直到时间t2才稳定成具有初始差分输入80A的反极性。
继续参照图4B，在时间t2，初始差分输出82A具有高信号电平。因此，初始差分输出82A的顶部极性具有高信号电平，而初始差分输出82A的底部极性具有低电压电平。第一中间延迟级78B与初始延迟级78A交叉耦合。结果，在时间t2，第一中间差分输入80B的顶部极性具有低信号电平，而第一中间差分输入80B的底部极性具有高信号电平。第一中间延迟级78B还配置成将第一中间差分输出82B生成为具有第一中间差分输入80B的反极性。然而，第一中间延迟级78B具有第一中间延迟级传播延迟86B，以使得第一中间差分输出82B直到时间t3才稳定成具有第一中间差分输入80B的反相。
继续参照图4B，在时间t3，第一中间差分输出82B具有高信号电平，并且因此第一中间差分输出82B的顶部极性具有高信号电平，而第一中间差分输出82B的底部极性具有低信号电平。第二中间延迟级78C与第一中间延迟级78B交叉耦合。因此，在时间t3，第二中间差分输入80C的顶部极性具有低信号电平，而第二中间差分输入80C的底部极性具有高信号电平。第二中间延迟级78C还配置成生成具有第二中间差分输入80C的反极性的第二中间差分输出82C。然而，第二中间延迟级78C具有第二中间延迟级传播延迟86C，以使得第二中间差分输出82C直到时间t4才稳定成第二中间差分输入80C的反极性。
继续参照图4B，在时间t4，第二中间差分输出82C具有高信号电平，并且因此第二中间差分输出82C的顶部极性具有高信号电平，而第二中间差分输出82C的底部极性具有低信号电平。最终延迟级78D与第二中间延迟级78C交叉耦合。结果，在时间t4，最终差分输入80D的顶部极性具有低信号电平，而最终差分输入80D的底部极性具有高信号电平。最终延迟级78D配置成生成具有最终差分输入80D的反极性的最终差分输出82D。然而，最终延迟级78D具有最终延迟级传播延迟86D，以使得最终差分输出82D直到时间t5才稳定成具有最终差分输入80D的反极性。
继续参照图4B，在时间t5，最终差分输出82D且因此时钟输出50具有高信号电平。由此，在时间t5，最终差分输出82D的顶部极性具有高信号电平，而最终差分输出82D的底部极性具有低信号电平。在一半时钟周期之后，时钟输出50因此已被反相成高信号电平。一半时钟周期大约等于初始延迟级传播延迟86A、第一中间延迟级传播延迟86B、第二中间延迟级传播延迟86C、和最终延迟级传播延迟86D的合计。
继续参照图4B，最终差分输出82D被反馈回初始延迟级78A。因此，在时间t5，初始差分输入80A的顶部极性具有高信号电平，而初始差分输出82A的底部极性具有低信号电平。结果，在初始延迟级传播延迟86A之后，在时间t6，初始差分输出82A反相成低信号电平。因此，在时间t6，初始差分输出82A的顶部极性具有低信号电平，而最终差分输出82D的底部极性具有高信号电平。
由于初始延迟级78A与第一中间延迟级78B交叉耦合，在时间t6，第一中间差分输入80B的顶部极性具有高信号电平，而第一中间差分输入80B的底部极性具有低信号电平。在第一中间延迟级传播延迟86B之后，在时间t7，第一中间差分输出82B反相成低信号电平。结果，在时间t7，第一中间差分输出82B的顶部极性具有低信号电平，而第一中间差分输出82B的底部极性具有高信号电平。
由于第一中间延迟级78B与第二中间延迟级78C的交叉耦合，在时间t7，第二中间差分输入80C的顶部极性具有高信号电平，而第二中间差分输入80C的底部极性具有低信号电平。在第二中间延迟级传播延迟86C之后，在时间t8，第二中间差分输出82C反相成低信号电平。结果，在时间t8，第二中间差分输出82C的顶部极性具有低信号电平，而第二中间差分输出82C的底部极性具有高信号电平。
由于第二中间延迟级78C与最终延迟级78D的交叉耦合，在时间t8，最终差分输入80D的顶部极性具有高信号电平，而最终差分输入80D的底部极性具有低信号电平。在最终延迟级传播延迟86D之后，在时间t9，最终差分输出82D反相成低信号电平。结果，在时间t9，最终差分输出82D的顶部极性具有低信号电平，而最终差分输出82D的底部极性具有高信号电平。因此，时钟输出50在时间t9反相回到低，如它在时间t1那样。在另一半时钟周期之后，时钟输出50因此已被再次反相成低。该另一半时钟周期同样大约等于初始延迟级传播延迟86A、第一中间延迟级传播延迟86B、第二中间延迟级传播延迟86C、和最终延迟级传播延迟86D的合计。因此该时钟周期大约是初始延迟级传播延迟86A、第一中间延迟级传播延迟86B、第二中间延迟级传播延迟86C、和最终延迟级传播延迟86D的合计的两倍。只要可复位VCO74处于振荡模式，就重复上述过程。
在可复位VCO74的该实施例中，初始延迟级传播延迟86A、第一中间延迟级传播延迟86B、第二中间延迟级传播延迟86C、和最终延迟级传播延迟86D大致相同，并且因此每个传播延迟都等于约八分之一的时钟周期。可复位VCO74的替换实施例可被配置以使得延迟级传播延迟86A-86D具有设计的差异。在任何情况下，延迟级传播延迟86A-86D的组合决定一半时钟周期的时间长度，并由此设置差分输出82(且由此时钟输出50)的时钟频率。延迟级78可以是可编程的，以便改变其延迟级传播延迟86，从而允许差分输出82(且由此还有时钟输出50)的时钟频率得以改变。
现在参照图4C并继续参照图4A，图4C是解说示例性复位脉冲58和时钟输出的各个实施例(在图4C中个别地指代元素50A-50F)的示例性信号图。作为复位脉冲58的结果，可复位VCO74接收相位控制输入76(在图3中示出)作为选通相位控制码。选通相位控制码指示时钟输出50的时钟相位的相位设置。选通相位控制码由图4A中示出的可复位VCO74接收作为第一码84A、第二码84B、第三码84C和第四码84D。当延迟级78中的每个延迟级都接收到码84时，可复位VCO74以复位模式操作。每个延迟级78配置成在复位模式期间接收相位控制输入76(如图3中所示)的对应码84并且基于对应码84提供对应的差分输出82，而不是如振荡模式中根据差分输入80提供差分输出82。
同样如上所述，最终差分输出82D(如图4B中所示)在该实施例中是可复位VCO74的时钟输出50(如图4A中所示)。因此，图4C解说了时钟输出50的各个实施例(且由此图4B中的最终差分输出82D)为时钟输出50A-50F。示出时钟输出50A因复位模式而没有任何调整，并且仅作为其他时钟输出50B-50F的基准而提供。时钟输出50B-50F中的每个时钟输出已根据选通相位控制码所指示的不同示例性相位设置进行调整。在该实施例中，选通相位控制码所指示的相位设置是相位延迟(在图4C中一般称为元素88且个别称为元素88A-88E)。可复位VCO74配置成取决于选通相位控制码所指示的相位延迟88来调整时钟输出50的时钟相位。时钟输出50的时钟相位通过响应于复位脉冲58的释放提供相位延迟88来调整。
再次参照图4A和4C，复位脉冲58在时钟输出50A-50F处于低信号电压时的时间ta开始。因此，在时间ta，时钟输出50(且由此图4B中示出的最终差分输出82D)的顶部极性具有低信号电平，而时钟输出50的底部极性具有高信号电平。实质上，选通相位控制码在差分输出82A-82D(如图4B所示)的振荡中选择一点，以使得当可复位VCO74回到振荡模式时相位延迟88响应于复位模式的释放而被提供。复位脉冲58在时间tb结束。响应于复位脉冲58的释放，相位延迟88基于选通相位控制码的特定实施例在复位模式期间所选的振荡的点而被提供。
为进一步解释可复位VCO74的操作，下表解说了图4C中选通相位控制码、特定选通相位控制码所指示的对应相位延迟88、以及对应相位延迟88向对应时钟输出50的时钟相位提供的相位调整的各实施例。
上表的选通相位控制码的逻辑比特“1”表示高信号电平，而选通相位控制码的逻辑比特“0”表示低信号电平。图4C中示出的时钟输出50A是在没有任何对时钟相位的调整的情况下提供的，并且旨在仅提供参考以帮助引导对可复位VCO74操作的解释。由于复位脉冲58指示数据流36中的边沿检出(图3中示出)，因此复位脉冲58用作相对于数据流36的数据相位的参考点。复位模式允许时钟输出50的时钟相位根据选通相位控制码得以调整，如图4C中的时钟输出50B-50F所示。
再次参照图4A和4C，初始延迟级78A配置成接收第一码84A作为选通相位控制码的第一比特和第五比特。更具体地，第一码84A的顶部极性是选通相位控制码的第一比特，而第一码84A的底部极性是选通相位控制码的第五比特。在复位模式中，初始延迟级78A配置成将初始差分输出82A生成为复位模式期间第一码84A的反极性。例如，第一码84A的顶部极性可被提供成具有高信号电平(即，第一码的第一比特为“1”)，而第一码84A的底部极性可被提供成具有低信号电平(即，相位控制码的第五比特为“0”)。在这种情况下，生成初始差分输出80B的顶部极性，以使得在复位模式期间初始差分输出80B的顶部极性具有低信号电平而底部极性具有高信号电平。然而，第一码84A的顶部极性可被提供成具有低信号电平(即，选通相位控制码的第一比特为“0”)，而第一码84A的底部极性可被提供成具有高信号电平(即，选通相位控制码的第五比特为“1”)。在这种情况下，初始延迟级78A生成初始差分输出82A，以使得初始差分输出82A的顶部极性具有高信号电平，而初始差分输出82A的底部极性具有低信号电平。
第一中间延迟级78B接收第二码84B作为选通相位控制码的第二比特和第六比特。更具体地，第二码84B的顶部极性是选通相位控制码的第二比特，而第二码84B的底部极性是选通相位控制码的第六比特。第一中间延迟级78B配置成将第一中间差分输出82B生成为复位模式期间第二码84B的反极性。例如，第二码84B的顶部极性可被提供成具有高信号电平(即，选通相位控制码的第二比特为“1”)，而第二码84A的底部极性可被提供成具有低信号电平(即，选通相位控制码的第六比特为“0”)。在这种情况下，第一中间延迟级78B生成第一中间差分输出82B，以使得第一中间差分输出82B的顶部极性具有低信号电平，而底部极性具有高信号电平。然而，第二码84B的顶部极性可被提供成具有低信号电平(即，选通相位控制码的第二比特为“0”)，而第二码84B的底部极性可被提供成具有高信号电平(即，选通相位控制码的第六比特为“1”)。在这种情况下，提供第二中间差分输出82C，以使得第二中间差分输出82C的顶部极性具有高信号电平，而底部极性具有低信号电平。
接着，第二中间延迟级78C配置成接收第三码84C作为选通相位控制码的第三比特和选通相位控制码的第七比特。更具体地，第三码84C的顶部极性是选通相位控制码的第三比特，而第三码84C的底部极性是选通相位控制码的第七比特。第二中间延迟级78C配置成生成第二中间差分输出82C作为复位模式期间第三码84C的反极性。例如，第三码84C的顶部极性可被提供成具有高信号电平(即，选通相位控制码的第三比特为“1”)，而第三码84C的底部极性可被提供成具有低信号电平(即，选通相位控制码的第七比特为“0”)。在这种情况下，第二中间延迟级78C生成第二中间差分输出82C，以使得第二中间差分输出82C的顶部极性具有低信号电平，而底部极性具有高信号电平。然而，第三码84C的顶部极性可被提供成具有低信号电平(即，选通相位控制码的第三比特为“0”)，而第三码84C的底部极性可被提供成具有高信号电平(即，选通相位控制码的第七比特为“1”)。在这种情况下，第二中间延迟级78C生成第二中间差分输出82C，以使得第二中间差分输出82C的顶部极性具有高信号电平，而第二中间差分输出82C的底部极性具有低信号电平。
最后，最终延迟级78D配置成接收第四码84D作为选通相位控制码的第四比特和第八比特。更具体地，第四码84D的顶部极性是选通相位控制码的第四比特，而第四码84D的底部极性是选通相位控制码的第八比特。最终延迟级78D配置成将最终差分输出82D(且由此时钟输出50)生成为复位模式期间第四码84D的反极性。例如，第四码84D的顶部极性可被提供成具有高信号电平(即，选通相位控制码的第四比特为“1”)，而第四码84D的底部极性可被提供成具有低信号电平(即，选通相位控制码的第八比特为“0”)。在这种情况下，最终延迟级78D生成最终差分输出82D，以使得最终差分输出82D的顶部极性具有低信号电平，而最终差分输出82D的底部极性具有高信号电平。然而，第四码84D的顶部极性可被提供成具有低信号电平(即，选通相位控制码的第四比特为“0”)，而第四码84D的底部极性可被提供成具有高信号电平(即，选通相位控制码的第八比特为“1”)。在这种情况下，最终延迟级78D生成最终差分输出82D，以使得最终差分输出82D的顶部极性具有高信号电平，而底部极性具有低信号电平。
在没有通过选通相位控制码对时钟相位进行调整的情况下，图4C中示出的时钟输出50A展示了时钟输出50A的时钟边沿90A发生在时间tc。然而，当在复位脉冲58期间收到选通相位控制码“00001111”时，延迟级78按照与图4B中时间t5处所示的相同方式来生成差分输出82。因此，一旦释放复位模式，在相位延迟88A之后时钟输出50B的初始时钟边沿90B就跟随复位模式的释放而来。时钟相位因此已被调整了时间tb减去时间tc。这意味着，在该实施例中，时钟输出50B的时钟相位已被上移大致八分之一的时钟周期。选通相位控制码“00001111”表示相位延迟88A等于零。然而，由于复位脉冲58与复位脉冲58发生之前时钟输出50B的时钟相位之间的关系，对时钟输出50B的时钟相位的相位调整是八分之一的时钟周期的上移。在其他实施例中，取决于时钟相位与复位脉冲58之间的时间关系，零的相位延迟88A(以及其他相位延迟88B-88E)可以提供不同的相位调整。
接着，当选通相位控制码为“00011110”时，延迟级78按照与图4B中时间t4处所示的相同方式来提供差分输出82。响应于复位脉冲58的释放，在相位延迟88B之后时钟输出50C的初始时钟边沿90C就跟随复位模式的释放而来。在这种情况下，相位延迟88B大致等于最终延迟级传播延迟86D，且由此大致为八分之一的时钟周期。时钟输出50C的初始时钟边沿90C在时间tc提供，且由此，对时钟相位的相位调整等于tc减去tc，其为零。在该实施例中，八分之一时钟周期的相位延迟88B由此提供相位调整为零。
对于选通相位控制码“00111100”，延迟级78按照与图4B中时间t3处所示的相同方式来提供差分输出82。响应于复位脉冲58的释放，在相位延迟88C之后时钟输出50D的初始时钟边沿90D就跟随复位模式的释放而来。相位延迟88C大致等于最终延迟级传播延迟86D和第二中间延迟级传播延迟86C的合计。这意味着相位延迟88C大致为四分之一的时钟周期。时钟输出50D的初始时钟边沿90D位于时间td。因此，对时钟相位的相位调整等于td–tc。这意味着，时钟输出50D的时钟相位已被下移大致八分之一的时钟周期。因此，在该实施例中，四分之一时钟周期的相位延迟88C使时钟输出50D的时钟相位下移了八分之一的时钟周期。
接着，当选通控制码为“01111000”时，延迟级78按照与图4B中时间t2处所示的相同方式来提供差分输出82。响应于复位脉冲58的释放，在相位延迟88D之后时钟输出50E的初始时钟边沿90E就跟随复位模式的释放而来。相位延迟88D由此大致等于最终延迟级传播延迟86D、第二中间延迟级传播延迟86C和第一中间延迟级传播延迟86B的合计，其等于八分之三的时钟周期。初始时钟边沿90E位于时间te。因此，时钟输出50E的相位调整等于te减去tc，并且时钟相位已被下移大致四分之一的时钟周期。因此，八分之三时钟周期的相位延迟88D使时钟输出50E的时钟相位下移了四分之一的时钟周期。
对于选通相位控制码“11110000”，延迟级78按照与图4B中时间t1处所示的相同方式来提供差分输出82。响应于复位脉冲58的释放，在相位延迟88E之后时钟输出50F的初始时钟边沿90F就跟随复位模式的释放而来。相位延迟88E等于最终延迟级传播延迟86D、第二中间延迟级传播延迟86C、第一中间延迟级传播延迟86B和初始延迟级传播延迟86A的合计，其大致等于一半时钟周期。时钟输出50E的初始时钟边沿90F在时间tf发生，且由此相位调整等于tf减去tc。由此，一半时钟周期的相位延迟88E已使时钟输出50E的时钟相位下移了大致八分之三的时钟周期。
如以上讨论的，可复位VCO74的各实施例可具有任何数量的延迟级78。图4A中示出的示例具有四个延迟级78，但可以具有少于或大于四的任何数量。延迟级78的数量仅仅控制可被提供用于使时钟输出50相移的相位延迟88的数量。
图4D解说了可以在图4C中示出的延迟级78之一中提供的示例性组件。延迟级78包括p沟道型场效应晶体管(FET)92、94、96、98、100、102。另外，延迟级78具有n沟道型FET104、106、108、110、112和114。还提供了反相器门116、118、120和122连同可变电容性组件124。在该示例性实施例中，向延迟级78提供DC电压VDD。DC电压VDD提供高电压电平。还向延迟级78提供另一DC电压VSS。DC电压VSS可在接地处以提供低电压电平。
差分输入80和差分输出82是差分信号。因此，当差分输出82具有高信号电平时，差分输出的电压电平大约在VDD。因此，差分输出82的顶部极性大约在VDD，而差分输出82的底部极性大约在VSS。然而，如果差分输出具有低信号电平，则差分输出具有电压电平为-VDD。因此，差分输出82的顶部极性在VSS，而差分输出82的底部极性在VDD。对于差分输入80也同样适用。
在振荡模式中，码84不被延迟级78接收。因此，端子126A、126B都为低，大致在VSS。当端子126A、126B都具有低信号电平时，FET112、100、102和114都被切断。如果p沟道型FET92、96导通，则p沟道型FET94、98可导通。类似地，当n沟道型FET106、108导通时，n沟道型FET104、110可导通。如果差分输入80的顶部极性具有低信号电平并且差分输入80的底部极性具有高信号电平，则p沟道型FET92和n沟道型FET108导通，而p沟道型FET96和n沟道型FET106切断。在这种情况下，高电压电平VDD出现在节点128A处，而低电压电平VSS出现在节点128B处。然而，反相器门120、122以及可变电容性组件124形成存储器单元，且由此，差分输出82的顶部极性和差分输出82的底部极性不会分别立即出现在高电平和低电平处。相反，可变电容性组件124必须相应地被充电，并且延迟级78的延迟级传播延迟86由可变电容性组件124(连同其他组件的切换瞬态)来提供。因此，通过改变可变电容性组件124的可变电容，时钟输出50(图3中示出)的时钟频率可被控制和改变。一旦可变电容性组件124相应地被充电，差分输出82的顶部极性在VDD，而差分输出82的底部极性在VSS。结果，差分输出82在电压电平VDD具有高信号电平。
如果在振荡模式期间差分输入80的顶部极性具有高信号电平并且差分输入80的底部极性具有低信号电平，则p沟道型FET92和n沟道型FET108切断，而n沟道型FET106和p沟道型FET96导通。在这种情况下，在节点128A处提供低电压电平VSS，而在节点128B处提供高电压电平VDD。同样，差分输出82的顶部极性不会立即为低，并且差分输出82的底部极性不会立即为高。相反，可变电容性组件124必须相应地被充电以为差分输出82提供适当的值。一旦可变电容性组件124相应地被充电，差分输出82的顶部极性在VSS，而差分输出82的底部极性在VDD。结果，差分输出82在电压电平-VDD具有低信号电平。
然而，在复位模式中，如果码84的顶部极性具有低信号电平而码84的底部极性具有高信号电平，则n沟道型FET112切断而p沟道型FET100导通。类似地，在复位模式中，p沟道型FET102切断而n沟道型FET114导通。p沟道型FET94可导通，而n沟道型FET104必须切断。p沟道型FET98必须切断，而n沟道型FET110可导通。因此，不管差分输入80的顶部和底部极性是低还是高，高电压电平VDD在节点128A处被提供而低电压电平VSS在节点128B处被提供。一旦可变电容性组件124被适当地充电，差分输出82的顶部极性在VDD具有高信号电平，而差分输出82的底部极性在VSS具有低信号电平。结果，差分输出82在电压电平VDD具有高信号电平。
作为对比，如果在复位模式期间码84的顶部极性具有高信号电平并且码84的底部极性具有低信号电平，则n沟道型FET112和p沟道型FET102导通，而p沟道型FET100和n沟道型FET114切断。另外，p沟道型FET94和n沟道型FET110必须切断，而n沟道型FET104和p沟道型FET98可导通。因此，不管差分输入80的顶部极性具有低信号电平还是高信号电平以及差分输入80的底部极性具有低信号电平还是高信号电平，低电压电平VSS在节点128A处被提供，而高电压电平VDD在节点128B处被提供。一旦可变电容性组件124被适当地充电，差分输出82的顶部极性具有低信号电平，而差分输出82的底部极性具有高信号电平。结果，差分输出82在电压电平-VDD具有低信号电平。
图5解说了在复位模式中提供相位控制输入76(图3中示出)的相移设置电路70的电路图。相移设置电路70包括多个或非门(一般称为元素130且个别称为元素130A-130H)。每个或非门130接收复位脉冲58和初步相位控制码的一个比特(一般称为元素132且个别称为元素132A-132H)。在该示例中，提供复位脉冲58作为负脉冲，负脉冲被提供为低。因此，当没有提供脉冲时，或非门130中的每个或非门接收高输入，并且必须有低输出生成，而不管初步相位控制码的这些比特132如何。然而，当提供复位脉冲58时，来自复位脉冲58的输入具有低信号电平。每个或非门130生成选通相位控制码的一个比特作为输出。选通相位控制码的这一比特相对于初步相位控制码的比特132被反相。
在该实施例中，或非门130A将第一码84A的顶部极性(即，选通相位控制码的第一比特)提供为初步相位控制码的第一比特132A的反相。或非门130B将第二码84B的顶部极性(即，选通相位控制码的第二比特)提供为初步相位控制码的第二比特132B的反相。或非门130C将第三码84C的顶部极性(即，选通相位控制码的第三比特)提供为初步相位控制码的第三比特132C的反相。或非门130D将第四码84D的顶部极性(即，选通相位控制码的第四比特)提供为初步相位控制码的第四比特132D的反相。或非门130E将第一码84A的底部极性(即，选通相位控制码的第五比特)提供为初步相位控制码的第五比特132E的反相。或非门130F将第二码84B的底部极性(即，选通相位控制码的第六比特)提供为初步相位控制码的第六比特132F的反相。或非门130G将第三码84C的底部极性(即，选通相位控制码的第七比特)提供为初步相位控制码的第七比特132G的反相。最后，或非门130H将第四码84D的底部极性(即，选通相位控制码的第八比特)提供为初步相位控制码的第八比特132H的反相。
根据本文中所公开的各实施例的CDR电路和可复位VCO可在任何基于处理器的设备中提供或集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、和便携式数字视频播放器。
就这一点而言，图6解说了可采用在本文中所公开的CDR电路的基于处理器的系统134的示例。图2和3中示出的CDR电路34和66没有专门示出，但一般可耦合至基于处理器的系统134中的任何特定组件、包括在这些组件中的任一个中、包括在基于处理器的系统134的任何组件之间的接口中、或在与基于处理器的系统134的任何组件之间接口。
继续参照图6，在此示例中，基于处理器的系统134包括一个或多个中央处理单元(CPU)136，其各自包括一个或多个处理器138。CPU136可具有耦合到处理器138以用于对临时存储的数据进行快速访问的高速缓存存储器140。CPU136耦合至系统总线142。系统总线142提供一路径，并且可协调基于处理器的系统134的设备之间的内部通信。如众所周知的，CPU136通过在系统总线142上交换地址、控制和数据信息来与这些其它设备通信。例如，CPU136可将请求传达到存储器系统144。尽管未在图6中解说，但可提供多个系统总线142，其中每一系统总线142构成不同的组织。
其他设备可由基于处理器的系统134来提供并且可连接至系统总线142。如图6中所解说的，作为示例，这些设备可包括其他存储器系统144、一个或多个输入设备146、一个或多个输出设备148、一个或多个网络接口设备150以及一个或多个显示控制器152。输入设备146可包括任何类型的输入设备，包括但不限于：输入按键、开关、语音处理器等。输出设备148可包括任何类型的输出设备，包括但不限于：音频、视频、其它视觉指示器等。网络接口设备150可以是被配置成允许与网络154交换数据的任何设备。网络154可以是任何类型的网络，包括但不限于：有线或无线网络、专用或公共网络、局域网(LAN)、广局域网(WLAN)和因特网。网络接口设备150可被配置成支持所期望的任何类型的通信协议。存储器系统144可包括一个或多个存储器单元。
CPU136还可被配置成通过系统总线142访问显示控制器152以控制发送给一个或多个显示器156的信息。显示控制器152经由一个或多个视频处理器158向显示器156发送要显示的信息，视频处理器158将要显示的信息处理成适于显示器156的格式。显示器156可包括任何类型的显示器，包括但不限于：阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
本领域技术人员将进一步领会，结合本文所公开的实施例描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理器设备执行的指令、或这两者的组合。作为示例，本文中的CDR电路和可复位VCO可用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文所公开的存储器可以是任何类型和大小的存储器，且可被配置成存储所需的任何类型的信息。为清楚地说明这一可互换性，以上已经以其功能的形式一般地描述了各种解说性组件、框、模块、电路、和步骤。此类功能性如何被实现取决于施加在整体系统上的具体应用、设计选择和/或设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。
结合本文所公开的实施例描述的各种说明性逻辑块、模块、和电路也可用设计成执行本文所描述的功能的处理器、DSP、专用集成电路(ASIC)、FPGA或其它可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器或任何其它此类配置。
本文所公开的各实施例可被体现为硬件和存储在硬件中的指令，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。
还注意到，本文任何示例性实施例中描述的操作步骤被描述是为了提供示例和讨论。所描述的操作可按除了所示顺序以外的各种不同顺序执行。而且，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，在示例性实施例中讨论的一个或多个操作步骤可被组合。可以理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行各种不同的修改。本领域技术人员还将理解，信息和信号可使用各种不同技术和技艺中的任何技术和技艺来表示。例如，以上描述通篇可能引述的数据、指令、命令、信息、信号、位(比特)、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光学粒子、或其任何组合来表示。
提供对本公开的先前描述是为了使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员来说都将是显而易见的，且本文中所定义的普适原理可被应用到其它变体而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (26)

1.一种用于时钟和数据恢复电路的可复位压控振荡器(VCO)，所述可复位VCO配置成：
生成具有时钟相位的时钟输出；
接收指示所述时钟相位的相位设置的相位控制输入；以及
作为数据流中边沿检出的结果，基于所述相位控制输入来调整所述时钟输出的时钟相位。
2.如权利要求1所述的可复位VCO，其特征在于，所述相位控制输入包括指示所述时钟相位的相位设置的相位控制码。
3.如权利要求1所述的可复位VCO，其特征在于，所述相位控制输入包括选通相位控制码，所述选通相位控制码指示所述时钟相位的相位设置并且由指示所述数据流中的边沿检出的复位脉冲来选通。
4.如权利要求3所述的可复位VCO，其特征在于，所述选通相位控制码所指示的相位设置表示相位延迟。
5.如权利要求4所述的可复位VCO，其特征在于，所述可复位VCO进一步配置成响应于所述复位脉冲的释放，通过提供所述相位延迟来调整所述时钟输出的时钟相位。
6.如权利要求1所述的可复位VCO，其特征在于，进一步配置成生成具有基于所述数据流的比特率的时钟频率的控制输出。
7.如权利要求1所述的可复位VCO，其特征在于，进一步包括配置成生成所述时钟输出的多个延迟级。
8.如权利要求7所述的可复位VCO，其特征在于，所述多个延迟级可编程在振荡模式和复位模式中。
9.如权利要求8所述的可复位VCO，其特征在于，所述多个延迟级包括：
初始延迟级，其配置成接收所述时钟输出作为初始差分输入，并且生成初始差分输出；以及
最终延迟级，其配置成基于所述初始差分输出来接收最终差分输入，并且生成所述时钟输出。
10.如权利要求9所述的可复位VCO，其特征在于，进一步包括布置在所述初始延迟级与所述最终延迟级之间的至少一个中间延迟级，所述至少一个中间延迟级配置成接收至少一个中间差分输入并且生成至少一个中间差分输出。
11.如权利要求9所述的可复位VCO，其特征在于，在振荡模式中：
所述初始延迟级配置成生成具有所述初始差分输入的反极性的所述初始差分输出；以及
所述最终延迟级配置成接收所述最终差分输入，并且生成具有所述最终差分输入的反极性的所述时钟输出。
12.如权利要求9所述的可复位VCO，其特征在于，所述可复位VCO配置成当没有接收到所述相位控制输入时以所述振荡模式操作。
13.如权利要求9所述的可复位VCO，其特征在于，在复位模式中：
所述初始延迟级配置成将所述初始差分输出生成为所述相位控制输入的第一码的反极性；以及
所述最终延迟级配置成将所述时钟输出生成为所述相位控制输入的第二码的反极性。
14.如权利要求7所述的可复位VCO，其特征在于
在复位模式期间，所述多个延迟级中的每个延迟级配置成：
接收由复位脉冲选通的所述相位控制输入的对应码；
基于所述对应码提供对应差分输出；以及
其中，所述时钟输出包括所述差分输出之一，以使得一旦释放所述复位模式，在所述相位延迟之后所述时钟输出的初始边沿就跟随所述复位模式的释放而来。
15.如权利要求1所述的可复位VCO，其特征在于，所述可复位VCO集成到半导体管芯中。
16.如权利要求1所述的可复位VCO，其特征在于，所述可复位VCO被包括在从包含以下各项的组中选取的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光碟(DVD)播放器和便携式数字视频播放器。
17.一种用于时钟和数据恢复电路的可复位压控振荡器(VCO)，所述可复位VCO包括：
用于生成具有时钟相位的时钟输出的装置；
用于接收指示所述时钟相位的相位设置的相位控制输入的装置；以及
用于作为数据流中边沿检出的结果，基于所述相位控制输入来调整所述时钟输出的时钟相位的装置。
18.一种用于在时钟和数据恢复电路中从数据流生成时钟输出的方法，包括：
生成具有时钟相位的时钟输出；
接收指示所述时钟相位的相位设置的相位控制输入；以及
作为数据流中边沿检出的结果，基于所述相位控制输入来调整所述时钟输出的时钟相位。
19.如权利要求18所述的方法，其特征在于，接收所述相位控制输入包括接收指示所述时钟相位的相位设置的相位控制码。
20.如权利要求18所述的方法，其特征在于，进一步包括用指示所述数据流中的边沿检出的复位脉冲来选通初步相位控制输入，以生成所述相位控制输入。
21.如权利要求18所述的方法，其特征在于，进一步包括提供所述时钟输出，以使得采样器基于所述时钟输出来采样所述数据流。
22.一种其上存储有计算机可执行指令的计算机可读介质，所述指令使基于处理器的可复位压控振荡器：
生成具有时钟相位的时钟输出；
接收指示所述时钟相位的相位设置的相位控制输入；以及
作为数据流中边沿检出的结果，基于所述相位控制输入来调整所述时钟输出的时钟相位。
23.一种时钟和数据恢复电路，包括：
采样器，其配置成接收数据路径中的数据流，并且基于时钟输出来采样所述数据流；
边沿检测器，其配置成接收所述数据流，并且一旦检测到所述数据流中的边沿就生成复位脉冲；
可复位压控振荡器(VCO)，其配置成：
生成具有时钟相位的所述时钟输出；
接收指示所述时钟相位的相位设置的相位控制输入；以及
作为所述复位脉冲的结果，基于所述相位控制输入来调整所述时钟输出的时钟相位。
24.如权利要求23所述的时钟和数据恢复电路，其特征在于，其在所述数据路径中不包括用于调整所述数据流的相位的可调谐延迟电路。
25.如权利要求23所述的时钟和数据恢复电路，其特征在于，进一步包括时钟缓冲器，所述时钟缓冲器配置成接收所述时钟输出，并且向所述采样器提供经缓冲的时钟输出。
26.如权利要求23所述的时钟和数据恢复电路，其特征在于，所述时钟路径进一步包括相移设置电路，所述相移设置电路配置成响应于所述复位脉冲来生成所述相位控制输入。
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