KR20220108265A - 멀티 레벨 시그널링을 이용하는 고대역폭 메모리 시스템 - Google Patents

멀티 레벨 시그널링을 이용하는 고대역폭 메모리 시스템 Download PDF

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설창규
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이수철
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Abstract

본 발명의 실시 형태에 따른 고대역폭 메모리 시스템은 마더 보드와 상기 마더 보드에 결합된 반도체 패키지를 포함하고, 상기 반도체 패키지는 상기 마더 보드 상에 탑재되고, 복수의 채널들을 제공하는 신호 라인들을 포함하는 패키지 기판, 상기 패키지 기판 상에 탑재되고, 제1 피지컬 레이어(physical layer(PHY)) 회로를 포함하는 제1 반도체 장치와, 상기 패키지 기판 상에 탑재되고, 제2 PHY 회로를 포함하는 제2 반도체 장치를 포함하고, 상기 제1 반도체 장치와 상기 제2 반도체 장치는 상기 복수의 채널들을 통해 서로 데이터 신호를 주고 받고, 상기 데이터 신호는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호이고, 상기 제1 PHY 회로는 상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 디지털 신호 처리를 수행한다.

Description

멀티 레벨 시그널링을 이용하는 고대역폭 메모리 시스템{HIGH BANDWIDTH MEMORY SYSTEM USING MULTI-LEVEL SIGNALING}
본 발명은 멀티 레벨 시그널링을 사용하는 고대역폭 메모리 시스템에 관한 것이다.
고대역폭 메모리(high bandwidth memory(HBM))는 버퍼 다이와 상기 버퍼 다이 상에 적층되는 다수의 메모리 다이들을 포함하고, 상기 버퍼 다이와 상기 다수의 메모리 다이들은 실리콘 관통 전극(through silicon via(TSV))과 마이크로범프를 통해 서로 전기적으로 연결된다.
그래픽 처리 장치(Graphics Processing Unit(GPU)) 등과 같은 로직 칩과 HBM은 실리콘 인터포저 위에 집적되어 하나의 패키지로 구현된다. 이로 인해, 상기 로직칩과 상기 HBM 사이의 거리가 최소화 되고, 전송 속도가 빨라진다.
인터포저는 미세 공정으로 제작된 반도체 칩의 입출력 패드의 간격과 PCB와 같은 패키지 기판의 입출력 패드의 간격이 서로 맞지 않을 때, 상기 반도체 칩과 상기 패키지 기판 사이에 추가적으로 삽입하는 미세회로 기판을 의미한다. 상기 인터포저는 상기 반도체 칩의 입출력을 재분배하기 위해 다층 배선 구조로 구성된다. 그러나, 반도체 기술을 기반으로 제조되는 실리콘 인터포저는 매우 높은 제조 비용을 요구하고 있다.
멀티 레벨 신호(multilevel signal)는 각 전압 레벨이 하나 이상의 데이터 비트를 나타낸다. 상기 멀티 레벨 신호는 이진 신호에 비해 데이터 레이트는 증가하지만, 전압 레벨 간격이 좁아서 신호가 왜곡되거나 손실될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 멀티 레벨 시그널링을 이용하여 인터포저 없이 통신하고 버퍼 다이에 디지털 신호 처리 기능을 탑재한 고대역폭 메모리 시스템을 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 고대역폭 메모리 시스템은, 마더 보드와 상기 마더 보드에 결합된 반도체 패키지를 포함하고, 상기 반도체 패키지는 상기 마더 보드 상에 탑재되고, 복수의 채널들을 제공하는 신호 라인들을 포함하는 패키지 기판, 상기 패키지 기판 상에 탑재되고, 제1 피지컬 레이어(physical layer(PHY)) 회로를 포함하는 제1 반도체 장치와, 상기 패키지 기판 상에 탑재되고, 제2 PHY 회로를 포함하는 제2 반도체 장치를 포함하고, 상기 제1 반도체 장치와 상기 제2 반도체 장치는 상기 복수의 채널들을 통해 서로 데이터 신호를 주고 받고, 상기 데이터 신호는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호이고, 상기 제1 PHY 회로는 상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 디지털 신호 처리를 수행한다.
본 발명의 일 실시 예에 따른 고대역폭 메모리 시스템은, 복수의 채널들을 제공하는 신호 라인들을 포함하는 패키지 기판과, 버퍼 다이 및 상기 버퍼 다이 상에 적층된 메모리 다이들을 포함하는 적어도 하나의 제1 반도체 장치와, 상기 복수의 채널들을 통해 상기 제1 반도체 장치와 데이터 신호를 주고 받는 제2 반도체 장치와, 상기 적어도 하나의 제1 반도체 장치와 상기 제2 반도체 장치를 상기 패키지 기판에 직접 연결하는 연결 단자들을 포함하고, 상기 데이터 신호는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호이고, 상기 적어도 하나의 제1 반도체 장치는 상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상한다.
본 발명의 일 실시 예에 따른 고대역폭 메모리 시스템은, 패키지 기판의 채널들을 통해 프로세서와 데이터 신호를 주고 받는 송신회로와 수신회로를 포함하는 버퍼 다이와, 상기 버퍼 다이 상에 적층되며, 복수의 관통 전극들을 통해 상기 버퍼 다이와 연결되는 복수의 메모리 다이들을 포함하고, 상기 버퍼 다이의 상기 수신회로는, 상기 채널들에 대응하고, 상기 채널들을 통해 수신된 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터(analog digital converter(ADC))들과, 상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 제1 보상 회로와, 상기 디지털 신호를 이진 신호로 변환하는 디코더와, 상기 이진 신호를 상기 복수의 관통 전극들로 출력하는 드라이버를 포함한다.
본 발명의 일 실시 예에 따르면, 메모리 시스템은 디지털 신호 처리 기능을 포함하므로, 인터포저 없이 패키지 기판에 형성된 배선을 통해 통신하는 경우에 발생하는 열악해진 신호 무결성(signal integrity(SI)) 환경과 서로 다른 채널들 사이의 미스매치(mismatch)를 극복할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 고대역폭 메모리 시스템을 설명하기 위하여 제공되는 비교예이다.
도 2는 본 발명의 실시 예에 따른 고대역폭 메모리 시스템의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 4와 도 5는 본 발명의 일 실시예에 따른 멀티 레벨 신호를 NRZ 신호와 비교 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 수신 회로를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 제1 보상 회로를 나타낸다.
도 8는 본 발명의 일 실시예에 따른 반도체 장치의 송신 회로를 나타낸다.
도 9는 본 발명의 일 실시예에 따른 제2 보상 회로를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 고대역폭 메모리 시스템을 나타낸다.
본 명세서에서 채널이라는 용어는 제1 반도체 장치와 제2 반도체 장치가 데이터를 주고 받기 위한 입/출력 경로를 의미할 수 있고, 상기 채널은 반도체 장치의 배선층과 기판의 신호 라인에 의해서 제공될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시 예에 따른 고대역폭 메모리 시스템을 설명하기 위하여 제공되는 비교예이다.
도 1을 참조하면, 고대역폭 메모리 시스템(100)은 제1 반도체 장치(110), 제2 반도체 장치(120), 인터포저(130), 패키지 기판(150), 및 마더 보드(170)를 포함할 수 있다.
제1 반도체 장치(110)는 메모리 패키지일 수 있다. 예컨대, 제1 반도체 장치(110)는 고대역폭 메모리(high bandwidth memory(HBM))일 수 있다. 제2 반도체 장치(120)는 중앙 처리 장치(Central Processing Unit (CPU)), 그래픽 처리 장치(Graphics Processing Unit(GPU)), 시스템 온 칩(system-on-chip(SoC)), ASIC(Application-Specific Integrated Circuit) 등과 같은 프로세서(또는 호스트)일 수 있다.
제1 반도체 장치(110)는 복수의 마이크로범프들(111), 버퍼 다이(112), 및 제1 ~ 제4 메모리 다이들(113-116)을 포함할 수 있다. 버퍼 다이(112)는 제1 반도체 장치(110)의 최하부에 배치될 수 있다. 버퍼 다이(112)는 로직 다이, 베이스 다이 등으로 지칭될 수 있다.
제1 내지 제4 메모리 다이들(113-116)은 버퍼 다이(112) 상에 순차적으로 적층될 수 있다. 버퍼 다이(112)와 제1 내지 제4 메모리 다이들(113-116)은 실리콘 관통 전극(through silicon via(TSV))들(112_1, 113_2, 114_2, 115_2)을 통해 상호 연결될 수 있다. 제1 내지 제4 메모리 다이들(113-116) 각각은 뱅크들을 포함할 수 있고, 각 뱅크는 워드라인들과 비트라인들의 교차점들에 위치하는 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 예컨대, 메모리 셀은 DRAM(dynamic random access memory) 셀 등일 수 있다.
버퍼 다이(112)에는 여러 로직 기능들이 구현될 수 있다. 버퍼 다이(112)는 회로 영역(112_2)과 배선층(112_3)을 포함할 수 있다. 회로 영역(112_2)은 웨이퍼, 및 웨이퍼에 형성된 소자들이 제공하는 회로들을 포함하는 영역일 수 있다. 상기 회로들 중 일부는 제1 피지컬 레이어(physical layer) 회로(PHY1)를 구성할 수 있다. 제1 피지컬 레이어 회로(PHY1)가 송신 회로일 때 제1 피지컬 레이어 회로(PHY1)는 드라이버로 구성될 수 있고, 제1 피지컬 레이어 회로(PHY1)가 수신 회로일 때 제1 피지컬 레이어 회로(PHY1)는 버퍼로 구성될 수 있다. 회로 영역(112_2)은 실리콘 등으로 형성될 수 있다.
복수의 TSV들(112_1)은 버퍼 다이(112)를 관통할 수 있다. 제1 메모리 다이(113)는 버퍼 다이(112) 상에 적층되며 버퍼 다이(112)는 복수의 TSV들(112_1)을 통해 제1 메모리 다이(113)와 전기적으로 연결될 수 있다. 버퍼 다이(112)와 제1 메모리 다이(113) 사이에는 복수의 제1 마이크로 범프들(113_1)이 배치될 수 있다. 복수의 제1 마이크로 범프들(113_1) 각각은 니켈(Ni), 구리(Cu), 주석(Sn), 납(Pb) 등을 포함할 수 있다. 복수의 제1 마이크로 범프들(113_1) 각각은 반구 또는 볼록한 형상으로 형성될 수 있다. 복수의 제1 마이크로 범프들(113_1) 각각의 크기는 수 마이크로(micro) 미터 또는 수십마이크로 미터일 수 있다.
상기한 바와 같은 방식으로 버퍼 다이(112)와 복수의 메모리 다이들(113-116)은 마이크로 범프들(113_1, 114_1, 115_1, 116_1), 관통 전극들(112_1, 113_2, 114_2, 115_2) 및 내부 배선 회로를 통해서 서로 전기적으로 연결될 수 있다.
제1 반도체 장치(110)는 인터포저(130) 상에 적층될 수 있다. 예컨대, 제1 반도체 장치(120)의 마이크로범프들(111)과 인터포저(130)의 상부 패드들(131)의 결합을 통해서, 제1 반도체 장치(110)는 인터포저(130) 상에 적층될 수 있다. 즉, 제1 반도체 장치(110)는 인터포저(130)와 전기적으로 연결될 수 있다.
제1 반도체 장치(110)는 인터포저(130)를 매개로 하여 패키지 기판(150)에 적층될 수 있다. 인터포저(130)는 제1 반도체 장치(110)를 패키지 기판(150)에 전기적으로 연결할 수 있다. 패키지 기판(150)은 패키지용 기판일 수 있고, 예컨대, 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있으나 이에 한정되는 것은 아니다.
제2 반도체 장치(120)는 인터포저(130) 상에 적층될 수 있다. 예컨대, 제2 반도체 장치(120)의 마이크로범프들(121)과 인터포저(130)의 상부 패드들(131)의 결합을 통해서, 제2 반도체 장치(120)는 인터포저(130) 상에 적층될 수 있다. 제2 반도체 장치(120)는 인터포저(130)를 매개로 하여 패키지 기판(150)에 적층될 수 있다. 인터포저(130)는 제2 반도체 장치(120)를 패키지 기판(150)에 전기적으로 연결할 수 있다. 제2 반도체 장치(120)는 제2 피지컬 레이어 회로(PHY2)를 포함할 수 있다.
인터포저(130)는 상부 패드들(131), 상부 배선층, 기판, 하부 배선층, 관통 전극들, 및 연결 단자들(140)을 포함할 수 있다. 기판은 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 기판은 단층 또는 다층 구조를 가질 수 있다. 인터포저(130)는, 기판이 실리콘 기판인 경우에, 실리콘 인터포저로 언급되기도 한다. 다만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 인터포저(130)는 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 중 적어도 하나를 포함할 수 있다.
상부 패드들(131)은 기판의 상면 상에 배치될 수 있고, 상부 패드들(131)은 반도체 장치의 마이크로범프들과 전기적으로 결합될 수 있다. 연결 단자들(140)은 기판의 하면 상에 배치될 수 있다. 연결 단자들(140)은 인터포저(130)를 인쇄회로기판(PCB) 등에 적층시킬 때 이용될 수 있다. 연결 단자들(140)은 그 형태나 재질 등에 기초하여 범프 또는 솔더 볼 등일 수 있다. 상부 배선층은 상부 패드들(131) 아래에 배치되어 상부 패드들(131)과 전기적으로 연결될 수 있고, 하부 배선층은 기판의 적어도 일부를 관통하는 관통 전극들을 통해 상부 배선층에 연결될 수 있다. 연결 단자들(140)은 관통 전극들과 전기적으로 연결될 수 있다.
제1 반도체 장치(110), 제2 반도체 장치(120), 인터포저(130), 및 패키지 기판(150)은 하나의 반도체 패키지(PA1)로 제공될 수 있으며, 반도체 패키지(PA1)는 시스템 인 패키지(system in package(SIP)), 멀티 칩 패키지(multi chip package(MCP)) 등의 기법 중 하나로 구현될 수 있다.
반도체 패키지(PA1)는 패키지 기판(150)의 외부 접속 단자(160)를 통해 마더 보드(170) 상에 실장될 수 있다. 외부 접속 단자(160)는 범프나 솔더 볼 등일 수 있다. 반도체 패키지(PA1)는 마더 보드(170) 상에 외부 접속 단자(160)를 통해 BGA(ball grid array) 방식으로 실장될 수 있으나 이에 한정되는 것은 아니다.
외부 접속 단자(160)의 크기는 연결 단자들(140)의 크기보다 클 수 있고, 연결 단자들(140)의 크기는 마이크로범프들(111, 121)의 크기보다 클 수 있으나, 이에 한정되는 것은 아니다.
인터포저(130)는 미세 공정으로 제작된 반도체 칩의 입출력 패드의 간격과 PCB와 같은 패키지 기판(150)의 입출력 패드의 간격이 서로 맞지 않을 때, 상기 반도체 칩과 상기 패키지 기판 사이에 추가적으로 삽입하는 미세회로 기판을 의미할 수 있다. 인터포저는 주로 실리콘 인터포저가 이용되며, 실리콘 인터포저는 고대역폭 메모리 시스템의 제조 단가를 크게 증가시킨다.
본 발명의 일 실시예에 따른 고대역폭 메모리 시스템은 인터포저 없이 패키지 기판에 포함된 신호 라인들이 제공하는 복수의 채널들을 이용하여 반도체 장치들이 서로 통신할 수 있다. 따라서, 고대역폭 메모리 시스템의 제조 단가를 낮출 수 있는 효과가 있다. 고대역폭 메모리 시스템은 멀티 레벨 시그널링을 이용할 수 있다. 패키지 기판에 포함된 신호 라인들을 이용하여 통신하는 경우 발생할 수 있는 열악해진 신호 무결성(signal integrity(SI)) 환경과 서로 다른 채널들 사이의 미스매치(mismatch)는 디지털 신호 처리 기능을 이용하여 극복할 수 있다.
도 2는 본 발명의 실시 예에 따른 고대역폭 메모리 시스템의 단면도이다.
도 1과의 차이점을 중심으로 설명하면, 도 2의 고대역폭 메모리 시스템(200)은 도 1의 고대역폭 메모리 시스템(100)과 다르게 반도체 장치들(210, 220)과 패키지 기판(250) 사이에 인터포저를 포함하지 않을 수 있다. 반도체 장치들(210, 220)은 일반 범프 또는 솔더 볼 등과 같은 연결 단자들(230, 240)을 이용하여 패키지 기판(250) 상에 적층될 수 있다.
제1 반도체 장치(210), 제2 반도체 장치(220), 및 패키지 기판(250)은 하나의 반도체 패키지(PA2)로 제공될 수 있으며, 반도체 패키지(PA2)는 시스템 인 패키지(system in package(SIP)), 멀티 칩 패키지(multi chip package(MCP)) 등의 기법 중 하나로 구현될 수 있다.
반도체 패키지(PA2)는 마더 보드(270) 상에 외부 접속 단자들(260)을 통해 실장될 수 있다. 외부 접속 단자들(260)은 범프나 솔더 볼 등일 수 있다. 반도체 패키지(PA2)는 마더 보드(270) 상에 외부 접속 단자들(260)을 통해 BGA(ball grid array) 방식으로 실장될 수 있으나 이에 한정되는 것은 아니다.
패키지 기판(250)은 복수의 채널들을 제공하는 신호 라인들을 포함할 수 있으며, 제1 반도체 장치(210)와 제2 반도체 장치(220)는 패키지 기판(250)의 신호 라인들이 제공하는 채널들을 통해 서로 통신할 수 있다.
제1 연결 단자들(230)은 제1 반도체 장치(210)와 패키지 기판(250)을 직접 연결할 수 있고, 제2 연결 단자들(240)은 제2 반도체 장치(220)와 패키지 기판(250)을 직접 연결할 수 있다. 제1 반도체 장치(210)는 제1 피지컬 레이어 회로(PHY1)를 포함할 수 있고, 제2 반도체 장치(220)는 제2 피지컬 레이어 회로(PHY2)를 포함할 수 있다.
도 1을 참조하면, 도 1의 제1 반도체 장치(110)의 일 예에 해당하는 HBM은 채널 개수를 크게 증가시켜 대역폭을 향상시킨 것이고, 반도체 장치들(110, 120)은 인터포저(130)와 마이크로범프들(111, 121)을 통해 연결되므로 고밀도 배선(high density interconnect(HDI))이 가능하다.
도 2를 참조하면, 반도체 장치들(210, 220)은 패키지 기판(250)과 연결 단자들(230, 240)을 통해 연결될 수 있다. 연결 단자들(230, 240)은 일반 범프 또는 솔더 볼 등일 수 있다. 도 1의 마이크로범프들(111, 121)의 크기보다 도 2의 연결 단자들(230, 240)의 크기가 더 클 수 있다. 따라서, 반도체 장치들(210, 220)과 패키지 기판(250) 사이의 연결 단자들(230, 240)의 개수는 도 1의 반도체 장치들(110, 120)과 인터포저(130) 사이의 마이크로범프들(111, 121)의 개수보다 감소할 수 있다. 따라서, 도 2의 패키지 기판(250)의 신호 라인들이 제공하는 채널들의 개수는 도 1의 인터포저(130)의 신호 라인들이 제공하는 채널들의 개수보다 감소할 수 있다.
본 발명의 일 실시예에 따른 고대역폭 메모리 시스템(200)에서 제1 반도체 장치(210)와 제2 반도체 장치(220)가 서로 주고 받는 데이터 신호는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호일 수 있다. 상기 멀티 레벨 신호는 펄스 진폭 변조(pulse amplitude modulation(PAM))4, PAM8, PAM16 등을 기반으로 생성될 수 있다. 예컨대, 상기 데이터 신호는 PAM4 기반으로 생성될 수 있고, 4개의 서로 다른 레벨들을 갖는 멀티 레벨 신호일 수 있다. M-진(M-ary) PAM에서 심볼 1개는 log2M-비트를 대표할 수 있다. 따라서, 멀티 레벨 시그널링을 이용하면 이진 신호에 비해서 데이터 레이트(data rate)를 높일 수 있다.
다만, 멀티 레벨 신호는 이진 신호에 비해 전압 레벨 간격이 좁고, 패키지 기판(250)의 신호 라인들이 제공하는 채널들을 통해 통신함에 따라 심볼 간 간섭(inter-symbol interference(ISI))이 초래될 수 있다. 따라서, 신호 무결성(signal integrity(SI)) 환경이 열악해질 수 있다. 또한, 서로 다른 채널들 사이에 미스매치가 발생할 수 있다.
본 발명의 일 실시예에 따른 고대역폭 메모리 시스템(200)은 디지털 신호 처리 기능을 이용하여 열악해진 SI 환경과 서로 다른 채널들 사이의 미스매치(mismatch)를 극복할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템을 간단하게 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 고대역폭 메모리 시스템(300)은 제1 반도체 장치(310)와 제2 반도체 장치(320)를 포함할 수 있다. 제1 반도체 장치(310)는 도 2의 제1 반도체 장치(210)에 대응할 수 있고, 제2 반도체 장치(320)는 도 2의 제2 반도체 장치(220)에 대응할 수 있다. 제1 반도체 장치(310)와 제2 반도체 장치(320)는 패키지 기판의 신호 라인들이 제공하는 채널들(CH)을 통해 데이터를 주고 받을 수 있다.
제1 반도체 장치(310)는 데이터를 전송하는 제1 송신 회로(311), 데이터를 수신하는 제1 수신 회로(312), 및 제1 반도체 장치(310)의 전반적인 동작을 제어하는 제1 코어 회로(313) 등을 포함할 수 있다. 제1 송신 회로(311)와 제1 수신 회로(312)는 제1 반도체 장치(310)에 포함된 버퍼 다이의 피지컬 레이어 회로에 구현될 수 있다.
제2 반도체 장치(320)는 데이터를 수신하는 제2 수신 회로(321), 데이터를 전송하는 제2 송신 회로(322), 및 제2 반도체 장치(320)의 전반적인 동작을 제어하는 제2 코어 회로(323) 등을 포함할 수 있다.
고대역폭 메모리 시스템(300)에서 제1 반도체 장치(310)와 제2 반도체 장치(320)는 M개의 레벨들을 갖는 멀티 레벨 신호로 데이터를 주고받을 수 있으며, M은 2보다 큰 자연수일 수 있다. 일례로 M은 2의 제곱수일 수 있으며, 채널들(CH) 각각을 통해 전송하고자 하는 데이터의 전송량에 따라 결정될 수 있다.
제1 수신 회로(312)는 제2 송신 회로(322)로부터 전송된 멀티 레벨 신호를 수신하고 복원할 수 있다. 일례로, 제1 수신 회로(312)는 M개의 레벨들을 갖는 멀티 레벨 신호를 디지털 신호로 변환하고, 상기 디지털 신호에 대해 디지털 신호 처리 기능을 수행할 수 있다. 제1 수신 회로(312)는 상기 멀티 레벨 신호를 이진 신호로 변환하여 복수의 메모리 다이들로 전송할 수 있다.
제1 송신 회로(311)는 제2 수신 회로(321)로 전송할 데이터를 멀티 레벨 신호로 변환하고 출력할 수 있다. 일례로, 제1 송신 회로(311)는 이진 신호를 M개의 레벨들을 갖는 멀티 레벨 신호로 변환하고, 상기 멀티 레벨 신호에 대해 디지털 신호 처리 기능을 수행할 수 있다. 제1 송신 회로(311)는 상기 멀티 레벨 신호를 아날로그 신호로 변환하여 패키지 기판의 채널들로 전송할 수 있다.
본 발명의 일 실시예에 따른 고대역폭 메모리 시스템(300)은 멀티 레벨 시그널링을 이용하여 인터포저 없이 통신할 수 있다. 따라서, 고대역폭 메모리 시스템(300)의 제조 단가를 낮출 수 있다.
본 발명의 일 실시예에 따른 고대역폭 메모리 시스템(300)은 제1 반도체 장치(310)의 버퍼 다이에 디지털 신호 처리 기능을 탑재할 수 있다. 고대역폭 메모리 시스템(300)은 상기 디지털 신호 처리 기능을 이용하여 채널들(CH)의 왜곡을 보상하고, 채널들(CH) 사이의 미스매치를 보상할 수 있다.
도 4와 도 5는 본 발명의 일 실시예에 따른 멀티 레벨 신호를 설명하기 위한 도면이다.
도 4를 참조하면, NRZ(non-return zero) 신호는 디지털 로직 신호의 "1"정보와 "0" 정보를 나타내기 위해 낮은 신호 레벨(LV1)과 높은 신호 레벨(LV2)을 사용하는 이진코드일 수 있다. NRZ 신호로 데이터를 수신하는 경우, 하나의 데이터 전송 주기(PR) 동안 1개의 데이터 비트들을 수신할 수 있다. 일례로, 2개의 레벨들(LV1, LV2) 각각은 0 또는 1의 데이터에 대응할 수 있다. NRZ 신호는 하나의 데이터 전송 주기 동안 1개의 데이터 비트를 전송할 수 있다.
도 5를 참조하면, 멀티 레벨 신호는 4개의 레벨들(LV1-LV4)을 가질 수 있다. 멀티 레벨 신호는 4-레벨 펄스 진폭 변조(PAM-4; pulse amplitude modulation-4)를 기반으로 생성될 수 있다. 4-레벨 펄스 진폭 변조를 기반으로 생성되는 멀티 레벨 신호로 데이터를 수신하는 경우, 하나의 데이터 전송 주기(PR) 동안 2개의 데이터 비트들을 수신할 수 있다.
일례로, 자연 매핑(natural mapping)을 적용할 경우, 4개의 레벨들(LV1-LV4) 각각은 순차적으로 00, 01, 10, 11의 데이터에 대응할 수 있다. 따라서, 메모리 장치는 하나의 데이터 전송 주기(PR) 동안 2개의 비트들, 예를 들어, 00, 01, 10 , 11 중 하나를 수신할 수 있다. 다른 예로서, 비트 오율을 최소화하기 위해 그레이 매핑(gray mapping)을 적용할 경우, 4개의 레벨들(LV1-LV4) 각각은 순차적으로 각각 00, 01, 11, 10의 데이터에 대응할 수 있다. 본 명세서에서는 NRZ 신호를 멀티 레벨 신호로 변환할 때 자연 매핑(natural mapping) 또는 그레이 매핑(gray mapping)을 적용하는 예만을 설명하였으나, 본 발명의 기술적 사상이 이에 한정되지 않는다.
도 5의 멀티 레벨 신호는 도 4의 NRZ 신호에 비해 하나의 데이터 전송 주기 동안 전송할 수 있는 데이터 양이 두배이나 신호 레벨 간격이 좁다. 신호 레벨 간격이 좁으면 신호가 채널을 통해 전송될 때 왜곡으로 인해 신호가 손실될 수 있다.
본 발명의 일 실시예에 따른 고대역폭 메모리 시스템은 디지털 신호 처리 기능을 포함할 수 있다. 따라서, 신호의 왜곡을 보상할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 수신 회로를 나타낸다.
도 6을 참조하면, 수신 회로(400)는 M개의 레벨들을 갖는 멀티 레벨 신호(sDQ[0]~sDQ[K-1])를 K개의 데이터 핀들(P1~PK)을 통해서 수신할 수 있다. 수신 회로(400)는 멀티 레벨 신호(sDQ[0]~sDQ[K-1])를 이진 신호(bDQ[0]~bDQ[N-1])로 변환하고, 이진 신호(bDQ[0]~bDQ[N-1])를 N개의 TSV 핀들을 통해 TSV들(TSV1~TSVN)로 출력할 수 있다. K는 N보다 작은 자연수이며, N=K·log2M을 만족할 수 있다.
수신 회로(400)는 아날로그 프론트 엔드(analog front end(AFE); 410), 아날로그-디지털 변환기(analog-digital converter(ADC); 420), 제1 보상 회로(430), 디코더(440), TSV 드라이버(450)를 포함할 수 있다.
AFE(410)는 복수의 채널에 대응하는 복수의 AFE를 포함할 수 있다. AFE(410)는 데이터 핀들(P1~Pk)을 통해 M개의 레벨들을 갖는 멀티 레벨 신호(sDQ[0]~sDQ[K-1])를 수신할 수 있다. AFE(410)는 외부로부터 입력받은 감쇄된 아날로그 신호를 증폭하고 노이즈를 제거하여 원래 신호에 가깝도록 복원할 수 있다.
ADC(420)는 복수의 채널에 대응하는 복수의 ADC를 포함할 수 있다. ADC는 아날로그 신호를 디지털 신호로 변환하는 회로이다. ADC(420)는 아날로그 신호에 대해 표본화(sampling), 양자화, 및 부호화를 거쳐 디지털 신호로 변환할 수 있다. 표본화는 일정한 샘플링 주기로 아날로그 신호의 값을 추출할 수 있다. 아날로그 신호를 표본화함으로써 연속적인 아날로그 신호가 이산 시간 신호로 나타날 수 있다. 양자화는 추출한 샘플링 신호의 레벨을 몇단계로 나타낼 수 있다. 양자화는 샘플링된 값을 구간별로 구분하고 각 구간의 대표값으로 치환할 수 있다. 부호화는 양자화로 나눈 레벨에 속한 값을 이진수로 변환할 수 있다. 부호화는 각 구간별로 이진 부호를 할당하고 각 샘플을 이진 부호로 변환할 수 있다.
제1 보상 회로(430)는 ADC(420)로부터 출력되는 디지털 신호를 수신하고 디지털 신호 처리를 수행할 수 있다. 예컨대, 제1 보상 회로(430)는 채널들의 왜곡을 보상하고, 채널 간 미스매치를 보상할 수 있다. 예컨대, 제1 보상 회로(430)는 데이터 신호의 ISI 현상을 제거할 수 있고, 상기 채널 간 타이밍 스큐(timing skew) 미스매치, 상기 채널 간 오프셋(offset) 미스매치, 상기 채널 간 이득 미스매치, 및 샘플링 타이밍(sampling timing) 미스매치를 보상할 수 있다. 제1 보상 회로(430)에 대해서는 도 7을 참조하여 상세히 설명하기로 한다.
디코더(440)는 디지털 신호 처리된 디지털 신호를 이진 신호(bDQ[0]~bDQ[N-1])로 변환할 수 있다.
TSV 드라이버(650)는 TSV 핀들을 통해 이진 신호(bDQ[0]~bDQ[N-1])를 TSV들(TSV1~TSVn)에 할당할 수 있다. 이진 신호(bDQ[0]~bDQ[N-1])는 TSV들(TSV1~TSVn)을 통해 복수의 메모리 다이들로 전송될 수 있다.
실시 예에 따라, 수신 회로(400)는 멀티 레벨 신호(sDQ[0]~sDQ[K-1])를 이진 데이터로 변환하지 않고 TSV 핀들을 통해 TSV들(TSV1~TSVN)로 출력할 수 있다. 이 경우 수신 회로(400)는 디코더(440)를 포함하지 않을 수 있다.
도 7은 본 발명의 일 실시예에 따른 제1 보상 회로를 나타낸다.
도 7을 참조하면, 제1 보상 회로(430)는 이퀄라이저(431), 제1 미스매치 보상회로(432), 클락 및 데이터 복원(clock and data recovery(CDR)) 회로(433)를 포함할 수 있다.
이퀄라이저(431)는 신호를 전송하는 과정에서 왜곡되거나 일그러진 신호를 원래 모양으로 복원할 수 있다. 신호 라인에서의 저항 성분 및 송수신단에서의 입력 커패시턴스는 데이터 신호에서 ISI 현상을 야기할 수 있고, 이퀄라이저(431)는 데이터 신호에 대한 ISI 현상을 제거할 수 있다.
이퀄라이저(431)는 아날로그 회로로 구현할 수도 있고, 디지털 회로로 구현할 수도 있다. 예컨대, 연속 시간 선형 이퀄라이저(Continuous time linear equalizer(CTLE))는 아날로그 회로로 구현할 수 있고, 피드 포워드 이퀄라이저(feed forward equalizer(FFE))는 디지털 회로로 구현할 수 있다. 판정 궤환 이퀄라이저(decision feedback equalizer, DFE)는 아날로그 회로로 구현할 수도 있고 디지털 회로로 구현할 수도 있다.
제1 미스매치 보상회로(432)는 채널 간 타이밍 스큐(timing skew) 미스매치, 상기 채널 간 오프셋 미스매치, 및 상기 채널 간 이득 미스매치를 보상할 수 있다.
이득 미스매치와 오프셋 미스매치는 ADC들의 반도체 공정 산포 차이에 의해서 발생할 수 있다. 이득 미스매치는 상기 ADC들에 포함된 증폭기의 이득이 서로 다른 것을 의미할 수 있다. 이득 미스매치는 신호의 진폭의 차이를 유발할 수 있다. 오프셋 미스매치는 상기 ADC들에 포함된 증폭기의 오프셋 전압이 서로 다른 것을 의미할 수 있다. 오프셋 미스매치는 신호의 평균 레벨의 차이를 유발할 수 있다.
채널 간 타이밍 스큐 미스매치는 채널 간에 물리적인 길이가 서로 다른 것을 의미할 수 있다. 채널 간 타이밍 스큐 미스매치는 ADC들로 신호가 도달하는 시간의 차이를 유발할 수 있다. 따라서, ADC들로 도달하는 신호들 사이의 타이밍 스큐를 보상하여 상기 채널 간 타이밍 스큐 미스매치를 보상할 수 있다.
CDR 회로(433)는 채널간 샘플링 타이밍 미스매치를 보상할 수 있다. CDR 회로(433)는 제1 미스매치 보상회로(432)로부터 수신된 신호와 내부의 클락 신호를 사용하여 데이터와 데이터에 동기된 클락을 복원하는 회로일 수 있다. CDR 회로(633)는 ADC들로 상기 데이터에 동기된 클락을 출력할 수 있다. 상기 데이터에 동기된 클락에 기초하여 상기 ADC의 샘플링 주기가 조절될 수 있다.
실시 예에 따라, 메모리에서 DQS 신호와 같은 별도의 스트로브 신호를 사용할 경우 상기 스트로브 신호에 대해서도 상기한 바와 같은 미스매치 보상 회로의 기능을 적용할 수 있다.
도 8는 본 발명의 일 실시예에 따른 반도체 장치의 송신 회로를 나타낸다.
도 8을 참조하면, 송신 회로(500)는 메모리 다이들로부터 N개의 TSV들(TSV1~TSVN)을 통해 이진 신호(bDQ[0]~bDQ[N-1])를 수신할 수 있다. 송신 회로(500)는 이진 신호(bDQ[0]~bDQ[N-1])를 M개의 레벨을 갖는 멀티 레벨 신호(sDQ[0]~sDQ[K-1])로 변환하고, 멀티 레벨 신호(sDQ[0]~sDQ[K-1])를 K개의 데이터 핀들(P1~PK)을 통해 출력할 수 있다.
송신 회로(500)는 TSV 버퍼(510), 인코더(520), 제2 보상 회로(530), 디지털 아날로그 변환기(digital-analog converter(DAC); 540), 및 드라이버(550)를 포함할 수 있다.
TSV 버퍼(510)는 메모리 다이로부터 N개의 TSV들(TSV1~TSVN)을 통해 이진 신호(bDQ[0]~bDQ[N-1])를 수신하고, 이진 신호(bDQ[0]~bDQ[N-1])를 버퍼링하여 인코더(520)로 출력할 수 있다.
인코더(520)는 이진 신호(bDQ[0]~bDQ[N-1])를 M개의 레벨을 갖는 멀티 레벨 신호로 변환할 수 있다.
제2 보상 회로(530)는 상기 멀티 레벨 신호를 수신하고 디지털 신호 처리를 수행할 수 있다. 예컨대, 제2 보상 회로(530)는 데이터가 전송 될 채널들의 왜곡을 보상하고, 채널 간 타이밍 스큐 미스매치, 상기 채널 간 오프셋 미스매치, 및 상기 채널 간 이득 미스매치를 보상할 수 있다. 제2 보상 회로(530)에 대해서는 도 10을 참조하여 상세히 설명하기로 한다.
DAC(540)는 복수의 채널에 대응하는 복수의 DAC를 포함할 수 있다. DAC(540)는 디지털 신호를 아날로그 신호로 변환할 수 있다.
드라이버(550)는 이진 신호(sDQ[0]~sDQ[K-1])를 K개의 데이터 핀들(P1~PK)을 통해 패키지 기판의 채널들로 전송할 수 있다.
데이터 핀들(P1~PK)은 패키지 기판에 장착된 범프에 연결될 수 있다.
실시 예에 따라, 송신 회로(500)는 멀티 레벨 신호(sDQ[0]~sDQ[K-1])를 데이터 핀들(P1~PK)을 통해 패키지 기판의 채널들로 전송할 수 있다. 이 경우 송신 회로(500)는 인코더(520)를 포함하지 않을 수 있다.
도 9는 본 발명의 일 실시예에 따른 제2 보상 회로를 나타낸다.
도 9를 참조하면, 제2 보상 회로(530)는 프리코딩 회로(531), 송신 필터(532), 및 제2 미스매치 보상회로(533)를 포함할 수 있다.
프리코딩 회로(531)는 프리코딩 행렬을 이용하여 데이터를 코딩할 수 있다. 프리코딩이란 전송될 데이터를 상기 프리코딩 행렬을 이용하여 코딩함으로써 데이터 패턴을 다른 패턴으로 바꾸는 것을 의미할 수 있다. 예컨대, 데이터에 "1"이 너무 많거나, "0"이 너무 많거나, "1"과 "0"의 스위칭이 너무 많으면 프리코딩 회로(531)는 데이터 패턴을 다른 패턴으로 바꿀 수 있다.
일례로, 데이터 버스 반전(Data Bus Inversion(DBI))과 같은 데이터 인코딩 방법이 이용될 수 있다. DBI는 번갈아 일어나는 시그널링 상태들 간에 소모되는 전력이 비대칭적인 시스템들에 대해 데이터 버스를 선택적으로 반전시킴으로써 DC 전력 소모를 줄이는 것을 목표로 하는 I/O 시그널링 기법이다. 데이터 비트들이 반전되면, 데이터 비트들이 반전되었음을 나타내는 DBI 비트라는 추가 신호가 셋팅될 수 있다. 프리코딩 된 데이터를 전송함으로써 데이터 전송의 신뢰성을 향상시킬 수 있다.
송신 필터(532)는 채널 상태 정보에 기초하여 데이터를 미리 보상해서 보내줄 수 있다. 예컨대, 송신 필터(732)는 유한 임펄스 응답(finite impulse response(FIR)) 필터일 수 있다.
제2 미스매치 보상회로(533)는 데이터 신호가 전송될 채널 간 타이밍 스큐 미스매치, 상기 채널 간 오프셋 미스매치, 및 상기 채널 간 이득 미스매치를 보상할 수 있다. 송신 회로의 제1 미스매치 보상회로는 수신 회로의 제2 미스매치 보상회로(533)와 몇가지 차이점을 제외하고는 유사한 원리로 동작할 수 있다.
예를 들어, 채널 간 타이밍 스큐 미스매치의 경우, 수신 회로의 제1 미스매치 보상회로는 데이터 신호들 사이에 이미 발생한 타이밍 스큐를 일률적으로 맞춰주는 반면, 송신 회로의 제2 미스매치 보상회로(533)는 수신 회로에서 동시에 데이터 신호들을 받을 수 있도록 미리 타이밍 스큐를 인위적으로 가해주는 차이가 있다.
도 10은 본 발명의 일 실시예에 따른 고대역폭 메모리 시스템을 나타낸다.
도 10을 참조하면, 고대역폭 메모리 시스템(600)은 다수의 HBM들(610), 프로세서(620), 패키지 기판(630), 및 마더 보드(640)를 포함할 수 있다. 다수의 HBM들(610) 은 도 2 내지 도 9를 참조하여 설명한 제1 반도체 장치에 해당할 수 있다. 프로세서(620)는 CPU, GPU 등에 해당할 수 있다. 다수의 HBM들(610), 프로세서(620), 및 패키지 기판(630)은 하나의 반도체 패키지(PA)로 제공될 수 있다. 반도체 패키지(PA)는 마더 보드(640) 상에 외부 접속 단자를 통해 실장될 수 있다.
다수의 HBM들(610)과 프로세서(620)는 패키지 기판(630)의 신호 라인들이 제공하는 채널들을 통해 서로 통신할 수 있다. 즉, 다수의 HBM들(610)과 프로세서(620)는 멀티 레벨 시그널링을 이용하여 인터포저 없이 통신할 수 있다. 따라서, 고대역폭 메모리 시스템(600)의 제조 단가를 낮출 수 있다. 패키지 기판(630)의 신호 라인들을 이용하는 경우 발생할 수 있는 열악해진 SI 환경과 서로 다른 채널들 사이의 미스매치는 디지털 신호 처리 기능을 이용하여 극복할 수 있다. 상기 디지털 신호 처리 기능은 HBM들(610)의 버퍼 다이에 구현될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200; 메모리 시스템
110, 210; 제1 반도체 장치
120, 220; 제2 반도체 장치
140, 240; 연결 단자들
150, 250; 패키지 기판
160, 260; 외부 접속 단자들
170, 270; 마더 보드

Claims (10)

  1. 마더 보드; 및
    상기 마더 보드에 결합된 반도체 패키지;를 포함하고,
    상기 반도체 패키지는,
    상기 마더 보드 상에 탑재되고, 복수의 채널들을 제공하는 신호 라인들을 포함하는 패키지 기판;
    상기 패키지 기판 상에 탑재되고, 제1 피지컬 레이어(physical layer(PHY)) 회로를 포함하는 제1 반도체 장치; 및
    상기 패키지 기판 상에 탑재되고, 제2 PHY 회로를 포함하는 제2 반도체 장치;를 포함하고,
    상기 제1 반도체 장치와 상기 제2 반도체 장치는 상기 복수의 채널들을 통해 서로 데이터 신호를 주고 받고,
    상기 데이터 신호는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호이고,
    상기 제1 PHY 회로는 상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 디지털 신호 처리를 수행하는 고대역폭 메모리 시스템.
  2. 제1항에 있어서,
    상기 제1 반도체 장치는 상기 패키지 기판 상에 적층되는 버퍼 다이와 적어도 하나의 메모리 다이를 포함하고,
    상기 버퍼 다이는 상기 제1 PHY 회로를 포함하는 고대역폭 메모리 시스템.
  3. 제2항에 있어서, 상기 제1 PHY 회로는,
    상기 채널들에 대응하고, 상기 제2 반도체 장치로부터 수신된 상기 데이터 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터(analog digital converter(ADC))들; 및
    상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 제1 보상 회로; 및
    상기 디지털 신호를 이진 신호로 변환하는 디코더;를 포함하는 고대역폭 메모리 시스템.
  4. 제3항에 있어서, 상기 제1 보상 회로는,
    상기 데이터 신호의 신호간 간섭(inter symbol interference) 현상을 제거하는 이퀄라이저를 포함하는 고대역폭 메모리 시스템.
  5. 제3항에 있어서, 상기 제1 보상 회로는,
    채널 간 타이밍 스큐(timing skew) 미스매치, 상기 채널 간 오프셋 미스매치, 및 상기 채널 간 이득 미스매치를 보상하는 제1 미스매치 보상 회로를 포함하는 고대역폭 메모리 시스템.
  6. 제3항에 있어서, 상기 제1 보상 회로는,
    상기 디지털 신호와 내부의 클락 신호를 사용하여 데이터와 상기 데이터에 동기된 클락을 복원하는 클락 및 데이터 복원(clock and data recovery(CDR)) 회로;를 포함하는 고대역폭 메모리 시스템.
  7. 제6항에 있어서,
    상기 CDR 회로는 상기 데이터에 동기된 클락을 상기 ADC들로 출력하고, 상기 데이터에 동기된 클락에 기초하여 채널 간 샘플링 타이밍 미스매치를 보상하는 고대역폭 메모리 시스템.
  8. 복수의 채널들을 제공하는 신호 라인들을 포함하는 패키지 기판;
    버퍼 다이 및 상기 버퍼 다이 상에 적층된 메모리 다이들을 포함하는 적어도 하나의 제1 반도체 장치;
    상기 복수의 채널들을 통해 상기 제1 반도체 장치와 데이터 신호를 주고 받는 제2 반도체 장치; 및
    상기 적어도 하나의 제1 반도체 장치와 상기 제2 반도체 장치를 상기 패키지 기판에 직접 연결하는 연결 단자들;을 포함하고,
    상기 데이터 신호는 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호이고,
    상기 적어도 하나의 제1 반도체 장치는 상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 고대역폭 메모리 시스템.
  9. 제8항에 있어서, 상기 버퍼 다이는,
    상기 채널들에 대응하고, 상기 제2 반도체 장치로부터 수신된 상기 데이터 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터(analog digital converter(ADC))들; 및
    상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 제1 보상 회로; 및
    상기 디지털 신호를 이진 신호로 변환하는 디코더;를 포함하고,
    상기 이진 신호는 상기 메모리 다이들로 전송되는 고대역폭 메모리 시스템.
  10. 패키지 기판의 채널들을 통해 프로세서와 데이터 신호를 주고 받는 송신회로와 수신회로를 포함하는 버퍼 다이; 및
    상기 버퍼 다이 상에 적층되며, 복수의 관통 전극들을 통해 상기 버퍼 다이와 연결되는 복수의 메모리 다이들;을 포함하고,
    상기 버퍼 다이의 상기 수신회로는,
    상기 채널들에 대응하고, 상기 채널들을 통해 수신된 M개의 레벨들(M은 2보다 큰 자연수)을 갖는 멀티 레벨 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터(analog digital converter(ADC))들;
    상기 채널들의 왜곡을 보상하고, 상기 채널들 사이의 미스매치를 보상하는 제1 보상 회로; 및
    상기 디지털 신호를 이진 신호로 변환하는 디코더; 및
    상기 이진 신호를 상기 복수의 관통 전극들로 출력하는 드라이버;를 포함하는 고대역폭 메모리 시스템.
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