JP2011050000A - 通信集中制御システムおよび通信集中制御方法 - Google Patents
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Abstract
【課題】バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することが可能な通信集中制御システムおよび通信集中制御方法を提供する。
【解決手段】マスタ装置20および複数のスレーブ装置30はフレーム同期信号に同期して双方向通信可能で、通信バス40は、データレベルを含む複数の信号レベルが設定される多値信号が伝送され、多値信号はデータレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、マスタ装置20は、フレームクロックとアドレス信号を通信バスに送信し、アクノレッジ信号と割り込み信号IRを通信バスから受信し、データを通信バスに対して送受信し、各スレーブ装置30はフレームクロックとアドレス信号を通信バス40から受信し、アクノレッジ信号と割り込み信号を通信バスに送信し、データをバスに対して送受信する。
【選択図】図9
【解決手段】マスタ装置20および複数のスレーブ装置30はフレーム同期信号に同期して双方向通信可能で、通信バス40は、データレベルを含む複数の信号レベルが設定される多値信号が伝送され、多値信号はデータレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、マスタ装置20は、フレームクロックとアドレス信号を通信バスに送信し、アクノレッジ信号と割り込み信号IRを通信バスから受信し、データを通信バスに対して送受信し、各スレーブ装置30はフレームクロックとアドレス信号を通信バス40から受信し、アクノレッジ信号と割り込み信号を通信バスに送信し、データをバスに対して送受信する。
【選択図】図9
Description
本発明は、プリンタや複写機等の多数のセンサとアクチュエータを有する系を集中制御する集中制御システムに係り、特に、一つのマスタ装置と複数のスレーブ装置間のバスを通した通信制御を行う通信集中制御システムおよび通信集中制御方法に関するものである。
多数のセンサとアクチュエータを有する系を集中制御する場合、たとえば図1に示すように、制御CPU1を中心として全センサ2およびアクチュエータ3を、スター配線することが行われる。
しかし、スター配線することは、配線の密集により困難であり、現実的ではない。
しかし、スター配線することは、配線の密集により困難であり、現実的ではない。
これに対して、図2に示すように、制御CPU1側のマスタ装置4とアクチュエータ3またはセンサ2が接続される複数のスレーブ装置5をバス6で接続して配線を減らすことは有効である。
また、各センサとアクチュエータがバスインターフェイスをもつオーバーヘッドを解消するには、図3に示すような配線が有効である。
すなわち、バスインターフェイスをもつスレーブ装置5aをバス上に複数接続してスレーブ装置5aを中心としてセンサ2とアクチュエータ3をスター配線することも有効である。
すなわち、バスインターフェイスをもつスレーブ装置5aをバス上に複数接続してスレーブ装置5aを中心としてセンサ2とアクチュエータ3をスター配線することも有効である。
バスによるデータ通信で制御が行われる系では、アクチュエータへの制御信号送信とセンサからの情報受信をある程度定期的に実行する必要があることから、バスのスケジューリングを制御CPU1側がマスタ装置となって管理する。
マスタ装置はそれぞれのアクチュエータやセンサに必要な頻度でアクセスを行ってバスを介してデータのやり取りを行う。
例としてシングルマスタのI2Cバスを用いてシステム内のデバイスの制御やモニターを行うテレビジョン(TV)セット等がある。
マスタ装置はそれぞれのアクチュエータやセンサに必要な頻度でアクセスを行ってバスを介してデータのやり取りを行う。
例としてシングルマスタのI2Cバスを用いてシステム内のデバイスの制御やモニターを行うテレビジョン(TV)セット等がある。
このような系ではセンサから制御CPUへの情報伝達はマスタ装置がスレーブ装置にアクセスしない限り行われないポーリングという形態をとる。
また、特許文献1から3には、シリアルデータ伝送処理技術や多値符号伝送技術が開示されている。
ところが、ポーリングの欠点はシステムにとって緊急を要する信号であってもマスタ装置がアクセスを行うまでは制御系に伝達されないことで、アクセスが行われるまでの遅延によっては系に致命的打撃が生じるおそれがある。
このため、緊急の信号を発する可能性のあるセンサには、図4に示すように、割り込み伝達のための専用配線7を要し、バスの線数が増えて配線の小型化ができないという不利益がある。
また、データが同期するクロックにもデータとは別の専用配線が必要で、さらに配線が増えてしまうことは避けられない。
このため、緊急の信号を発する可能性のあるセンサには、図4に示すように、割り込み伝達のための専用配線7を要し、バスの線数が増えて配線の小型化ができないという不利益がある。
また、データが同期するクロックにもデータとは別の専用配線が必要で、さらに配線が増えてしまうことは避けられない。
本発明は、バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することが可能な通信集中制御システムおよび通信集中制御方法を提供することにある。
本発明の第1の観点の通信集中制御システムは、フレーム同期信号を発信するマスタ装置と、通信バスと、上記マスタ装置と上記通信バスにより接続された複数のスレーブ装置と、を有し、上記マスタ装置および上記複数のスレーブ装置は、上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信可能で、上記通信バスは、データレベルを含む複数の信号レベルが設定される多値信号が伝送され、上記多値信号は、データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、上記マスタ装置は、フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、上記各スレーブ装置は、フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信する。
本発明の第2の観点の通信集中制御方法は、フレーム同期信号を発信するマスタ装置と複数のスレーブ装置を、通信バスにより接続し、上記通信バスに、データレベルを含む複数の信号レベルが設定される多値信号が伝送し、上記多値信号には、データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当て、他のひとつの信号レベルが割り込みの衝突に割り当て、上記マスタ装置により、フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、上記各スレーブ装置により、フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信し、上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信を行い、上記スレーブ装置により、割り込みを発行すべきトリガーイベントが発生すると上記通信バスを介して割り込み要求を発行し、上記スレーブ装置およびマスタ装置において、複数の上記スレーブ装置が、同時並列的に割り込み要求を発行した状態である割り込み要求の衝突を上記通信バスの信号レベルにより検出する。
本発明によれば、バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は次の順序で行う。
1.第1の実施形態
2.第2の実施形態
3.第3の実施形態
4.第4の実施形態
なお、説明は次の順序で行う。
1.第1の実施形態
2.第2の実施形態
3.第3の実施形態
4.第4の実施形態
<1.第1の実施形態>
図5は、本発明の第1の実施形態に係る通信集中制御システムの構成例を示す図である。
図5は、本発明の第1の実施形態に係る通信集中制御システムの構成例を示す図である。
本通信集中制御システム10は、一つのマスタ装置20と、複数のスレーブ装置30−1〜30−nと、通信バス40と、を含んで形成されている。
マスタ装置20と複数のスレーブ装置30−1〜30−nは通信バス40により接続されている。
マスタ装置20と複数のスレーブ装置30−1〜30−nは通信バス40により接続されている。
[通信集中制御システムの全体概要]
マスタ装置20および複数のスレーブ装置30−1〜30−nは、通信バス40を通して、マスタ装置20が発信するフレーム同期信号CLKに同期して双方向通信可能である。
マスタ装置20は、フレームクロックCLKとスレーブアドレス信号AS、ポートアドレス信号AP等を通信バス40に送信する機能を有する。マスタ装置20は、アクノレッジ信号ACKと割り込みを示す割り込み要求信号IRを通信バスから受信し、データDをバスに対して送受信する機能を有する。
マスタ装置20および複数のスレーブ装置30−1〜30−nは、通信バス40を通して、マスタ装置20が発信するフレーム同期信号CLKに同期して双方向通信可能である。
マスタ装置20は、フレームクロックCLKとスレーブアドレス信号AS、ポートアドレス信号AP等を通信バス40に送信する機能を有する。マスタ装置20は、アクノレッジ信号ACKと割り込みを示す割り込み要求信号IRを通信バスから受信し、データDをバスに対して送受信する機能を有する。
各スレーブ装置30(−1〜−n)は、フレームクロックCLKとアドレス信号AS,AP等を通信バス40から受信し、アクノレッジ信号ACKと割り込み要求信号IRを通信バスに送信し、データをバスに対して送受信する機能を有する。
通信バス40は、複数の信号レベルが設定される多値信号が伝送される。
この多値信号は、通常のデータの「0」および「1」を表すロー(L)レベルとハイ(H)レベルに加えて2つの信号レベルが設定される。
ひとつの信号レベルがフレームクロックCLKに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられる。
本実施形態においては、ひとつの信号レベルは、Hレベルより電位が高くマスタ装置20が送るフレームクロックCLKを表すSH(スーパーハイ)レベルである。
他のひとつの信号レベルは、複数のスレーブ装置30−1〜30−nが同時並列的に割り込み要求を発生したときのバス電位でありLレベルより低いIL(イリーガルロー)レベルである。
なお、本第1の実施形態において、Lレベルが第1のレベル、Hレベルが第2のレベル、SHレベルが第3のレベル、ILが第4のレベルに相当する。
この多値信号は、通常のデータの「0」および「1」を表すロー(L)レベルとハイ(H)レベルに加えて2つの信号レベルが設定される。
ひとつの信号レベルがフレームクロックCLKに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられる。
本実施形態においては、ひとつの信号レベルは、Hレベルより電位が高くマスタ装置20が送るフレームクロックCLKを表すSH(スーパーハイ)レベルである。
他のひとつの信号レベルは、複数のスレーブ装置30−1〜30−nが同時並列的に割り込み要求を発生したときのバス電位でありLレベルより低いIL(イリーガルロー)レベルである。
なお、本第1の実施形態において、Lレベルが第1のレベル、Hレベルが第2のレベル、SHレベルが第3のレベル、ILが第4のレベルに相当する。
たとえば通信バス40には、一つのマスタ装置20と最大32個のスレーブ装置30−1〜30−32(n=32)が接続可能である。
各スレーブ装置30(−1〜−n)は最大8個のセンサ50もしくはアクチュエータ60が接続可能なポートPTを持つ。
各スレーブ装置30(−1〜−n)は最大8個のセンサ50もしくはアクチュエータ60が接続可能なポートPTを持つ。
本実施形態において、マスタ装置20は、各スレーブ装置30へのポートPTの属性の書き込み機能、およびスレーブ装置30へのアクチュエータ駆動データの書き込み機能を有する。
さらに、マスタ装置20は、各スレーブ装置30からのセンサデータの読み出し機能、および各スレーブ装置30からの割り込み要求の検出機能を有する。
さらに、マスタ装置20は、各スレーブ装置30からのセンサデータの読み出し機能、および各スレーブ装置30からの割り込み要求の検出機能を有する。
各スレーブ装置30は、マスタ装置20からコンフィギュレーションレジスタCREGに書き込まれる値で各ポートの属性が決定される。
ここで属性とは、ポートがセンサ・ポートかアクチュエータ・ポートか、センサ信号の閾値、アクチュエータの駆動入力振幅などである。
各スレーブ装置30において、センサ属性を設定されたポートPTがアクセスされると読み出した値(リード値を)通信バス40に返す。
各スレーブ装置30において、アクチュエータ属性を設定されたポートPTがアクセスされるとデータレジスタDREGに値が書き込まれる。
データレジスタDREGに書き込まれた値は直ちにアクチュエータ60に反映され、データレジスタDREGが書き改められるまで反映は継続する。
ここで属性とは、ポートがセンサ・ポートかアクチュエータ・ポートか、センサ信号の閾値、アクチュエータの駆動入力振幅などである。
各スレーブ装置30において、センサ属性を設定されたポートPTがアクセスされると読み出した値(リード値を)通信バス40に返す。
各スレーブ装置30において、アクチュエータ属性を設定されたポートPTがアクセスされるとデータレジスタDREGに値が書き込まれる。
データレジスタDREGに書き込まれた値は直ちにアクチュエータ60に反映され、データレジスタDREGが書き改められるまで反映は継続する。
以上、本実施形態に係る通信集中制御システムの全体概要について説明した。
以下では、本実施形態に係る通信集中制御システムを形成するマスタ装置20、スレーブ装置30(−1〜−n)の具体的な構成および機能、並びに通信バス40を伝送される多値信号の具体的な形成例について説明する。
以下では、本実施形態に係る通信集中制御システムを形成するマスタ装置20、スレーブ装置30(−1〜−n)の具体的な構成および機能、並びに通信バス40を伝送される多値信号の具体的な形成例について説明する。
図6は、本第1の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
なお、図6においては、図面を簡単化し、理解を容易にするために一つのマスタ装置20に対して2つのスレーブ装置30−1,30−2が通信バス40により接続されている場合を例に示されている。
なお、図6においては、図面を簡単化し、理解を容易にするために一つのマスタ装置20に対して2つのスレーブ装置30−1,30−2が通信バス40により接続されている場合を例に示されている。
[マスタ装置の構成例]
図7は、本第1の実施形態に係るマスタ装置の具体的な構成例を示す図である。
図7は、本第1の実施形態に係るマスタ装置の具体的な構成例を示す図である。
マスタ装置20は、接続ノードND21、出力回路21、受信回路22、PLL回路23、水晶発振器24、ラッチ25−1〜25−3、バス通信ステートマシン26、およびシステム制御CPU27を有する。
出力回路21は、通信バス40の電位をSHレベルとHレベルとLレベルの3値に駆動する。
出力回路21は、図6および図7に示すように、pチャネルMOS(PMOS)トランジスタPT21、nチャネルMOS(NMOS)トランジスタNT21、電流源I21,I22、および抵抗値Rの抵抗素子R21を有している。
出力回路21は、図6および図7に示すように、pチャネルMOS(PMOS)トランジスタPT21、nチャネルMOS(NMOS)トランジスタNT21、電流源I21,I22、および抵抗値Rの抵抗素子R21を有している。
PMOSトランジスタPT21は、ソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが接続ノードND21に接続され、ゲートがPLL回路23で生成されるローレベルでアクティブのクロック信号XCLKの供給ラインに接続されている。
NMOSトランジスタNT21は、ソースが電流Isを供給する電流源I21に接続され、ドレインが接続ノードND21に接続され、ゲートがラッチ25−1によるデータXDATA Wの供給ラインに接続されている。
電流Isを供給する電流源I21は基準電位VSS(たとえばグランドGND)に接続されている。
電流Ioを供給する電流源I22は、接続ノードND21と基準電位VSS(たとえばグランドGND)との間に接続されている。
抵抗素子R21は、一端が電源電圧VDDの供給ラインLVDDに接続され、他端が接続ノードND21に接続されている。
NMOSトランジスタNT21は、ソースが電流Isを供給する電流源I21に接続され、ドレインが接続ノードND21に接続され、ゲートがラッチ25−1によるデータXDATA Wの供給ラインに接続されている。
電流Isを供給する電流源I21は基準電位VSS(たとえばグランドGND)に接続されている。
電流Ioを供給する電流源I22は、接続ノードND21と基準電位VSS(たとえばグランドGND)との間に接続されている。
抵抗素子R21は、一端が電源電圧VDDの供給ラインLVDDに接続され、他端が接続ノードND21に接続されている。
受信回路22は、通信バス40を伝送され、接続ノードND21により入力したスレーブ装置30(−1〜−n)からのデータや割り込み信号IRを受信し、データの検出、割り込み状態の検出を行い、その結果をラッチ25−1,25−2に出力する。
受信回路22は、図6および図7に示すように、データ検出器221およびイリーガル検出器222を有する。
受信回路22は、図6および図7に示すように、データ検出器221およびイリーガル検出器222を有する。
データ検出器221は、通信バス40の電位をHレベルとLレベルに関連付けた第1の閾値(VH+VL)/2と比較してデータを検出し、検出したデータをラッチ25−2に出力する。
本実施形態において、第1の閾値(VH+VL)/2は、双方向データの「1」を表すHレベルの電位HVと双方向データの「0」を表すLレベルの電位HLとの中間値に設定される。
本実施形態において、第1の閾値(VH+VL)/2は、双方向データの「1」を表すHレベルの電位HVと双方向データの「0」を表すLレベルの電位HLとの中間値に設定される。
イリーガル検出器222は、通信バス40の電位をLレベルとILレベルに関連付けた第2の閾値(VL+VIL)/2と比較してデータを検出し、検出した割り込み状態を示す信号XILとしてラッチ25−3に出力する。
本実施形態において、第2の閾値(VL+VIL)/2は、双方向データの「0」を表すLレベルの電位HLと、複数のスレーブ装置が同時に割り込み要求を発生したときのLレベルより低いバス電位VILとの中間値に設定される。
本実施形態において、第2の閾値(VL+VIL)/2は、双方向データの「0」を表すLレベルの電位HLと、複数のスレーブ装置が同時に割り込み要求を発生したときのLレベルより低いバス電位VILとの中間値に設定される。
PLL回路23は、水晶発振器24により基準クロックRCKに位相同期したビットクロックBIT CLKを生成し、生成したクロックBIT CLKをラッチ25−1〜25−3に供給する。
PLL回路23は、生成したクロックBIT CLKを分周した信号をクロックXCLKとして出力回路21のPMOSトランジスタPT21のゲートに供給する。
PLL回路23は、PLL(位相同期)ループを形成する位相比較器231、チャージポンプ(CP)232、ループフィルタ(LF)233、電圧制御発振器(VCO)234、および分周器(DIV)235を有する。
このPLL回路23は、基準クロックRCKの位相に分周器235の出力クロックXCLKの位相が同期するような同期制御を行う。
PLL回路23は、生成したビットクロックBIT CLKおよび出力クロックXCLKをバス通信ステートマシン26に供給する。
PLL回路23は、生成したクロックBIT CLKを分周した信号をクロックXCLKとして出力回路21のPMOSトランジスタPT21のゲートに供給する。
PLL回路23は、PLL(位相同期)ループを形成する位相比較器231、チャージポンプ(CP)232、ループフィルタ(LF)233、電圧制御発振器(VCO)234、および分周器(DIV)235を有する。
このPLL回路23は、基準クロックRCKの位相に分周器235の出力クロックXCLKの位相が同期するような同期制御を行う。
PLL回路23は、生成したビットクロックBIT CLKおよび出力クロックXCLKをバス通信ステートマシン26に供給する。
ラッチ25−1〜25−3は、たとえばD型のフリップフロップFF1〜FF3により構成される。
ラッチ25−1は、ビットクロックBIT CLKに同期して、バス通信ステートマシン26により供給されるビットデータをラッチし、ラッチデータをデータXDATA Wとして出力回路21のNMOSトランジスタNT21のゲートに供給する。
ラッチ25−2は、ビットクロックBIT CLKに同期して、受信回路22で検出されたデータDATA Rをラッチし、バス通信ステートマシン26に供給する。
ラッチ25−3は、ビットクロックBIT CLKに同期して、受信回路22で検出された検出した割り込み状態を示す信号XILをラッチし、バス通信ステートマシン26に供給する。
ラッチ25−1は、ビットクロックBIT CLKに同期して、バス通信ステートマシン26により供給されるビットデータをラッチし、ラッチデータをデータXDATA Wとして出力回路21のNMOSトランジスタNT21のゲートに供給する。
ラッチ25−2は、ビットクロックBIT CLKに同期して、受信回路22で検出されたデータDATA Rをラッチし、バス通信ステートマシン26に供給する。
ラッチ25−3は、ビットクロックBIT CLKに同期して、受信回路22で検出された検出した割り込み状態を示す信号XILをラッチし、バス通信ステートマシン26に供給する。
バス通信ステートマシン26は、システム制御CPU27の制御の下、PLL回路23からビットクロックBIT CLKおよびXCLKが供給され、これらクロックに同期してバス通信ステート処理を行う。
バス通信ステートマシン26は、書き込むべきデータをビットデータとしてラッチ25−1に供給する。
バス通信ステートマシン26は、ラッチ25−2,25−3を介して供給される検出データDATA Rおよび割り込み状態を示す信号XILを受けて、読み出しデータの処理や割り込み対応処理等を行う。
バス通信ステートマシン26は、書き込むべきデータをビットデータとしてラッチ25−1に供給する。
バス通信ステートマシン26は、ラッチ25−2,25−3を介して供給される検出データDATA Rおよび割り込み状態を示す信号XILを受けて、読み出しデータの処理や割り込み対応処理等を行う。
システム制御CPU27は、通信集中制御システム10の全体の制御を行い、また、バス通信ステートマシン26のバススケジューリング等のバス通信ステート処理の制御を行う。
システム制御CPU27は、複数のスレーブ装置30(−1〜−n)に対してポーリングを行うように、バス通信ステートマシン26を制御する。
システム制御CPU27は、複数のスレーブ装置30(−1〜−n)に対してポーリングを行うように、バス通信ステートマシン26を制御する。
[スレーブ装置の構成例]
図8は、本第1の実施形態に係るスレーブ装置の具体的な構成例を示す図である。
図8は、本第1の実施形態に係るスレーブ装置の具体的な構成例を示す図である。
各スレーブ装置30は、接続ノードND31、出力回路31、受信回路32、PLL回路33、ラッチ34−1〜34−3、バス通信ステートマシン35、センスアンプ36、およびドライバ37を有する。
出力回路31は、通信バス40の電位をHレベルとLレベルに駆動する。
出力回路31は、図6および図8に示すように、NMOSトランジスタNT31、および電流源I31を有している。
出力回路31は、図6および図8に示すように、NMOSトランジスタNT31、および電流源I31を有している。
NMOSトランジスタNT31は、ソースが電流Isを供給する電流源I31に接続され、ドレインが接続ノードND31に接続され、ゲートがラッチ34−1によるデータXDATA Rの供給ラインに接続されている。
電流Isを供給する電流源I31は基準電位VSS(たとえばグランドGND)に接続されている。
電流Isを供給する電流源I31は基準電位VSS(たとえばグランドGND)に接続されている。
受信回路32は、通信バス40を伝送され、接続ノードND31により入力したマスタ装置20からのフレームクロックCLKおよびデータや割り込み要求信号IRを受信し、データ、クロックの検出、割り込み状態の検出を行う。
受信回路32は、データおよび割り込み状態の検出結果をラッチ34−2,34−3に出力する。
受信回路32は、検出したクロックCLKをPLL回路33に供給する。
受信回路32は、図6および図8に示すように、データ検出器321、イリーガル検出器322、およびクロック検出器323を有する。
受信回路32は、データおよび割り込み状態の検出結果をラッチ34−2,34−3に出力する。
受信回路32は、検出したクロックCLKをPLL回路33に供給する。
受信回路32は、図6および図8に示すように、データ検出器321、イリーガル検出器322、およびクロック検出器323を有する。
データ検出器321は、通信バス40の電位をHとLに関連付けた第1の閾値(VH+VL)/2と比較してデータを検出し、検出したデータをラッチ35−2に出力する。
本実施形態において、第1の閾値(VH+VL)/2は、前述したように、双方向データの「1」を表すHレベルの電位HVと双方向データの「0」を表すLレベルの電位HLとの中間値に設定される。
本実施形態において、第1の閾値(VH+VL)/2は、前述したように、双方向データの「1」を表すHレベルの電位HVと双方向データの「0」を表すLレベルの電位HLとの中間値に設定される。
イリーガル検出器322は、通信バス40の電位をLとILに関連付けた第2の閾値(VL+VIL)/2と比較してデータを検出し、検出した割り込み状態を示す信号XILとしてラッチ35−3に出力する。
本実施形態において、第2の閾値(VL+VIL)/2は、前述したように、双方向データの「0」を表すLレベルの電位HLと、複数のスレーブ装置が同時に割り込み要求を発生したときのLレベルより低いバス電位VILとの中間値に設定される。
本実施形態において、第2の閾値(VL+VIL)/2は、前述したように、双方向データの「0」を表すLレベルの電位HLと、複数のスレーブ装置が同時に割り込み要求を発生したときのLレベルより低いバス電位VILとの中間値に設定される。
クロック検出器323は、通信バス40の電位をSHとHに関連付けた第3の閾値(VSH+VH)/2と比較してクロックCLKを検出し、検出したクロックDCLKをPLL回路33に出力する。
PLL回路33は、受信回路32のクロック検出器323により検出されたクロックDCLKに位相同期したビットクロックBIT CLKを生成し、生成したクロックBIT CLKをラッチ34−1〜34−3に供給する。
PLL回路33は、PLL(位相同期)ループを形成する位相比較器331、チャージポンプ(CP)332、ループフィルタ(LF)333、電圧制御発振器(VCO)334、および分周器(DIV)335を有する。
このPLL回路33は、DクロックCLKの位相に分周器335の出力クロックの位相が同期するような同期制御を行う。
PLL回路33は、生成したビットクロックBIT CLKをバス通信ステートマシン35に供給する。
PLL回路33は、PLL(位相同期)ループを形成する位相比較器331、チャージポンプ(CP)332、ループフィルタ(LF)333、電圧制御発振器(VCO)334、および分周器(DIV)335を有する。
このPLL回路33は、DクロックCLKの位相に分周器335の出力クロックの位相が同期するような同期制御を行う。
PLL回路33は、生成したビットクロックBIT CLKをバス通信ステートマシン35に供給する。
ラッチ34−1〜34−3は、たとえばD型のフリップフロップFF11〜FF13により構成される。
ラッチ34−1は、ビットクロックBIT CLKに同期して、バス通信ステートマシン26により供給されるビットデータをラッチし、ラッチデータを読み出しデータDATA Rとして出力回路31のNMOSトランジスタNT31のゲートに供給する。
ラッチ34−2は、ビットクロックBIT CLKに同期して、受信回路32で検出された書き込みデータDATA Wをラッチし、バス通信ステートマシン35に供給する。
ラッチ34−3は、ビットクロックBIT CLKに同期して、受信回路32で検出された検出した割り込み状態を示す信号XILをラッチし、バス通信ステートマシン35に供給する。
ラッチ34−1は、ビットクロックBIT CLKに同期して、バス通信ステートマシン26により供給されるビットデータをラッチし、ラッチデータを読み出しデータDATA Rとして出力回路31のNMOSトランジスタNT31のゲートに供給する。
ラッチ34−2は、ビットクロックBIT CLKに同期して、受信回路32で検出された書き込みデータDATA Wをラッチし、バス通信ステートマシン35に供給する。
ラッチ34−3は、ビットクロックBIT CLKに同期して、受信回路32で検出された検出した割り込み状態を示す信号XILをラッチし、バス通信ステートマシン35に供給する。
バス通信ステートマシン35は、PLL回路33からビットクロックBIT CLKが供給され、このクロックに同期してバス通信ステート処理を行う。
バス通信ステートマシン35は、センスアンプ36により読み出されたセンサ50の情報を読み出しビットデータとしてラッチ34−1に供給する。
バス通信ステートマシン35は、ラッチ34−2を介して供給される検出データDATA Wを受けて、ドライバ37を介して所定のアクチュエータ60の駆動制御を行う。
バス通信ステートマシン35は、ラッチ34−2,34−3を介して供給される検出データDATA Wおよび割り込み状態を示す信号XILを受けて、読み出しデータ、書き込みデータの処理や割り込み対応処理等を行う。
バス通信ステートマシン35は、センスアンプ36により読み出されたセンサ50の情報を読み出しビットデータとしてラッチ34−1に供給する。
バス通信ステートマシン35は、ラッチ34−2を介して供給される検出データDATA Wを受けて、ドライバ37を介して所定のアクチュエータ60の駆動制御を行う。
バス通信ステートマシン35は、ラッチ34−2,34−3を介して供給される検出データDATA Wおよび割り込み状態を示す信号XILを受けて、読み出しデータ、書き込みデータの処理や割り込み対応処理等を行う。
本第1の実施形態においては、上述したように、1線の通信バス40に1個のマスタ装置20と複数のスレーブ装置30−1〜30−nが接続されている。
この通信バス40の電位は双方向データの「0」と「1」を表すLレベルとHレベルに加えてSHレベルとILレベルを有する。
すなわち、Hレベル、Lレベルに加えて、Hレベルより電位が高くマスタが送るフレームクロックを表すSHレベルと、複数のスレーブが同時に割り込み要求を発生したときのバス電位であるILレベルの4値をもつ。
この通信バス40の電位は双方向データの「0」と「1」を表すLレベルとHレベルに加えてSHレベルとILレベルを有する。
すなわち、Hレベル、Lレベルに加えて、Hレベルより電位が高くマスタが送るフレームクロックを表すSHレベルと、複数のスレーブが同時に割り込み要求を発生したときのバス電位であるILレベルの4値をもつ。
次に、本第1の実施形態に係るマスタ装置20と複数のスレーブ装置30−1〜30−nによる通信バスの電位設定例を説明する。
図9は、本第1の実施形態に係るマスタ装置20と複数のスレーブ装置30−1〜30−nによる通信バスのレベル(電位)設定例を説明するための図である。
本例は、図9に示すように、マスタ装置20によるクロック出力の際のレベル設定処理、データ1出力の際のレベル設定処理、データ0出力の際のレベル設定処理を含む。
さらに本例は、スレーブ装置30のデータ0出力の際のレベル設定処理、データ1出力の際のレベル設定、データ0出力、割り込み要求およびアクノレッジの際のレベル設定処理、割り込み要求の衝突が発生した場合のレベル設定処理を含む。
さらに本例は、スレーブ装置30のデータ0出力の際のレベル設定処理、データ1出力の際のレベル設定、データ0出力、割り込み要求およびアクノレッジの際のレベル設定処理、割り込み要求の衝突が発生した場合のレベル設定処理を含む。
[マスタ装置20によるクロック出力の際のレベル設定処理]
マスタ装置20によるクロック出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がオン(ON)状態に保持され、NMOSトランジスタNT21がオフ(OFF)状態に保持される。
なおこの場合、スレーブ装置30の出力回路31のNMOSトランジスタNT31の駆動状態は問わない。
この場合、通信バス40の電位は電源電圧レベルVDDに保持され、クロックCLKがSHレベルに設定される。
マスタ装置20によるSHレベルの出力は低インピーダンスで駆動されており、スレーブ装置30の出力状態にかかわらずSHレベルを出力する。
マスタ装置20によるクロック出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がオン(ON)状態に保持され、NMOSトランジスタNT21がオフ(OFF)状態に保持される。
なおこの場合、スレーブ装置30の出力回路31のNMOSトランジスタNT31の駆動状態は問わない。
この場合、通信バス40の電位は電源電圧レベルVDDに保持され、クロックCLKがSHレベルに設定される。
マスタ装置20によるSHレベルの出力は低インピーダンスで駆動されており、スレーブ装置30の出力状態にかかわらずSHレベルを出力する。
[マスタ装置20によるデータ1出力の際のレベル設定処理]
マスタ装置20によるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
スレーブ装置30の出力回路31のNMOSトランジスタNT31はOFF状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22の電流Ioが抵抗素子R21に流れることによる降下電圧R*Io分だけ低いレベル(VDD−R*Io)に保持され、データ1がHレベルに設定される。
マスタ装置20によるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
スレーブ装置30の出力回路31のNMOSトランジスタNT31はOFF状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22の電流Ioが抵抗素子R21に流れることによる降下電圧R*Io分だけ低いレベル(VDD−R*Io)に保持され、データ1がHレベルに設定される。
[マスタ装置20によるデータ0出力の際のレベル設定処理]
マスタ装置20によるデータ0出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がON状態に保持される。
スレーブ装置30の出力回路31のNMOSトランジスタNT31はOFF状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22,I21の電流Io,Isが抵抗素子R21に流れることによる降下電圧R*(Io+Is)分だけ低いレベル(VDD−R*(Io+Is))に保持され、データ0がLレベルに設定される。
マスタ装置20によるデータ0出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がON状態に保持される。
スレーブ装置30の出力回路31のNMOSトランジスタNT31はOFF状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22,I21の電流Io,Isが抵抗素子R21に流れることによる降下電圧R*(Io+Is)分だけ低いレベル(VDD−R*(Io+Is))に保持され、データ0がLレベルに設定される。
[スレーブ装置30によるデータ1出力の際のレベル設定処理]
スレーブ装置30によるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
スレーブ装置30の出力回路31のNMOSトランジスタNT31はOFF状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22の電流Ioが抵抗素子R21に流れることによる降下電圧R*Io分だけ低いレベル(VDD−R*Io)に保持され、データ1がHレベルに設定される。
スレーブ装置30によるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
スレーブ装置30の出力回路31のNMOSトランジスタNT31はOFF状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22の電流Ioが抵抗素子R21に流れることによる降下電圧R*Io分だけ低いレベル(VDD−R*Io)に保持され、データ1がHレベルに設定される。
[スレーブ装置30によるデータ0出力、割り込み要求、アクノレッジの際のレベル設定処理]
スレーブ装置30によるデータ0出力、割り込み要求、アクノレッジの際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
1個のスレーブ装置30の出力回路31のNMOSトランジスタNT31がON状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22,I31の電流Io,Isが抵抗素子R21に流れることによる降下電圧R*(Io+Is)分だけ低いレベル(VDD−R*(Io+Is))に保持され、データ0がLレベルに設定される。
スレーブ装置30によるデータ0出力、割り込み要求、アクノレッジの際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
1個のスレーブ装置30の出力回路31のNMOSトランジスタNT31がON状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22,I31の電流Io,Isが抵抗素子R21に流れることによる降下電圧R*(Io+Is)分だけ低いレベル(VDD−R*(Io+Is))に保持され、データ0がLレベルに設定される。
[複数のスレーブ装置30による割り込み要求が衝突した際のレベル設定処理]
複数(ここでは2個)のスレーブ装置30による割り込み要求が衝突した際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
2個のスレーブ装置30の出力回路31のNMOSトランジスタNT31がON状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22,I31の電流Io,Isが抵抗素子R21に流れることによる降下電圧R*(Io+2Is)分だけ低いレベル(VDD−R*(Io+2Is))に保持され、ILレベルに設定される。
複数(ここでは2個)のスレーブ装置30による割り込み要求が衝突した際のレベル設定処理は次のように行われる。
マスタ装置20の出力回路21のPMOSトランジスタPT21がOFF状態に保持され、NMOSトランジスタNT21がOFF状態に保持される。
2個のスレーブ装置30の出力回路31のNMOSトランジスタNT31がON状態に保持される。
通信バス40の電位は電源電圧レベルVDDから、電流源I22,I31の電流Io,Isが抵抗素子R21に流れることによる降下電圧R*(Io+2Is)分だけ低いレベル(VDD−R*(Io+2Is))に保持され、ILレベルに設定される。
この例において、マスタ装置20によるSHレベルの出力は低インピーダンスで駆動されており、スレーブ装置30の出力状態にかかわらずSHレベルを出力する。
マスタ装置20によるHレベル出力とLレベル出力はあるインピーダンスをもって出力される。
スレーブ装置30のHレベル出力はハイインピーダンス(HIZ)状態で、Lレベルの出力は高インピーダンスの電流シンクである。
マスタ装置20によるHレベル出力とLレベル出力はあるインピーダンスをもって出力される。
スレーブ装置30のHレベル出力はハイインピーダンス(HIZ)状態で、Lレベルの出力は高インピーダンスの電流シンクである。
通信バス40の以上のSH、H、L、ILの4値のレベルに設定される。
この通信バス40には、所定フォーマットのフレームFRMが繰り返し伝送される。
この通信バス40には、所定フォーマットのフレームFRMが繰り返し伝送される。
図10は、本第1の実施形態の通信バスに伝送されるフレームのフォーマット例を示す図である。
フレームFRMは、図10に示すように、複数のシンボルからなり、各シンボルでバスの電位はSH、H、L、ILの4値のいずれかをとる。
通信バス40には21シンボル長のフレームFRMが絶え間なく一定周期で流れている。
各シンボルはSH、H、L、ILの4値NRZ符号である。
フレームFRMの最初の第1シンボルSBL01は、マスタ装置20によって駆動されるSH(スーパーハイ)レベルのクロックシンボル(CLK)である。
第2〜9シンボルSBL02〜09は、マスタ装置20によって駆動するアドレスで、5ビットのスレーブアドレスAS4,AS3,AS2,AS1,AS0と3ビットのポートアドレスAP2,AP1,AP0により形成される。
第10シンボルSBL10は、マスタ装置20が駆動するポート・コンフィグレーション・シンボル(PC)である。
ポート・コンフィグレーション・シンボル(PC)は、ポートPTのコンフィグレーションを設定するときHレベルに設定され、ポート・リードもしくはポート・ライトのときLレベルに設定される。
各シンボルはSH、H、L、ILの4値NRZ符号である。
フレームFRMの最初の第1シンボルSBL01は、マスタ装置20によって駆動されるSH(スーパーハイ)レベルのクロックシンボル(CLK)である。
第2〜9シンボルSBL02〜09は、マスタ装置20によって駆動するアドレスで、5ビットのスレーブアドレスAS4,AS3,AS2,AS1,AS0と3ビットのポートアドレスAP2,AP1,AP0により形成される。
第10シンボルSBL10は、マスタ装置20が駆動するポート・コンフィグレーション・シンボル(PC)である。
ポート・コンフィグレーション・シンボル(PC)は、ポートPTのコンフィグレーションを設定するときHレベルに設定され、ポート・リードもしくはポート・ライトのときLレベルに設定される。
第11シンボルSBL11は、スレーブ装置30が駆動するLレベルでアクティブの割り込み要求であるインタラプト・リクエストIRである。
なお、アドレスにヒットしないスレーブ装置30もインタラプト・リクエストIRをかけてよい。
複数のスレーブ装置30がインタラプト・リクエスト(割り込み要求信号)IRを同時にかけるところのシンボルはIL(イリーガルロー)になる。
なお、アドレスにヒットしないスレーブ装置30もインタラプト・リクエストIRをかけてよい。
複数のスレーブ装置30がインタラプト・リクエスト(割り込み要求信号)IRを同時にかけるところのシンボルはIL(イリーガルロー)になる。
第12シンボルSBL12は、アドレスにヒットしたスレーブ装置30もしくはインタラプト(割り込み)をかけたスレーブ装置30が駆動するLレベルでアクティブのアクノレッジACKである。
第13〜20シンボルSBL13〜SBL20は、8ビットデータD7〜D0である。
ポート・リードのフレームFRMではアドレスにヒットしたスレーブ装置30が、ポート・ライトのフレームFRMではマスタ装置20が駆動する。
第13〜20シンボルSBL13〜SBL20は、8ビットデータD7〜D0である。
ポート・リードのフレームFRMではアドレスにヒットしたスレーブ装置30が、ポート・ライトのフレームFRMではマスタ装置20が駆動する。
最後の第21シンボルSBL21は、データを駆動したスレーブ装置30かマスタ装置20が駆動するフレーム・パリティFPである。
フレーム・パリティFPは、クロックCLKを除く19シンボルSBL02〜SBL20中のHレベル個数が奇数である場合はパリティはHレベル、偶数である場合はLレベルとなる。
フレーム・パリティFPは、クロックCLKを除く19シンボルSBL02〜SBL20中のHレベル個数が奇数である場合はパリティはHレベル、偶数である場合はLレベルとなる。
図10に関連付けて説明したように、フレームFRMの中の第1シンボルはマスタ装置20が駆動するフレームクロックCLKである。
スレーブ装置30は、このフレームクロックCLKを受信回路32のクロック検出器323で検出して周波数逓倍器(PLL回路33)で各シンボルをサンプリングするクロックSCLKを生成する。
フレームFRMの前半は、マスタ装置20が駆動するアドレスで、マスタ装置20は、HレベルとLレベルを用いて論理の1と0を表した2進数のアドレスAS4〜AS0、AP2〜AP0を通信バス40に流す。
アドレスシンボルにおいて全スレーブ装置30−1〜30−nは、出力をHすなわちHIZに保つ。
スレーブ装置30は、このフレームクロックCLKを受信回路32のクロック検出器323で検出して周波数逓倍器(PLL回路33)で各シンボルをサンプリングするクロックSCLKを生成する。
フレームFRMの前半は、マスタ装置20が駆動するアドレスで、マスタ装置20は、HレベルとLレベルを用いて論理の1と0を表した2進数のアドレスAS4〜AS0、AP2〜AP0を通信バス40に流す。
アドレスシンボルにおいて全スレーブ装置30−1〜30−nは、出力をHすなわちHIZに保つ。
アドレスシンボルが終わると割り込み要求シンボル(IR)とアクノレッジシンボル(ACK)が続く。
割り込み要求シンボルIRはLレベルで表され、そのフレームFRMで割り込みをかけるスレーブ装置30が送信する。
割り込み要求をかけるスレーブ装置30が無い場合には、割り込み要求シンボルIRはHレベルをとり、1個のスレーブ装置30が割り込み要求をかけると、Lレベルになる。
同じフレームFRMで複数のスレーブ装置が同時に割り込み要求をかけるとバス電位は加算の結果LレベルとILレベルの閾値を超えてILレベルになり、スレーブ装置30は割り込みの衝突を検出する。
割り込み要求シンボルIRはLレベルで表され、そのフレームFRMで割り込みをかけるスレーブ装置30が送信する。
割り込み要求をかけるスレーブ装置30が無い場合には、割り込み要求シンボルIRはHレベルをとり、1個のスレーブ装置30が割り込み要求をかけると、Lレベルになる。
同じフレームFRMで複数のスレーブ装置が同時に割り込み要求をかけるとバス電位は加算の結果LレベルとILレベルの閾値を超えてILレベルになり、スレーブ装置30は割り込みの衝突を検出する。
アクノレッジACKはアドレスシンボルで送られたアドレスにヒットするスレーブアドレスをもつスレーブ装置30がLレベルを送信する。
アドレスにヒットするスレーブ装置30が無いか、ヒットしたスレーブ装置30がデータの送受信ができる状態でないときにはアクノレッジシンボルACKは、非アクティブのHレベルをとる。
割り込み要求IRとアクノレッジシンボルACKではマスタ装置20はHレベル出力を保つ。
通信バス40の電位は、Lレベルに駆動するスレーブ装置30の数で決まる。
フレームFRMの後半は、マスタ装置20とアドレスがヒットしたスレーブの間で双方向通信されるデータシンボルで、HレベルとLレベルが論理の1と0を表す2進数でデータが表現される。
スレーブ装置30がセンサ50を監視する場合は、マスタ装置20がHレベル駆動を行い、スレーブ装置30がHレベル駆動かLレベル駆動をすることで読み取りデータを送信する。
スレーブ装置30がアクチュエータ60を駆動する場合は、マスタ装置20はHレベルかLレベルでアクチュエータ駆動のためのデータを送信する。
このときスレーブ装置30の出力はHレベル駆動状態を保つ。
アドレスにヒットするスレーブ装置30が無いか、ヒットしたスレーブ装置30がデータの送受信ができる状態でないときにはアクノレッジシンボルACKは、非アクティブのHレベルをとる。
割り込み要求IRとアクノレッジシンボルACKではマスタ装置20はHレベル出力を保つ。
通信バス40の電位は、Lレベルに駆動するスレーブ装置30の数で決まる。
フレームFRMの後半は、マスタ装置20とアドレスがヒットしたスレーブの間で双方向通信されるデータシンボルで、HレベルとLレベルが論理の1と0を表す2進数でデータが表現される。
スレーブ装置30がセンサ50を監視する場合は、マスタ装置20がHレベル駆動を行い、スレーブ装置30がHレベル駆動かLレベル駆動をすることで読み取りデータを送信する。
スレーブ装置30がアクチュエータ60を駆動する場合は、マスタ装置20はHレベルかLレベルでアクチュエータ駆動のためのデータを送信する。
このときスレーブ装置30の出力はHレベル駆動状態を保つ。
次に、マスタ装置20とスレーブ装置30の割り込みに対する処理について説明する。
割り込み要求が衝突しなかった場合、割り込みを要求したスレーブ装置30はアクノレッジACKをLレベルに設定して返してデータシンボルに自らのスレーブアドレスを流す。
マスタ装置20は、このスレーブアドレスによって割り込みを要求したスレーブ装置30を認識して対応する処理を開始する。
複数のスレーブからの割り込み要求が生得した場合、最優先権を与えられたスレーブ装置はアクノレッジACKとスレーブアドレスを返すが、そうでないスレーブ装置30は優先権に応じたウエイト数だけ後のフレームで再度割り込み要求をかける。
割り込み要求が衝突しなかった場合、割り込みを要求したスレーブ装置30はアクノレッジACKをLレベルに設定して返してデータシンボルに自らのスレーブアドレスを流す。
マスタ装置20は、このスレーブアドレスによって割り込みを要求したスレーブ装置30を認識して対応する処理を開始する。
複数のスレーブからの割り込み要求が生得した場合、最優先権を与えられたスレーブ装置はアクノレッジACKとスレーブアドレスを返すが、そうでないスレーブ装置30は優先権に応じたウエイト数だけ後のフレームで再度割り込み要求をかける。
図11は、第1の実施形態に係るマスタ装置の割り込みに対する動作を説明するためのフローチャートである。
図12は、第1の実施形態に係るスレーブ装置に割り込み(インタラプト)時の動作を説明するための図である。
図12は、第1の実施形態に係るスレーブ装置に割り込み(インタラプト)時の動作を説明するための図である。
まず、マスタ装置の割り込みに対する具体的な動作を図11に関連付けて説明する。
マスタ装置20は、フレーム開始に応じて、まず、既に受け、スタックされている未処理の割り込み要求信号(インタラプト・リクエスト)IRがあるか否かを判別する(ST1)。
ステップST1において、未処理のインタラプト・リクエストIRがないと判別すると、マスタ装置20は、通常のルーチンワークを行う。この場合、マスタ装置20は、通信バス40にポーリングアドレスを周期的に送信する(ST2)。
ここで、マスタ装置20は、通信バス40上のインタラプト・リクエストIRのレベルが非アクティブのHレベルであるか、アクティブのLレベルであるか、複数のインタラプト・リクエストIRが衝突してILレベルであるかを判別する(ST3)。
マスタ装置20は、フレーム開始に応じて、まず、既に受け、スタックされている未処理の割り込み要求信号(インタラプト・リクエスト)IRがあるか否かを判別する(ST1)。
ステップST1において、未処理のインタラプト・リクエストIRがないと判別すると、マスタ装置20は、通常のルーチンワークを行う。この場合、マスタ装置20は、通信バス40にポーリングアドレスを周期的に送信する(ST2)。
ここで、マスタ装置20は、通信バス40上のインタラプト・リクエストIRのレベルが非アクティブのHレベルであるか、アクティブのLレベルであるか、複数のインタラプト・リクエストIRが衝突してILレベルであるかを判別する(ST3)。
ステップST3において、インタラプト・リクエストIRのレベルが非アクティブのHレベルであると判別すると、マスタ装置20は、アクノレッジACKがアクティブのLレベルであるか、非アクティブのHレベルであるかを判別する(ST4)。
ステップST4において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、NOACKを0に設定し(ST5)、通信バス40を通してスレーブ装置30とデータを送受信する(ST6)。
ステップST4において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、NOACKを1に設定し(ST7)、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST8)。
ステップST4において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、NOACKを0に設定し(ST5)、通信バス40を通してスレーブ装置30とデータを送受信する(ST6)。
ステップST4において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、NOACKを1に設定し(ST7)、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST8)。
ステップST3において、インタラプト・リクエストIRのレベルがアクティブのLレベルまたは複数のインタラプト・リクエストIRが衝突してILレベルであると判別すると、マスタ装置20は次の処理を行う。
マスタ装置20は、アクノレッジACKがアクティブのLレベルであるか、非アクティブのHレベルであるかを判別する(ST9)。
ステップST9において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、データを受信して、そのアドレスとインタラプト・リクエストIRをスタックする(ST10)。
ステップST9において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST8)。
マスタ装置20は、アクノレッジACKがアクティブのLレベルであるか、非アクティブのHレベルであるかを判別する(ST9)。
ステップST9において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、データを受信して、そのアドレスとインタラプト・リクエストIRをスタックする(ST10)。
ステップST9において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST8)。
ステップST1において、未処理のインタラプト・リクエストIRがあると判別すると、マスタ装置20は、インタラプト・リクエストIRをかけたスレーブ装置30にそのアドレスを送信する(ST11)。
ここで、マスタ装置20は、通信バス40上のインタラプト・リクエストIRのレベルが非アクティブのHレベルであるか、アクティブのLレベルであるか、複数のインタラプト・リクエストIRが衝突してILレベルであるかを判別する(ST12)。
ここで、マスタ装置20は、通信バス40上のインタラプト・リクエストIRのレベルが非アクティブのHレベルであるか、アクティブのLレベルであるか、複数のインタラプト・リクエストIRが衝突してILレベルであるかを判別する(ST12)。
ステップST12において、現在のインタラプト・リクエストIRのレベルが非アクティブのHレベルであると判別すると、マスタ装置20は、アクノレッジACKがアクティブのLレベルであるか、非アクティブのHレベルであるかを判別する(ST13)。
ステップST13において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、NOACKを0に設定し(ST14)、通信バス40を通してスレーブ装置30とデータを送受信する(ST15)。
ステップST13において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、NOACKを1に設定し(ST16)、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST17)。
ステップST13において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、NOACKを0に設定し(ST14)、通信バス40を通してスレーブ装置30とデータを送受信する(ST15)。
ステップST13において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、NOACKを1に設定し(ST16)、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST17)。
ステップST12において、インタラプト・リクエストIRのレベルがアクティブのLレベルまたは複数のインタラプト・リクエストIRが衝突してILレベルであると判別すると、マスタ装置20は次の処理を行う。
マスタ装置20は、アクノレッジACKがアクティブのLレベルであるか、非アクティブのHレベルであるかを判別する(ST18)。
ステップST18において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、データを受信して、そのアドレスとインタラプト・リクエストIRをスタックする(ST19)。
ステップST18において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST17)。
マスタ装置20は、アクノレッジACKがアクティブのLレベルであるか、非アクティブのHレベルであるかを判別する(ST18)。
ステップST18において、アクノレッジACKがアクティブのLレベルであると判別すると、マスタ装置20は、データを受信して、そのアドレスとインタラプト・リクエストIRをスタックする(ST19)。
ステップST18において、アクノレッジACKが非アクティブのHレベルであると判別すると、マスタ装置20は、通信バス40を通してスレーブ装置30に全ビットHレベルのデータを送信する(ST17)。
次に、スレーブ装置の割り込みに対する具体的な動作を図12に関連付けて説明する。
スレーブ装置30は、マスタ装置20からのポーリングアドレスを受信すると(ST21)、自身がインタラプトをかけるべきトリガーイベントTIがあるかないかを判別する(ST22)。
ステップST22において、インタラプトをかける(発行)べきトリガーイベントTIがないと判別すると、スレーブ装置30は、アドレスがヒットしたか否かを判別する(ST23)。
ステップST23において、アドレスがヒットしてないと判別すると、スレーブ装置30はなにもしない。
ステップST23において、アドレスがヒットしたと判別すると、スレーブ装置30は、アクノレッジACKをアクティブのLレベルに設定して送信し(ST24)、通信バス40を通してマスタ装置20とデータを送受信する(ST25)。
スレーブ装置30は、マスタ装置20からのポーリングアドレスを受信すると(ST21)、自身がインタラプトをかけるべきトリガーイベントTIがあるかないかを判別する(ST22)。
ステップST22において、インタラプトをかける(発行)べきトリガーイベントTIがないと判別すると、スレーブ装置30は、アドレスがヒットしたか否かを判別する(ST23)。
ステップST23において、アドレスがヒットしてないと判別すると、スレーブ装置30はなにもしない。
ステップST23において、アドレスがヒットしたと判別すると、スレーブ装置30は、アクノレッジACKをアクティブのLレベルに設定して送信し(ST24)、通信バス40を通してマスタ装置20とデータを送受信する(ST25)。
ステップST22において、インタラプトをかけるべきトリガーイベントTIがあると判別すると、スレーブ装置30は、インタラプト・リクエストIRをアクティブのLレベルに設定して送信する(ST26)。
スレーブ装置30は、通信バス40上においてインタラプト・リクエストIRのレベルが、自身だけのインタラプト・リクエストIRでアクティブのLレベルであるか、複数のインタラプト・リクエストIRが衝突してILレベルであるかを判別する(ST27)。
ステップST27において、自身だけのインタラプト・リクエストIRでアクティブのLレベルであると判別すると、アクノレッジACKをアクティブのLレベルに設定して送信する(ST28)。
そして、スレーブ装置30は、データにスレーブアドレスを設定し、通信バス40を通してマスタ装置20に送信する(ST29)。
スレーブ装置30は、通信バス40上においてインタラプト・リクエストIRのレベルが、自身だけのインタラプト・リクエストIRでアクティブのLレベルであるか、複数のインタラプト・リクエストIRが衝突してILレベルであるかを判別する(ST27)。
ステップST27において、自身だけのインタラプト・リクエストIRでアクティブのLレベルであると判別すると、アクノレッジACKをアクティブのLレベルに設定して送信する(ST28)。
そして、スレーブ装置30は、データにスレーブアドレスを設定し、通信バス40を通してマスタ装置20に送信する(ST29)。
ステップST27において、複数のインタラプト・リクエストIRが衝突してILレベルであると判別すると、スレーブ装置30は、あらかじめ与えられた優先順位を示すウエイトパラメータWPが0であるか0より大きいかを判別する(ST30)。
たとえば、与えられたウエイトパラメータWPの値が小さい方が、そのスレーブ装置30の割り込み処理の優先順位が高い。
ステップST30において、ウエイトパラメータWPが0であると判別すると、優先順位が最も高いことから、他のスレーブ装置30に優先してステップST28の処理に移行し、アクノレッジACKをアクティブのLレベルに設定して送信する。
ステップST30において、ウエイトパラメータWPが0でなくそれ以上であると判別すると、ウエイトカウンタにウエイトパラメータをロードする(ST31)。
これ以降スレーブ装置30は、フレームごとにカウンタを1づつ減算していきカウンタが0になったときに再びトリガーイベントTIを発生させて割り込み要求を再発行する。
この割り込み要求の再発行はステップST27でインタラプト・リクエストIRが衝突せずに単独で発行されたことが確認され、ステップST29で自身のスレーブアドレスをマスタ装置20に送信するまで繰り返される。
たとえば、与えられたウエイトパラメータWPの値が小さい方が、そのスレーブ装置30の割り込み処理の優先順位が高い。
ステップST30において、ウエイトパラメータWPが0であると判別すると、優先順位が最も高いことから、他のスレーブ装置30に優先してステップST28の処理に移行し、アクノレッジACKをアクティブのLレベルに設定して送信する。
ステップST30において、ウエイトパラメータWPが0でなくそれ以上であると判別すると、ウエイトカウンタにウエイトパラメータをロードする(ST31)。
これ以降スレーブ装置30は、フレームごとにカウンタを1づつ減算していきカウンタが0になったときに再びトリガーイベントTIを発生させて割り込み要求を再発行する。
この割り込み要求の再発行はステップST27でインタラプト・リクエストIRが衝突せずに単独で発行されたことが確認され、ステップST29で自身のスレーブアドレスをマスタ装置20に送信するまで繰り返される。
次に、割り込み要求にスレーブ装置ごとにウエイトパラメータによる優先順位を持たせた場合の処理を説明する。
図13(A)〜(D)は、割り込み要求にスレーブ装置ごとにウエイトパラメータによる優先順位を持たせた場合の処理を説明するための図である。
ここでは、スレーブ装置が3個の場合が例示されている。
ここでは、スレーブ装置が3個の場合が例示されている。
図13(A)は、ウエイトパラメータWPが0で割り込みの最優先権をもつスレーブ装置30−AのトリガーイベントTI1Aの発生状態の一例を示している。
図13(B)は、ウエイトパラメータWPが2で第2の割り込みの優先権をもつスレーブ装置30−BのトリガーイベントTI1B,TI2Bの発生状態の一例を示している。
図13(C)は、ウエイトパラメータWPが4で第3の割り込みの優先権をもつスレーブ装置30−CのトリガーイベントTI1Cの発生状態の一例を示している。
図13(D)は、通信バス40のフレームFRMを時系列に示している。
図13(B)は、ウエイトパラメータWPが2で第2の割り込みの優先権をもつスレーブ装置30−BのトリガーイベントTI1B,TI2Bの発生状態の一例を示している。
図13(C)は、ウエイトパラメータWPが4で第3の割り込みの優先権をもつスレーブ装置30−CのトリガーイベントTI1Cの発生状態の一例を示している。
図13(D)は、通信バス40のフレームFRMを時系列に示している。
この例では、スレーブ装置30−BのトリガーイベントTI1Bが1番目に発生し、その後、スレーブ装置30−AのトリガーイベントTI1Aとスレーブ装置30−CのトリガーイベントTI1Cが略同時に発生している。
そして、最後に、スレーブ装置30−BのトリガーイベントTI2Bが発生している。
そして、最後に、スレーブ装置30−BのトリガーイベントTI2Bが発生している。
図13(D)の通信バス40のフレームFRMを示す期間T1は、スレーブ装置30−Bが単独で割り込み要求をかけたフレーム期間を示す。
この場合、データシンボルでスレーブ装置30−Bのアドレスがマスタ装置20に伝送される。
図13(D)の通信バス40のフレームFRMを示す期間T2は、スレーブ装置30−Bの割り込み要求に対する処理期間を示している。
この場合、データシンボルでスレーブ装置30−Bのアドレスがマスタ装置20に伝送される。
図13(D)の通信バス40のフレームFRMを示す期間T2は、スレーブ装置30−Bの割り込み要求に対する処理期間を示している。
図13(D)の通信バス40のフレームFRMを示す期間T3は、スレーブ装置30−Aと30−Cが同時に割り込み要求をかけたフレーム期間を示す。
この場合、データシンボルで最優先権をもつスレーブ装置30−Aのアドレスがマスタ装置20に伝送される。
そして、スレーブ装置30−Cはウエイトに入る。
図13(D)の通信バス40のフレームFRMを示す期間T4は、スレーブ装置30−Aの割り込み要求に対する処理期間を示している。
この場合、データシンボルで最優先権をもつスレーブ装置30−Aのアドレスがマスタ装置20に伝送される。
そして、スレーブ装置30−Cはウエイトに入る。
図13(D)の通信バス40のフレームFRMを示す期間T4は、スレーブ装置30−Aの割り込み要求に対する処理期間を示している。
図13(D)の通信バス40のフレームFRMを示す期間T5は、ウエイトの終わったスレーブ装置30とトリガーイベントTI2Bのあったスレーブ装置30−Bが同時に割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置30−Bおよび30−Cはウエイトに入る。
図13(D)の通信バス40のフレームFRMを示す期間T6は、ウエイトの終わったスレーブ装置30−Bが単独で割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置30−Bのアドレスが伝送される。
図13(D)の通信バス40のフレームFRMを示す期間T7は、ウエイトの終わったスレーブ装置30−Cが単独で割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置30−Cのアドレスが伝送される。
この場合、スレーブ装置30−Bおよび30−Cはウエイトに入る。
図13(D)の通信バス40のフレームFRMを示す期間T6は、ウエイトの終わったスレーブ装置30−Bが単独で割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置30−Bのアドレスが伝送される。
図13(D)の通信バス40のフレームFRMを示す期間T7は、ウエイトの終わったスレーブ装置30−Cが単独で割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置30−Cのアドレスが伝送される。
<2.第2の実施形態>
図14は、本第2の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
なお、図14においては、図6と同様に、図面を簡単化し、理解を容易にするために一つのマスタ装置20Aに対して2つのスレーブ装置30A−1,30A−2が通信バス40Aにより接続されている場合を例に示されている。
図14は、本第2の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
なお、図14においては、図6と同様に、図面を簡単化し、理解を容易にするために一つのマスタ装置20Aに対して2つのスレーブ装置30A−1,30A−2が通信バス40Aにより接続されている場合を例に示されている。
本第2の実施形態に係る通信集中制御システム10Aが第1の実施形態に係る通信集中制御システム10と異なる点は、通信バス40Aを、P(ポジティブ)バス41とN(ネガティブ)バス42の差動バスにより形成したことにある。
これに対応して、マスタ装置20の出力回路21Aおよび受信回路22Aの構成、並びにスレーブ装置30A−1,30A−2の出力回路31Aおよび受信回路32Aの構成が、図6の場合と異なる構成を有する部分がある。
これに対応して、マスタ装置20の出力回路21Aおよび受信回路22Aの構成、並びにスレーブ装置30A−1,30A−2の出力回路31Aおよび受信回路32Aの構成が、図6の場合と異なる構成を有する部分がある。
マスタ装置20Aの出力回路21Aは、PMOSトランジスタPT22〜PT24、NMOSトランジスタNT22〜NT24、抵抗値Rの抵抗素子R22,R23、電流Isの電流源I23,I24、および電圧VDD/2の電源PS21を有する。
また、出力回路21Aは、接続ノードND21PおよびND21Nを有する。
また、出力回路21Aは、接続ノードND21PおよびND21Nを有する。
図14の例では、マスタ装置20Aの出力回路21Aにおいて、Pバス41の一端が抵抗素子R22を介して電源PS21に接続され、Nバス42の一端が抵抗素子R23を介して電源PS21に接続されている。
この抵抗素子R22、R23と電源PS21は、マスタ装置20Aの出力回路21Aに配置してあるが、配置位置はここで限定されるものではなく、通信バス40上のどこにあってもよい。
この抵抗素子R22、R23と電源PS21は、マスタ装置20Aの出力回路21Aに配置してあるが、配置位置はここで限定されるものではなく、通信バス40上のどこにあってもよい。
PMOSトランジスタPT22は、ソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインがPバス41に接続される接続ノードND21Pに接続され、ゲートがクロック信号XCLKの供給ラインに接続されている。
NMOSトランジスタNT22は、ソースが基準電位VSS(たとえばグランドGND)に接続され、ドレインがNバス42に接続される接続ノードND21Nに接続され、ゲートがクロック信号CLKの供給ラインに接続されている。
クロック信号XCLKとCLKは相補的レベルをとる。
NMOSトランジスタNT22は、ソースが基準電位VSS(たとえばグランドGND)に接続され、ドレインがNバス42に接続される接続ノードND21Nに接続され、ゲートがクロック信号CLKの供給ラインに接続されている。
クロック信号XCLKとCLKは相補的レベルをとる。
PMOSトランジスタPT23およびPT24のソースが電流源I23に接続されている。電流源I23は電源電圧VDDの供給ラインLVDDに接続されている。
PMOSトランジスタPT23のドレインがPバス41に接続される接続ノードND21Pに接続され、ゲートがデータXDATA Wの供給ラインに接続されている。
PMOSトランジスタPT24のドレインがNバス42に接続される接続ノードND21Nに接続され、ゲートがデータDATA Wの供給ラインに接続されている。
データXDATA WとデータDATA Wは相補的レベルをとる。
PMOSトランジスタPT23のドレインがPバス41に接続される接続ノードND21Pに接続され、ゲートがデータXDATA Wの供給ラインに接続されている。
PMOSトランジスタPT24のドレインがNバス42に接続される接続ノードND21Nに接続され、ゲートがデータDATA Wの供給ラインに接続されている。
データXDATA WとデータDATA Wは相補的レベルをとる。
NMOSトランジスタNT23およびNT24のソースが電流源I24に接続されている。電流源I24は基準電位VSSに接続されている。
NMOSトランジスタNT23のドレインがPバス41に接続される接続ノードND21Pに接続され、ゲートがデータXDATA Wの供給ラインに接続されている。
NMOSトランジスタNT24のドレインがNバス42に接続される接続ノードND21Nに接続され、ゲートがデータDATA Wの供給ラインに接続されている。
NMOSトランジスタNT23のドレインがPバス41に接続される接続ノードND21Pに接続され、ゲートがデータXDATA Wの供給ラインに接続されている。
NMOSトランジスタNT24のドレインがNバス42に接続される接続ノードND21Nに接続され、ゲートがデータDATA Wの供給ラインに接続されている。
受信回路22Aは、図14に示すように、データ検出器221A、イリーガル検出器222A、および電圧4RIsの電源223を有する。
データ検出器221Aは、通信バス40AのPバス41とNバス42の電位を比較してデータを検出し、検出したデータを図示しないラッチに出力する。
イリーガル検出器222Aは、通信バス40AのPバス電位と、正極がNバス42に接続された電源223の負極側電位と比較してデータを検出し、検出した割り込み状態を示す信号XILとして図示しないラッチに出力する。
各スレーブ装置30Aの出力回路31Aは、PMOSトランジスタPT32、NMOSトランジスタNT32、電流2Isの電流源I22,I23を有する。
また、出力回路31Aは、接続ノードND31PおよびND31Nを有する。
また、出力回路31Aは、接続ノードND31PおよびND31Nを有する。
PMOSトランジスタPT32のソースが電流源I32に接続されている。電流源I32は電源電圧VDDの供給ラインLVDDに接続されている。
PMOSトランジスタPT32のドレインがNバス42に接続される接続ノードND31Nに接続され、ゲートがデータDATA Rの供給ラインに接続されている。
PMOSトランジスタPT32のドレインがNバス42に接続される接続ノードND31Nに接続され、ゲートがデータDATA Rの供給ラインに接続されている。
NMOSトランジスタNT32のソースが電流源I33に接続されている。電流源I33は基準電位VSSに接続されている。
NMOSトランジスタNT32のドレインがPバス41に接続される接続ノードND31Pに接続され、ゲートがデータXDATA Rの供給ラインに接続されている。
データDATA RとデータXDATA Rは相補的レベルをとる。
NMOSトランジスタNT32のドレインがPバス41に接続される接続ノードND31Pに接続され、ゲートがデータXDATA Rの供給ラインに接続されている。
データDATA RとデータXDATA Rは相補的レベルをとる。
受信回路32Aは、図14に示すように、データ検出器321A、イリーガル検出器322A、電圧4RIsの電源324、および電圧(VDD/2+RIs)の電源324を有する。
データ検出器321Aは、通信バス40AのPバス41とNバス42の電位を比較してデータを検出し、検出したデータを図示しないラッチに出力する。
イリーガル検出器322Aは、通信バス40AのPバス電位と、正極がNバス42に接続された電源324の負極側電位と比較してデータを検出し、検出した割り込み状態を示す信号XILとして図示しないラッチに出力する。
クロック検出器323Aは、通信バス40AのNバス電位と、正極がPバス41に接続された電源325の負極側電位と比較してクロックCLKを検出し、検出したクロックCLKをPLL回路33に出力する。
次に、本第2の実施形態に係るマスタ装置20Aと複数のスレーブ装置30AA−1〜30−nによる通信バスの電位設定例を説明する。
図15は、本第2の実施形態に係るマスタ装置20Aと複数のスレーブ装置30A−1〜30A−nによる通信バスのレベル(電位)設定例を説明するための図である。
本例においても、図9の場合と同様に、図15に示すように、マスタ装置20Aによるクロック出力の際のレベル設定処理、データ1出力の際のレベル設定処理、データ0出力の際のレベル設定処理を含む。
さらに本例は、スレーブ装置30Aのデータ0出力の際のレベル設定処理、データ1出力の際のレベル設定、データ0出力、割り込み要求およびアクノレッジの際のレベル設定処理、割り込み要求の衝突が発生した場合のレベル設定処理を含む。
さらに本例は、スレーブ装置30Aのデータ0出力の際のレベル設定処理、データ1出力の際のレベル設定、データ0出力、割り込み要求およびアクノレッジの際のレベル設定処理、割り込み要求の衝突が発生した場合のレベル設定処理を含む。
[マスタ装置20Aによるクロック出力の際のレベル設定処理]
マスタ装置20Aによるクロック出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT23、NMOSトランジスタNT22,NT24がON状態に保持され、PMOSトランジスタPT24、NMOSトランジスタNT23がOFF状態に保持される。
なおこの場合、スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32の駆動状態は問わない。
この場合、通信バス40AのPバス41の電位は電源電圧レベルVDDに保持され、Nバス42の電位はグランド電位GND(VSS)に保持され、クロックCLKがバス差動電圧+VDDなるSHレベルに設定される。
マスタ装置20Aによるクロック出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT23、NMOSトランジスタNT22,NT24がON状態に保持され、PMOSトランジスタPT24、NMOSトランジスタNT23がOFF状態に保持される。
なおこの場合、スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32の駆動状態は問わない。
この場合、通信バス40AのPバス41の電位は電源電圧レベルVDDに保持され、Nバス42の電位はグランド電位GND(VSS)に保持され、クロックCLKがバス差動電圧+VDDなるSHレベルに設定される。
[マスタ装置20Aによるデータ1出力の際のレベル設定処理]
マスタ装置20Aによるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22、PT24、NMOSトランジスタNT22、NT23がOFF状態に保持され、PMOSトランジスタPT23、NMOSトランジスタNT24がON状態に保持される。
スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32はOFF状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2に、電流源I23の電流Isが抵抗素子R22に流れることによる上昇電圧R*Is分だけ高いレベル(VDD/2+R*Is)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2から、電流源I24の電流Isが抵抗素子R23に流れることによる降下電圧R*Is分だけ低いレベル(VDD/2−R*Is)に保持され、データ1がバス差動電圧+2*R*IsなるHレベルに設定される。
マスタ装置20Aによるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22、PT24、NMOSトランジスタNT22、NT23がOFF状態に保持され、PMOSトランジスタPT23、NMOSトランジスタNT24がON状態に保持される。
スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32はOFF状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2に、電流源I23の電流Isが抵抗素子R22に流れることによる上昇電圧R*Is分だけ高いレベル(VDD/2+R*Is)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2から、電流源I24の電流Isが抵抗素子R23に流れることによる降下電圧R*Is分だけ低いレベル(VDD/2−R*Is)に保持され、データ1がバス差動電圧+2*R*IsなるHレベルに設定される。
[マスタ装置20Aによるデータ0出力の際のレベル設定処理]
マスタ装置20Aによるデータ0出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT23、NMOSトランジスタNT22,NT24がOFF状態に保持され、PMOSトランジスタPT24,NMOSトランジスタNT23がON状態に保持される。
スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32はOFF状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2から、電流源I24の電流Isが抵抗素子R22に流れることによる降下電圧R*Is分だけ低いレベル(VDD/2−R*Is)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2に、電流源I23の電流Isが抵抗素子R23に流れることによる上昇電圧R*Is分だけ高いレベル(VDD/2+R*Is)に保持され、データ0がバス差動電圧−2*R*IsなるLレベルに設定される。
マスタ装置20Aによるデータ0出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT23、NMOSトランジスタNT22,NT24がOFF状態に保持され、PMOSトランジスタPT24,NMOSトランジスタNT23がON状態に保持される。
スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32はOFF状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2から、電流源I24の電流Isが抵抗素子R22に流れることによる降下電圧R*Is分だけ低いレベル(VDD/2−R*Is)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2に、電流源I23の電流Isが抵抗素子R23に流れることによる上昇電圧R*Is分だけ高いレベル(VDD/2+R*Is)に保持され、データ0がバス差動電圧−2*R*IsなるLレベルに設定される。
[スレーブ装置30Aによるデータ1出力の際のレベル設定処理]
スレーブ装置30Aによるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT24、NMOSトランジスタNT22,NT23がOFF状態に保持され、PMOSトランジスタPT32、NMOSトランジスタNT23がON状態に保持される。
スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32はOFF状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2に、電流源I23の電流Isが抵抗素子R22に流れることによる上昇電圧R*Io分だけ高いレベル(VDD/2+R*Io)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2から、電流源I24の電流Isが抵抗素子R23に流れることによる降下電圧R*Io分だけ低いいレベル(VDD/2−R*Io)に保持され、データ1がバス差動電圧+2*R*IsなるHレベルに設定される。
スレーブ装置30Aによるデータ1出力の際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT24、NMOSトランジスタNT22,NT23がOFF状態に保持され、PMOSトランジスタPT32、NMOSトランジスタNT23がON状態に保持される。
スレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32はOFF状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2に、電流源I23の電流Isが抵抗素子R22に流れることによる上昇電圧R*Io分だけ高いレベル(VDD/2+R*Io)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2から、電流源I24の電流Isが抵抗素子R23に流れることによる降下電圧R*Io分だけ低いいレベル(VDD/2−R*Io)に保持され、データ1がバス差動電圧+2*R*IsなるHレベルに設定される。
[スレーブ装置30Aによるデータ0出力、割り込み要求、アクノレッジの際のレベル設定処理]
スレーブ装置30Aによるデータ0出力、割り込み要求、アクノレッジの際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT24、NMOSトランジスタNT22,NT23がOFF状態に保持され、PMOSトランジスタPT23、NMOSトランジスタNT24がON状態に保持される。
1個のスレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32がON状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2から、電流源I33と電流源I23の差電流Isが抵抗素子R21に流れることによる降下電圧R*Is分だけ低いレベル(VDD/2−R*Is)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2に、電流源I32と電流源I24の差電流Isが抵抗素子R21に流れることによる上昇電圧R*Is分だけ高いレベル(VDD/2+R*Is)に保持され、データ0がバス差動電圧−2*R*IsなるLレベルに設定される。
スレーブ装置30Aによるデータ0出力、割り込み要求、アクノレッジの際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT24、NMOSトランジスタNT22,NT23がOFF状態に保持され、PMOSトランジスタPT23、NMOSトランジスタNT24がON状態に保持される。
1個のスレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32がON状態に保持される。
通信バス40AのPバス41の電位は電圧レベルVDD/2から、電流源I33と電流源I23の差電流Isが抵抗素子R21に流れることによる降下電圧R*Is分だけ低いレベル(VDD/2−R*Is)に保持される。
通信バス40AのNバス42の電位は電圧レベルVDD/2に、電流源I32と電流源I24の差電流Isが抵抗素子R21に流れることによる上昇電圧R*Is分だけ高いレベル(VDD/2+R*Is)に保持され、データ0がバス差動電圧−2*R*IsなるLレベルに設定される。
[複数のスレーブ装置30Aによる割り込み要求が衝突した際のレベル設定処理]
複数(ここでは2個)のスレーブ装置30Aによる割り込み要求が衝突した際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT24、NMOSトランジスタNT22,NT23がOFF状態に保持され、PMOSトランジスタPT23、NMOSトランジスタNT24がON状態に保持される。
2個のスレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32がON状態に保持される。
通信バス40AのPバス41の電位は次のようになる。
Pバス41の電位は電圧レベルVDD/2から、2個の電流源I33の電流4Isから電流源I23の電流Isを引いた電流3Isが抵抗素子R22に流れることによる降下電圧R*3Is分だけ低いレベル(VDD/2−R*3Is)に保持される。
通信バス40AのNバス42の電位は次のようになる。
Nバス42の電位は電圧レベルVDD/2に、2個の電流源I32の電流4Isから電流源I24の電流Isを引いた電流3Isが抵抗素子R23に流れることによる上昇電圧R*3Is分だけ高いレベル(VDD/2+R*3Is)に保持される。この結果バス40Aは差動電圧−6*R*IsなるILレベルに設定される。
複数(ここでは2個)のスレーブ装置30Aによる割り込み要求が衝突した際のレベル設定処理は次のように行われる。
マスタ装置20Aの出力回路21AのPMOSトランジスタPT22,PT24、NMOSトランジスタNT22,NT23がOFF状態に保持され、PMOSトランジスタPT23、NMOSトランジスタNT24がON状態に保持される。
2個のスレーブ装置30Aの出力回路31AのPMOSトランジスタPT32、NMOSトランジスタNT32がON状態に保持される。
通信バス40AのPバス41の電位は次のようになる。
Pバス41の電位は電圧レベルVDD/2から、2個の電流源I33の電流4Isから電流源I23の電流Isを引いた電流3Isが抵抗素子R22に流れることによる降下電圧R*3Is分だけ低いレベル(VDD/2−R*3Is)に保持される。
通信バス40AのNバス42の電位は次のようになる。
Nバス42の電位は電圧レベルVDD/2に、2個の電流源I32の電流4Isから電流源I24の電流Isを引いた電流3Isが抵抗素子R23に流れることによる上昇電圧R*3Is分だけ高いレベル(VDD/2+R*3Is)に保持される。この結果バス40Aは差動電圧−6*R*IsなるILレベルに設定される。
<3.第3の実施形態>
第3の実施形態においては、通信バスを、第1の実施形態の1線のバスを相補的にもちいた差動バスにより形成する。
すなわち、第1の実施形態のバス線と、SHレベルで割り込み衝突を、ILレベルでフレームクロックを表し、HとLで論理の0と1を表す極性反転したバスを用いる。
ふたつのバスは相補的に電位が遷移するので輻射が少なく、また検出器にCMRRの高い差動回路を用いることでバスに飛び込む電磁ノイズをキャンセルして信頼性の高い通信を行うことができる。
第3の実施形態においては、通信バスを、第1の実施形態の1線のバスを相補的にもちいた差動バスにより形成する。
すなわち、第1の実施形態のバス線と、SHレベルで割り込み衝突を、ILレベルでフレームクロックを表し、HとLで論理の0と1を表す極性反転したバスを用いる。
ふたつのバスは相補的に電位が遷移するので輻射が少なく、また検出器にCMRRの高い差動回路を用いることでバスに飛び込む電磁ノイズをキャンセルして信頼性の高い通信を行うことができる。
<4.第4の実施形態>
第4の実施例として、既に第1の実施形態において述べたように、柔軟な制御系が構築される。
スレーブ装置から多数のセンサおよびアクチュエータをスター配線する系において、初期化動作においてスレーブをアクチュエータ駆動ポートかセンサ読み取りポートか、割り込み要求の権利などのコンフィギュアを決定することで柔軟な制御系が構築できる。
さらに、センサやアクチュエータがON、OFFの1ビットデータでよいものか、多ビットの階調データを持つものかというコンフィギュアを初期化する。
1ビットデータのセンサやアクチュエータ・デバイスを多数接続されたスレーブ装置では1フレームでスレーブ装置に接続するすべてのデバイスのデータを並列に伝送することもできるし、多ビット諧調データを送ることもできる。
このように、本第4の実施形態によれば、柔軟で高効率のバス通信を実現できる。
第4の実施例として、既に第1の実施形態において述べたように、柔軟な制御系が構築される。
スレーブ装置から多数のセンサおよびアクチュエータをスター配線する系において、初期化動作においてスレーブをアクチュエータ駆動ポートかセンサ読み取りポートか、割り込み要求の権利などのコンフィギュアを決定することで柔軟な制御系が構築できる。
さらに、センサやアクチュエータがON、OFFの1ビットデータでよいものか、多ビットの階調データを持つものかというコンフィギュアを初期化する。
1ビットデータのセンサやアクチュエータ・デバイスを多数接続されたスレーブ装置では1フレームでスレーブ装置に接続するすべてのデバイスのデータを並列に伝送することもできるし、多ビット諧調データを送ることもできる。
このように、本第4の実施形態によれば、柔軟で高効率のバス通信を実現できる。
以上説明した本発明の実施形態によれば、最少1線でフレームクロックとデータと割り込み要求を伝送する通信バスが構築でき、省スペースで安価である。
この通信バスは単一のマスタ装置が定期的連続的に行うフレーム送受信で多数のスレーブ装置にポーリングを行うことで効率的なデータ伝送を行いながら、緊急を要する事態には割り込み要求を伝送して例外処理をすることで対応可能な制御系を構築できる。
また、本発明の実施形態によれば、フレームクロックを周波数逓倍することでスレーブ装置が通信バスへ送受信を行うためのクロックを生成できるので、スレーブ装置各個に高精度な基準周波数発生器をもつ必要が無い。
クロックCLKはデータと同じ通信バスに重畳されているので、クロックとデータの伝播時間差によるスキュー問題が原理的に存在しない。
この通信バスは単一のマスタ装置が定期的連続的に行うフレーム送受信で多数のスレーブ装置にポーリングを行うことで効率的なデータ伝送を行いながら、緊急を要する事態には割り込み要求を伝送して例外処理をすることで対応可能な制御系を構築できる。
また、本発明の実施形態によれば、フレームクロックを周波数逓倍することでスレーブ装置が通信バスへ送受信を行うためのクロックを生成できるので、スレーブ装置各個に高精度な基準周波数発生器をもつ必要が無い。
クロックCLKはデータと同じ通信バスに重畳されているので、クロックとデータの伝播時間差によるスキュー問題が原理的に存在しない。
10,10A・・・通信集中制御システム、20,20A・・・マスタ装置、30,30−1〜30−n,30A−1,30A−2・・・スレーブ装置、40・・・通信バス。
Claims (13)
- フレーム同期信号を発信するマスタ装置と、
通信バスと、
上記マスタ装置と上記通信バスにより接続された複数のスレーブ装置と、を有し、
上記マスタ装置および上記複数のスレーブ装置は、
上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信可能で、
上記通信バスは、
データレベルを含む複数の信号レベルが設定される多値信号が伝送され、
上記多値信号は、
データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、
上記マスタ装置は、
フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、
上記各スレーブ装置は、
フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信する
通信集中制御システム。 - 上記スレーブ装置は、
割り込みを発行すべきトリガーイベントが発生すると上記通信バスを介して割り込み要求を発行することが可能で、
上記スレーブ装置およびマスタ装置は、
複数の上記スレーブ装置が、同時並列的に割り込み要求を発行した状態である割り込み要求の衝突を上記通信バスの信号レベルにより検出可能である
請求項1記載の通信集中制御システム。 - 上記マスタ装置は、
指定したアドレスをもつ上記スレーブ装置が上記通信バスを介して当該マスタ装置と通信するポーリング動作を行い、
上記各スレーブ装置は、
上記ポーリング動作時に、トリガーイベントが発生すると、割り込み要求を発行することが可能で、割り込み要求の衝突も検出可能である
請求項2記載の通信集中制御システム。 - 上記複数のスレーブ装置は、
割り込みの優先順位が割り振られており、
上記トリガーイベントが発生すると、上記優先順位が高い順に割り込み処理を行う
請求項2または3記載の通信集中制御システム。 - 上記通信バスを伝送される多値信号は、
双方向データを表す第1のレベルおよび当該第1のレベルより高い第2のレベルと、
上記第2のレベルより高くまたは上記第1のレベルより低く上記マスタ装置が送信するフレームクロックを表す第3のレベルと、
上記第1のレベルより低くまたは上記第2のレベルより高く複数の上記スレーブ装置が同時並列的に割り込み要求を発行したとの第4のレベルを含む
請求項1から4のいずれか一に記載の通信集中制御システム。 - 上記マスタ装置は、
上記通信バスと接続される接続ノードと、
上記通信バスの電位を上記第3のレベルと第1のレベルと第2のレベルの3値に駆動する出力部と、
上記通信バスを伝送され、接続ノードにより入力した上記スレーブ装置からのデータ、割り込み信号を受信し、データの検出、割り込み状態の検出を行う受信部と、を含む
請求項5記載の通信集中制御システム。 - 上記各スレーブ装置は、
上記通信バスと接続される接続ノードと、
上記通信バスの電位を第1のレベルと第2のレベルに駆動する出力部と、
上記通信バスを伝送され、接続ノードにより入力した上記マスタ装置からのフレームクロック、データ、割り込み信号を受信し、クロックの検出、データの検出、割り込み状態の検出を行う受信部と、を含む
請求項5または6記載の通信集中制御システム。 - 上記各スレーブ装置は、
上記受信部で検出したクロックにより当該スレーブ装置が上記通信バスに信号を送受信するためのクロックを生成する機能を有する
請求項7記載の通信集中制御システム。 - 上記通信バスを伝送される上記多値信号の上記第1のレベル、第2のレベル、第3のレベル、および第4のレベルは、
上記マスタ装置の出力部および上記各スレーブ装置の出力部の協働により設定される
請求項5から7のいずれか一に記載の通信集中制御システム。 - 上記各スレーブ装置は、
多数のセンサおよびアクチュエータがスター配線されており、
初期化動作においてスレーブ装置をアクチュエータ駆動ポートか、センサ読み取りポートかのコンフィギュアの決定、並びに割り込み要求の権利のコンフィギュアを決定可能である
請求項1から9のいずれか一に記載の通信集中制御システム。 - 上記マスタ装置は、
上記通信バスを通して上記スレーブ装置のコンフィギュアを決定する情報を送信可能で、
上記各スレーブ装置は、
上記コンフィギュアを決定する情報を受信してアクチュエータ駆動ポートか、センサ読み取りポートかのコンフィギュアの決定、並びに割り込み要求の権利のコンフィギュアを決定する
請求項10記載の通信集中制御システム。 - 上記各スレーブ装置は、
上記センサおよび上記アクチュエータの少なくとも一方がON、OFFの1ビットデータでよいものか、多ビットの階調データを持つものかというコンフィギュアを初期化可能で、
1ビットデータのセンサ、アクチュエータ・デバイスが多数接続されたスレーブ装置では、1フレームで当該スレーブ装置に接続するすべてのデバイスのデータを並列に伝送することが可能で、多ビット階調データを送信することも可能である
請求項10または11記載の通信集中制御システム。 - フレーム同期信号を発信するマスタ装置と複数のスレーブ装置を、通信バスにより接続し、
上記通信バスに、
データレベルを含む複数の信号レベルが設定される多値信号が伝送し、
上記多値信号には、
データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当て、他のひとつの信号レベルが割り込みの衝突に割り当て、
上記マスタ装置により、
フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、
上記各スレーブ装置により、
フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信し、
上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信を行い、
上記スレーブ装置により、
割り込みを発行すべきトリガーイベントが発生すると上記通信バスを介して割り込み要求を発行し、
上記スレーブ装置およびマスタ装置において、
複数の上記スレーブ装置が、同時並列的に割り込み要求を発行した状態である割り込み要求の衝突を上記通信バスの信号レベルにより検出する
通信集中制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009198763A JP2011050000A (ja) | 2009-08-28 | 2009-08-28 | 通信集中制御システムおよび通信集中制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009198763A JP2011050000A (ja) | 2009-08-28 | 2009-08-28 | 通信集中制御システムおよび通信集中制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011050000A true JP2011050000A (ja) | 2011-03-10 |
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ID=43835852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009198763A Pending JP2011050000A (ja) | 2009-08-28 | 2009-08-28 | 通信集中制御システムおよび通信集中制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011050000A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9417944B2 (en) | 2011-10-05 | 2016-08-16 | Analog Devices, Inc. | Two-wire communication system for high-speed data and power distribution |
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US9946679B2 (en) | 2011-10-05 | 2018-04-17 | Analog Devices, Inc. | Distributed audio coordination over a two-wire communication bus |
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CN114785380A (zh) * | 2022-04-01 | 2022-07-22 | 东莞市步控电子科技有限公司 | 一种带总线冲突检测的直流载波通信电路及通信方法 |
-
2009
- 2009-08-28 JP JP2009198763A patent/JP2011050000A/ja active Pending
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