KR20090045615A - 버스 반전 기술을 적용한 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 외부로부터 입력되는 어드레스 신호의 입력 속도가 외부 클록에 대비하여 두 배로 증가하여도 어드레스 신호 입력받는데 필요한 셋업/홀드 시간을 충분히 확보하여 버스 반전 기술의 적용에도 동작 속도의 저하를 막고 전력 소모를 줄일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 버스 반전 여부를 가리키는 지표 제어 신호를 디코딩하여 입력되는 복수의 어드레스 신호의 반전 여부를 알아내기 위한 버스 반전 디코딩부, 및 외부 클록의 한 주기당 두 개의 어드레스를 입력받아 병렬 처리를 위해 정렬한 뒤 버스 반전 디코딩부의 출력신호에 대응하여 어드레스 신호를 그대로 전달하거나 반전하여 전달하기 위한 어드레스 버퍼 블록을 포함한다. 따라서, 본 발명은 기존 어드레스 전달과정에 비해 추가되는 동작 지연을 없앨 수 있으므로 반도체 메모리 장치의 일반적인 읽기, 쓰기 등의 동작에 필요한 동작 마진을 해치지 않아 반도체 메모리 장치의 고속 동작을 보장할 수 있다.
버스 반전 기술, 반도체, 메모리 장치, 어드레스 패턴, 입력 버퍼

Description

버스 반전 기술을 적용한 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS USING BUS INVERSION FUNCTION}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 버스 반전(bus inversion) 기술이 적용된 어드레스를 입력받아 동작하는 반도체 메모리 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
반도체 메모리 장치의 동작을 빠르게 하기 위해서 내부에서 일어나는 다수의 내부 동작을 더 빠르게 실행시키거나 신호 및 데이터의 입출력 속도를 높일 수 있다. 일례로, 디디알 반도체 메모리 장치(double data rate, DDR)는 데이터의 출력을 더 빠르게 하기 위해 데이터를 시스템 클록의 라이징 에지뿐만 아니라 폴링 클록에도 동기화하여 출력하였다. 반도체 메모리 장치의 하나의 입출력 단으로부터 시스템 클록의 한 주기에 두 개의 데이터를 입출력할 수 있어 기존의 반도체 메모리 장치보다 데이터의 입출력 속도가 빨라졌으며, 현재는 더 빠른 동작을 위해 시스템 클록의 한 주기에 네 개의 데이터를 입출력할 수 있는 반도체 메모리 장치까지 제안되었다. 반도체 메모리 장치의 데이터를 입출력하는 속도는 점점 빨라지고 있었으나 데이터가 아닌 어드레스 및 명령 신호에까지 적용되지 않았다.
종래의 일반적인 반도체 메모리 장치에서 어드레스 입력은 외부 동작 명령 신호와 함께 클록의 라이징 에지에 동기화되어 입력되었다. 즉, 반도체 메모리 장치는 외부 클록의 한 주기에 한 번씩(즉, 라이징 에지에 대응하여) 외부에서 입력되는 어드레스 및 동작 명령 신호를 받아 내부 동작을 실행하였다. 하지만, 반도체 메모리 장치의 동작 속도가 빨라지면서 한 주기에 한 번이 아닌 두 번의 어드레스 입력을 받을 수 있는 구조가 제안되고 있다.
그래픽 작업용 GDDR5 반도체 메모리 장치(Graphics Double Data Rate version 5, GDDR5)는 외부 클록의 라이징 에지는 물론 폴링 에지에도 어드레스를 입력받을 수 있도록 설계되고 있다. 한 주기에 두 번 어드레스를 입력 받을 수 있으므로 종래의 반도체 메모리 장치보다 어드레스 핀 수가 줄어들고 여분의 핀들은 전원 전압 혹은 접지 전압과 연결함으로써 반도체 메모리 장치의 동작 속도를 증가시킬 수 있다. 외부에서 입력되는 동작 명령 신호는 여전히 외부 클록의 라이징 에지에 대응하여 입력되므로 어드레스 신호의 입력 속도는 동작 명령 신호의 입력 속도에 비해 2배나 빨라지게 된다.
외부 클록의 한 주기당 두 번의 어드레스가 입력되면서 기존 보다 어드레스의 천이가 두 배로 증가하게 되고 결국 어드레스의 입력단에서 전압의 토글링(toggling)이 자주 발생하여 전류가 많이 소비된다. 실 예로, 어드레스 신호의 스윙폭은 논리 하이 레벨('H')일 경우 VIH(Vref+0.12)에서 논리 로우 레벨('L')의 경우인 VIL(Vref-0.12V)까지 정의될 수 있어, 기존 보다 두 배로 많은 천이가 일어난다면 소모되는 전력의 양 역시 늘어난다.
동일한 시간을 기준으로 신호의 입력 속도가 빨라짐에 따라 천이가 더 많아지는 것에 대비하여 버스 반전(bus inversion) 기술을 반도체 메모리 장치에 적용하고 있다. 버스 반전 기술은 이전 전송된 값과 현재 전송할 값을 비교하여 전송되는 전체 비트 수의 절반보다 많은 천이가 일어나는 경우 신호 송신부에서 현재 전송할 값의 반전 값을 보내 신호 수신부에서 전달받은 값을 반전하여 인식하고, 이와 다르게 전체 비트 수의 절반보다 적은 천이가 일어나는 경우 신호 송신부에서 현재 전송할 값을 그대로 전송하고 신호 수신부에서는 전달받은 값을 그대로 인식 하는 신호 송수신 방법을 말한다. 이때, 신호 송신부는 현재 전송할 값의 반전된 값을 전송하였는지 아닌지를 알리기 위해 지표 제어 신호를 추가로 송신한다.
버스 반전 기술을 8비트의 버스를 가정하여 좀 더 자세히 설명한다. 예를 들어, 다수 비트로 구성된 신호 "00011100"이 이전에 전송된 값이라고 가정하고 현재 전송할 값이 "00001010"이라면, 두 값을 비교하였을 때 3 비트에서 천이가 일어나야 한다. 이 경우 전체 8비트 중 3비트만 천이가 일어나면 되므로 신호 송신부는 현재 전송할 값을 전송한다. 앞의 "00001010"이 전송된 이후 새로 전송할 값 "11100111"을 전송해야할 경우는 두 값을 비교하였을 때 6비트에서 천이가 일어나야하므로 이 경우 전체 8비트의 절반이 넘는 부분에서 천이가 일어나 전력 소모가 많아진다. 따라서, 신호 송신부는 버스 반전 기술을 적용하여 전송할 값 "11100111"을 반전하여 "00011000"을 전송하면서 지표 제어 신호를 활성화시켜서 전송되는 값이 반전된 값임을 알린다. 이렇게 하면, 이미 전송된 값 "00001010"과 비교해볼 때, 8비트 중 2비트에서 천이가 일어나므로 6비트에서 천이가 일어나는 것보다 전력 소모를 줄일 수 있다.
이러한 버스 반전 기술을 외부에서 입력되는 다수 비트의 어드레스 신호에 적용하면 어드레스 입력 속도가 빨라지면서 늘어났던 소비 전력을 줄일 수 있으나, 버스 반전 기술을 처리하는 과정에서 동작 속도의 저하가 발생하거나 내부 동작을 위한 동작 마진을 침해하여 반도체 메모리 장치의 전체 동작의 안정성을 해친다면 버스 반전 기술을 어드레스 신호에 적용하기 어려워진다. 특히, 어드레스 신호 입력에 지체가 발생한다면 어드레스 신호에 대응하는 셀에 데이터를 읽거나 쓰는 반 도체 메모리 장치의 일반적 동작 역시 느려지게 되고 이는 성능 저하로 연결된다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 어드레스 신호를 고속으로 전달할 수 있게 하고 동작의 신뢰성을 높이기 위한 것으로, 외부로부터 입력되는 어드레스 신호의 입력 속도가 외부 클록에 대비하여 두 배로 증가하여도 어드레스 신호 입력받는데 필요한 셋업/홀드 시간을 충분히 확보하여 버스 반전 기술의 적용에도 동작 속도의 저하를 막고 전력 소모를 줄일 수 있는데 그 특징이 있다.
본 발명은 버스 반전 여부를 가리키는 지표 제어 신호를 디코딩하여 입력되는 복수의 어드레스 신호의 반전 여부를 알아내기 위한 버스 반전 디코딩부, 및 외부 클록의 한 주기당 두 개의 어드레스를 입력받아 병렬 처리를 위해 정렬한 뒤 버스 반전 디코딩부의 출력신호에 대응하여 어드레스 신호를 그대로 전달하거나 반전하여 전달하기 위한 어드레스 버퍼 블록을 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 버스 반전 기술을 어드레스 신호에 적용하여 이전 어드레스 신호와 현재 어드레스 신호를 비교하여 반전 혹은 무반전 어드레스 신호를 명령 신호와 함께 출력하기 위한 데이터 처리 장치, 및 버스 반전 여부를 가리키는 지표 제어 신호를 디코딩하여 입력되는 복수의 어드레스 신호의 반전 여부를 알아내고, 복수의 상기 반전 혹은 무반전 어드레스 신호를 병렬 처리를 위해 정렬하여 셋업/홀드 시간을 확보한 뒤 반전 여부에 따라 어드레스를 내부로 전달하여 명령 신호에 대응하는 동작을 실행하는 반도체 메모리 장치를 포함하는 시스템을 제공한다.
반도체 메모리 장치의 동작 속도를 증가시키고 전력 소모를 줄이기 위해 어드레스 신호의 입력에 버스 반전 기술을 적용하여 어드레스 버스 반전 방법(address bus inversion, ABI)을 구현하는 데 있어, 입력되는 어드레스 신호의 래치 과정의 신뢰성을 확보를 위해 지표 제어 신호를 활용하여 어드레스 버퍼의 동작 마진을 확보할 수 있는 펄스를 생성한다. 이러한 펄스를 통해 어드레스 신호 입력 속도의 증가로 인한 입력단의 셋업/홀드 시간의 열화를 방지하여 반도체 메모리 장치가 어드레스 신호를 안전하게 입력받을 수 있도록 하면서 반도체 메모리 장치의 동작 속도의 저하를 막는다. 아울러, 기존 반도체 메모리 장치의 입력 버퍼 및 래치의 구조를 크게 변경하지 않고 펄스 생성을 위한 장치를 설계하여 반도체 메모리 장치의 동작 안정성을 확보한다.
본 발명은 외부 클록의 한 주기당 두 개의 어드레스가 입력되고 버스 반전 기술을 사용하여 파워 소모를 줄일 수 있는 고속으로 동작하는 반도체 메모리 장치에 있어도 어드레스 입력에서 발생할 수 있는 스큐(skew)를 최소화하여 입력에서의 셋업/홀드 시간을 보장할 수 있는 장점이 있다.
또한, 본 발명은 버스 반전 기술에 따라 입력된 어드레스 값이 그대로 혹은 반전되어 전달되는 과정에 있어서 기존 어드레스 전달과정에 비해 추가되는 동작 지연을 없앨 수 있으므로 반도체 메모리 장치의 일반적인 읽기, 쓰기 등의 동작에 필요한 동작 마진을 해치지 않아 반도체 메모리 장치의 고속 동작을 보장할 수 있다.
더 나아가, 본 발명은 어드레스 신호에 버스 반전 기술을 추가 지연 시간없이 적용가능하게 하여 전력 소모를 줄이고 종래의 반도체 메모리 장치보다 어드레스 핀 수가 줄어들고 여분의 핀들은 전원 전압 혹은 접지 전압과 연결함으로써 반도체 메모리 장치의 동작 속도를 증가시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 다른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 버스 반전 디코딩부(50) 및 어드레스 버퍼 블록(80)을 포함한다. 버스 반전 디코딩부(50)는 신호 입력 버퍼(10), 라이징 클록 동기화부(20), 및 제 1 및 제 2 폴링 클록 동기화부(30, 40)를 포함하여 지표 제어 신호(ABI)를 디코딩하여 어드레스 버퍼 블록(80)을 제어한다. 어드레스 버퍼 블록(80)은 제 1 및 제 2 어드레스 버퍼(60, 70)를 포함하여 버스 반전 디코딩부(50)로부터 출력된 제어신호에 대응하여 입력되는 어드레스를 전달한다.
신호 입력 버퍼(10)는 외부로부터 입력되는 지표 제어 신호(ABI)를 입력받는다. 여기서, 지표 제어 신호(ABI)는 외부로부터 입력되는 어드레스 신호가 어드레스 버스 반전 방법(address bus inversion, ABI)에 따라 전송될 원래의 값인지 반전된 값인지를 가리킨다. 지표 제어 신호(ABI)는 신호 입력 버퍼(10)를 거쳐 정 지표 신호(OUT)와 부 지표 신호(OUTB)로 출력되며, 지표 제어 신호(ABI)가 논리 로우 레벨('L')인 경우 정 지표 신호(OUT)는 접지 전압 레벨(VSS)이 되고 부 지표 신호(OUTB)는 전원 전압 레벨(VDD)이 된다.
정 지표 신호(OUT)는 라이징 클록 동기화부(20)로 입력되어 외부 클록(CLK)의 라이징 클록에 동기화된 내부 라이징 클록(CLKABIR)를 이용하여 래치시켜 외부 클록의 라이징 에지에 동기화되어 라이징 정 지표 신호(OUTR)가 된다. 라이징 클록 동기화부(20)에서 출력된 라이징 정 지표 신호(OUTR)와 신호 입력 버퍼(10)에서 출력된 부 지표 신호(OUTB)는 각각 제 1 폴링 클록 동기화부(30)와 제 2 폴링 클록 동기화부(40)로 입력된다.
라이징 클록 동기화부(20)의 동작과 유사하게, 제 1 및 제 2 폴링 클록 동기화부(30, 40)는 외부 클록(CLK)의 폴링 클록에 동기화된 내부 폴링 클록(CLKABIF)을 이용하여 입력되는 라이징 정 지표 신호(OUTR)와 부 지표 신호(OUTB)를 래치하여 외부 클록(CLK)의 폴링 클록에 동기화시킨다. 이후, 라이징 정 지표 신호(OUTR)의 값에 따라 제 1 폴링 클록 동기화부(30)는 외부 클록(CLK)의 폴링 클록에 동기 화된 라이징 반전 활성화 신호(ABIRON) 및 라이징 반전 비활성화 신호(ABIROFF)를 출력하고, 제 2 폴링 클록 동기화부(40)는 부 지표 신호(OUTB)의 값에 따라 외부 클록(CLK)의 폴링 클록에 동기화된 폴링 반전 활성화 신호(ABIFON) 및 폴링 반전 비활성화 신호(ABIFOFF)를 출력한다.
여기서, 내부 라이징 클록(CLKABIR)과 내부 폴링 클록(CLKABIF)은 클록 버퍼(90)을 통해 생성된다. 클록 버퍼(90)는 외부로부터 공급되는 외부 클록(CLK)과 반전된 외부 클록(CLKb)을 입력받아 외부 클록(CLK)의 라이징 에지에 동기화된 내부 라이징 클록(CLKABIR)과 외부 클록(CLK)의 폴링 클록에 동기화된 내부 폴링 클록(CLKABIF)를 출력한다. 여기서, 본 발명에 적용되는 외부 클록(CLK)의 라이징 에지와 폴링 에지에 대응하는 내부 신호들을 생성하기 위해서 외부 클록(CLK)을 인가받은 후 위상 분할 등을 사용하거나 외부 클록(CLK)을 반전하여 사용할 수도 있으며, 외부로부터 독립적으로 인가되는 외부 클록(CLK) 및 반전된 외부 클록(CLKb)을 사용할 수도 있다.
제 1 폴링 클록 동기화부(30)에서 출력된 라이징 반전 활성화 신호(ABIRON) 및 라이징 반전 비활성화 신호(ABIROFF)는 제 1 어드레스 버퍼(60)로 입력되어 외부 클록(CLK)의 라이징 클록에 동기되어 입력되는 어드레스를 버퍼링할 것인지, 입력되는 어드레스의 반전 값을 버퍼링할 것인지를 결정한다. 유사하게, 제 2 어드레스 버퍼(70)는 폴링 반전 활성화 신호(ABIFON) 및 폴링 반전 비활성화 신호(ABIFOFF)에 대응하여 외부 클록(CLK)의 폴링 클록에 동기되어 입력되는 어드레스를 버퍼링하여 출력하거나, 입력되는 어드레스의 반전 값을 버퍼링하여 출력한 다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치에는 하나의 어드레스 입력단(A<0:1>)으로부터 외부 클록(CLK)의 한 주기당 두 개의 어드레스가 입력된다. 즉, 하나의 패드(어드레스 핀)를 통해 두 비트의 어드레스 신호가 입력되는 것이다. 아울러, 어드레스 신호의 입력과 함께 지표 제어 신호(ABI)도 입력된다. 도 2에서는 연속적으로 입력되는 6개의 어드레스와 함께 지표 제어 신호(ABI)는 "L, H, L, H, L, H"가 입력되는 예를 들어 설명하고 있다. 이는 연속적으로 입력되는 6개의 어드레스 중 0, 2, 4 번째 어드레스는 반전된 신호가 입력되고 있고 1, 3, 5 번째 어드레스는 원래의 신호가 입력되고 있음을 뜻한다.
외부 클록(CLK)의 라이징 에지에서 입력된 0번째 어드레스가 먼저 1단계 래치되고(LAT_AN<0>), 이후 외부 클록(CLK)의 폴링 에지에서 입력된 1번째 어드레스와 앞서 1단계 래치되었던 0번째 어드레스가 같이 외부 클록(CLK)의 폴링 에지에 맞춰 2단계 래치된다.(AT_F<1>, AT_R<0>) 즉, 하나의 어드레스 핀으로부터 외부 클록(CLK) 한 주기에 입력된 두 개의 어드레스가 병렬로 래치되어 도 1에 도시된 서로 다른 두 개의 제 1 및 제 2 어드레스 버퍼(60, 70)로 입력되는 것이다.
제 1 및 제 2 어드레스 버퍼(60, 70)에서는 입력되는 0번째, 1번째 어드레스를 지표 제어 신호(ABI)를 디코딩하여 출력되는 라이징 반전 활성화 신호(ABIRON), 라이징 반전 비활성화 신호(ABIROFF), 폴링 반전 활성화 신호(ABIFON) 및 폴링 반 전 비활성화 신호(ABIFOFF)에 대응하여 입력된 어드레스를 내부로 전달하거나 입력된 어드레스의 반전 값을 내부로 전달한다. 도 2에서는 0번째 어드레스는 반전된 어드레스 신호이므로 입력된 어드레스를 다시 반전하여 내부로 전달하여야 하는데 라이징 반전 활성화 신호(ABIRON)가 논리 하이 레벨('H')로 활성화되어 입력된 어드레스를 반전하여 출력하고, 1번째 어드레스는 원래의 어드레스 신호이므로 입력된 어드레스를 그대로 전달하기 위해 폴링 반전 비활성화 신호(ABIFOFF)가 활성화되는 것을 보여주고 있다.
도 3은 도 1에 도시된 제 1 폴링클록 동기화부(30)를 설명하기 위한 회로도이다.
도시된 바와 같이, 제 1 폴링클록 동기화부(30)는 크로스 커플드 래치(cross-coupled latch)를 바탕으로 설계되었다. 클록 버퍼(90)로부터 출력되는 외부 클록(CLK)의 폴링 에지에 동기화된 내부 폴링 클록(CLKABIF)에 대응하여, 입력되는 라이징 정 지표 신호(OUTR)가 논리 하이 레벨('H')이면 라이징 반전 비활성화 신호(ABIROFF)를 활성화하고 라이징 정 지표 신호(OUTR)의 반전 신호(OUTRB)가 논리 하이 레벨('H')이면(즉, 라이징 정 지표 신호(OUTR)가 논리 로우 레벨('L')이면) 라이징 반전 활성화 신호(ABIRON)를 활성화한다.
도 3은 제 1 폴링클록 동기화부(30)의 내부 구성을 보여주고 있지만, 도 1에 도시된 라이징 클록 동기화부(20) 및 제 2 폴링 클록 동기화부(40) 역시 입력되는 신호의 차이가 있을 뿐 같은 내부 구성으로 설계될 수 있다. 라이징 클록 동기화부(20)의 경우를 살펴보면, 신호 입력 버퍼(10)에서 출력된 정 지표 신호(OUT)을 외부 클록(CLK)의 라이징 에지에 동기화된 내부 라이징 클록(CLKABIR)에 맞추어 래치하여 라이징 정 지표 신호(OUTR)로 출력할 수 있다.
도 4a은 도 1에 도시된 제 1 어드레스 버퍼(60)를 설명하기 위한 회로도이고, 도 4b은 도 1에 도시된 제 2 어드레스 버퍼(70)를 설명하기 위한 회로도이다. 도 4a와 도 4b에 도시된 제 1 어드레스 버퍼(60) 및 제 2 어드레스 버퍼(70)는 입력 신호의 차이가 있을 뿐 같은 내부 구성으로 설계할 수 있다.
도 4a를 참조하면, 제 1 어드레스 버퍼(60)는 외부 클록(CLK)의 라이징 에지에 동기하여 입력되는 라이징 어드레스(ADDRESS_R)를 반전하기 위한 제 1 인버터(62), 인버터의 출력을 전달하거나 입력된 라이징 어드레스(ADDRESS_R)를 그대로 전달하기 위한 어드레스 전달부(64), 어드레스 전달부(64)의 출력을 래치하기 위한 래치(66) 및 래치의 출력을 반전하여 내부로 전달하는 제 2 인버터(68)를 포함한다. 구체적으로, 어드레스 전달부(64)는 라이징 반전 활성화 신호(ABIRON) 및 라이징 반전 비활성화 신호(ABIROFF)에 의해 제어되는 두 개의 전송 게이트를 포함하고 있어 라이징 어드레스(ADDRESS_R)를 지표 제어 신호(ABI)의 논리 값에 대응하여 그대로 전달하거나 반전된 값을 내부로 전달할 수 있다.
도 4b에 도시된 제 2 어드레스 버퍼(70)는 내구 구성이 제 1 어드레스 버퍼(60)와 동일하며, 단지 입력되는 신호가 외부 클록(CLK)의 폴링 에지에 동기하여 입력되는 폴링 어드레스(ADDRESS_F)라는 것과 어드레스 전달부(74)를 제어하는 신호가 폴링 반전 활성화 신호(ABIFON) 및 폴링 반전 비활성화 신호(ABIFOFF)라는 점에서 차이가 있다. 이외 인버터(72, 78)와 래치(76)는 도 4a에 도시된 것과 대응 되는 기능을 가지므로 여기서 자세한 설명은 생략한다.
전술한 바와 같이, 본 발명의 일 실시예를 따른 반도체 메모리 장치는 어드레스 입력에 관하여 기존에 사용하고 있던 래치회로와 버퍼회로를 그대로 사용할 수도 있어, 어드레스 신호의 입력 속도가 기존보다 두 배로 증가하여도 기존 어드레스 입력시 셋업/홀드 시간에 영향을 미치지 않을 수 있다.
또한, 본 발명에서는 입력된 어드레스 신호가 외부 클록(CLK)에 동기화되기 때문에 내부 회로에서 볼 때 입력되는 어드레스 신호는 1tCK의 유효한 윈도우(valid window)를 가지는 것으로 인식된다. 결국, 지표 제어 신호(ABI)에 의해 입력되어 래치된 값이 반전되거나 반전되지 않는 신호 모두가 똑같은 1tCK의 유효한 윈도우를 가지고 있기 때문에 어드레스 입력에서의 셋업/홀드 시간을 확보하는 데 아주 유리하다. 아울러, 지표 제어 신호(ABI)에 의해 입력되는 값의 변화가 있더라도 내부 회로로 최종 전달되는 어드레스 값이 반도체 메모리 장치의 일반적인 동작(예를 들어, active/read/write등의 외부 명령)들에 의해 사용되는 데 별다른 지체 시간이 필요하지 않아 동작 마진을 해치지 않을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 다른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 제 1 폴링클록 동기화부를 설명하기 위한 회로도이다.
도 4a는 도 1에 도시된 제 1 어드레스 버퍼를 설명하기 위한 회로도이다.
도 4b는 도 1에 도시된 제 2 어드레스 버퍼를 설명하기 위한 회로도이다.

Claims (20)

  1. 버스 반전 여부를 가리키는 지표 제어 신호를 디코딩하여 입력되는 복수의 어드레스 신호의 반전 여부를 알아내기 위한 버스 반전 디코딩부; 및
    외부 클록의 한 주기당 두 개의 어드레스를 입력받아 병렬 처리를 위해 정렬한 뒤 상기 버스 반전 디코딩부의 출력신호에 대응하여 상기 어드레스 신호를 그대로 전달하거나 반전하여 전달하기 위한 어드레스 버퍼 블록을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 버스 반전 디코딩부는 상기 외부 클록의 한 주기당 입력되는 두 개의 상기 지표 제어 신호를 병렬 처리하여 상기 외부 클록의 폴링 에지에 동기화된 복수의 디코딩 결과 신호를 어드레스 버퍼 블록으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 지표 제어 신호는 한 비트의 연속적으로 입력되는 신호로서 상기 복수의 어드레스 신호와 동기화되어 입력되며 전달되는 어드레스 신호마다 반전 여부를 알리는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 버스 반전 디코딩부는
    상기 지표 제어 신호를 입력받아 서로 반대의 위상을 가지는 복수의 지표 신호를 생성하기 위한 신호 입력 버퍼;
    상기 복수의 지표 신호 중 하나를 상기 외부 클록의 라이징 에지에 동기화하기 위한 라이징 클록 동기화부; 및
    상기 라이징 클록 동기화부의 출력을 상기 외부 클록의 폴링 에지에 동기화하여 상기 외부 클록의 라이징 에지에 입력된 라이징 어드레스를 제어하기 위한 제 1 폴링 클록 동기화부; 및
    상기 복수의 지표 신호 중 다른 하나를 상기 폴링 에지에 동기화하여 상기 외부 클록의 폴링 에지에 입력된 폴링 어드레스를 제어하기 위한 제 2 폴링 클록 동기화부를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 외부 클록을 입력받아, 상기 외부 클록의 라이징 에지에 동기화된 내부 라이징 클록을 생성하여 상기 라이징 클록 동기화부로 공급하고 상기 외부 클록의 폴링 에지에 동기화된 내부 폴링 클록을 생성하여 상기 제 1 및 2 폴링 클록 동기화부로 공급하기 위한 클록 버퍼를 더 포함하는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 라이징 클록 동기화부, 상기 제 1 폴링 클록 동기화부, 및 상기 제 2 폴링 클록 동기화부는 모두 동일한 내부 구성 요소로 이루어져 있으며 입력되는 신호가 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 4항에 있어서,
    상기 제 1 폴링 클록 동기화부는 크로스 커플드 래치 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 4항에 있어서,
    상기 어드레스 버퍼 블록은
    상기 라이징 어드레스를 입력받아 반전 라이징 어드레스를 생성한 뒤 상기 제 1 폴링 클록 동기화부의 출력에 대응하여 입력된 상기 라이징 어드레스 혹은 상기 반전 라이징 어드레스를 전달하기 위한 제 1 어드레스 버퍼; 및
    상기 폴링 어드레스를 입력받아 반전 폴링 어드레스를 생성한 뒤 상기 제 2 폴링 클록 동기화부의 출력에 대응하여 입력된 상기 폴링 어드레스 혹은 상기 반전 폴링 어드레스를 전달하기 위한 제 2 어드레스 버퍼를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제 1 어드레스 버퍼는
    상기 라이징 어드레스를 반전하기 위한 제 1 인버터;
    상기 제 1 폴링 클록 동기화부의 출력에 대응하여 상기 인버터의 출력과 상기 라이징 어드레스 중 하나를 전달하기 위한 전달부;
    상기 전달부의 출력을 래치하기 위한 래치; 및
    상기 래치값을 반전하기 위한 제 2 인버터를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제 2 어드레스 버퍼는 상기 제 1 어드레스 버퍼와 동일한 내부 구성 요소로 이루어져 있으며 입력되는 신호가 서로 다른 것을 특징으로 하는 반도체 메모리 장치.
  11. 버스 반전 기술을 어드레스 신호에 적용하여 이전 어드레스 신호와 현재 어드레스 신호를 비교하여 반전 혹은 무반전 어드레스 신호를 명령 신호와 함께 출력하기 위한 데이터 처리 장치; 및
    버스 반전 여부를 가리키는 지표 제어 신호를 디코딩하여 입력되는 복수의 어드레스 신호의 반전 여부를 알아내고, 복수의 상기 반전 혹은 무반전 어드레스 신호를 병렬 처리를 위해 정렬하여 셋업/홀드 시간을 확보한 뒤 상기 반전 여부에 따라 어드레스를 내부로 전달하여 상기 명령 신호에 대응하는 동작을 실행하는 반도체 메모리 장치를 포함하는 시스템.
  12. 제 11항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수의 어드레스 신호와 동기화되어 입력되며 전달되는 어드레스 신호마다 반전 여부를 알리기 위한 한 비트의 상기 지표 제어 신호를 디코딩하여 입력되는 복수의 어드레스 신호의 반전 여부를 알아내기 위한 버스 반전 디코딩부; 및
    외부 클록의 한 주기당 두 개의 어드레스를 입력받아 병렬 처리를 위해 정렬한 뒤, 상기 버스 반전 디코딩부의 출력신호에 대응하여 상기 어드레스 신호를 그대로 전달하거나 반전하여 전달하기 위한 어드레스 버퍼 블록을 포함하는 시스템.
  13. 제 12항에 있어서,
    상기 버스 반전 디코딩부는 상기 외부 클록의 한 주기당 입력되는 두 개의 상기 지표 제어 신호를 병렬 처리하여 상기 외부 클록의 폴링 에지에 동기화된 복수의 디코딩 결과 신호를 어드레스 버퍼 블록으로 출력하는 것을 특징으로 하는 시스템.
  14. 제 12항에 있어서,
    상기 버스 반전 디코딩부는
    상기 지표 제어 신호를 입력받아 서로 반대의 위상을 가지는 복수의 지표 신호를 생성하기 위한 신호 입력 버퍼;
    상기 복수의 지표 신호 중 하나를 상기 외부 클록의 라이징 에지에 동기화하기 위한 라이징 클록 동기화부; 및
    상기 라이징 클록 동기화부의 출력을 상기 외부 클록의 폴링 에지에 동기화하여 상기 외부 클록의 라이징 에지에 입력된 라이징 어드레스를 제어하기 위한 제 1 폴링 클록 동기화부; 및
    상기 복수의 지표 신호 중 다른 하나를 상기 폴링 에지에 동기화하여 상기 외부 클록의 폴링 에지에 입력된 폴링 어드레스를 제어하기 위한 제 2 폴링 클록 동기화부를 포함하는 시스템.
  15. 제 14항에 있어서,
    상기 외부 클록을 입력받아, 상기 외부 클록의 라이징 에지에 동기화된 내부 라이징 클록을 생성하여 상기 라이징 클록 동기화부로 공급하고 상기 외부 클록의 폴링 에지에 동기화된 내부 폴링 클록을 생성하여 상기 제 1 및 2 폴링 클록 동기화부로 공급하기 위한 클록 버퍼를 더 포함하는 시스템.
  16. 제 14항에 있어서,
    상기 라이징 클록 동기화부, 상기 제 1 폴링 클록 동기화부, 및 상기 제 2 폴링 클록 동기화부는 모두 동일한 내부 구성 요소로 이루어져 있으며 입력되는 신호가 서로 다른 것을 특징으로 하는 시스템.
  17. 제 14항에 있어서,
    상기 제 1 폴링 클록 동기화부는 크로스 커플드 래치 구조를 포함하는 것을 특징으로 하는 시스템.
  18. 제 14항에 있어서,
    상기 어드레스 버퍼 블록은
    상기 라이징 어드레스를 입력받아 반전 라이징 어드레스를 생성한 뒤 상기 제 1 폴링 클록 동기화부의 출력에 대응하여 입력된 상기 라이징 어드레스 혹은 상기 반전 라이징 어드레스를 전달하기 위한 제 1 어드레스 버퍼; 및
    상기 폴링 어드레스를 입력받아 반전 폴링 어드레스를 생성한 뒤 상기 제 2 폴링 클록 동기화부의 출력에 대응하여 입력된 상기 폴링 어드레스 혹은 상기 반전 폴링 어드레스를 전달하기 위한 제 2 어드레스 버퍼를 포함하는 시스템.
  19. 제 18항에 있어서,
    상기 제 1 어드레스 버퍼는
    상기 라이징 어드레스를 반전하기 위한 제 1 인버터;
    상기 제 1 폴링 클록 동기화부의 출력에 대응하여 상기 인버터의 출력과 상기 라이징 어드레스 중 하나를 전달하기 위한 전달부;
    상기 전달부의 출력을 래치하기 위한 래치; 및
    상기 래치값을 반전하기 위한 제 2 인버터를 포함하는 시스템.
  20. 제 19항에 있어서,
    상기 제 2 어드레스 버퍼는 상기 제 1 어드레스 버퍼와 동일한 내부 구성 요 소로 이루어져 있으며 입력되는 신호가 서로 다른 것을 특징으로 하는 시스템.
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