CN113517894A - 串并转换电路 - Google Patents

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Abstract

本发明提供了一种串并转换电路，包括用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据的数据移位单元；通过接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟的时钟产生单元；根据所述并行读取时钟选择所述移位数据作为并行数据输出的并行选择输出单元，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。

Description

串并转换电路
技术领域
本发明涉及串并转换技术领域，尤其涉及一种串并转换电路。
背景技术
现场可编程门阵列(FPGAField Programmable GateArray，FPGA)中用于访问动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)的应用是非常普遍的。
但由于DRAM接口是源同步突发模式的传输方式，读取过程中会间断读取而进行写入数据或其它的操作，所以这些间断的操作会降低DRAM接口的效率。传统的DRAM读取串并转换电路需要使用下一次数据读取随路时钟来获取本次读取的数据，如图1所示，如果下一次读取时间较长或者中间夹杂了其它的操作，这样这次读取时间间隔就会很长，加大了读取的延时。图中rdqs和rdqs_n是DRAM发送给FPGA的读取随路时钟，读取随路时钟伴随读数据一起发送，且是突发的，rgate是FPGADDR系统产生用于框定读取数据的时间窗口，dq_in是DRAM发送给FPGA用于读取的串行数据，rdata[7:0]是FPGA读取到的DRAM发送的数据，而由于两次读数据之间有间断，FPGA在DRAM下一次发送数据的时候才读取到DRAM上一次发送的数据dq_out[7:0]。
因此，有必要提供一种新型的串并转换电路以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种串并转换电路，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。
为实现上述目的，本发明的所述串并转换电路，应用于FPGA，包括：
数据移位单元，用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据；
时钟产生单元，用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟；以及
并行选择输出单元，与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出。
所述串并转换电路的有益效果在于：数据移位单元用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据，钟产生单元用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟，并行选择输出单元与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出，能够使当次数据当次输出，而不依赖后续数据的读取时钟，减少了数据读取的延时，提高了读取效率。
优选地，所述数据移位单元包括第一采样延迟模块，所述第一采样延迟模块包括五个串联的第一采样延迟子模块，第一个所述第一采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述正极性随路时钟，剩余四个所述第一采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟。其有益效果在于：便于所述串并转换电路在1:4模式下生成移位数据。
进一步优选地，第一个所述采样延迟子模块包括第一触发器和第一缓冲器，所述第一触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述正极性随路时钟，所述第一触发器的Q输出端与所述第一缓冲器的输入端连接。
进一步优选地，第二个所述采样延迟子模块包括第二触发器和第二缓冲器，所述第二触发器的D输入端与所述第一缓冲器的输出端连接，所述第二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第二触发器的Q输出端与所述第二缓冲器的输入端连接。
进一步优选地，第三个所述采样延迟子模块包括第三触发器和第三缓冲器，所述第三触发器的D输入端与所述第二缓冲器的输出端连接，所述第三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第三触发器的Q输出端与所述第三缓冲器的输入端连接。
进一步优选地，第四个所述采样延迟子模块包括第四触发器和第四缓冲器，所述第四触发器的D输入端与所述第三缓冲器的输出端连接，所述第四触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第四触发器的Q输出端与所述第四缓冲器的输入端连接。
进一步优选地，第五个所述采样延迟子模块包括第五触发器和第五缓冲器，所述第五触发器的D输入端与所述第四缓冲器的输出端连接，所述第五触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第五触发器的Q输出端与所述第五缓冲器的输入端连接。
进一步优选地，所述并行选择输出单元包括第一选择输出模块，所述第一选择输出模块包括四个第一选择输出子模块，第一个所述第一选择输出子模块的第一输入端与所述第五缓冲器的输出端连接，第二个所述第一选择输出子模块的第一输入端与所述第四缓冲器的输出端连接，第三个所述第一选择输出子模块的第一输入端与所述第三缓冲器的输出端连接，第四个所述第一选择输出子模块的第一输入端与所述第二缓冲器的输入端连接，四个所述第一选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。其有益效果在于：便于所述串并转换电路在1:4模式下选择所述移位数据作为并行数据输出。
进一步优选地，第一个所述第一选择输出子模块包括第六触发器和第一数据选择器，所述第六触发器的D输入端与所述第五缓冲器的输出端连接，所述第六触发器的时钟端用于接收所述并行读取时钟，所述第六触发器的Q输出端与所述第一数据选择器的第二输入端连接。
进一步优选地，第二个所述第一选择输出子模块包括第七触发器和第二数据选择器，所述第七触发器的D输入端与所述第四缓冲器的输出端连接，所述第七触发器的时钟端用于接收所述并行读取时钟，所述第七触发器的Q输出端与所述第二数据选择器的第二输入端连接。
进一步优选地，第三个所述第一选择输出子模块包括第八触发器和第三数据选择器，所述第八触发器的D输入端与所述第三缓冲器的输出端连接，所述第八触发器的时钟端用于接收所述并行读取时钟，所述第八触发器的Q输出端与所述第一数据选择器的第一输入端和所述第三数据选择器的第二输入端连接，所述第三数据选择器的第一输入端用于接固定逻辑电平。
进一步优选地，第四个所述第一选择输出子模块包括第九触发器和第四数据选择器，所述第九触发器的D输入端与所述第二缓冲器的输出端连接，所述第九触发器的时钟端用于接收所述并行读取时钟，所述第九触发器的Q输出端与所述第二数据选择器的第一输入端和所述第四数据选择器的第二输入端连接，所述第四数据选择器的第一输入端用于接固定逻辑电平。
进一步优选地，所述数据移位单元还包括第二采样延迟模块，所述第二采样延迟模块包括四个串联的第二采样延迟子模块，第一个所述第二采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述负极性随路时钟，剩余四个所述第二采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟。其有益效果在于：便于所述串并转换电路在1:8模式下生成移位数据。
进一步优选地，第一个所述第二采样延迟子模块包括第十触发器和第六缓冲器，所述第十触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第十触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第十触发器的Q输出端与所述第六缓冲器的输入端连接。
进一步优选地，第二个所述第二采样延迟子模块包括第十一触发器和第七缓冲器，所述第十一触发器的D输入端与所述第六缓冲器的输出端连接，所述第十一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十一触发器的Q输出端与所述第七缓冲器的输入端连接。
进一步优选地，第三个所述第二采样延迟子模块包括第十二触发器和第八缓冲器，所述第十二触发器的D输入端与所述第七缓冲器的输出端连接，所述第十二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十二触发器的Q输出端与所述第八缓冲器的输入端连接。
进一步优选地，第四个所述第二采样延迟子模块包括第十三触发器和第九缓冲器，所述第十三触发器的D输入端与所述第八缓冲器的输出端连接，所述第十三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十三触发器的Q输出端与所述第九缓冲器的输入端连接。
进一步优选地，所述并行选择输出单元包括第二选择输出模块，所述第二选择输出模块包括四个第二选择输出子模块，第一个所述第二选择输出子模块的第一输入端与所述第九缓冲器的输出端连接，第二个所述第二选择输出子模块的第一输入端与所述第八缓冲器的输出端连接，第三个所述第二选择输出子模块的第一输入端与所述第七缓冲器的输出端连接，第四个所述第二选择输出子模块的第一输入端与所述第七缓冲器的输出端连接，四个所述第二选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。其有益效果在于：便于所述串并转换电路在1:8模式下选择所述移位数据作为并行数据输出。
进一步优选地，第一个所述第二选择输出子模块包括第十四触发器和第五数据选择器，所述第十四触发器的D输入端与所述第九缓冲器的输出端连接，所述第十四触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十四触发器的Q输出端与所述第五数据选择器的第二输入端连接。
进一步优选地，第二个所述第二选择输出子模块包括第十五触发器和第六数据选择器，所述第十五触发器的D输入端与所述第八缓冲器的输出端连接，所述第十五触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十五触发器的Q输出端与所述第六数据选择器的第二输入端连接。
进一步优选地，第三个所述第二选择输出子模块包括第十六触发器和第七数据选择器，所述第十六触发器的D输入端与所述第七缓冲器的输出端连接，所述第十六触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十六触发器的Q输出端与所述第五数据选择器的第一输入端和所述第七数据选择器的第二输入端连接，所述第七数据选择器的第一输入端用于接固定逻辑电平。
进一步优选地，第四个所述第二选择输出子模块包括第十七触发器和第八数据选择器，所述第十七触发器的D输入端与所述第六缓冲器的输出端连接，所述第十七触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十七触发器的Q输出端与所述第六数据选择器的第一输入端和所述第八数据选择器的第二输入端连接，所述第八数据选择器的第一输入端用于接固定逻辑电平。
优选地，所述时钟产生单元包括第十八触发器、第十九触发器、第九数据选择器、延迟线单元、第十缓冲器、第十一缓冲器、第十二缓冲器和第十三缓冲器，所述第十八触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十八触发器的D输入端与所述第十缓冲器的输出端连接，所述第十八触发器的Q输出端与所述第十缓冲器的输入端、所述第十一缓冲器的输入端和所述第九数据选择器的第一输入端连接，所述第十九触发器的时钟端与所述第十一缓冲器的输出端连接，所述第十九触发器的D输入端与所述第十二缓冲器的输出端连接，所述第十九触发器的Q输出端与所述第十二缓冲器的输入端和所述第九数据选择器的第二输入端连接，所述第九数据选择器的输出端与所述延迟线单元的输入端连接，所述延迟线单元的输出端与所述第十三缓冲器的输入端连接，所述第十三缓冲器的输出端用于输出所述并行读取时钟。其有益效果在于：便于产生所述并行读取时钟。
附图说明
图1为现有技术中串并转换电路的时序图；
图2为本发明的串并转换电路的结构框图；
图3为本发明一些实施例中串并转换电路的电路图；
图4为本发明一些实施例中串并转换电路1:8模式的时序图；
图5为本发明一些实施例中串并转换电路1:4模式的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种串并转换电路100，应用于FPGA从动态随机存取存储器读取数据。参照图2，所述串并转换电路100包括数据移位单元101、时钟产生单元102以及并行选择输出单元103，所述数据移位单元101用于接收串行数据dq_in、正极性随路时钟qs以及负极性随路时钟qs_n，通过所述正极性随路时钟qs和所述负极性随路时钟qs_n对所述串行数据dq_in进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟qs_n的时钟域进行数据移位，得到并输出移位数据；所述时钟产生单元102用于接收所述负极性随路时钟qs_n，根据所述负极性随路时钟qs_n产生读取并行数据的并行读取时钟word_clk；所述并行选择输出单元103与所述数据移位单元101和所述时钟产生单元102连接，接收所述移位数据和所述并行读取时钟word_clk，根据所述并行读取时钟word_clk选择所述移位数据作为并行数据dq_out[7:0]输出。其中，所述负极性随路时钟qs_n是稳定的信号，能够使读取的数据不受所述正极性随路时钟qs的毛刺或不稳态的影响，保证读取数据的正确性。
参照图3，所述数据移位单元101包括第一采样延迟模块，所述第一采样延迟模块包括五个串联的第一采样延迟子模块，第一个所述第一采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据dq_in和所述正极性随路时钟qs，剩余四个所述第一采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n。
参照图3，第一个所述采样延迟子模块包括第一触发器1011和第一缓冲器10110，所述第一触发器1011的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据dq_in，所述第一触发器1011的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述正极性随路时钟qs，所述第一触发器1011的Q输出端与所述第一缓冲器10110的输入端连接。
参照图3，第二个所述采样延迟子模块包括第二触发器1012和第二缓冲器10111，所述第二触发器1012的D输入端与所述第一缓冲器10110的输出端连接，所述第二触发器1012的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n，所述第二触发器1012的Q输出端与所述第二缓冲器10111的输入端连接。
参照图3，第三个所述采样延迟子模块包括第三触发器1013和第三缓冲器10112，所述第三触发器1013的D输入端与所述第二缓冲器10111的输出端连接，所述第三触发器1013的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n，所述第三触发器1013的Q输出端与所述第三缓冲器10112的输入端连接。
参照图3，第四个所述采样延迟子模块包括第四触发器1014和第四缓冲器10113，所述第四触发器1014的D输入端与所述第三缓冲器10112的输出端连接，所述第四触发器1014的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n，所述第四触发器1014的Q输出端与所述第四缓冲器10113的输入端连接。
参照图3，第五个所述采样延迟子模块包括第五触发器1015和第五缓冲器10114，所述第五触发器1015的D输入端与所述第四缓冲器10113的输出端连接，所述第五触发器1015的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n，所述第五触发器1015的Q输出端与所述第五缓冲器10114的输入端连接。
参照图3，所述并行选择输出单元103包括第一选择输出模块，所述第一选择输出模块包括四个第一选择输出子模块，第一个所述第一选择输出子模块的第一输入端与所述第五缓冲器10114的输出端连接，第二个所述第一选择输出子模块的第一输入端与所述第四缓冲器10113的输出端连接，第三个所述第一选择输出子模块的第一输入端与所述第三缓冲器10112的输出端连接，第四个所述第一选择输出子模块的第一输入端与所述第二缓冲器10111的输入端连接，四个所述第一选择输出子模块的第二输入端均与所述时钟产生单元102的输出端连接，以接收所述并行读取时钟word_clk。
参照图3，第一个所述第一选择输出子模块包括第六触发器1031和第一数据选择器10311，所述第六触发器1031的D输入端与所述第五缓冲器10114的输出端连接，所述第六触发器1031的时钟端用于接收所述并行读取时钟word_clk，所述第六触发器1031的Q输出端与所述第一数据选择器10311的第二输入端连接。
参照图3，第二个所述第一选择输出子模块包括第七触发器1032和第二数据选择器10312，所述第七触发器1032的D输入端与所述第四缓冲器10113的输出端连接，所述第七触发器1032的时钟端用于接收所述并行读取时钟word_clk，所述第七触发器1032的Q输出端与所述第二数据选择器10312的第二输入端连接。
参照图3，第三个所述第一选择输出子模块包括第八触发器1033和第三数据选择器10313，所述第八触发器1033的D输入端与所述第三缓冲器10112的输出端连接，所述第八触发器1033的时钟端用于接收所述并行读取时钟word_clk，所述第八触发器1033的Q输出端与所述第一数据选择器10311的第一输入端和所述第三数据选择器10313的第二输入端连接，所述第三数据选择器10313的第一输入端用于接固定逻辑电平。
参照图3，第四个所述第一选择输出子模块包括第九触发器1034和第四数据选择器10314，所述第九触发器1034的D输入端与所述第二缓冲器10111的输出端连接，所述第九触发器1034的时钟端用于接收所述并行读取时钟word_clk，所述第九触发器1034的Q输出端与所述第二数据选择器10312的第一输入端和所述第四数据选择器10314的第二输入端连接，所述第四数据选择器10314的第一输入端用于接固定逻辑电平。
参照图3，所述数据移位单元101还包括第二采样延迟模块，所述第二采样延迟模块包括四个串联的第二采样延迟子模块，第一个所述第二采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据dq_in和所述负极性随路时钟qs_n，剩余四个所述第二采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n。
参照图3，第一个所述第二采样延迟子模块包括第十触发器1016和第六缓冲器10115，所述第十触发器1016的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据dq_in，所述第十触发器1016的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟qs_n，所述第十触发器1016的Q输出端与所述第六缓冲器10115的输入端连接。
参照图3，第二个所述第二采样延迟子模块包括第十一触发器1017和第七缓冲器10116，所述第十一触发器1017的D输入端与所述第六缓冲器10115的输出端连接，所述第十一触发器1017的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟qs_n，所述第十一触发器1017的Q输出端与所述第七缓冲器10116的输入端连接。
参照图3，第三个所述第二采样延迟子模块包括第十二触发器1018和第八缓冲器10117，所述第十二触发器1018的D输入端与所述第七缓冲器10116的输出端连接，所述第十二触发器1018的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟qs_n，所述第十二触发器1018的Q输出端与所述第八缓冲器10117的输入端连接。
参照图3，第四个所述第二采样延迟子模块包括第十三触发器1019和第九缓冲器10118，所述第十三触发器1019的D输入端与所述第八缓冲器10117的输出端连接，所述第十三触发器1019的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟qs_n，所述第十三触发器1019的Q输出端与所述第九缓冲器10118的输入端连接。
参照图3，所述并行选择输出单元103包括第二选择输出模块，所述第二选择输出模块包括四个第二选择输出子模块，第一个所述第二选择输出子模块的第一输入端与所述第九缓冲器10118的输出端连接，第二个所述第二选择输出子模块的第一输入端与所述第八缓冲器10117的输出端连接，第三个所述第二选择输出子模块的第一输入端与所述第七缓冲器10116的输出端连接，第四个所述第二选择输出子模块的第一输入端与所述第七缓冲器10116的输出端连接，四个所述第二选择输出子模块的第二输入端均与所述时钟产生单元102的输出端连接，以接收所述并行读取时钟word_clk。
参照图3，第一个所述第二选择输出子模块包括第十四触发器1035和第五数据选择器10315，所述第十四触发器1035的D输入端与所述第九缓冲器10118的输出端连接，所述第十四触发器1035的时钟端与所述时钟产生单元102的输出端连接，以接收所述并行读取时钟word_clk，所述第十四触发器1035的Q输出端与所述第五数据选择器10315的第二输入端连接。
参照图3，第二个所述第二选择输出子模块包括第十五触发器1036和第六数据选择器10316，所述第十五触发器1036的D输入端与所述第八缓冲器10117的输出端连接，所述第十五触发器1036的时钟端与所述时钟产生单元102的输出端连接，以接收所述并行读取时钟word_clk，所述第十五触发器1036的Q输出端与所述第六数据选择器10316的第二输入端连接。
参照图3，第三个所述第二选择输出子模块包括第十六触发器1037和第七数据选择器10317，所述第十六触发器1037的D输入端与所述第七缓冲器10116的输出端连接，所述第十六触发器1037的时钟端与所述时钟产生单元102的输出端连接，以接收所述并行读取时钟word_clk，所述第十六触发器1037的Q输出端与所述第五数据选择器10315的第一输入端和所述第七数据选择器10317的第二输入端连接，所述第七数据选择器10317的第一输入端用于接固定逻辑电平。
参照图3，第四个所述第二选择输出子模块包括第十七触发器1038和第八数据选择器10318，所述第十七触发器1038的D输入端与所述第六缓冲器10115的输出端连接，所述第十七触发器1038的时钟端与所述时钟产生单元102的输出端连接，以接收所述并行读取时钟word_clk，所述第十七触发器1038的Q输出端与所述第六数据选择器10316的第一输入端和所述第八数据选择器10318的第二输入端连接，所述第八数据选择器10318的第一输入端用于接固定逻辑电平。
参照图3，所述时钟产生单元102包括第十八触发器1021、第十九触发器1022、第九数据选择器1023、延迟线单元1024、第十缓冲器1025、第十一缓冲器1026、第十二缓冲器1027和第十三缓冲器1028，所述第十八触发器1021的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟qs_n，所述第十八触发器1021的D输入端与所述第十缓冲器1025的输出端连接，所述第十八触发器1021的Q输出端与所述第十缓冲器1025的输入端、所述第十一缓冲器1026的输入端和所述第九数据选择器1023的第一输入端连接，所述第十九触发器1022的时钟端与所述第十一缓冲器1026的输出端连接，所述第十九触发器1022的D输入端与所述第十二缓冲器1027的输出端连接，所述第十九触发器1022的Q输出端与所述第十二缓冲器1027的输入端和所述第九数据选择器1023的第二输入端连接，所述第九数据选择器1023的输出端与所述延迟线单元1024的输入端连接，所述延迟线单元1024的输出端与所述第十三缓冲器1028的输入端连接，所述第十三缓冲器1028的输出端用于输出所述并行读取时钟word_clk。具体地，所述第十三缓冲器1028的输出端与所述第六触发器1031、所述第七触发器1032、所述第八触发器1033、所述第九触发器1034、所述第十四触发器1035、所述第十五触发器1036、所述第十六触发器1037和所述第十七触发器1038的时钟端连接。
一些实施例中，本申请中的所有触发器即所述第一触发器至所述第十九触发器均为D触发器(data flip-flop)，且所有触发器的复位端用于接收复位信号，以进行复位；本申请中的所有数据选择器即第一数据选择器至所述第九数据选择器均为数据选择器(multiplexer，MUX)。
一些实施例中，所述数据移位单元和所述并行选择输出单元中的所有触发器的复位端接收到所述复位信号后，所述数据移位单元和所述并行选择输出单元中的所有触发器复位到低电平，所述时钟产生单元中的所有触发器的复位端接收到所述复位信号后，所述时钟产生单元中的所有触发器复位到高电平。
一些实施例中，所述串并转换电路具有1:8模式和1:4模式，所述串并转换电路中的所有数据选择器的控制信号均为高电平时，所述串并转换电路为1:8模式，所述串并转换电路中的所有数据选择器的控制信号均为低电平时，所述串并转换电路为1:4模式。所述串并转换电路的1:8模式，即将所述串行数据转变为四位并行传输的并行数据，所述所述第一数据选择器、所述第二数据选择器、第三数据选择器、所述第四数据选择器、所述第五数据选择器、所述第六数据选择器、所述第七数据选择器和所述第八数据选择器均工作并输出数据；所述串并转换电路的1:4模式，即将所述串行数据转变为八位并行传输的并行数据，所述第一数据选择器、所述第二数据选择器、第三数据选择器和所述第四数据选择器工作并输出数据，而所述第五数据选择器、所述第六数据选择器、所述第七数据选择器和所述第八数据选择器被固定成高电平输出，此时，所述第十九触发器不会被使用。
一些实施例中，当所述串并转换电路从1:8模式切换到1:4模式时，则需要对所述串行转换电路中的所有触发器进行复位，以保证所述第十九触发器工作在正确的状态下；当所述串并转换电路从1:4模式切换到1:8模式时，无需对所述串行转换电路中的所有触发器进行复位。
图4为本发明一些实施例中串并转换电路1:8模式的时序图。参照图3和图4，图4中，qs表示所述正极性随路时钟qs，qs_n表示所述负极性随路时钟qs_n，dq_in表示所述串行数据dq_in，所述串行数据dq_in包括d0、d1、d2、d3、d4、d5、d6和d7，set_n表示所述复位信号，qs_n_div表示所述第九数据选择器1023的输出信号，word_clk表示所述并行读取时钟word_clk，dq_out[7]表示所述第八数据选择器10318输出数据d7对应的比特，dq_out[6]表示所述第七数据选择器10317输出数据d6对应的比特，dq_out[5]表示所述第六数据选择器10316输出数据d5对应的比特，dq_out[4]表示所述第五数据选择器10315输出数据d4对应的比特，dq_out[3]表示所述第四数据选择器10314输出数据d3对应的比特，dq_out[2]表示所述第三数据选择器10313输出数据d2对应的比特，dq_out[1]表示所述第二数据选择器10312输出数据d1对应的比特，dq_out[0]表示所述第一数据选择器10311输出数据d0对应的比特。
图5为本发明一些实施例中串并转换电路1:4模式的时序图。参照图3和图5，图5中，qs表示所述正极性随路时钟qs，qs_n表示所述负极性随路时钟qs_n，dq_in表示所述串行数据dq_in，所述串行数据dq_in包括d0、d1、d2和d3，set_n表示所述复位信号，qs_n_div表示所述第九数据选择器1023的输出信号，word_clk表示所述并行读取时钟，dq_out[7]表示所述第八数据选择器10318被固定成高电平输出，dq_out[6]表示所述第七数据选择器10317被固定成高电平输出，dq_out[5]表示所述第六数据选择器10316被固定成高电平输出，dq_out[4]表示所述第五数据选择器10315被固定成高电平输出，dq_out[3]表示所述第四数据选择器10314输出数据d3对应的比特，dq_out[2]表示所述第三数据选择器10313输出数据d2对应的比特，dq_out[1]表示所述第二数据选择器10312输出数据d1对应的比特，dq_out[0]表示所述第一数据选择器10311输出数据d0对应的比特。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (23)

1.一种串并转换电路，其特征在于，应用于FPGA，包括：
数据移位单元，用于接收串行数据、正极性随路时钟以及负极性随路时钟，通过所述正极性随路时钟和所述负极性随路时钟对所述串行数据进行采样，得到双边沿采样数据，然后将所述双边沿采样数据同步到所述负极性随路时钟的时钟域进行数据移位，得到并输出移位数据；
时钟产生单元，用于接收所述负极性随路时钟，根据所述负极性随路时钟产生读取并行数据的并行读取时钟；以及
并行选择输出单元，与所述数据移位单元和所述时钟产生单元连接，接收所述移位数据和所述并行读取时钟，根据所述并行读取时钟选择所述移位数据作为并行数据输出。
2.根据权利要求1所述的串并转换电路，其特征在于，所述数据移位单元包括第一采样延迟模块，所述第一采样延迟模块包括五个串联的第一采样延迟子模块，第一个所述第一采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述正极性随路时钟，剩余四个所述第一采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟。
3.根据权利要求2所述的串并转换电路，其特征在于，第一个所述采样延迟子模块包括第一触发器和第一缓冲器，所述第一触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述正极性随路时钟，所述第一触发器的Q输出端与所述第一缓冲器的输入端连接。
4.根据权利要求3所述的串并转换电路，其特征在于，第二个所述采样延迟子模块包括第二触发器和第二缓冲器，所述第二触发器的D输入端与所述第一缓冲器的输出端连接，所述第二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第二触发器的Q输出端与所述第二缓冲器的输入端连接。
5.根据权利要求4所述的串并转换电路，其特征在于，第三个所述采样延迟子模块包括第三触发器和第三缓冲器，所述第三触发器的D输入端与所述第二缓冲器的输出端连接，所述第三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第三触发器的Q输出端与所述第三缓冲器的输入端连接。
6.根据权利要求5所述的串并转换电路，其特征在于，第四个所述采样延迟子模块包括第四触发器和第四缓冲器，所述第四触发器的D输入端与所述第三缓冲器的输出端连接，所述第四触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第四触发器的Q输出端与所述第四缓冲器的输入端连接。
7.根据权利要求6所述的串并转换电路，其特征在于，第五个所述采样延迟子模块包括第五触发器和第五缓冲器，所述第五触发器的D输入端与所述第四缓冲器的输出端连接，所述第五触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第五触发器的Q输出端与所述第五缓冲器的输入端连接。
8.根据权利要求7所述的串并转换电路，其特征在于，所述并行选择输出单元包括第一选择输出模块，所述第一选择输出模块包括四个第一选择输出子模块，第一个所述第一选择输出子模块的第一输入端与所述第五缓冲器的输出端连接，第二个所述第一选择输出子模块的第一输入端与所述第四缓冲器的输出端连接，第三个所述第一选择输出子模块的第一输入端与所述第三缓冲器的输出端连接，第四个所述第一选择输出子模块的第一输入端与所述第二缓冲器的输入端连接，四个所述第一选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。
9.根据权利要求8所述的串并转换电路，其特征在于，第一个所述第一选择输出子模块包括第六触发器和第一数据选择器，所述第六触发器的D输入端与所述第五缓冲器的输出端连接，所述第六触发器的时钟端用于接收所述并行读取时钟，所述第六触发器的Q输出端与所述第一数据选择器的第二输入端连接。
10.根据权利要求9所述的串并转换电路，其特征在于，第二个所述第一选择输出子模块包括第七触发器和第二数据选择器，所述第七触发器的D输入端与所述第四缓冲器的输出端连接，所述第七触发器的时钟端用于接收所述并行读取时钟，所述第七触发器的Q输出端与所述第二数据选择器的第二输入端连接。
11.根据权利要求10所述的串并转换电路，其特征在于，第三个所述第一选择输出子模块包括第八触发器和第三数据选择器，所述第八触发器的D输入端与所述第三缓冲器的输出端连接，所述第八触发器的时钟端用于接收所述并行读取时钟，所述第八触发器的Q输出端与所述第一数据选择器的第一输入端和所述第三数据选择器的第二输入端连接，所述第三数据选择器的第一输入端用于接固定逻辑电平。
12.根据权利要求11所述的串并转换电路，其特征在于，第四个所述第一选择输出子模块包括第九触发器和第四数据选择器，所述第九触发器的D输入端与所述第二缓冲器的输出端连接，所述第九触发器的时钟端用于接收所述并行读取时钟，所述第九触发器的Q输出端与所述第二数据选择器的第一输入端和所述第四数据选择器的第二输入端连接，所述第四数据选择器的第一输入端用于接固定逻辑电平。
13.根据权利要求2所述的串并转换电路，其特征在于，所述数据移位单元还包括第二采样延迟模块，所述第二采样延迟模块包括四个串联的第二采样延迟子模块，第一个所述第二采样延迟子模块与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据和所述负极性随路时钟，剩余四个所述第二采样延迟子模块还与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟。
14.根据权利要求13所述的串并转换电路，其特征在于，第一个所述第二采样延迟子模块包括第十触发器和第六缓冲器，所述第十触发器的D输入端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述串行数据，所述第十触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收所述负极性随路时钟，所述第十触发器的Q输出端与所述第六缓冲器的输入端连接。
15.根据权利要求14所述的串并转换电路，其特征在于，第二个所述第二采样延迟子模块包括第十一触发器和第七缓冲器，所述第十一触发器的D输入端与所述第六缓冲器的输出端连接，所述第十一触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十一触发器的Q输出端与所述第七缓冲器的输入端连接。
16.根据权利要求15所述的串并转换电路，其特征在于，第三个所述第二采样延迟子模块包括第十二触发器和第八缓冲器，所述第十二触发器的D输入端与所述第七缓冲器的输出端连接，所述第十二触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十二触发器的Q输出端与所述第八缓冲器的输入端连接。
17.根据权利要求16所述的串并转换电路，其特征在于，第四个所述第二采样延迟子模块包括第十三触发器和第九缓冲器，所述第十三触发器的D输入端与所述第八缓冲器的输出端连接，所述第十三触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十三触发器的Q输出端与所述第九缓冲器的输入端连接。
18.根据权利要求17所述的串并转换电路，其特征在于，所述并行选择输出单元包括第二选择输出模块，所述第二选择输出模块包括四个第二选择输出子模块，第一个所述第二选择输出子模块的第一输入端与所述第九缓冲器的输出端连接，第二个所述第二选择输出子模块的第一输入端与所述第八缓冲器的输出端连接，第三个所述第二选择输出子模块的第一输入端与所述第七缓冲器的输出端连接，第四个所述第二选择输出子模块的第一输入端与所述第七缓冲器的输出端连接，四个所述第二选择输出子模块的第二输入端均与所述时钟产生单元的输出端连接，以接收所述并行读取时钟。
19.根据权利要求18所述的串并转换电路，其特征在于，第一个所述第二选择输出子模块包括第十四触发器和第五数据选择器，所述第十四触发器的D输入端与所述第九缓冲器的输出端连接，所述第十四触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十四触发器的Q输出端与所述第五数据选择器的第二输入端连接。
20.根据权利要求19所述的串并转换电路，其特征在于，第二个所述第二选择输出子模块包括第十五触发器和第六数据选择器，所述第十五触发器的D输入端与所述第八缓冲器的输出端连接，所述第十五触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十五触发器的Q输出端与所述第六数据选择器的第二输入端连接。
21.根据权利要求20所述的串并转换电路，其特征在于，第三个所述第二选择输出子模块包括第十六触发器和第七数据选择器，所述第十六触发器的D输入端与所述第七缓冲器的输出端连接，所述第十六触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十六触发器的Q输出端与所述第五数据选择器的第一输入端和所述第七数据选择器的第二输入端连接，所述第七数据选择器的第一输入端用于接固定逻辑电平。
22.根据权利要求21所述的串并转换电路，其特征在于，第四个所述第二选择输出子模块包括第十七触发器和第八数据选择器，所述第十七触发器的D输入端与所述第六缓冲器的输出端连接，所述第十七触发器的时钟端与所述时钟产生单元的输出端连接，以接收所述并行读取时钟，所述第十七触发器的Q输出端与所述第六数据选择器的第一输入端和所述第八数据选择器的第二输入端连接，所述第八数据选择器的第一输入端用于接固定逻辑电平。
23.根据权利要求1所述的串并转换电路，其特征在于，所述时钟产生单元包括第十八触发器、第十九触发器、第九数据选择器、延迟线单元、第十缓冲器、第十一缓冲器、第十二缓冲器和第十三缓冲器，所述第十八触发器的时钟端与接收来自动态随机存取存储器信号的IO接收器连接，以接收负极性随路时钟，所述第十八触发器的D输入端与所述第十缓冲器的输出端连接，所述第十八触发器的Q输出端与所述第十缓冲器的输入端、所述第十一缓冲器的输入端和所述第九数据选择器的第一输入端连接，所述第十九触发器的时钟端与所述第十一缓冲器的输出端连接，所述第十九触发器的D输入端与所述第十二缓冲器的输出端连接，所述第十九触发器的Q输出端与所述第十二缓冲器的输入端和所述第九数据选择器的第二输入端连接，所述第九数据选择器的输出端与所述延迟线单元的输入端连接，所述延迟线单元的输出端与所述第十三缓冲器的输入端连接，所述第十三缓冲器的输出端用于输出所述并行读取时钟。
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