CN111162842A - 一种适用于空间光通信的高速率的裸并串信号产生系统 - Google Patents

Abstract

本发明一种适用于空间光通信的高速率的裸并串信号产生系统，第一高速数据复接模块，接收多路输入数据流，转换为第一路8位并行数据；第二高速数据复接模块，转换为第二路8位并行数据；低抖动时钟模块，产生时钟信号；时钟信号的频率与第一路8位并行数据的速率与第二路8位并行数据的速率匹配；第一8/1转换模块，在时钟信号控制下，对第一路8位并行数据，进行裸并串变换，得到第一路串行数据；第二8/1转换模块，得到第二路串行数据；2/1转换模块，在时钟信号控制下，对第一路串行数据和第二路串行数据，进行高速裸并串变换，得到两倍时钟频率的裸串行数据，针对空间激光通信中海量数据需要裸并串变化后形成高速率的串行化波形的需求。

Description

一种适用于空间光通信的高速率的裸并串信号产生系统

技术领域

本发明属于空间激光通信领域，具体涉及空间激光通信中的信号光调制器的并行基带数据调制前的极高速串行化的技术方案，本发明也可用于其他微波频段的调制器的基带数据极高速串行化。

背景技术

信号光调制器作为激光通信载荷分系统的重要单机，其主要功能依据基带的0、1比特数据，改变单波长(典型如1550nm)激光信号的幅度或相位，从而实现激光信号的OOK\BPSK\QPSK\8PSK调制。但是基带数据对激光信号进行调制前，必须要将基带信号串行化。

激光通信高速率与基带数据串行数据相对应，目前，单路串行化的速率要求以1Gbps～25Gbps为主。又因为星间激光通信相关功能的具体要求，不能使用带8B/10B编码的串行基带数据，只能使用裸的并、串变换。传统的裸并、串数字逻辑电路的速率极限很低：例如TTL分立器件器件裸并、串转换速率小于100Mbps；即使最先进、最新、最高速率的FPGAvirtex7的逻辑工作速率小于700Mbps,实际综合出来的硬件裸并、串电路速率最高400Mbps。因此从速率来讲，高速率串行化是传统电路数字逻辑电路无法满足的，有必要研制新的裸并、串电路，这是实现高速率信号光调制的前提。

实现高速率的裸并、串电路还有一个极高的波形指标要求：因为串行化后数据电平波形的抖动和噪声会直接施加到MZM晶体上，从而造成MZM实际的工作点随抖动和噪声映射到相应传输曲线上，因此要求电路输出的波形低抖动、低噪声。因此，逻辑正确和波形的低抖、低噪的高速率(1Gbps～25Gbps)的裸并、串变换电路技术是空间信号光调制的急切需要，但是目前现有的技术渠道无法提供该问题的解决方案。

传统的高速数字电路系统功能单一，对输入的个数严格限定并固定、缺乏扩展性；另要求严格，要求每路数据速率要求持续恒定(不能一路一段时间没数)，因此缺乏了使用上的灵活性；硬件上对输入电平也有多种限制，导致应用上不兼容，甚至无法适应新的应用，需要重新专项开发集成电路，成本高昂。因此需要一种具备良好扩展性、灵活性、兼容性的高速裸并串的解决方案。

另外，传统的同步数字电路需要在系统中提供和数据速率相同速率的时钟，从而导致会引入大量的分频器、倍频器；又由于分频器、倍频器的存在，导致时延需要用延时线进行补偿，最终结果就是系统的复杂度大增。且由于温度对器件的时延影响不同，因此导致同步数字系统工作不稳定，很难确保全温度范围下每个D触发器的建立时间和保持时间。因此需要尽量简化同步数字系统的时钟设计，并尽可能降低时钟频率。

发明内容

本发明的技术解决问题是：克服现有技术不足，提出一种适用于空间光通信的高速率的裸并串信号产生系统，针对空间激光通信中海量数据需要裸并串变化后形成高速率的串行化波形的需求。并且该系统具备良好扩展性、灵活性、兼容性，具有较大的商业和工程上价值。

本发明的技术解决方案是：一种适用于空间光通信的高速率的裸并串信号产生系统，包括：FPGA、第一8/1转换模块、第二8/1转换模块、低抖动时钟模块、2/1转换模块；

FPGA，包括：第一高速数据复接模块、第二高速数据复接模块；

第一高速数据复接模块，接收多路(2～500)输入数据流，转换为第一路8位并行数据，送至第一8/1转换模块；

第二高速数据复接模块，接收多路(2～500)输入数据流，转换为第二路8位并行数据，送至第二8/1转换模块；

低抖动时钟模块，产生时钟信号，送至第一8/1转换模块、第二8/1转换模块、2/1转换模块；时钟信号的频率与第一路8位并行数据的速率与第二路8位并行数据的速率匹配，时钟信号的频率为第一路8位并行数据的速率的8倍；时钟信号的频率为第二路 8位并行数据的速率的8倍；

第一8/1转换模块，在时钟信号控制下，对第一路8位并行数据，进行裸并串变换，得到与时钟信号频率相同的第一路串行数据，送至2/1转换模块；

第二8/1转换模块，在时钟信号控制下，对第二路8位并行数据，进行裸并串变换，得到与时钟信号频率相同的第二路串行数据，送至2/1转换模块；

2/1转换模块，在时钟信号控制下，对第一路串行数据和第二路串行数据，进行高速裸并串变换，得到两倍时钟频率的裸串行数据。

优选的，时钟信号的频率与第一路8位并行数据的速率与第二路8位并行数据的速率匹配，具体为：时钟信号的频率为第一路8位并行数据的速率的8倍；时钟信号的频率为第二路8位并行数据的速率的8倍。

优选的，第一8/1转换模块，包括：高速D触发器14只，分别编号为I-N1、I-N2、 I-N3、I-N4、I-N5、I-N6、I-N7、I-N8、I-N9、I-N10、I-N11、I-N12、I-N13、I-N14；包括7只高速2选1选择器，分别编号为I-M1、I-M2、I-M3、I-M4、I-M5、I-M6、I-M7；包括3只高速低抖动、低延迟除2时钟分频器，分别编号为I-U1、I-U2、I-U3；包括控制逻辑1只，编号为I-U4。

模块输入I路串行时钟I_Clk,频率为f,该时钟通过控制逻辑进行分频以及调整时延迟参数后作为并种I-PCLK(频率为f/8)输出给前端的第一高速数据复接模块，从此逻辑FIFO中读出8bit数据作为自身模块的数据输入。

触发器I-N1、I-N2、I-N3、I-N4、I-N5、I-N6、I-N7、I-N8为第1级的触发器序列，其在时钟控制下对前端第一高速复接模块送出的数据进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为 I-CLK/8，频率为f/8。优选方案如下：

◆I-N1触发器D端口接收第一高速数据复接送入的I路数据第0位(I-b0)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M1的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N2触发器D端口接收第一高速数据复接送入的I路数据第4位(I-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M1的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N3触发器D端口接收第一高速数据复接送入的I路数据第2位(I-b2)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M2的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N4触发器D端口接收第一高速数据复接送入的I路数据第6位(I-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M2的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N5触发器D端口接收第一高速数据复接送入的I路数据第1位(I-B1)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M3的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N6触发器D端口接收第一高速数据复接送入的I路数据第5位(I-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M3的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆N7触发器D端口接收第一高速数据复接送入的I路数据第3位(I-b3)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M4的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆N8触发器D端口接收第一高速数据复接送入的I路数据第7位(I-b7)。在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M4的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

高速2选1选择器I-M1、I-M2、I-M3、I-M4为第1级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后，以前端时钟I-CLK/8作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将 D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号 I-CLK/8。该部分电路目的是将前端2bit数据依次选通到下一D触发器。优选方案如下：

◆I-M1高速2选1选择器的D0端口连接I-N1触发器输出端口Q，D1端口连接I-N2 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b0,I-b4依照时钟频率选通至输出端口，送往第2级的D触发器I-N9的输入端口D。

◆I-M2高速2选1选择器的D0端口连接I-N3触发器输出端口Q，D1端口连接I-N4 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b2,I-b6依照时钟频率选通至输出端口，送往第2级的D触发器I-N10的输入端口D。

◆I-M3高速2选1选择器的D0端口连接I-N5触发器输出端口Q，D1端口连接I-N6 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b1,I-b5依照时钟频率选通至输出端口，送往第2级的D触发器I-N11的输入端口D。

◆I-M4高速2选1选择器的D0端口连接I-N7触发器输出端口Q，D1端口连接I-N8 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b3,I-b7依照时钟频率选通至输出端口，送往第2级的D触发器I-N12的输入端口D。

触发器I-N9、I-N10、I-N11、I-N12为第2级的触发器序列，其在时钟控制下对经过第1级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为I-CLK/4，频率为f/4。

优选方案工作如下：

◆I-N9触发器D端口接收二选一选择器I-M1送入的I路数据第0位或第4位 (I-b0,I-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M5的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

◆I-N10触发器D端口接收二选一选择器I-M2送入的I路数据第2位或第6位 (I-b2,I-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M5的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

◆I-N11触发器D端口接收二选一选择器I-M3送入的I路数据第1位或第5位 (I-b1,I-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M6的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

◆I-N12触发器D端口接收二选一选择器I-M4送入的I路数据第3位或第7位 (I-b3,I-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M6的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

高速2选1选择器I-M5、I-M6为第2级的二选一序列，各自分别接收前端2只D 触发器送入的2bit数据后(经过前端第1序列二选一后，其实包含对应4bit数据)，以前端时钟I-CLK/4作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/4。该部分电路目的是将前端2bit数据(经过前端第1序列二选一后，其实包含对应4bit数据)依次选通到下一D触发器。

优选方案如下：

◆I-M5高速2选1选择器的D0端口连接I-N9触发器输出端口Q，D1端口连接I-N10触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/4；然后分别在SEL端口电平(即使前端时钟信号I-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b0,I-b4或I-b2,I-b6依照时钟频率选通至输出端口，送往第3级的D触发器I-N13的输入端口D。

◆I-M6高速2选1选择器的D0端口连接I-N11触发器输出端口Q，D1端口连接I-N12触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/4；然后分别在SEL端口电平(即使前端时钟信号I-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b1,I-b5或I-b3,I-b7依照时钟频率选通至输出端口，送往第3级的D触发器I-N14的输入端口D。

触发器I-N13、I-N14为第3级的触发器序列，其在时钟控制下对经过第2级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为I-CLK/2，频率为f/2。优选方案工作如下：

◆I-N13触发器D端口接收二选一选择器I-M5送入的I路数据第0位\第4位\第2 位或第6位(I-b0,I-b4,I-b2,I-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M7的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/2。

◆I-N14触发器D端口接收二选一选择器I-M6送入的I路数据第1位\第5位\第3 位或第7位(I-b1,I-b5,I-b3,I-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M7的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/2。

高速2选1选择器I-M7为第3级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后(经过前端第1序列、第2序列两次二选一后，其实包含对应8bit 数据)，以前端时钟I-CLK/2作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/2。该部分电路目的是将前端2bit数据(经过前端2次二选一后，其实包含对应8bit数据)依次选通到整个8/1 转换模块的输出口。优选方案如下：

◆I-M7高速2选1选择器的D0端口连接I-N13触发器输出端口Q，D1端口连接I-N14触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/2；然后分别在SEL端口电平(即使前端时钟信号I-CLK/2的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端(I-b0,I-b4或I-b2,I-b6)或 (I-b1,I-b5或I-b3,I-b7)依照时钟频率选通至输出端口，送往整个8/1转换模块的输出口。

优选的，第二8/1转换模块，包括：高速D触发器14只，分别编号为Q-N1、Q-N2、 Q-N3、Q-N4、Q-N5、Q-N6、Q-N7、Q-N8、Q-N9、Q-N10、Q-N11、Q-N12、Q-N13、Q-N14；包括7只高速2选1选择器，分别编号为Q-M1、Q-M2、Q-M3、Q-M4、Q-M5、Q-M6、Q-M7；包括3只高速低抖动、低延迟除2时钟分频器，分别编号为Q-U1、Q-U2、Q-U3；包括控制逻辑1只，编号为Q-U4。

模块输入Q路串行时钟Q_Clk,频率为f,该时钟通过控制逻辑进行分频以及调整时延迟参数后作为并种Q-PCLK(频率为f/8)输出给前端的第二高速数据复接模块，从此逻辑FIFO中读出8bit数据作为自身模块的数据输入。

触发器Q-N1、Q-N2、Q-N3、Q-N4、Q-N5、Q-N6、Q-N7、Q-N8为第1级的触发器序列，其在时钟控制下对前端第一高速复接模块送出的数据进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为 Q-CLK/8，频率为f/8。优选工作如下：

◆Q-N1触发器D端口接收第一高速数据复接送入的Q路数据第0位(Q-b0)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M1的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N2触发器D端口接收第一高速数据复接送入的Q路数据第4位(Q-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M1的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N3触发器D端口接收第一高速数据复接送入的Q路数据第2位(Q-b2)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M2的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N4触发器D端口接收第一高速数据复接送入的Q路数据第6位(Q-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M2的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N5触发器D端口接收第一高速数据复接送入的Q路数据第1位(Q-B1)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M3的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N6触发器D端口接收第一高速数据复接送入的Q路数据第5位(Q-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M3的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆N7触发器D端口接收第一高速数据复接送入的Q路数据第3位(Q-b3)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M4的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆N8触发器D端口接收第一高速数据复接送入的Q路数据第7位(Q-b7)。在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M4的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

高速2选1选择器Q-M1、Q-M2、Q-M3、Q-M4为第1级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后，以前端时钟Q-CLK/8作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将 D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号 Q-CLK/8。该部分电路目的是将前端2bit数据依次选通到下一D触发器。优选工作如下：

◆Q-M1高速2选1选择器的D0端口连接Q-N1触发器输出端口Q，D1端口连接Q-N2 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b0,Q-b4依照时钟频率选通至输出端口，送往第2级的D触发器Q-N9的输入端口D。

◆Q-M2高速2选1选择器的D0端口连接Q-N3触发器输出端口Q，D1端口连接Q-N4 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b2,Q-b6依照时钟频率选通至输出端口，送往第2级的D触发器Q-N10的输入端口D。

◆Q-M3高速2选1选择器的D0端口连接Q-N5触发器输出端口Q，D1端口连接Q-N6 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b1,Q-b5依照时钟频率选通至输出端口，送往第2级的D触发器Q-N11的输入端口D。

◆Q-M4高速2选1选择器的D0端口连接Q-N7触发器输出端口Q，D1端口连接Q-N8 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b3,Q-b7依照时钟频率选通至输出端口，送往第2级的D触发器Q-N12的输入端口D。

触发器Q-N9、Q-N10、Q-N11、Q-N12为第2级的触发器序列，其在时钟控制下对经过第1级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为Q-CLK/4，频率为f/4。

优选工作如下：

◆Q-N9触发器D端口接收二选一选择器Q-M1送入的Q路数据第0位或第4位 (Q-b0,Q-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M5的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

◆Q-N10触发器D端口接收二选一选择器Q-M2送入的Q路数据第2位或第6位 (Q-b2,Q-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M5的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

◆Q-N11触发器D端口接收二选一选择器Q-M3送入的Q路数据第1位或第5位 (Q-b1,Q-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M6的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

◆Q-N12触发器D端口接收二选一选择器Q-M4送入的Q路数据第3位或第7位 (Q-b3,Q-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M6的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

高速2选1选择器Q-M5、Q-M6为第2级的二选一序列，各自分别接收前端2只D 触发器送入的2bit数据后(经过前端第1序列二选一后，其实包含对应4bit数据)，以前端时钟Q-CLK/4作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号Q-CLK/4。该部分电路目的是将前端2bit数据(经过前端第1序列二选一后，其实包含对应4bit数据)依次选通到下一D触发器。

优选工作如下：

◆Q-M5高速2选1选择器的D0端口连接Q-N9触发器输出端口Q，D1端口连接Q-N10触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/4；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b0,Q-b4或Q-b2,Q-b6依照时钟频率选通至输出端口，送往第3级的D触发器Q-N13的输入端口D。

◆Q-M6高速2选1选择器的D0端口连接Q-N11触发器输出端口Q，D1端口连接Q-N12触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/4；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b1,Q-b5或Q-b3,Q-b7依照时钟频率选通至输出端口，送往第3级的D触发器Q-N14的输入端口D。

触发器Q-N13、Q-N14为第3级的触发器序列，其在时钟控制下对经过第2级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为Q-CLK/2，频率为f/2。优选工作如下：

◆Q-N13触发器D端口接收二选一选择器Q-M5送入的Q路数据第0位\第4位\第2 位或第6位(Q-b0,Q-b4,Q-b2,Q-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M7的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/2。

◆Q-N14触发器D端口接收二选一选择器Q-M6送入的Q路数据第1位\第5位\第3 位或第7位(Q-b1,Q-b5,Q-b3,Q-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M7的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/2。

高速2选1选择器Q-M7为第3级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后(经过前端第1序列、第2序列两次二选一后，其实包含对应8bit 数据)，以前端时钟Q-CLK/2作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号Q-CLK/2。该部分电路目的是将前端2bit数据(经过前端2次二选一后，其实包含对应8bit数据)依次选通到整个8/1 转换模块的输出口。优选工作如下：

◆Q-M7高速2选1选择器的D0端口连接Q-N13触发器输出端口Q，D1端口连接Q-N14触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/2；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/2的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端(Q-b0,Q-b4或Q-b2,Q-b6)或 (Q-b1,Q-b5或Q-b3,Q-b7)依照时钟频率选通至输出端口，送往整个8/1转换模块的输出口。

优选的，2/1转换模块，包括：高速D触发器2只，分别编号为F-N1、F-N2；还包括1只高速2选1选择器，编号为F-M1。

触发器F-N1、F-N2为第1级的触发器序列，其在时钟控制下对输入的2bit数据再进行取样并保持输出至触发器的Q端口，输出给下一级的二选一选择器的相应端口。触发器的工作时钟为CLK，频率为f。优选工作如下：

◆F-N1触发器D端口接收前端输入的接收1bit数据，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器F-M1的D0端口；触发器工作时钟C端口连接时钟信号为CLK。

◆F-N2触发器D端口接收前端输入的接收1bit数据，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器F-M1的D1端口；触发器工作时钟C端口连接时钟信号为CLK。

高速2选1选择器F-M1接收前端2只D触发器送入的2bit数据后，以前端时钟CLK 作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号CLK。该部分电路目的是将前端2bit数据依次选通到整个2/1 转换模块的输出口。优选工作如下：

◆F-M1高速2选1选择器的D0端口连接F-N1触发器输出端口Q，D1端口连接F-N2 触发器输出端口Q；SEL端口连接前端时钟信号CLK；然后分别在SEL端口电平 (即使前端时钟信号CLK的电平)为0时将D0端口电平输出，为1时将D1端口电平输出，从而实现将2bit数据依照时钟频率选通至输出端口，送往整个 2/1转换模块的输出口。

优选的，采用了2级树状结构的超高速同步数字系统设计架构以实现了16:1的裸并、串转换，使最终输出的串行化码速率达到1～25Gbps(实际应用实例为5Gbps)。其特征是，使用单一时钟网络，其频率设为f；首先第一级的8/1转换模块使用f频率时钟作为输入，内部分别产生f/2、f/4、f/8的频率作为内部的时钟，并通过控制逻辑给前端FPGA输出相位关系确定的并行读取时钟，以同步整个系统；第二级2/1转换模块直接使用f频率时钟对前一节的8/1模块输出数据进行采样。通过以上方法、能够在最简化的情况下精确对整个超高速数字系统的时钟、数据进行同步。确保满足时钟上升沿相对数据条边沿的T_setup<5ps、T_hold<5ps的技术要求，确保超高速数字电路逻辑正确。

优选的，8/1转换模块、2/1转换模块的微波组装电路和整板时钟网络进行数字电路的微带化设计，对所有信号传输时延的精确理论计算和三位电磁场仿真，确保所有信号波形参数良好，确保8/1转换模块和2/1转换模块的每个D触发器的上升时间和下降时间得到满足；最终的体现是微带版图。

优选的，整个电路(包括8/1转换模块、2/1转换模块、时钟部分、FPGA输出的16 路数据)的数字信号的物理参数需要进行严格限定。具体要求如下：上升沿时间 T_rise<10ps、下降升沿时间T_fall<10ps、随机抖动参数Jr<0.2ps rms、确定性抖动参数Jd<2ps、T_fall<10ps、时钟上升沿相对数据跳变沿建立时间T_setup<5ps、时钟上升沿相对数据跳变沿保持时间T_hold<5ps、电平输出幅度Out Amplitude>550mVpp。

优选的，系统采用低抖动时钟技术，具体要求是抖动参数Jr<0.2ps rms、确定性抖动参数Jd<1ps。该时钟产生原理是对输入的高稳定参考信号使用第1个PLL进行滤波，要求环路滤波器的带宽非常窄，通常定义该贷款的<100Hz，从而能滤除掉参考频率中的抖动。使用第2个PLL进行倍频产生需要的f频率的整板时钟信号。

优选的，基于FPGA实现的高速数据复接模块(包含第一高速数据复接模块和第二高速数据复接模块)，对前端N路(1～500路)数据的缓存接收，然后将数据放入输出 FIFO中，在外部输入并行时钟的上升沿将数据读出送出后端。由于该模块对输入路数不限定，故具备较强扩展性；接收的各路数据可以解耦、相互之间无相互影响、具有较强灵活性；可以兼容接收各种数据电平(LVDS\LVTTL\VML\CML)，且各路数据电平可以不同，具备较强兼容性。

优选的，超高速同步数字系统设计架构增加为2级～5级以提供更高速裸并串转换能力、生成速率范围2.5Gbps～40Gbps。

本发明相比于现有技术的有益效果是：

(1)本发明提出的高速率裸并串电路技术，硬件投产出的串行输出速率大于5Gbps, 数字逻辑功能正确，波形低抖、低噪声，满足信号光调制的对基带裸并、串转换电路的指标要求，解决了激光通信中海量基带数据调制在激光载波之前所面对的串行化瓶颈问题。

(2)本发明提出的高速率裸并串电路技术，对前端输入具有较强的扩展性、灵活性和广泛的适应性。利用FPGA的高速数据复接模块可以实现对N路(1～500路)数据的接收然后串行化，具有较强的扩展能力；且接收每路数据之间可以解耦、降低相互影响，增强了应用的灵活性；并且可以实现对各种数据电平(LVDS\LVTTL\VML\CML)的接收，具有较强的兼容性。因此能够适应各种应用场景，具有良好的工程价值及其商业价值。

(3)本发明提出了一种基于2级树状结构的超高速同步数字系统设计架构，能够适应工作在1Gbps～25Gbps的输出速率下。该同步数字架构的优点在于其时钟网络设计仅使用单一时钟，即可同步前后级的所有D触发器，具有简单、精妙、简单的优点；避免了使用多时钟系统中需要增加分频器、倍频器、以及控制时钟同步的延时器件等，能够显著降低技术复杂度以及不可控制的因素，增强数字电路的稳健性，使其能够工作在较高频率下。另此架构能实现2倍于时钟频率输出串行数据的能力，从而在输出速率一定的前提下，最大限度降低时钟频率。

(4)本发明提出的高速率的裸并串信号产生系统采用一种精妙的同步数字系统架构，仅采用单一时钟，降低时钟频率，提高系统的可靠性。

附图说明

图1为本发明高速率裸并串信号产生系统的框图；

图2为本发明8/1转换模块的原理框图放大版图；

图3为本发明高速数据复接模块与8/1转换模块的操作时序图；

图4为本发明2/1转换模块的原理框图放大版图；

图5为本发明2/1转换模块的端口时序图；

图6为本发明低抖动时钟模块的原理图；

图7为本发明高速并串转换电路5Gbps的原理图；

图8为本发明5Gbps输出眼图仿真图；

图9为本发明5Gbps波形图；

图10为本发明实测5Gbps输出眼图；

图11为本发明激光调制5Gbps的EVM测试图(EVM＝10.15％)

具体实施方式

下面结合附图对本发明的具体实施方式进行进一步的详细描述：

随着海量数据对卫星空间无限传输需求的提高，对无限链路的数据速率提出了更高要求，在可期的型号应用方面，最新的数据速率要求为1～40Gbps。要解决卫星型号对数传速率的需求，需要应用新的物理层的技术体制，即空间激光通信。空间激光通信的前提条件是基带海量并行数据调制到电光晶体MZM前需要进行串行化的处理，即1～ 40Gbps串行化的数据序列的产生。由于卫星通信的特殊需求，需要进行裸的不带编码的串行化的数据处理。因此一种能够提供1～40Gbps裸串行化技术是型号急切需要，是难点、是核心、是关键技术。

本发明即是针对空间激光通信中的海量数据调制前的裸串行化瓶颈问题，提出一种板级可实现的高速率的裸并串变化技术方案。该方案主要包括以下三点：①电原理图部分：采用了2级树状结构实现了16:1的裸并、串转换，使输出的串行化码速率f达到1～25Gbps；具体为采用2路8/1并串转换模块产生板级f/2串行信号，再利用1路2/1转换模块对2路f/2串行信号再进行2:1并串变换，最终产生f码速率的串行码流。整个系统为同源时钟下的超高速时钟同步数字电路。②低抖动时钟部分：f频率的低抖动时钟的解决方案，利用第1个PLL环路滤波器的窄带宽(<100Hz)对输入高稳参考信号再次进行滤波，从而能滤除掉参考频率中的抖动；而第2个PLL将信号倍频到需要到频点. ③板级硬件设计部分：所有的微带化设计，对信号传输时延进行精确计算和仿真，确保数据相对时钟的建立时间和保持时间都满足要求，从而确保数字电路的工作逻辑正确。本专利提出的高速率裸并串电路技术，硬件投产出的串行输出速率1～25Gbps，数字逻辑功能正确，波形低抖、低噪声，满足信号光调制的对基带裸并、串转换电路的指标要求，解决了激光通信中海量基带数据调制在激光载波之前所面对的串行化瓶颈问题。

本发明提出一种适用于空间光通信的高速率的裸并串信号产生系统，针对空间激光通信中海量数据需要裸并串变化后形成高速率的串行化波形的需求，能够产生1～25Gbps裸串行化数字序列，解决信号光调制中的并行数据串行化上光路的瓶颈问题；该系统具备良好扩展性、灵活性、兼容性，具有较大的商业和工程上价值；并且此系统中采用了一种精妙的同步数字系统架构，仅采用单一时钟，降低时钟频率，使系统具有较好的可靠性。

第一高速数据复接模块，优选方案为：如图1所表示，第一高速数据复接模块工作流程如下：外部输入数据流为I1、I2、…、In，且每路数据的物理电平不限，每路数据数据格式不限制，数据速率不限制，每路数据传输协议不限制，且各路数据间不存在耦合关系。此情况下，第一高速数据复接模块首先对根据前端数据流设置相应的FPAG 物理电平模式，然后再FPAG内部使用BLOCK-RAM为每一路数据单独建立缓存，缓存大小要确保数据连续输入时不溢出；然后根据复接调度单元命令，将各单元数据读出到输出FIFO中，FIFO的容量要足够大，避免溢出。后级电路8/1模块输入的并行时钟I-PCLK 的直接作为输出FIFO的读时钟，将数据按照后级电路的时序读出，数据位宽为8bit，分别为I-b0、I-b1、I-b2、I-b3、I-b4、I-b5、I-b6、I-b7，此8bit数据直接送给第一8/1转换模块。从而实现前端N路数据的复接并接口到后级高速8/1并串转换电路单元。

第一高速数据复接模块可以实现对任意N路(1～500路)数据的复接共更能，由于该模块对输入路数不限定，故具备较强扩展性；接收的各路数据可以解耦、相互之间无相互影响、具有较强灵活性；可以兼容接收各种数据电平(LVDS\LVTTL\VML\CML)，且各路数据电平可以不同，具备较强兼容性。

第二高速数据复接模块，优选方案为：如图1所表示，第二高速数据复接模块工作流程如下：外部输入数据流为Q1、Q2、…、Qn，且每路数据的物理电平不限，每路数据数据格式不限制，数据速率不限制，每路数据传输协议不限制，且各路数据间不存在耦合关系。此情况下，第二高速数据复接模块首先对根据前端数据流设置相应的FPAG物理电平模式，然后再FPAG内部使用BLOCK-RAM为每一路数据单独建立缓存，缓存大小要确保数据连续输入时不溢出；然后根据复接调度单元命令，将各单元数据读出到输出 FIFO中，FIFO的容量要足够大，避免溢出。后级电路8/1模块输入的并行时钟Q-PCLK 的直接作为输出FIFO的读时钟，将数据按照后级电路的时序读出，数据位宽为8bit，分别为Q-b0、Q-b1、Q-b2、Q-b3、Q-b4、Q-b5、Q-b6、Q-b7，此8bit数据直接送给第二8/1转换模块。从而实现前端N路数据的复接并接口到后级高速8/1并串转换电路单元。

第二高速数据复接模块可以实现对任意N路(1～500路)数据的复接共更能，由于该模块对输入路数不限定，故具备较强扩展性；接收的各路数据可以解耦、相互之间无相互影响、具有较强灵活性；可以兼容接收各种数据电平(LVDS\LVTTL\VML\CML)，且各路数据电平可以不同，具备较强兼容性。

第一8/1转换模块，优选方案为：如图1所表示，同时可参看图2，“8/1转换模块的原理框图放大版”。第一8/1转换模块，包括：高速D触发器14只，分别编号为I-N1、I-N2、I-N3、I-N4、I-N5、I-N6、I-N7、I-N8、I-N9、I-N10、I-N11、I-N12、 I-N13、I-N14；包括7只高速2选1选择器，分别编号为I-M1、I-M2、I-M3、I-M4、I-M5、 I-M6、I-M7；包括3只高速低抖动、低延迟除2时钟分频器，分别编号为I-U1、I-U2、 I-U3；包括控制逻辑1只，编号为I-U4。

一、模块输入I路串行时钟I_Clk,频率为f,该时钟通过控制逻辑进行分频以及调整时延迟参数后作为并种I-PCLK(频率为f/8)输出给前端的第一高速数据复接模块，从此逻辑FIFO中读出8bit数据作为自身模块的数据输入。

二、触发器I-N1、I-N2、I-N3、I-N4、I-N5、I-N6、I-N7、I-N8为第1级的触发器序列，其在时钟控制下对前端第一高速复接模块送出的数据进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为I-CLK/8，频率为f/8。优选的工作方式如下：

◆I-N1触发器D端口接收第一高速数据复接送入的I路数据第0位(I-b0)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M1的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N2触发器D端口接收第一高速数据复接送入的I路数据第4位(I-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M1的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N3触发器D端口接收第一高速数据复接送入的I路数据第2位(I-b2)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M2的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N4触发器D端口接收第一高速数据复接送入的I路数据第6位(I-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M2的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N5触发器D端口接收第一高速数据复接送入的I路数据第1位(I-B1)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M3的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆I-N6触发器D端口接收第一高速数据复接送入的I路数据第5位(I-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M3的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆N7触发器D端口接收第一高速数据复接送入的I路数据第3位(I-b3)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M4的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

◆N8触发器D端口接收第一高速数据复接送入的I路数据第7位(I-b7)。在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M4的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/8。

三、高速2选1选择器I-M1、I-M2、I-M3、I-M4为第1级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后，以前端时钟I-CLK/8作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/8。该部分电路目的是将前端2bit数据依次选通到下一D触发器。优选的工作方式如下：

◆I-M1高速2选1选择器的D0端口连接I-N1触发器输出端口Q，D1端口连接I-N2 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b0,I-b4依照时钟频率选通至输出端口，送往第2级的D触发器I-N9的输入端口D。

◆I-M2高速2选1选择器的D0端口连接I-N3触发器输出端口Q，D1端口连接I-N4 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b2,I-b6依照时钟频率选通至输出端口，送往第2级的D触发器I-N10的输入端口D。

◆I-M3高速2选1选择器的D0端口连接I-N5触发器输出端口Q，D1端口连接I-N6 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b1,I-b5依照时钟频率选通至输出端口，送往第2级的D触发器I-N11的输入端口D。

◆I-M4高速2选1选择器的D0端口连接I-N7触发器输出端口Q，D1端口连接I-N8 触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/8；然后分别在SEL端口电平(即使前端时钟信号I-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b3,I-b7依照时钟频率选通至输出端口，送往第2级的D触发器I-N12的输入端口D。

四、触发器I-N9、I-N10、I-N11、I-N12为第2级的触发器序列，其在时钟控制下对经过第1级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为I-CLK/4，频率为f/4。

优选的工作方式如下：

◆I-N9触发器D端口接收二选一选择器I-M1送入的I路数据第0位或第4位 (I-b0,I-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M5的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

◆I-N10触发器D端口接收二选一选择器I-M2送入的I路数据第2位或第6位 (I-b2,I-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M5的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

◆I-N11触发器D端口接收二选一选择器I-M3送入的I路数据第1位或第5位 (I-b1,I-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M6的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

◆I-N12触发器D端口接收二选一选择器I-M4送入的I路数据第3位或第7位 (I-b3,I-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M6的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/4。

五、高速2选1选择器I-M5、I-M6为第2级的二选一序列，各自分别接收前端2 只D触发器送入的2bit数据后(经过前端第1序列二选一后，其实包含对应4bit数据)，以前端时钟I-CLK/4作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1 选择器的SEL端口是直接连接到前端时钟信号I-CLK/4。该部分电路目的是将前端2bit 数据(经过前端第1序列二选一后，其实包含对应4bit数据)依次选通到下一D触发器。

优选的工作方式如下：

◆I-M5高速2选1选择器的D0端口连接I-N9触发器输出端口Q，D1端口连接I-N10触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/4；然后分别在SEL端口电平(即使前端时钟信号I-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b0,I-b4或I-b2,I-b6依照时钟频率选通至输出端口，送往第3级的D触发器I-N13的输入端口D。

◆I-M6高速2选1选择器的D0端口连接I-N11触发器输出端口Q，D1端口连接I-N12触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/4；然后分别在SEL端口电平(即使前端时钟信号I-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端I-b1,I-b5或I-b3,I-b7依照时钟频率选通至输出端口，送往第3级的D触发器I-N14的输入端口D。

六、触发器I-N13、I-N14为第3级的触发器序列，其在时钟控制下对经过第2级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为I-CLK/2，频率为f/2。优选的工作方式如下：

◆I-N13触发器D端口接收二选一选择器I-M5送入的I路数据第0位\第4位\第2 位或第6位(I-b0,I-b4,I-b2,I-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M7的D0端口；触发器工作时钟C端口连接时钟信号为I-CLK/2。

◆I-N14触发器D端口接收二选一选择器I-M6送入的I路数据第1位\第5位\第3 位或第7位(I-b1,I-b5,I-b3,I-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器I-M7的D1端口；触发器工作时钟C端口连接时钟信号为I-CLK/2。

七、高速2选1选择器I-M7为第3级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后(经过前端第1序列、第2序列两次二选一后，其实包含对应8bit 数据)，以前端时钟I-CLK/2作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/2。该部分电路目的是将前端2bit数据(经过前端2次二选一后，其实包含对应8bit数据)依次选通到整个8/1 转换模块的输出口。优选的工作方式如下：

◆I-M7高速2选1选择器的D0端口连接I-N13触发器输出端口Q，D1端口连接I-N14触发器输出端口Q；SEL端口连接前端时钟信号I-CLK/2；然后分别在SEL端口电平(即使前端时钟信号I-CLK/2的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端(I-b0,I-b4或I-b2,I-b6)或 (I-b1,I-b5或I-b3,I-b7)依照时钟频率选通至输出端口，送往整个8/1转换模块的输出口。

通过以上的工作流程，8/1转换模块通过3级的2选一开关，在同一时钟I-CLK/2、I-CLK/4、I-CLK/8协同时序下，能够顺序将并行端口的8bit数据依次选通到输出端口 I_Sout，从而实现以I-CLK/8速率工作的低速数据到I-CLK速率的高速串行数据输出。具体的时序关系和工作原理可以参看图3.

第二8/1转换模块，优选方案为：如图1所表示，同时可参看图2，“8/1转换模块的原理框图放大版”。第二8/1转换模块，包括：高速D触发器14只，分别编号为 Q-N1、Q-N2、Q-N3、Q-N4、Q-N5、Q-N6、Q-N7、Q-N8、Q-N9、Q-N10、Q-N11、Q-N12、 Q-N13、Q-N14；包括7只高速2选1选择器，分别编号为Q-M1、Q-M2、Q-M3、Q-M4、Q-M5、 Q-M6、Q-M7；包括3只高速低抖动、低延迟除2时钟分频器，分别编号为Q-U1、Q-U2、 Q-U3；包括控制逻辑1只，编号为Q-U4。

一、模块输入Q路串行时钟Q_Clk,频率为f,该时钟通过控制逻辑进行分频以及调整时延迟参数后作为并种Q-PCLK(频率为f/8)输出给前端的第二高速数据复接模块，从此逻辑FIFO中读出8bit数据作为自身模块的数据输入。

二、触发器Q-N1、Q-N2、Q-N3、Q-N4、Q-N5、Q-N6、Q-N7、Q-N8为第1级的触发器序列，其在时钟控制下对前端第一高速复接模块送出的数据进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为Q-CLK/8，频率为f/8。优选的工作方式如下：

◆Q-N1触发器D端口接收第一高速数据复接送入的Q路数据第0位(Q-b0)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M1的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N2触发器D端口接收第一高速数据复接送入的Q路数据第4位(Q-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M1的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N3触发器D端口接收第一高速数据复接送入的Q路数据第2位(Q-b2)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M2的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N4触发器D端口接收第一高速数据复接送入的Q路数据第6位(Q-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M2的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N5触发器D端口接收第一高速数据复接送入的Q路数据第1位(Q-B1)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M3的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆Q-N6触发器D端口接收第一高速数据复接送入的Q路数据第5位(Q-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M3的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆N7触发器D端口接收第一高速数据复接送入的Q路数据第3位(Q-b3)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M4的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

◆N8触发器D端口接收第一高速数据复接送入的Q路数据第7位(Q-b7)。在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M4的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/8。

三、高速2选1选择器Q-M1、Q-M2、Q-M3、Q-M4为第1级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后，以前端时钟Q-CLK/8作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号Q-CLK/8。该部分电路目的是将前端2bit数据依次选通到下一D触发器。优选的工作方式如下：

◆Q-M1高速2选1选择器的D0端口连接Q-N1触发器输出端口Q，D1端口连接Q-N2 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b0,Q-b4依照时钟频率选通至输出端口，送往第2级的D触发器Q-N9的输入端口D。

◆Q-M2高速2选1选择器的D0端口连接Q-N3触发器输出端口Q，D1端口连接Q-N4 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b2,Q-b6依照时钟频率选通至输出端口，送往第2级的D触发器Q-N10的输入端口D。

◆Q-M3高速2选1选择器的D0端口连接Q-N5触发器输出端口Q，D1端口连接Q-N6 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b1,Q-b5依照时钟频率选通至输出端口，送往第2级的D触发器Q-N11的输入端口D。

◆Q-M4高速2选1选择器的D0端口连接Q-N7触发器输出端口Q，D1端口连接Q-N8 触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/8；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/8的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b3,Q-b7依照时钟频率选通至输出端口，送往第2级的D触发器Q-N12的输入端口D。

四、触发器Q-N9、Q-N10、Q-N11、Q-N12为第2级的触发器序列，其在时钟控制下对经过第1级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为Q-CLK/4，频率为f/4。

优选的工作方式如下：

◆Q-N9触发器D端口接收二选一选择器Q-M1送入的Q路数据第0位或第4位 (Q-b0,Q-b4)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M5的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

◆Q-N10触发器D端口接收二选一选择器Q-M2送入的Q路数据第2位或第6位 (Q-b2,Q-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M5的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

◆Q-N11触发器D端口接收二选一选择器Q-M3送入的Q路数据第1位或第5位 (Q-b1,Q-b5)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M6的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

◆Q-N12触发器D端口接收二选一选择器Q-M4送入的Q路数据第3位或第7位 (Q-b3,Q-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M6的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/4。

五、高速2选1选择器Q-M5、Q-M6为第2级的二选一序列，各自分别接收前端2 只D触发器送入的2bit数据后(经过前端第1序列二选一后，其实包含对应4bit数据)，以前端时钟Q-CLK/4作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1 选择器的SEL端口是直接连接到前端时钟信号Q-CLK/4。该部分电路目的是将前端2bit 数据(经过前端第1序列二选一后，其实包含对应4bit数据)依次选通到下一D触发器。

优选的工作方式如下：

◆Q-M5高速2选1选择器的D0端口连接Q-N9触发器输出端口Q，D1端口连接Q-N10触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/4；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b0,Q-b4或Q-b2,Q-b6依照时钟频率选通至输出端口，送往第3级的D触发器Q-N13的输入端口D。

◆Q-M6高速2选1选择器的D0端口连接Q-N11触发器输出端口Q，D1端口连接Q-N12触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/4；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/4的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端Q-b1,Q-b5或Q-b3,Q-b7依照时钟频率选通至输出端口，送往第3级的D触发器Q-N14的输入端口D。

六、触发器Q-N13、Q-N14为第3级的触发器序列，其在时钟控制下对经过第2级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口。触发器的工作时钟为Q-CLK/2，频率为f/2。优选的工作方式如下：

◆Q-N13触发器D端口接收二选一选择器Q-M5送入的Q路数据第0位\第4位\第2 位或第6位(Q-b0,Q-b4,Q-b2,Q-b6)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M7的D0端口；触发器工作时钟C端口连接时钟信号为Q-CLK/2。

◆Q-N14触发器D端口接收二选一选择器Q-M6送入的Q路数据第1位\第5位\第3 位或第7位(Q-b1,Q-b5,Q-b3,Q-b7)，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器Q-M7的D1端口；触发器工作时钟C端口连接时钟信号为Q-CLK/2。

七、高速2选1选择器Q-M7为第3级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后(经过前端第1序列、第2序列两次二选一后，其实包含对应8bit 数据)，以前端时钟Q-CLK/2作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号Q-CLK/2。该部分电路目的是将前端2bit数据(经过前端2次二选一后，其实包含对应8bit数据)依次选通到整个8/1 转换模块的输出口。优选的工作方式如下：

◆Q-M7高速2选1选择器的D0端口连接Q-N13触发器输出端口Q，D1端口连接Q-N14触发器输出端口Q；SEL端口连接前端时钟信号Q-CLK/2；然后分别在SEL端口电平(即使前端时钟信号Q-CLK/2的电平)为0时将D0端口电平输出，为1 时将D1端口电平输出，从而实现将最前端(Q-b0,Q-b4或Q-b2,Q-b6)或 (Q-b1,Q-b5或Q-b3,Q-b7)依照时钟频率选通至输出端口，送往整个8/1转换模块的输出口。

通过以上的工作流程，8/1转换模块通过3级的2选一开关，在同一时钟Q-CLK/2、Q-CLK/4、Q-CLK/8协同时序下，能够顺序将并行端口的8bit数据依次选通到输出端口 Q_Sout，从而实现以Q-CLK/8速率工作的低速数据到Q-CLK速率的高速串行数据输出。具体的时序关系和工作原理可以参看图3.

2/1转换模块，优选方案为：如图1所表示，同时可参看图4“2/1转换模块的原理框图放大版”。2/1转换模块，包括：高速D触发器2只，分别编号为F-N1、F-N2；包括1只高速2选1选择器，编号为F-M1。

一、触发器F-N1、F-N2为第1级的触发器序列，其在时钟控制下对输入的2bit数据再进行取样并保持输出至触发器的Q端口，输出给下一级的二选一选择器的相应端口。触发器的工作时钟为CLK，频率为f。优选的工作方式如下：

◆F-N1触发器D端口接收前端输入的接收1bit数据，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器F-M1的D0端口；触发器工作时钟C端口连接时钟信号为CLK。

◆F-N2触发器D端口接收前端输入的接收1bit数据，在时钟上升沿采样并锁定数据至触发器的输出端口Q，该数据送往下一级二选一选择器F-M1的D1端口；触发器工作时钟C端口连接时钟信号为CLK。

二、高速2选1选择器F-M1接收前端2只D触发器送入的2bit数据后，以前端时钟CLK作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口。高速2选1选择器的SEL端口是直接连接到前端时钟信号CLK。该部分电路目的是将前端2bit数据依次选通到整个 2/1转换模块的输出口。优选的工作方式如下：

◆F-M1高速2选1选择器的D0端口连接F-N1触发器输出端口Q，D1端口连接F-N2 触发器输出端口Q；SEL端口连接前端时钟信号CLK；然后分别在SEL端口电平 (即使前端时钟信号CLK的电平)为0时将D0端口电平输出，为1时将D1端口电平输出，从而实现将2bit数据依照时钟频率选通至输出端口，送往整个 2/1转换模块的输出口。

通过以上的工作流程，2/1转换模块通过1级特高速的2选一开关，在时钟Clk(频率为f)协同时序下，能够顺序将并行端口的2bit数据(分别2路8/1转换模块输出的 f频率的高速数据)依次选通到输出端口Sout，从而实现以CLK速率(数据速率为f)工作的低速数据到2×CLK速率(数据速率为2f)的高速串行数据输出。具体的时序关系和工作原理可以参看图5.

低抖动时钟，优选方案为：低抖动时钟模块如图6所表示，包括2个锁相环，分别为参考信号滤波锁相环(第1PLL)、倍频锁相环(第2个PLL)、时延输出驱动1。其中第1个锁相环PLL包括以下部件：参考输入分频器R1、射频分频器N1、PLL1相位检测PD1、环路滤波器1、低相位噪声振荡器VCO1。其中第2个锁相环PLL包括以下部件：参考输入分频器R2、射频分频器N2、PLL2相位检测PD2、环路滤波器2、低相位噪声振荡器VCO2。

外部高稳定100MHz参考信号输入给参考输入分频器R1进行分频(分频次数＝1)，分频后信号送给PLL1相位检测PD1；同时PLL1相位检测PD1接收N1分频(分频次数＝1) 后的信号。在PD1中对此2个信号进行鉴相，鉴相后输出误差信号，此误差信号经过环路滤波器1后输出控制电压给低相位噪声振荡器VCO1的控制端，VCO1在控制端控制下进行振荡，产生相应100MHz频率信号。此100MHz频率信号需要耦合出2路，其中一路返回作为N1分频器输入端，另外一路做为第2级的PLL的参考信号送出。

经过PLL1近端滤波的100MHz参考信号输入给参考输入分频器R2(分频次数＝1)进行分频，分频后信号送给PLL2相位检测PD2；同时PLL2相位检测PD2接收N2分频后(分频次数n2范围5～125,实例＝25)的信号。在PD2中对此2个信号进行鉴相，鉴相后输出误差信号，此误差信号经过环路滤波器2后输出控制电压给低相位噪声振荡器VCO2 的控制端，VCO2在控制端控制下进行振荡，产生相应频率(频率范围设为f,范围为 0.5GHz～12.5GHz，实例＝2.5GHz)信号。此f频率信号需要耦合出2路，其中一路返回作为N2分频器输入端，另外一路做为最终时钟信号(频率为f)送出。

第2个锁相环PLL2产生的f频率的时钟信号需要经过经过时延输出驱动1模块进行信号物理电平的输出驱动，并可以根据整板电路调整时间延迟后再进行输出。

系统采用低抖动时钟技术，具体要求是抖动参数Jr<0.2ps rms、确定性抖动参数Jd<1ps。该时钟产生原理是对输入的高稳定参考信号使用第1个PLL进行滤波，要求环路滤波器的带宽非常窄，通常定义该贷款的<100Hz，从而能滤除掉参考频率中的抖动。使用第2个PLL进行倍频产生需要的f频率的整板时钟信号。

每路输入数据流，优选方案为：对于前段数据接收路数范围N路(1～500路)，数据速率输入总速率需要小于后端串行化输出的最高速率。对输入路数可以任意选择，且每路数据输入格式无要求，输入时间无限定，各路之间相互无影响、解耦独立，输入数据电平无限定(只需要进行程序进行物理层的相应适应)。

优选方案为：本发明时钟系统频率和数据频率的优选约束关系如下：

低抖动时钟模块输出时钟CLK频率为f；

第一8/1转换模块、第二8/1转换模块、2/1转换模块均工作在CLK时钟网络上，频率为f。

第一8/1转换模块内部根据输入的CLK时钟信号分别产生I-CLK/8，I-CLK/4， I-CLK/2工作时钟，频率分别为I-CLK/8频率为f/8，I-CLK/4频率为f/4，I-CLK/2频率为f/2。第一8/1转换模块内部还根据控制逻辑产生I-PCLK并行时钟输出给前级第一高速数据复接模块，I-PCLK并行时钟速率为f/8。以上各自时钟需要进行相位的控制，从而提供相应的时间延迟，以确保各自控制的D触发器端口的时钟和数据建立保持时间满足约束，优选为时钟上升沿相对数据跳变沿优选满足T_setup<5ps、T_hold<5ps。

第一8/1转换模块输出I-PCLK并行时钟作为读出控制钟，故8位并行数据速率和并行时钟频率相同的。故并行数据速率为f。

第一8/1转换模块输出I-PCLK和内部I-CLK/8均频率为f/8，为同源但是不同相的时钟，以配合时序实现第一8/1转换模块内部I-CLK/8上升沿对其FPGA送出的数据跳变沿，确保时序T_setup<5ps、T_hold<5ps满足要求。

第二8/1转换模块内部根据输入的CLK时钟信号分别产生Q-CLK/8，Q-CLK/4， Q-CLK/2工作时钟，频率分别为Q-CLK/8频率为f/8，Q-CLK/4频率为f/4，Q-CLK/2频率为f/2。第二8/1转换模块内部还根据控制逻辑产生Q-PCLK并行时钟输出给前级第二高速数据复接模块，Q-PCLK并行时钟速率为f/8。以上各自时钟需要进行相位的控制，从而提供相应的时间延迟，以确保各自控制的D触发器端口的时钟和数据建立保持时间满足约束，具体为时钟上升沿相对数据跳变沿满足T_setup<5ps、T_hold<5ps。

第二8/1转换模块输出Q-PCLK并行时钟作为读出控制钟，故8位并行数据速率和并行时钟频率相同的。故并行数据速率为f。

第二8/1转换模块输出Q-PCLK和内部Q-CLK/8均频率为f/8，为同源但是不同相的时钟，以配合时序实现第二8/1转换模块内部Q-CLK/8上升沿对其FPGA送出的数据跳变沿，确保时序T_setup<5ps、T_hold<5ps满足要求。

整个数字系统时钟是同步的，具体局部关系时序关系是绝对的，要满足建立时间、保持时间满足要求。但两部分独立的模块的时序关系是相对的，并不一定是完全一致，时钟和数据相位可能存在微小的累计差别，范围为±10ps。因此第一8/1转换模块和第二8/1转换模块输出I-PCLK\Q-PCLK频率相同，均为f，但是是独立的时钟，相位会存在差别。同理扩展到I路的8bit并行数据和Q路的8bit并行数据。

2/1转换模块模块工作在CLK时钟下，频率为f，并直接使用此频率进行数据选择，从而输出分别对应CLK高、低电平的2f速率的高速串行数据。

总之，16bit并行端的速率为f/8，给FPGA的2路并行时钟频率为f，系统时钟频率为f，最总输出串行数据速率为2f。

时钟信号，优选方案为：本发明实现的高速是基于2级树状结构的超高速同步数字系统设计架构，单时钟系统系统均采用上升沿进行采样、工作。只有在最后一级2/1转换模块的F-M1输出级是直接使用时钟的高电平选用D0端口电平输出，时钟的低电平选用D1端口电平输出，从而能够实现2倍时钟速率的串行化数据输出。并且此架构优点是系统工作时钟较低，为最高输出速率/2，能够在特定时钟频率下，输出更高的串行化速率。

进行高速裸并串变换，优选方案为：本发明所实现的裸并串行速率的高速，是指在现有条件和常规思维方式、手段下无法实现的速率。本发明定义高速串行速率为1Gbps～25Gbps(型号应用实例是5Gbps，但实际能力能最高支撑25Gbps)。目前要实现不带8B/10B编码的串行基带数据，只能使用裸的并、串变换。传统的裸并、串数字逻辑电路的速率极限很低：例如TTL分立器件器件裸并、串转换速率小于100Mbps；即使最先进、最新、最高速率的FPGA virtex7的逻辑工作速率小于700Mbps,实际综合出来的硬件裸并、串电路速率最高400Mbps。因此从速率来讲，高速率串行化是传统电路数字逻辑电路无法满足的，有必要研制新的裸并、串电路，这是实现高速率信号光调制的前提。

本发明实现的高速是基于2级树状结构的超高速同步数字系统设计架构，单时钟系统能够极大减少系统增加分频器、倍频器以及控制时钟同步的延时器件等。并对8/1转换模块、2/1转换模块的微波组装电路和整板时钟网络进行进行数字电路的微带化设计，对所有信号传输时延的精确理论计算和三位电磁场仿真，确保所有信号波形参数良好，确保8/1转换模块和2/1转换模块的每个D触发器的上升时间和下降时间得到满足。从而实现1Gbps～25Gbps最总串行化数据输出能力。

1Gbps～25Gbps串行化速率，如果使用在QPSK信号光调制系统中，2路同步输出，能够实现2Gbps～50Gbps的速率信号光调制能力。因此能在未来一段时间满足航天任务对于信号光传输能力的要求。此速率在目前航天和电子行业中基本等同于串行化速率的最高速率。

随着海量数据对卫星空间无限传输需求的提高，对无限链路的数据速率提出了更高要求，在可期的型号应用方面，最新的数据速率要求为1～40Gbps。要解决卫星型号对数传速率的需求，需要应用新的物理层的技术体制，即空间激光通信。空间激光通信的前提条件是基带海量并行数据调制到电光晶体MZM前需要进行串行化的处理，即1～ 40Gbps串行化的数据序列的产生。由于卫星通信的特殊需求，需要进行裸的不带编码的串行化的数据处理。因此一种能够提供1～40Gbps裸串行化技术是型号急切需要，是难点、是核心、是关键技术。

本发明提出一种适用于空间光通信的高速率的裸并串信号产生系统，针对空间激光通信中海量数据需要裸并串变化后形成高速率的串行化波形的需求，能够产生1～25Gbps裸串行化数字序列，解决信号光调制中的并行数据串行化上光路的瓶颈问题；该系统具备良好扩展性、灵活性、兼容性，具有较大的商业和工程上价值；并且此系统中采用了一种精妙的同步数字系统架构，仅采用单一时钟，降低时钟频率，使系统具有较好的可靠性。

本系统的数据输入并行数据为星上各种需要进行下传的数据，包括但不限定与高分辨率相机(包括红外、可见光)的图像数据、SAR雷达侦察数据、微波辐射计、散射计数据、导航数据、SMU服务数据。这些基带数据通过空间激光通信进行传输，但传输前需要将数据调制在单线宽的光载波上。具体指数据0、1bit需要对光载波的相位、或幅度进行改变，从而地面接收到此光载波后能够根据载波的相位或幅度将0、1bit数据恢复出来。因此在调制到光载波前，数据必须串行化为1bit的数据，不可能以并行数据进行条汉子。因此将星上数据进行裸并串变换，以便于数据串行数据，才能调制到光载波上。具体的此串行数据经过KA波段中功率放大器的驱动后能够直接改变MZM电光晶体的相位，从而实现光调制。

优选的，第一8/1转换模块通过3级的2选一开关，在同一时钟I-CLK/2、I-CLK/4、I-CLK/8协同时序下，能够顺序将并行端口的8bit数据依次选通到输出端口I_Sout，从而实现以I-CLK/8速率工作的低速数据到I-CLK速率的高速串行数据输出。具体的时序关系和工作原理可以参看图3.

第二8/1转换模块通过3级的2选一开关，在同一时钟Q-CLK/2、Q-CLK/4、Q-CLK/8协同时序下，能够顺序将并行端口的8bit数据依次选通到输出端口I_Sout，从而实现以Q-CLK/8速率工作的低速数据到Q-CLK速率的高速串行数据输出。具体的时序关系和工作原理可以参看图3.

2/1转换模块通过1级特高速的2选一开关，在时钟Clk(频率为f)协同时序下，能够顺序将并行端口的2bit数据(分别2路8/1转换模块输出的f频率的高速数据)依次选通到输出端口Sout，从而实现以CLK速率(数据速率为f)工作的低速数据到2×CLK 速率(数据速率为2f)的高速串行数据输出。具体的时序关系和工作原理可以参看图5.

进一步优选方案如下：时钟速率f＝2.5GHz，前端2路独立并行8位数据均为 f/8＝312.5MHz，然后通过8/1转换模块后成为2路独立f＝2.5Gbps速率高速串行信号。然后通过2/1转换模块，仍然在f＝2.5GHz频率时钟下，输出2f＝5Gbps速率的串行信号。

本发明的进一步的优选方案：本发明可将2/1转换模块电路优化为4/1转换模块，从而能够更加降低系统工作时钟频率f为最终输出串行化速率的f/4，能够更好控制时序，降低对FPGA的基带时钟速率，减少对前端逻辑FPGA的压力。

本发明提出一种板级可实现的高速率的裸并串变化技术方案中：

电原理图部分：采用了2级树状结构实现了16:1的裸并、串转换，使输出的串行化码速率达到1～25Gbps(型号应用实例为5Gbps)；具体采用2路独立的8/1转换模块产生板级312.5Mbps×8＝2.5Gbps并串信号，再利用2/1转换模块对2路2.5Gbps速率的信号再进行2:1并串变换，最终产生5Gbps速率的串行码流。整个系统为同源时钟下的超高速时钟同步数字电路。其原理框图如图1所表示。

低抖动时钟部分：时钟网络的设计是数字电路设计的重点。电路的时钟网络为2.5GHz，时钟周期仅为400ps；这对板级电路的设计是比较困难的。具体的关键指标如下：

低抖动的时钟:≤100RMS jitter

时钟频率：2.5GHz

占空比：严格的50％(因为双沿操作)

2.5GHz时钟的低抖动解决方案，使用第1个锁相环PLL进行1倍频，要点在于利用此锁相环PLL的环路滤波器窄带宽进行相位噪声的滤除，从而滤除掉参考频率中的带外抖动，具体的环路滤波器带宽可以设置为100Hz，具有良好的滤除效应。而第2个PLL 将信号倍频到需要到频点.其原理框图如6所表示。

板级硬件设计部分：全板对数字信号进行微带化设计，对信号传输时延进行精确计算和仿真，确保数据相对时钟的建立时间和保持时间都满足要求，从而确保数字电路的工作逻辑正确。

8/1转换模块原理框图见图2，,端口操作时序见图3。2/1转换模块原理框图见图4，, 端口操作时序见图5。

板级电路设计的难点在于以下几方面：低抖动的时钟要求；微带电路上需充分考虑信号SI设计；微带电路信号的延时以及钟码关系调整和计算；

本发明的系统中，并串转换电路的拓扑结构，优选方案如下：

激光通信系统对高速并串转换电路有以下硬性指标:串行信号速率≥5Gbps；串行信号非编码数据(“0”和“1”不平衡)；串行信号抖动和噪声满足相应要求；串行信号输出幅度≥400mV。

目前，为提高信号传输质量，高速串行数据接口均采用了8B/10B或64B/66B编码，实现串行过程“0”和“1”的数据量平衡。在地面的光纤通信系统中，其高速串行数据也均带有类似编码。而空间激光通信由于EDFA(掺铒光纤放大器)的输出功率限制以及接收端5Gbps相干解调均存在技术瓶颈，要求调制端采用无平衡编码的数据。

从并串变换实现结构来讲，并串转换电路有两种实现结构，即移位寄存器或多路选择器。在低速时(≤300Mbps)，在FPGA内即可完成电路的设计，无需考虑拓扑结构；但在高速率，例如本文5Gbps串行码流，如要从最基础的高速D触发器(≥10Gbps) 构造电路，寻求解决方案，必须选择最优的拓扑结构。

本发明的系统中，基于树状结构的优选方案如下：

在进行广泛的调研后，本发明提出一条基于板级可实现的高速并串转换方案。即采用微组装出的8/1模块代替前端的树状电路产生板级2.5Gbps并串信号，再利用2/1转换模块对2路2.5Gbps的信号再进行2:1并串变换，最终产生5Gbps的码流输出。其原理框图如图7所表示。

硬件实现优选方案如下：微组装的8/1转换模块其实际内部结构就是树状结构的8:1并串转换器。其内部原理见图2，端口操作时序见图3。

微组装的2/1转换模块是超高速的2:1选择输出模块，其最高输出速率可达到25Gbps。其端口操作时序见图4和图5。

从以上的分析可以看出，高速并串电路的框图设计正确性。但板级电路设计的难点在于以下几方面：超低抖动的时钟要求；微带电路上需充分考虑信号SI设计；微带电路信号的延时以及钟码关系调整和计算。

超低抖动的时钟及其网络设计的优选方案为：

时钟网络的设计师数字电路设计的重点。由图3可以看出，本电路的时钟网络为2.5GHz，时钟周期仅为400ps；这对板级电路的设计是比较困难的。具体的关键指标如下：

◆超低抖动的时钟:≤100RMS jitter

◆时钟频率：2.5GHz

◆占空比：严格的50％(因为双沿操作)

◆网络的定时余量:≤50RMS jitter

对于以上要求，选择了锁相环滤波的方式来产生2.5GHz的超低抖动时钟，其原理在于第1个PLL使用非常窄的环路滤波器带宽，从而能滤除掉参考频率中的抖动；而第2个PLL将信号倍频到需要到频点。实际设计中，需要对环路具体参数进行详细的设计。

其原理框图如图5所示：

集成设计，高速信号没有办法通过探头进行板级测试。只能依靠设计，仿真。

SI/PI设计，优选方案如下：

对于5Gbps的电路，SI设计具有更重要的地位。因为在过去的低速电路中，走线可以看做是集总的电容或是延迟线；而现在走线必须是50Ω的传输线。根据高速信号的设计原则，对PCB的叠层结构进行了详细分析(重点高速信号均有其参考平面相邻，电源平面必须与GND相邻)；单端50欧阻抗线必须从设计和生产进行严格的控制；差分100欧走线经过详细分析后决定采用松耦合方式以期达到双端差分100欧，单端50 欧的目的。并且必须对时钟走线时间进行计算仿真，以期达到在每个CLK负载处的钟码关系满足要求。

仿真结果如图8所示：

测试结果：经过反复的迭代设计，成功实现了裸并/串转换电路，输出波形见图9、图10，记录的主要数据如下：

◆输出电平幅度：580mVpp

◆上升沿、下降沿时长：13ps

◆抖动：2.8ps

◆高低电平噪声：37mv

测试数据表明：高、低电平的噪声为37mV，该项指标不太理想(理想情况小于10mV为最佳)；其余指标均控制较好。因为进入光MZM模块的抖动和噪声会影响实际的调制输出EVM,因此整机光调制输出指标EVM来反向考核基带裸并、串电路的性能。

在信号光调制器整机中，进行了调制性能的测试，测试结果如图11所表示，激光调制5Gbps的EVM测试图(EVM＝10.15％)

◆左上角图是进行BPSK调制后的星座图，可以看出星座点比较集中，没有散点，说明 BPSK调制性能较好。

◆左下角图是BPSK信号光调制谱图，调制谱形态光滑，半圆包络，是正常的BPSK调制谱图。

◆右上图是调制后进行解调后的I路基带数据图，可以看出解调后的基带数据眼图的幅度和宽度都比较宽，信号质量较好。

◆右下图是Q路基带数据图，因为进行的BPSK调制，所以无此路信号。

◆另外最终的调制性能指标EVM＝10.158％rms；通常在光调制中，EVM要求小于12％rms。所以最终调制性能EVM＝10.158％是满足要求的，因此可以反向证明基带裸并、串电路输出数据波形是满足要求的。

本发明的测试结果可以看出，本发明的系统输出的5Gbps裸码流满抖动为2.8ps、噪声为37mV；整机的BPSK调制EVM为10.158％，满足相关要求，从而证明了5Gbps裸并、串电路的设计有效性。

Claims (10)

1.一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于包括：FPGA、第一8/1转换模块、第二8/1转换模块、低抖动时钟模块、2/1转换模块；

FPGA，包括：第一高速数据复接模块、第二高速数据复接模块

第一高速数据复接模块，接收多路输入数据流，转换为第一路8位并行数据，送至第一8/1转换模块；

第二高速数据复接模块，接收多路输入数据流，转换为第二路8位并行数据，送至第二8/1转换模块；

低抖动时钟模块，产生时钟信号，送至第一8/1转换模块、第二8/1转换模块、2/1转换模块；时钟信号的频率与第一路8位并行数据的速率与第二路8位并行数据的速率匹配；

第一8/1转换模块，在时钟信号控制下，对第一路8位并行数据，进行裸并串变换，得到与时钟信号频率相同的第一路串行数据，送至2/1转换模块；

第二8/1转换模块，在时钟信号控制下，对第二路8位并行数据，进行裸并串变换，得到与时钟信号频率相同的第二路串行数据，送至2/1转换模块；

2/1转换模块，在时钟信号控制下，对第一路串行数据和第二路串行数据，进行高速裸并串变换，得到两倍时钟频率的裸串行数据。

2.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：时钟信号的频率与第一路8位并行数据的速率与第二路8位并行数据的速率匹配，具体为：时钟信号的频率为第一路8位并行数据的速率的8倍；时钟信号的频率为第二路8位并行数据的速率的8倍。

3.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：第一8/1转换模块，包括：高速D触发器14只，分别编号为I-N1、I-N2、I-N3、I-N4、I-N5、I-N6、I-N7、I-N8、I-N9、I-N10、I-N11、I-N12、I-N13、I-N14；还包括7只高速2选1选择器，分别编号为I-M1、I-M2、I-M3、I-M4、I-M5、I-M6、I-M7；还包括3只高速低抖动、低延迟除2时钟分频器，分别编号为I-U1、I-U2、I-U3；还包括控制逻辑1只，编号为I-U4；

模块输入I路串行时钟I_Clk,频率为f,该时钟通过控制逻辑进行分频以及调整时延迟参数后作为并种I-PCLK输出给前端的第一高速数据复接模块，从此逻辑FIFO中读出8bit数据作为自身模块的数据输入；

触发器I-N1、I-N2、I-N3、I-N4、I-N5、I-N6、I-N7、I-N8为第1级的触发器序列，其在时钟控制下对前端第一高速复接模块送出的数据进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口；触发器的工作时钟为I-CLK/8，频率为f/8；

高速2选1选择器I-M1、I-M2、I-M3、I-M4为第1级的二选一序列，各自分别接收前端2只D触发器送入的2bi t数据后，以前端时钟I-CLK/8作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口；高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/8；该部分电路目的是将前端2bit数据依次选通到下一D触发器；

触发器I-N9、I-N10、I-N11、I-N12为第2级的触发器序列，其在时钟控制下对经过第1级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口；触发器的工作时钟为I-CLK/4，频率为f/4；

高速2选1选择器I-M5、I-M6为第2级的二选一序列，各自分别接收前端2只D触发器送入的2bi t数据后，以前端时钟I-CLK/4作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口；高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/4；该部分电路目的是将前端2bit数据依次选通到下一D触发器；

触发器I-N13、I-N14为第3级的触发器序列，其在时钟控制下对经过第2级二选一序列输出的数据再进行取样并保持输出至触发器的Q端口，输出给各自对应下一级的二选一选择器的相应端口；触发器的工作时钟为I-CLK/2，频率为f/2；

高速2选1选择器I-M7为第3级的二选一序列，各自分别接收前端2只D触发器送入的2bit数据后，以前端时钟I-CLK/2作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口；高速2选1选择器的SEL端口是直接连接到前端时钟信号I-CLK/2；该部分电路目的是将前端2bit数据依次选通到整个8/1转换模块的输出口。

4.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：

2/1转换模块，包括：高速D触发器2只，分别编号为F-N1、F-N2；还包括1只高速2选1选择器，编号为F-M1；

触发器F-N1、F-N2为第1级的触发器序列，其在时钟控制下对输入的2bit数据再进行取样并保持输出至触发器的Q端口，输出给下一级的二选一选择器的相应端口；触发器的工作时钟为CLK，频率为f；

高速2选1选择器F-M1接收前端2只D触发器送入的2bi t数据后，以前端时钟CLK作为选通信号SEL，分别在选通信号SEL高电平时将D0端口数据送出至输出端口，在选通信号SEL低电平时将D1端口数据送出至输出端口；高速2选1选择器的SEL端口是直接连接到前端时钟信号CLK；该部分电路目的是将前端2bit数据依次选通到整个2/1转换模块的输出口。

5.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：采用了2级树状结构的超高速同步数字系统设计架构以实现了16:1的裸并、串转换，使最终输出的串行化码速率达到1～25Gbps，使用单一时钟网络，其频率设为f；首先第一级的8/1转换模块使用f频率时钟作为输入，内部分别产生f/2、f/4、f/8的频率作为内部的时钟，并通过控制逻辑给前端FPGA输出相位关系确定的并行读取时钟，以同步整个系统；第二级2/1转换模块直接使用f频率时钟对前一节的8/1模块输出数据进行采样；通过以上方式，能够在最简化的情况下精确对整个超高速数字系统的时钟、数据进行同步，确保满足时钟上升沿相对数据条边沿的T_setup<5ps、T_hold<5ps的技术要求，确保超高速数字电路逻辑正确。

6.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：8/1转换模块、2/1转换模块的微波组装电路和整板时钟网络进行数字电路的微带化设计，对所有信号传输时延的精确理论计算和三位电磁场仿真，确保所有信号波形参数良好，确保8/1转换模块和2/1转换模块的每个D触发器的上升时间和下降时间得到满足；最终的体现是微带版图。

7.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：整个电路的数字信号的物理参数优选进行限定，如下：上升沿时间T_rise<10ps、下降升沿时间T_fall<10ps、随机抖动参数Jr<0.2ps rms、确定性抖动参数Jd<2ps、T_fall<10ps、时钟上升沿相对数据跳变沿建立时间T_setup<5ps、时钟上升沿相对数据跳变沿保持时间T_hold<5ps、电平输出幅度Out Amplitude>550mVpp。

8.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：采用低抖动时钟技术，具体要求是抖动参数Jr<0.2ps rms、确定性抖动参数Jd<1ps；该时钟产生原理是对输入的高稳定参考信号使用第1个PLL进行滤波，要求环路滤波器的带宽非常窄，通常定义该贷款的<100Hz，从而能滤除掉参考频率中的抖动；使用第2个PLL进行倍频产生需要的f频率的整板时钟信号。

9.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：基于FPGA实现的高速数据复接模块，由第一高速数据复接模块和第二高速数据复接模块组成，对前端N路数据的缓存接收，然后将数据放入输出FIFO中，在外部输入并行时钟的上升沿将数据读出送出后端；由于该模块对输入路数不限定，故具备较强扩展性；接收的各路数据可以解耦、相互之间无相互影响、具有较强灵活性；可以兼容接收各种数据电平，且各路数据电平可以不同，具备较强兼容性。

10.根据权利要求1所述的一种适用于空间光通信的高速率的裸并串信号产生系统，其特征在于：超高速同步数字系统设计架构增加为2级～5级以提供更高速裸并串转换能力、生成速率范围2.5Gbps～40Gbps。

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