CN111865330B - 适用于jesd204b协议标准的高速并串转换电路 - Google Patents

Abstract

本发明公开了一种适用于JESD204B协议标准的高速并串转换电路，包括高速串行复接单元、两个第一复接单元、延时单元和第二复接单元，所述高速串行复接单元用于接收多路输入的并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据分别输出给两个第一复接单元，两个所述第一复接单元的输出端分别通过延时单元与第二复接单元电连接。本发明采用树形结构和串行结构结合的方式，将多比特的并行数据转化为串行数据，最高可将40bits的并行数据转化为1bit的串行数据，速率可高达10Gbps，提高了并行数据的处理能力，并大幅提高了输出串行数据的速率，实现高速数据的并串转换。

Description

适用于JESD204B协议标准的高速并串转换电路

技术领域

本发明涉及高速并串转换电路领域，特别涉及一种适用于JESD204B协议标准的高速并串转换电路。

背景技术

随着社会的发展和科技的进步，人们对信息的需求越来越高，信息交换的数量之大和速度之快达到了前所未有的程度。传统的并行接口的缺点是在高频下并行数据线之间存在较大时间偏斜，很难满足时序要求，且引脚数量众多，使得板级系统设计复杂；所以业界提出了使用高速串行的数据传输方式取代传统并行方式，高速串行数据传输方式已广泛应用于PCIE、USB3.0、SATA、RapidIO、以太网等物理接口中。Serdes(SERializer和DESerializer的简称，即串行器和解串器)中发送端电路需要把多路并行的低数据率信号转换成一路串行的高数据率信号，再经过驱动后送入信道中进行传输，这个过程称为多路复接。目前已提出的并串转换电路实现方式有串行、并行和树形结构。

串行结构即为一个并入串出的移位寄存器，其可转换任意宽度的并行数据，电路结构简单，易于实现，但是必须工作在全速率时钟下，其电路的功耗与工作频率成正比，功耗偏大。如图1所示，为一个典型的4转1串行结构，其最后一级D触发器依次输出D1、D2、D3、D4串行数据，实现将4bits并行数据转换为单比特的串行数据。

并行复接器等效于一个单刀多掷开关，如图2所示，一个典型的并行4:1的复接器结构由4个与门、一个或门和一个D触发器组成。每个与门的输入连接一个低速率通道，另一个连接1/4时钟信号，其输出作为或门的一个输入。时钟信号CK1～CK4和串行结构中CK/4的占空比(25％)相同，CK1～CK4工作在相同的速度等级上但相位各不相同，通过时钟信号的控制，4个低速率通道循环切换。并行结构转换电路，通过占空比为1：(N-1)的N相位时钟对多路数据进行选择，将电路工作时钟的频率降低到串行结构的1/N。该结构中只需要一个触发器在全速率时钟下工作，因此电路功耗比串行结构大大降低。但并行结构中或门扇入系数的增大会导致系统工作速度的降低，当扇入系数为10时，该结构已不再适用于高速系统。在高速电路中将增加电路的复杂度和实现难度。

树型结构就是将输入的数据两两组合，按照树形组合起来，构成较大输入通道数的复接器。如图3所示，典型的4:1树型结构复接器由两个并行的低速2:1复接单元和一个高速2:1复接单元串接，组成二级树结构，D触发器用来重定时数据，消除毛刺和抖动。对于树形结构，多级树形结构可以提高系统的工作速率，但存在只能处理2^N位的并行数据的限制。因此必须设计比特位转换电路先将10位并行数据转换为2^N并行数据才能使用树形结构实现转换功能。

发明内容

本发明要解决的技术问题是提供了一种能够将40bits或者32bits并行数据转化为1bit串行数据的适用于JESD204B协议标准的高速并串转换电路。

本发明的技术方案如下：

一种适用于JESD204B协议标准的高速并串转换电路，包括一个高速串行复接单元、两个第一复接单元、一个延时单元和一个第二复接单元，所述高速串行复接单元用于接收输入的多路并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据,两路串行数据输出给一个第一复接单元，另两路串行数据输出给另一第一复接单元；所述第一复接单元用于将输入的两路串行信号合并为一路串行信号后输出，两个所述第一复接单元的输出端分别与延时单元的一输入端电连接；所述第二复接单元每一输入端分别与延时单元的一输出端电连接，所述第二复接单元用于将延时单元的每两路输出信号合并为一路串行信号后输出，所述第二复接单元的工作频率是第一复接单元工作频率的两倍。

进一步的，所述高速串行复接单元包括四个高速串行复接器，所述高速串行复接器用于将10bits或8bits的并行数据转化为1bit的串行数据。

进一步的，所述高速串行复接器包括十级相互串联的复接电路，每一所述复接电路均包括第一触发器、第一选择器和第二触发器，所述第一选择器为单端控制的二选一选择器，所述第一触发器的输入端用于接收输入的并行数据，触发端连接时钟信号pll_clk_div20，输出端与第一选择器的第一输入端电连接，所述第一选择器的控制端连接时钟信号pll_clk_div20，输出端与第二触发器的输入端电连接，所述第二触发器的触发端连接时钟信号pll_clk_div2，所述时钟信号pll_clk_div2的频率是时钟信号pll_clk_div20频率的10倍；所述第一触发器和第二触发器的复位端均连接复位信号ck_rdy；

对于第一级复接电路，其第一选择器的第二输入端与第二级复接电路的第二触发器的输出端电连接，其第二触发器的输出端作为该高速串行复接器的输出端与第一复接单元电连接；对于中间的八级复接电路，其第一选择器的第二输入端分别与后一级复接电路的第二触发器的输出端电连接；对于第十级复接电路，其第一选择器的第二输入端悬空。

进一步的，每一所述复接电路还包括一个三选一开关，所述三选一开关的输出端与对应的第一触发器的输入端电连接，所述三选一开关的第一控制端连接控制信号Buswidth_lsbf_en，第二控制端连接控制信号Buswidth_n_lsbf_n，第三控制端连接控制信号Buswidth_lsbf_n；十个所述三选一开关的第一输入端以顺序方式依次连接十位输入并行信号，第三输入端以逆序方式依次连接十位输入并行信号，前八级复接电路的三选一开关的第二输入端以逆序方式依次连接八位输入并行信号，第九级和第十级复接电路的三选一开关的第二输入端悬空。

进一步的，所述第一复接单元将输入的两路串行信号合并为一路串行信号输出的同时，还输出合并后的串行信号的差分信号给延时单元。

进一步的，所述第一复接单元包括第二选择器、第三选择器、第三触发器、第一非门、第二非门、第三非门和第四非门，所述第二选择器和第三选择器均为双端控制的二选一选择器，所述第三触发器的输入端作为第一复接单元的第一输入端用于接收高速串行复接单元输出的一路串行数据，所述第三触发器的复位端连接复位信号ck_rdy，触发端连接时钟信号pll_clk_div2_n，输出端通过第一非门与第三选择器的第一输入端电连接；所述第二非门的输入端作为第一复接单元的第二输入端用于接收高速串行复接单元输出的一路串行数据，输出端与第三选择器的第二输入端电连接，所述第三选择器的第一输入端通过第三非门与第二选择器的第一输入端电连接，所述第三选择器的第二输入端通过第四非门与第二选择器的第二输入端电连接，所述第二选择器和第三选择器的输出端分别与延时单元的一输入端电连接；所述第二选择器和第三选择器的第一控制端均连接时钟信号pll_clk_div2_n，第二控制端均连接时钟信号pll_clk_div2_p；所述时钟信号pll_clk_div2_n和时钟信号pll_clk_div2_p的频率均与时钟信号pll_clk_div2的频率相等。

进一步的，所述延时单元包括第一延时电路、第二延时电路、第三延时电路和第四延时电路，一个所述第一复接单元的第二选择器的输出端与第一延时电路的输入端电连接，该第一复接单元的第三选择器的输出端与第二延时电路的输入端电连接；另一所述第一复接单元的第二选择器的输出端与第三延时电路的输入端电连接，该第一复接单元的第三选择器的输出端与第四延时电路的输入端电连接。

进一步的，每一所述延时电路分别用于将输入的一路串行信号通过延时输出三路延时数据流。

进一步的，所述第二复接单元包括第四选择器和第五选择器，所述第四选择器和第五选择器均为双端控制的二选一选择器，所述第四选择器的第一输入端与第一延时电路的输出端电连接，第二输入端与第四延时电路的输出端电连接；所述第五选择器的第一输入端与第二延时电路的输出端电连接，第二输入端与第三延时电路的输出端电连接；所述第四选择器和第五选择器的第一控制端均连接时钟信号pll_clk_div_n，第二控制端均连接时钟信号pll_clk_div_p，所述时钟信号pll_clk_div_n和时钟信号pll_clk_div_p的频率均为时钟信号pll_clk_div2频率的两倍。

有益效果：本发明采用树形结构和串行结构结合的方式，将多比特的并行数据转化为串行数据；通过结构的改变，最高可将40bits的并行数据转化为1bit的串行数据，速率可高达10Gbps，提高了并行数据的处理能力，并大幅提高了输出串行数据的速率，实现高速数据的并串转换；另外，还可选择顺序输出或逆序输出，增加了并串转换的灵活性。

附图说明

图1为典型的4转1串行结构的框图；

图2为典型的并行4:1复接器的结构框图；

图3为典型的4:1树型结构复接器的结构框图；

图4为本发明优选实施例的结构框图；

图5a和图5b为10:1高速串行复接器的结构框图；

图6为第一复接单元、延时单元和第二复接单元的结构框图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

如图4所示，本发明适用于JESD204B协议标准的高速并串转换电路的一个实施例包括一个高速串行复接单元1、两个第一复接单元(21、22)、一个延时单元3和一个第二复接单元4，所述高速串行复接单元1用于接收从并行处理电路10输入的40路并行数据(Data[0]～Data[39])，40路并行数据分为A1、A2、A3和A4四组，每一组所包含的数据如表1所示：

表1并行数据分组表

所述高速串行复接单元包括四个结构相同的高速串行复接器(11、12、13、14)，其中，高速串行复接器11用于接收A1组的并行数据，高速串行复接器12用于接收A2组的并行数据，高速串行复接器13用于接收A3组的并行数据，高速串行复接器14用于接收A4组的并行数据。高速串行复接器11的输出端与第一复接单元21的第一输入端电连接，高速串行复接器12的输出端与第一复接单元21的第二输入端电连接，高速串行复接器13的输出端与第一复接单元22的第一输入端电连接，高速串行复接器14的输出端与第一复接单元22的第二输入端电连接。

下面以高速串行复接器11为例对其结构进行说明：高速串行复接器11包括10级相互串联的复接电路(111～120)，每一级复接电路均包括三选一开关(S1-1～S1_10)，第一触发器(D1_1～D1_10)、第一选择器(M1_1～M1_10)和第二触发器(D1_11～D1_20)；所述三选一开关(S1-1～S1_10)的第一控制端连接控制信号Buswidth_lsbf_en，第二控制端连接控制信号Buswidth_n_lsbf_n，第三控制端连接控制信号Buswidth_lsbf_n；所述第一选择器(M1_1～M1_10)为单端控制的二选一选择器，所述第一触发器(D1_1～D1_10)的输入端与三选一开关(S1-1～S1_10)的输出端电连接，触发端连接时钟信号pll_clk_div20，输出端与第一选择器(M1_1～M1_10)的第一输入端电连接，所述第一选择器(M1_1～M1_10)的控制端连接时钟信号pll_clk_div20，输出端与第二触发器(D1_11～D1_20)的输入端电连接，所述第二触发器(D1_11～D1_20)的触发端连接时钟信号pll_clk_div2，所述时钟信号pll_clk_div2的频率是时钟信号pll_clk_div20频率的10倍，所述时钟信号pll_clk_div2的频率优选为2.5Ghz，所述时钟信号pll_clk_div20的频率优选为250Mhz；所述第一触发器(D1_1～D1_10)和第二触发器(D1_11～D1_20)的复位端均连接复位信号ck_rdy。

对于第一级复接电路111，其三选一开关S1_1的第一输入端用于接收A1组的第一位数据Data[1]，第二输入端用于接收A1组的第八位数据Data[29]，第三数据端用于接收A1组的第十位数据Data[37]，其第一选择器M1_1的第二输入端与第二级复接电路112的第二触发器D1_12的输出端电连接，其第二触发器D1_11的输出端作为该高速串行复接器的输出端与第一复接单元21的第一输入端电连接。

对于第二级复接电路112，其三选一开关S1_2的第一输入端用于接收A1组的第二位数据Data[5]，第二输入端用于接收A1组的第七位数据Data[25]，第三数据端用于接收A1组的第九位数据Data[33]，其第一选择器M1_2的第二输入端与第三级复接电路113的第二触发器D1_13的输出端电连接。

对于第三级复接电路113，其三选一开关S1_3的第一输入端用于接收A1组的第三位数据Data[9]，第二输入端用于接收A1组的第六位数据Data[21]，第三数据端用于接收A1组的第八位数据Data[29]，其第一选择器M1_3的第二输入端与第四级复接电路114的第二触发器D1_14的输出端电连接。

对于第四级复接电路114，其三选一开关S1_4的第一输入端用于接收A1组的第四位数据Data[13]，第二输入端用于接收A1组的第五位数据Data[17]，第三数据端用于接收A1组的第七位数据Data[25]，其第一选择器M1_4的第二输入端与第五级复接电路115的第二触发器D1_15的输出端电连接。

对于第五级复接电路115，其三选一开关S1_5的第一输入端用于接收A1组的第五位数据Data[17]，第二输入端用于接收A1组的第四位数据Data[13]，第三数据端用于接收A1组的第六位数据Data[21]，其第一选择器M1_5的第二输入端与第六级复接电路116的第二触发器D1_16的输出端电连接。

对于第六级复接电路116，其三选一开关S1_6的第一输入端用于接收A1组的第六位数据Data[21]，第二输入端用于接收A1组的第三位数据Data[9]，第三数据端用于接收A1组的第五位数据Data[17]，其第一选择器M1_6的第二输入端与第七级复接电路117的第二触发器D1_17的输出端电连接。

对于第七级复接电路117，其三选一开关S1_7的第一输入端用于接收A1组的第七位数据Data[25]，第二输入端用于接收A1组的第二位数据Data[5]，第三数据端用于接收A1组的第四位数据Data[13]，其第一选择器M1_7的第二输入端与第八级复接电路118的第二触发器D1_18的输出端电连接。

对于第八级复接电路118，其三选一开关S1_8的第一输入端用于接收A1组的第八位数据Data[29]，第二输入端用于接收A1组的第一位数据Data[1]，第三数据端用于接收A1组的第三位数据Data[9]，其第一选择器M1_8的第二输入端与第九级复接电路119的第二触发器D1_19的输出端电连接。

对于第九级复接电路119，其三选一开关S1_9的第一输入端用于接收A1组的第九位数据Data[33]，第二输入端悬空，第三数据端用于接收A1组的第二位数据Data[5]，其第一选择器M1_9的第二输入端与第十级复接电路120的第二触发器D1_20的输出端电连接。

对于第十级复接电路120，其三选一开关S1_10的第一输入端用于接收A1组的第十位数据Data[37]，第二输入端悬空，第三数据端用于接收A1组的第一位数据Data[1]，其第一选择器M1_10的第二输入端悬空。

所述第一复接单元(21、22)用于将输入的两路串行信号合并为一路串行信号后通过其第一输出端输出，并同时通过其第二输出端输出合并后的串行信号的差分信号。所述延时单元3包括第一延时电路Delay3_1、第二延时电路Delay3_2、第三延时电路Delay3_3和第四延时电路Delay3_4，每一所述延时电路分别用于将输入的一路串行信号通过延时输出三路延时数据流。第一复接单元21的第一输出端与第一延时电路Delay3_1的输入端电连接，第二输出端与第二延时电路Delay3_2的输入端电连接；第一复接单元22的第一输出端与第三延时电路Delay3_3的输入端电连接，第二输出端与第四延时电路Delay3_4的输入端电连接。

下面以第一复接单元21为例对第一复接单元(21、22)的结构进行说明。所述第一复接单元21包括第二选择器M2_1、第三选择器M2_2、第三触发器D2_1、第一非门N2_1、第二非门N2_2、第三非门N2_3和第四非门N2_4，所述第二选择器M2_1和第三选择器M2_2均为双端控制的二选一选择器。所述第三触发器D2_1的输入端作为第一复接单元21的第一输入端与高速串行复接器11的输出端电连接，所述第三触发器D2_1的复位端连接复位信号ck_rdy，触发端连接时钟信号pll_clk_div2_n，输出端通过第一非门N2_1与第三选择器M2_2的第一输入端电连接；所述第二非门N2_2的输入端作为第一复接单元21的第二输入端与高速串行复接器12的输出端电连接，输出端与第三选择器M2_2的第二输入端电连接，所述第三选择器M2_2的第一输入端通过第三非门N2_3与第二选择器M2_1的第一输入端电连接，所述第三选择器M2_2的第二输入端通过第四非门N2_4与第二选择器M2_1的第二输入端电连接，所述第二选择器M2_1的输出端与第一延时电路Delay3_1的输入端电连接，所述第三选择器M2_2的输出端与第二延时电路Delay3_2的输入端电连接；所述第二选择器M2_1和第三选择器M2_2的第一控制端均连接时钟信号pll_clk_div2_n，第二控制端均连接时钟信号pll_clk_div2_p；所述时钟信号pll_clk_div2_n和时钟信号pll_clk_div2_p的频率均为2.5GHz。

所述第二复接单元4包括第四选择器M4_1和第五选择器M4_2，所述第四选择器M4_1和第五选择器M4_2均为双端控制的二选一选择器，所述第四选择器M4_1的第一输入端与第一延时电路Delay3_1的输出端电连接，第二输入端与第四延时电路Delay3_4的输出端电连接；所述第五选择器M4_2的第一输入端与第二延时电路Delay3_2的输出端电连接，第二输入端与第三延时电路Delay3_3的输出端电连接；所述第四选择器M4_1和第五选择器M4_2的第一控制端均连接时钟信号pll_clk_div_n，第二控制端均连接时钟信号pll_clk_div_p，所述时钟信号pll_clk_div_n和时钟信号pll_clk_div_p的频率均为5GHz。

本实施例的工作原理如下：

并行处理电路10送来的40bits的并行数据被分成4组10bits的并行数据A1、A2、A3、A4，并分别送给四个高速串行复接器(11、12、13、14)，在高速串行复接器(11、12、13、14)中进行10:1的并串转换，将4组10bits并行数据转换为4路1bit的串行数据。下面以逆序40:1并串转换的工作过程为例对高速串行复接器的工作原理进行说明。

当控制信号Buswidth_lsbf_en为0，控制信号Buswidth_n_lsbf_n为0，控制信号Buswidth_lsbf_n为1时，所有三选一开关均输出其第三输入端的数据，在高速串行复接器11中，数据Data[37]通过三选一开关S1_1存储至第一触发器D1_1，数据Data[33]通过三选一开关S1_2存储至第一触发器D1_2，……，数据Data[1]通过三选一开关S1_10存储至第一触发器D1_10，从而将数据Data[37]、Data[33]、Data[29]、Data[25]、Data[21]、Data[17]、Data[13]、Data[9]、Data[5]、Data[1]分别存储至对应的第一触发器(D1_1～D1_10)，第一触发器(D1_1～D1_10)和第一选择器(M1_1～M1_10)连接的时钟信号pll_clk_div20的频率为f/20(250MHz)，占空比为9:1；当时钟信号pll_clk_div20为低电平时，各复接电路的第一选择器(M1_1～M1_10)将该复接电路中第一触发器(D1_1～D1_10)存储的数据分别存储至对应的第二触发器(D1_11～D1_20)中，第二触发器(D1_11～D1_20)连接的时钟信号pll_clk_div2频率为f/2(即2.5GHz)。十个第一选择器(M1_1～M1_10)和十个第二触发器(D1_11～D1_20)构成了一个移位寄存器，在时钟信号pll_clk_div2的触发下，触发器D1_11依次输出Data[37]、Data[33]、Data[29]、Data[25]、Data[21]、Data[17]、Data[13]、Data[9]、Data[5]、Data[1]的数据流。

同理，高速串行复接器12依次输出Data[39]、Data[35]、Data[31]、Data[27]、Data[23]、Data[19]、Data[15]、Data[11]、Data[7]、Data[3]的数据流；高速串行复接器13依次输出Data[38]、Data[34]、Data[30]、Data[26]、Data[22]、Data[18]、Data[14]、Data[10]、Data[6]、Data[2]的数据流；高速串行复接器14依次输出Data[36]、Data[32]、Data[28]、Data[24]、Data[20]、Data[16]、Data[12]、Data[8]、Data[4]、Data[0]的数据流。

然后，高速串行复接器11和高速串行复接器12输出的1bit的数据进入工作频率为2.5GHz的第一复接单元21，第一复接单元21的第三触发器M2_1将来自高速串行复接器11的数据流延迟半个周期，从而使第二选择器M3_1和第三选择器M3_2对来自高速串行复接器11和高速串行复接器12的数据流的采样顺序进行调整；第二选择器M3_1和第三选择器M3_2使用时钟上下边沿采样两条10bits输出的串行数据，形成一条20bits的串行数据，并完成单端转差分的操作，输出一对20bits的差分数据流edata_path_p和edata_path_n。同理，高速串行复接器13和高速串行复接器14输出的1bit的数据进入工作频率为2.5GHz的第一复接单元22，并输出一对20bits的差分数据流o_data_p和o_data_n。

在延时单元3中，差分数据e_data_p经过第一延时电路Delay3_1延时后，产生3路延迟数据流(e_data_p_dly1、e_data_p_dly2/、e_data_p_dly3)；差分数据e_data_n经过第二延时电路Delay3_2延时后，产生3路延迟数据流(e_data_n_dly1、e_data_n_dly2、e_data_n_dly3)；差分数据o_data_p经过第三延时电路Delay3_3延时后，产生3路延迟数据流(o_data_p_dly1、o_data_p_dly2、o_data_p_dly3)；差分数据o_data_n经过第四延时电路Delay3_4延时后，产生3路延迟数据流(o_data_n_dly1、o_data_n_dly2、o_data_n_dly3)；通过生成延时数据流，便于之后实现信道均衡及数据回环操作。

两对20bits的差分数据流进入第二复接单元4，在第二复接单元4中，第四选择器M4_1采用工作频率为f(5GHz)时钟信号pll_clk_div_n和时钟信号pll_clk_div_p的上下边沿分别采样延时数据流e_data_p_dly1、e_data_p_dly2、e_data_p_dly3和延时数据流o_data_n_dly1、o_data_n_dly2、o_data_n_dly3，生成40bits的差分数据流data_dly1_p、data_dly2_p和data_dly3_p。第五选择器M4_2采用工作频率为f(5GHz)时钟信号pll_clk_div_n和时钟信号pll_clk_div_p的上下边沿分别采样延时数据流e_data_n_dly1、e_data_n_dly2、e_data_n_dly3和延时数据流o_data_p_dly1、o_data_p_dly2、o_data_p_dly3，并生成40bits的差分数据流data_dly1_n、data_dly2_n和data_dly3_n。从而将40bits的并行数据按照从Data[39]到Data[0]的顺序转换为10Gbps的高速1bit的串行数据流，实现40:1的逆序并串转换。

同理，当控制信号Buswidth_lsbf_en为0，控制信号Buswidth_n_lsbf_n为1，控制信号Buswidth_lsbf_n为0时，所有三选一开关均输出其第二输入端的数据，能够将32bits的并行数据按照从Data[31]到Data[0]的顺序转换为高速1bit的串行数据流，实现32:1的逆序并串转换。

当控制信号Buswidth_lsbf_en为1，控制信号Buswidth_n_lsbf_n为0，控制信号Buswidth_lsbf_n为0时，所有三选一开关均输出其第一输入端的数据，将40bits的并行数据按照从Data[0]到Data[39]的顺序转换为高速1bit的串行数据流，实现40:1的顺序并串转换。

本发明采用树形结构和串行结构结合的方式，将多比特的并行数据转化为串行数据；通过结构的改变，最高可将40bits的并行数据转化为1bit的串行数据，速率可高达10Gbps，提高了并行数据的处理能力，并大幅提高了输出串行数据的速率，实现高速数据的并串转换；另外，还可选择顺序输出或逆序输出，增加了并串转换的灵活性。

本发明未描述部分与现有技术一致，在此不做赘述。

以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构，直接或间接运用在其他相关的技术领域，均同理在本发明的专利保护范围之内。

Claims (7)

1.一种适用于JESD204B协议标准的高速并串转换电路，其特征在于，包括一个高速串行复接单元、两个第一复接单元、一个延时单元和一个第二复接单元，所述高速串行复接单元用于接收输入的多路并行数据，并通过并串转换将输入的多路并行数据转换为四路串行数据,两路串行数据输出给一个第一复接单元，另两路串行数据输出给另一第一复接单元；所述第一复接单元用于将输入的两路串行信号合并为一路串行信号后输出，两个所述第一复接单元的输出端分别与延时单元的一输入端电连接；所述第二复接单元每一输入端分别与延时单元的一输出端电连接，所述第二复接单元用于将延时单元的每两路输出信号合并为一路串行信号后输出，所述第二复接单元的工作频率是第一复接单元工作频率的两倍；

所述高速串行复接单元包括四个高速串行复接器，所述高速串行复接器用于将10bits或8bits的并行数据转化为1bit的串行数据；

所述高速串行复接器包括十级相互串联的复接电路，每一所述复接电路均包括第一触发器、第一选择器和第二触发器，所述第一选择器为单端控制的二选一选择器，所述第一触发器的输入端用于接收输入的并行数据，触发端连接时钟信号pll_clk_div20，输出端与第一选择器的第一输入端电连接，所述第一选择器的控制端连接时钟信号pll_clk_div20，输出端与第二触发器的输入端电连接，所述第二触发器的触发端连接时钟信号pll_clk_div2，所述时钟信号pll_clk_div2的频率是时钟信号pll_clk_div20频率的10倍；所述第一触发器和第二触发器的复位端均连接复位信号ck_rdy；

对于第一级复接电路，其第一选择器的第二输入端与第二级复接电路的第二触发器的输出端电连接，其第二触发器的输出端作为该高速串行复接器的输出端与第一复接单元电连接；对于中间的八级复接电路，其第一选择器的第二输入端分别与后一级复接电路的第二触发器的输出端电连接；对于第十级复接电路，其第一选择器的第二输入端悬空。

2.根据权利要求1所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，每一所述复接电路还包括一个三选一开关，所述三选一开关的输出端与对应的第一触发器的输入端电连接，所述三选一开关的第一控制端连接控制信号Buswidth_lsbf_en，第二控制端连接控制信号Buswidth_n_lsbf_n，第三控制端连接控制信号Buswidth_lsbf_n；十个所述三选一开关的第一输入端以顺序方式依次连接十位输入并行信号，第三输入端以逆序方式依次连接十位输入并行信号，前八级复接电路的三选一开关的第二输入端以逆序方式依次连接八位输入并行信号，第九级和第十级复接电路的三选一开关的第二输入端悬空。

3.根据权利要求1所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，所述第一复接单元将输入的两路串行信号合并为一路串行信号输出的同时，还输出合并后的串行信号的差分信号给延时单元。

4.根据权利要求3所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，所述第一复接单元包括第二选择器、第三选择器、第三触发器、第一非门、第二非门、第三非门和第四非门，所述第二选择器和第三选择器均为双端控制的二选一选择器，所述第三触发器的输入端作为第一复接单元的第一输入端用于接收高速串行复接单元输出的一路串行数据，所述第三触发器的复位端连接复位信号ck_rdy，触发端连接时钟信号pll_clk_div2_n，输出端通过第一非门与第三选择器的第一输入端电连接；所述第二非门的输入端作为第一复接单元的第二输入端用于接收高速串行复接单元输出的一路串行数据，输出端与第三选择器的第二输入端电连接，所述第三选择器的第一输入端通过第三非门与第二选择器的第一输入端电连接，所述第三选择器的第二输入端通过第四非门与第二选择器的第二输入端电连接，所述第二选择器和第三选择器的输出端分别与延时单元的一输入端电连接；所述第二选择器和第三选择器的第一控制端均连接时钟信号pll_clk_div2_n，第二控制端均连接时钟信号pll_clk_div2_p；所述时钟信号pll_clk_div2_n和时钟信号pll_clk_div2_p的频率均与时钟信号pll_clk_div2的频率相等。

5.根据权利要求4所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，所述延时单元包括第一延时电路、第二延时电路、第三延时电路和第四延时电路，一个所述第一复接单元的第二选择器的输出端与第一延时电路的输入端电连接，该第一复接单元的第三选择器的输出端与第二延时电路的输入端电连接；另一所述第一复接单元的第二选择器的输出端与第三延时电路的输入端电连接，该第一复接单元的第三选择器的输出端与第四延时电路的输入端电连接。

6.根据权利要求5所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，每一所述延时电路分别用于将输入的一路串行信号通过延时输出三路延时数据流。

7.根据权利要求5所述的适用于JESD204B协议标准的高速并串转换电路，其特征在于，所述第二复接单元包括第四选择器和第五选择器，所述第四选择器和第五选择器均为双端控制的二选一选择器，所述第四选择器的第一输入端与第一延时电路的输出端电连接，第二输入端与第四延时电路的输出端电连接；所述第五选择器的第一输入端与第二延时电路的输出端电连接，第二输入端与第三延时电路的输出端电连接；所述第四选择器和第五选择器的第一控制端均连接时钟信号pll_clk_div_n，第二控制端均连接时钟信号pll_clk_div_p，所述时钟信号pll_clk_div_n和时钟信号pll_clk_div_p的频率均为时钟信号pll_clk_div2频率的两倍。