CN103141030B - 基准时钟采样数字锁相环/锁频环 - Google Patents

Abstract

一种数字锁相环（DPLL）运行在频域中。通过利用（更高频率的）数控振荡器（DCO）时钟进行采样来确定基准频率时钟信号的周期（因此频率）。将该周期与表示所需频率的周期进行比较，且在环路滤波器中对频率误差信号求积分，并将积分后的频率误差信号作为DCO的控制输入。为了防止因频率确定和比较操作中的量化误差的累积而产生的杂散发射，在采样之前使基准频率时钟信号的状态转换边缘的到达时间随机化。边缘随机化控制信号优选地具有三角概率密度函数，且其频谱具有在DPLL的环路带宽之外的最大量的能量，因此，利用环路滤波器过滤掉因量化误差的累积所引起的杂散发射。

Description

基准时钟采样数字锁相环/锁频环

本申请要求在2010年9月30日递交的序列号为61/388,311、名称为“基准时钟采样数字锁相环(ReferenceClockSamplingDigitalPLL)”的美国临时专利申请和在2011年8月4日递交的名称为“基准时钟采样数字锁相环(ReferenceClockSamplingDigitalPLL)”的第13/198,389号美国实用新型专利申请的优先权，上述美国临时专利申请和美国实用新型专利申请的全部内容通过引用并入本文。

技术领域

本发明总体涉及一种锁相环电路，尤其涉及一种对频率而非相位和误差进行操作的采样数字锁相环。

背景技术

锁相环(PhaseLockedLoop，PLL)是众所周知的用于获得稳定的(有时是可变的或可调的)高频输出信号的电路。PLL被广泛用于通信电路，例如，用于产生调制和解调无线电通信信号用的载波频率信号和本地振荡器频率信号的通信电路。PLL将分频后的射频(RadioFrequency，RF)信号与基准时钟进行比较以实现锁相，从而使未分频的RF输出的频率稳定。图7示出传统的模拟PLL的功能框图。鉴频鉴相器(PhaseFrequencyDetector，PFD)12将来自精密源14(例如，晶体振荡器)的基准时钟的相位与来自分频器16的反馈信号的相位进行比较。分频器16将RF输出信号下分频至PLL工作频率。PFD12将基准时钟和分频后的RF信号之间的相位差转换为控制电压电平输出。滤波器18对PFD12的输出进行低通滤波，且将控制电压输入到压控振荡器(VoltageControlledOscillator，VCO)19，VCO19响应于控制电压电平而改变RF输出信号的频率。

最近，数字PLL(DigitalPLL，DPLL)架构已经发展，其中，以量化方式测量相位差且将该相位差转换为用于数控振荡器(DigitallyControlledOscillator，DCO)的数字控制码。在相位域的PLL中，需要实质的模拟电路来达到足够精细的相位分辨率以满足相位噪声需求。一种这样的电路是时间数字转换器(Time-to-DigitalConverter，TDC)。TDC是用于将包括脉冲(或状态转换边缘)的信号转换成其时间指标的数字表示的设备。也就是说，TDC输出周期信号的各个脉冲或边缘的到达时间。

现有的相位域的DPLL具有许多缺陷。相位域中的控制参数的准确表示需要无限大的动态范围(这是因为相位总是增大)。实际的实现通常需要N*2π的覆盖范围和大型累加器。计算时钟必须为基准时钟的重定时版本。这些时钟相对于彼此是异步的，这会导致亚稳态问题。因为DCO需要频率控制码，所以必须将相位转换为频率。TDC是模拟模块，且通常具有模拟减损(诸如不匹配)；TDC通常需要大的区域且还可吸引大量电流。最后，TDC需要模拟设计知识且在整个半导体工艺生产中不是很便携(例如，65nm、40nm和32nm的互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，CMOS)节点)。

发明内容

根据本文中所描述的一个或多个实施方式，数字锁相环(DPLL)运行在频域中。通过利用(更高频率的)DCO时钟进行采样来确定基准频率时钟信号的周期(因此频率)。将该周期与表示所需频率的周期进行比较，且在环路滤波器中对频率误差信号求积分，并将积分后的频率误差信号作为DCO的控制输入。为了防止因频率确定和比较操作中的量化误差的累积而产生的杂散发射，在采样之前使基准频率时钟信号的状态转换边缘的到达时间随机化。边缘随机化控制信号优选地具有三角概率密度函数，且其频谱具有在DPLL的环路带宽之外的最大量的能量，因此，利用环路滤波器过滤掉因量化误差的累积所引起的杂散发射。

一个实施方式涉及一种频域数字锁相环(DPLL)。该DPLL包括数控振荡器(DCO)，该DCO用于响应于所应用的数字控制输入而产生具有一频率的时钟信号。该DPLL还包括延迟调制电路，该延迟调制电路用于接收基准频率时钟信号且使基准频率时钟信号的状态转换边缘的定时随机化，从而产生具有与基准频率时钟信号相同的长期频率的随机化的基准频率时钟信号。该DPLL还包括采样电路，该采样电路用于以DCO时钟信号的频率对随机化的基准频率时钟信号进行采样且确定随机化的基准频率时钟信号的周期。该DPLL还包括比较器，该比较器用于比较所确定的随机化的基准频率时钟信号的周期和表示所需频率的周期的频率控制字，并产生频率误差信号。最后，该DPLL包括环路滤波器，该环路滤波器用于对频率误差信号求积分且产生数字控制输入，该数字控制输入用于驱动DCO产生处于所需频率的输出信号。

另一实施方式涉及一种运行频域DPLL的方法。使基准频率时钟信号的状态转换边缘的定时随机化。确定随机化的基准频率时钟信号的频率。将所确定的随机化的基准频率时钟信号的频率与所需频率进行比较，以产生频率误差。利用频率误差控制DCO，以驱动DCO输出所需频率。使基准频率时钟信号的状态转换边缘的定时随机化避免了确定基准频率的过程中量化误差的累积，量化误差的累积将导致DPLL输出中的杂散发射。

附图说明

图1是根据本发明的实施方式的采样DPLL架构的功能框图；

图2是图1的采样电路的功能框图；

图3是模拟采样单元架构的功能框图；

图4是延迟调制电路的概念性的功能电路图；

图5是高频振动信号的频谱的曲线图；

图6是运行DPLL的方法的流程图；以及

图7是现有的模拟PLL的功能框图。

具体实施方式

图1示出根据本发明的实施方式的采样数字锁相环(DPLL)架构20。DPLL20包括数控振荡器(DCO)22、采样电路26(在图2中更详细地描述)、基准时钟f_REF34、周期计数电路44、差分电路32和环路滤波器52。例如，DPLL20的输出信号21的频率f_OUT是DCO22的输出信号24的频率f_DCO的一半(f_DCO在时钟分频电路23中被分频)。DPLL20利用DCO时钟f_DCO对基准时钟f_REF进行采样。DPLL20在概念上是控制DCO22的频域PLL。对频率而非相位进行所有的计算。

更详细地，DCO22在频率f_DCO处产生输出的DCO时钟24。DCO时钟f_DCO24是给采样电路26的采样时钟，采样电路26对具有频率的随机化的基准时钟信号32进行采样。基准时钟信号34来自基准时钟源36，例如晶体振荡器。可变延迟电路39在接收到来自高频振动电机40的延迟调制信号41时，按照一种方式将基准时钟信号34的转换边缘随机化，在本文中将更详细地描述这种方式。在较长时期内，；仅将转换边缘随机化。

图2示出采样电路26的实施方式，该采样电路26如上述并入的共同未决的专利申请中所述。简要地说，采样电路26包括多级串联的采样单元28。每个后一级包括的采样单元的数量是并行排布的前一级的采样单元28的数量的两倍。此外，采样时钟24在每一级处都被分频器30分频为二分之一。因此，将每个后一级的时钟控制在前一级的采样频率的一半处。检测电路31处理最后一级采样单元28的输出。

图3示出采样单元28的功能框图。每个采样单元28包括串联的钟控反相器29的两条并行的支路。每个钟控反相器用于在所应用的采样时钟信号的一个相位期间驱动其具有与其输入端处相反的状态的输出，并且用于在采样时钟的另一相位期间提供其高阻抗输出或三态输出。利用平衡的采样时钟信号的相反分量钟控每个下一级钟控反相器29(即，应用于相邻的钟控反相器29的时钟信号具有180°的相位差)。如图3所示，当串联时且时钟相位交替变化时，每个钟控反相器用作为具有增益的采样保持电路，其中，保持电容是下一级反相器的输入电容。可替选地，当串联时且时钟相位交替变化时，钟控反相器29可以被看作为具有反相输出的透明锁存器，如图2中的L所示。如上述所引用的共同未决专利申请中详细地描述，串联的钟控反相器结构对所应用的输入信号的状态进行采样，在上支路或“偶”支路和下支路或“奇”支路上交替地输出样本，每个样本处于采样时钟24的频率的一半处。采样单元28以节能方式运行，几乎没有亚稳态危险(由于在钟控反相器29中不存在任何反馈存储机制或再生增益)。

再次参照图1和图2，采样电路26用于使用频率为f_DCO的DCO时钟24作为采样时钟来对频率为的输入的随机化的基准时钟信号32的状态进行采样。在无线收发器中，通常将DCO22的频率选择为所需的本地振荡器(LocalOscillator，LO)的频率的两倍，即2倍的过采样(因为2*LO便于产生用于混频器的正交信号)。因此，利用0.5*T_DCO的分辨率对随机化的基准时钟32进行采样。在采样电路26中的每个下一级采样单元28处，样本输出的数目加倍而频率减半。检测电路31处理最后一级采样单元28的输出。在一实施方式中，检测电路31对并行的样本进行逻辑或运算以检测逻辑-1，其表示输入的随机化的基准时钟32的正边缘或正的状态转换。还输出下分频的采样时钟24作为用于DPLL20中的数字电路的通用时钟。

周期计数电路44对连续的逻辑-1样本的数目进行计数，且输出n位的数字值，该数字值表示在半个DCO周期的倍数中的随机化的基准时钟32的周期。将该周期(即，随机化的基准时钟32的频率)与在差分电路50处所需的周期计数相比较，该周期计数表示预定的频率控制字48。在环路滤波器52中对频率误差求积分，环路滤波器52将DCO22驱动至所需的频率(和相位)。由于频率控制字48可以是分数，因此可以编程任何频率。因此，采样DPLL的输出不限于整倍数的基准频率。

虽然在概念上频域的DPLL20非常简单，但是在现实中，对于一些频率控制字值，可能会出现因同样的截断误差的(无休止的)重复而引起的极限循环。这会造成DPLL20的输出频谱中的杂散发射，这在无线传输系统中应当被避免。

在不做调整的情况下，将利用基准时钟f_REF34的周期估计的量化误差(即，周期计数量化误差)来确定DPLL20的带内相位噪声。可以利用如下公式计算所产生的带内相位噪声：

$L=\frac{{\left(2\mathrm{\π}\right)}^2}{12}\·{\left(\frac{\mathrm{\Δ}t}{T_{DCO}}\right)}^2\·\frac{1}{f_{REF}}\·{\left(\frac{f_{OUT}}{f_{DCO}}\right)}^2---\left(1\right)$

其中，L是标准化的量化噪声功率(或当用dBc表示时，为相位噪声)；

△t是以秒为单位的量化步骤；

T_DCO是以秒为单位的DCO22的周期；

f_REF是以赫兹为单位的DPLL20的基准时钟34的频率；

f_DCO是以赫兹为单位的DCO22的频率；以及

f_OUT是以赫兹为单位的DPLL20的输出频率。

对于常用的26MHz的基准时钟频率、2.4GHz(ISM频段)的输出频率和4.8GHz的DCO频率，带内相位噪声为-81dBc。注意，△t为0.5*T_DCO。该带内相位噪声对于一些应用(诸如蓝牙或紫蜂(ZigBee)收发器)来说是足够低的。因此，在此类应用中，不需要额外的时间数字转换电路来满足相位噪声要求。

然而，其它的无线通信应用具有更严格的要求。在这种情况下，可以通过使用较高的基准频率(每加倍基准时钟34则降低3dB)或较高的DCO22的频率(由于较高的倍增因数，因此每加倍DCO时钟24则降低6dB)来实现较低的带内相位噪声。另一种方法是减小△t(每减半△t则降低6dB)。

为了防止因量化误差模式的重复而引起的极限循环，利用可编程的延迟调制器38和高频振动电机40来使基准时钟34的边缘的到达时间随机化。这打破了周期性模式且分散了量化误差能量，从而消除了寄生频率。所产生的随机化的基准时钟32具有频率但具有随机化的状态转换边缘。

图4示出根据实施方式的延迟调制器38的概念图，其中，通过使时钟信号34穿过一连串的缓存单元来改变基准时钟34的边缘到达时间，利用数字控制码41选择基准时钟34的边缘到达时间的延迟。延迟调制器38用作为一系列的多路复用器39，每个多路复用器39均响应于控制字41而选择直接路径或通过延迟元件37的路径。

延迟调制器38在功能上是具有精细分辨率的“时间-DAC”。由于平均时间延迟为“零”，因此没有长期的影响，且在短期内调制基准时钟f_REF34的状态转换边缘到达时间，并且不规律地将基准时钟f_REF34的状态转换边缘到达时间推出检测电路31的量化边界(n*0.5*T_DCO)，从而打破极限循环模式。

必须使基准时钟f_REF34的边缘到达时间随机化，以防止杂散音。因此，延迟调制器38必须由高频振动电机40所产生的随机控制信号41来控制。该控制信号41应当具有用于优化分散的三角概率密度函数(ProbabilityDensityFunction，PDF)。高频振动的频谱必须不包含感兴趣的DPLL20的频带中(“带内”)的能量。所有能量必须成形在DPLL20的环路带宽以外，从而利用环路滤波器52抑制这些能量。满足所有这些标准的简单的高频振动信号是高通滤波后的伪随机二进制序列(PseudoRandomBitSequence，PRBS)信号。额外地或可替选地，负的高频振动可以用来抑制引入的噪声(例如，在高性能无线系统中)。

在一实施方式中，图3的4位(15级)延迟调制器38由高频振动电机40中的3位宽度的PRBS发生器驱动。高通滤波(1-z^-1)形成驱动延迟调制器38的4位矢量41(d＝4)。也就是说，对两个3位PRBS值(当前值和在先值)的数学运算的结果需要用4位来存储，因为该结果可以是在3位值的范围内的任何正值或负值。该高频振动信号的频谱仅包含DPLL20的环路带宽(通常<100kHz)以外的显著的能量，如图5所示。图5是3级的量化的PRBS和高通滤波后的PRBS(f_REF＝26MHz)的曲线图。PRBS发生器确保足够的随机性，且连同高通滤波器产生三角PDF。

尽管在一些实施方式中三角PDF是优选的，但本发明并不限于此。在其它实施方式中，基于DPLL20的具体应用的环路带宽要求和带内噪声要求，不同的PDF可以工作得满足要求。因此，高频振动电机40中的三角PDF不作为本发明的限定或限制。此外，通常，延迟调制器38中的延迟单元(例如，多路复用器39和延迟元件37)的数量可以少于或多于4个，从而产生多于或少于15个的延迟选择。

图6示出运行DPLL20的方法100中的步骤。本领域的技术人员将认识到，该方法是连续的且不间断的。然而，该方法可以说是“开始”于步骤102，在该步骤102中，使基准频率时钟信号的状态转换边缘的定时随机化。这避免在确定基准频率时的量化误差的累积，否则将导致在DPLL输出中的杂散发射。在步骤104中，确定随机化的基准频率时钟信号的频率，例如通过确定其周期。在步骤106中，将该确定的频率与所需频率进行比较，从而产生频率误差。在环路滤波器中对频率误差求积分，然后在步骤108中，使用该积分后的频率误差来控制DCO，以驱动DCO输出所需频率。

相比于现有的相位域的DPLL，本文中所描述的采样DPLL20架构的实施方式具有许多优势。频域实现方式比相位域实现方式简单得多。所有计算都在有限的动态范围内进行，因此，不需要大的覆盖范围或大型累加器。比较器50所产生的频率误差信号是相对静态的信号。本文中所描述的实施方式适用于2点调制(即，将调制信号直接加到DCO22，且从比较器50减去调制信号)。可以按照寄存器传输级(RegisterTransferLevel，RTL)表示法来编码DPLL20的主要部分，因此，其在半导体技术中是易于携带的。该架构以很容易预测的环路带宽和带内相位噪声水平为特征。采样电路26自动地将随机化的基准时钟32重新定时到DCO时钟f_DCO24，从而避免了临界亚稳态问题。

该设计的模拟部分包括延迟调制器38中的简单的延迟单元和针对采样电路26的重复的电路结构(即，包括钟控反相器29和时钟分频器30的采样单元28)。尽管在功能上是模拟的，但在没有严格的性能要求时(即，仅延迟匹配而非延迟的绝对值是重要的)，移植是相当易于实现的。技术扩展简化了各加工生产过程中的设计挑战(即，易于达到更大的速度和更精细的时间分辨率)。

当然，除本文中所具体陈述的方式以外，可以按照其它方式来实施本发明，而不脱离本发明的本质特征。本发明的实施方式在所有方面上都被认为是说明性的而非限制性的，且本发明意图包含在所附权利要求的含义和等效范围内的所有变更。

Claims (16)

1.一种频域数字锁相环DPLL，包括：

数控振荡器DCO，所述DCO用于响应于所应用的数字控制输入而产生具有一频率的时钟信号；

延迟调制电路，所述延迟调制电路用于接收基准频率时钟信号且使所述基准频率时钟信号中的状态转换边缘的定时随机化，从而产生具有相同的长期频率的随机化的基准频率时钟信号；

采样电路，所述采样电路用于以所述DCO的时钟信号频率对所述随机化的基准频率时钟信号进行采样；

周期确定电路，所述周期确定电路用于确定所述随机化的基准频率时钟信号的周期；

比较器，所述比较器用于比较所确定的所述随机化的基准频率时钟信号的周期和表示所需频率的周期的频率控制字，并产生频率误差信号；以及

环路滤波器，所述环路滤波器用于对所述频率误差信号求积分且产生数字控制输入，所述数字控制输入用于驱动所述DCO产生处于所述所需频率的输出信号。

2.根据权利要求1所述的DPLL，还包括基准频率时钟源，所述基准频率时钟源用于产生所述基准频率时钟信号。

3.根据权利要求1所述的DPLL，还包括高频振动电路，所述高频振动电路用于控制所述延迟调制电路以使所述基准频率时钟信号中的状态转换边缘的定时随机化。

4.根据权利要求3所述的DPLL，其中，所述高频振动电路包括：

伪随机二进制序列PRBS发生器，所述PRBS发生器用于产生PRBS；以及

高通滤波器，所述高通滤波器用于滤波所述PRBS；

其中，所述高频振动电路用于输出高通滤波后的PRBS作为控制所述延迟调制电路的控制信号。

5.根据权利要求4所述的DPLL，其中，所述高通滤波后的PRBS展示出三角概率密度函数。

6.根据权利要求4所述的DPLL，其中，所述延迟调制电路包括多个串联的可编程的延迟元件，每个可编程的延迟元件用于响应于所述控制信号而可选择地将传送的输入信号延迟预定量。

7.根据权利要求3所述的DPLL，其中，所述高频振动电路的输出的频谱的能量在DPLL(20)的环路带宽之外。

8.根据权利要求1所述的DPLL，其中，所述采样电路包括：

多级串联的采样单元，其中，每个后一级包括的采样单元的数量是并行排布的前一级的采样单元的数量的两倍；

多个时钟分频器，所述多个时钟分频器用于在每一级串联的采样单元处将采样时钟分频为二分之一；以及

检测电路，所述检测电路用于通过处理最后一级采样单元的输出来检测一个或多个随机化的基准频率时钟信号状态转换边缘。

9.根据权利要求8所述的DPLL，其中，每个采样单元用于在两条包括串联的钟控反相器的并行支路中的每条支路上将所述随机化的基准频率时钟信号的样本多路分用，且其中，每条支路上的所述钟控反相器由所述采样时钟和反相的采样时钟交替地钟控。

10.一种运行频域数字锁相环DPLL的方法，包括：

使基准频率时钟信号的状态转换边缘的定时随机化；

确定随机化的基准频率时钟信号的频率；

将所确定的所述随机化的基准频率时钟信号的频率与所需频率进行比较，以产生频率误差；以及

利用所述频率误差控制数控振荡器DCO，以驱动所述DCO输出所述所需频率。

11.根据权利要求10所述的方法，还包括：在控制所述DCO之前，在环路滤波器中对所述频率误差求积分。

12.根据权利要求10所述的方法，其中，使基准频率时钟信号的状态转换边缘的定时随机化包括：利用具有三角概率密度函数的控制信号控制延迟调制器。

13.根据权利要求10所述的方法，其中，使基准频率时钟信号的状态转换边缘的定时随机化包括：利用控制信号控制延迟调制器，所述控制信号的频谱包含所述DPLL的环路带宽之外的大量能量。

14.根据权利要求13所述的方法，还包括：通过对伪随机二进制序列进行高通滤波来产生所述控制信号。

15.根据权利要求13所述的方法，其中，利用控制信号控制延迟调制器包括：响应于所述控制信号而在所述延迟调制器的一个或多个连续级处可选择地延迟所述基准频率时钟信号。

16.根据权利要求15所述的方法，其中，所述控制信号包括多位数字值，每位数字值对应于所述延迟调制器的一级，且其中，每位数字值用于使所述延迟调制器在对应级处可选择地将信号延迟预定量。