JP5869196B2 - 同期した機器を有する自動試験システム - Google Patents

Description

本発明は概括的には自動試験装置に関し、より詳細には、試験システム内の機器の制御に関する。
関連出願
本願は、米国特許法第１１９条（ｅ）項に基づいて、参照によりその全体が本明細書に援用される、２００４年１１月２２日に出願の「INSTRUMENT SYNCHRONIZATION FOR AUTOMATIC TEST EQUIPMENT」と題する米国仮特許出願第６０／６３０，１１１号に基づく優先権を主張する。

本件は、参照によりその全体が本明細書に援用される、２００５年２月２２日に出願の「INSTRUMENT WITH INTERFACE FOR SYNCHRONIZATION IN AUTOMATIC TEST EQUIPMENT」と題する米国特許出願に関連する。

半導体デバイスは、その製造中に、多くの場合に何度も試験される。「テスタ」とも呼ばれる、１台の自動試験装置を用いて、被試験デバイス（ＤＵＴ）を刺激する試験信号が生成され、且つその応答が測定される。テスタは、注意深く制御された試験パターンによって引き起こされる応答と、予想される応答とを比較することによって、ＤＵＴが適切に動作しているか否かを判定する。

デバイスを十分に試験するために、テスタは、それらのデバイスの動作環境において生じる可能性のある信号を生成し、測定しなければならない。半導体チップが複雑になるにつれて、自動試験装置もさらに複雑な信号を生成し、測定することを要求される。大部分の半導体デバイスは、高速のデジタル信号を生成するか、又は高速のデジタル信号に応答する。ディスクドライブコントローラ及びビデオ信号用プロセッサのような多くのデバイスは、アナログ信号も生成するか、又はアナログ信号にも応答する。現在では、アナログ電子回路及びデジタル電子回路の両方を含むシステム全体が、ただ１つの半導体デバイス上に実装されるのが一般的である。

現在、自動試験装置は、アナログ信号及びデジタル信号の両方を生成しなければならない。したがって、試験装置は典型的には、複数の計器（機器）を含むように形成される。各機器は、高速のデジタル信号を生成すること、又は所定の特性を有するアナログ波形を生成すること等の特定の機能を実行する。特定のデバイスを試験するために必要とされるアナログ信号及びデジタル信号の組み合わせを与えるために、テスタ内に複数の機器が設置される。別個の試験機能を提供する機器を作り出すことによって、実質的にいかなる半導体デバイスをも試験するために必要とされる１組の試験信号を生成し、測定することができる試験システムを作り出すための自由度のある方法が提供される。

しかしながら、別個の機器（計器）から試験システムを組み立てることは、種々の計器の動作を連携させなければならないので、試験システム設計者にとって、さらに別の問題をもたらす。試験システムが半導体デバイス上の試験結果を適切に評価するために、多くの場合に、テスタは、特定の信号が検出されたことを判定する必要があり、同時に、その信号が、特定の刺激に関連して、特定の時間に生じたことを判定する必要がある。計器の動作が連連携するには、信号が特定の時間関係で生成され、測定される必要がある。

計器を連携させるための１つの方法は、全ての機器に基準クロック及びコマンドを与える集中制御用回路を設けることである。試験信号の生成及び測定を制御するための一連の
コマンドを与えるテスタ内の回路は、「パターン発生器」と呼ばれる。

試験システム内の多数の機器に対して確実にファンアウトすることができる基準クロックの周波数には、多くの場合に実用上の制限があり、望ましくないことがある。クロックのエッジにタイミングを合わせて開始されるイベントは、或る分解能で指定することができるが、その分解能はクロックの周期によって制限される。クロックの周波数が低いほど、周期が長くなるので、タイミング分解能が低くなる。

タイミング分解能を高くすることが望ましい場合、「補間器」を用いることが知られている。補間器は、クロック周期の分数である時間間隔を追跡（探知）することができる回路である。しかしながら、補間器は正確で、且つ安定していなければならない。それゆえ、試験システムにおいて補間器を設計して、組み込むことによって、時間がデジタルクロックに対して測定されるときよりも構成が複雑になる。

集中制御式のクロック供給アーキテクチャを用いる手法を変形したものが、マサチューセッツ州ボストン所在のテラダイン社（Teradyne, Inc.）によって製造される、カタリスト／Ｃａｔａｌｙｓｔ（商標）信号混在半導体試験システムにおいて用いられる。そのアーキテクチャは図１に概括的に示されており、複数のデジタルチャネルカード１０及びアナログチャネルカード１２にそれぞれ分散供給（分配）される、すなわちファンアウトされるクロックを生成する基準クロック発生器８を備える。各アナログカード又はデジタルカードは、別個の機器と見なすことができるが、機器は論理的な概念であり、１つの機器が複数の回路カード上に実装されることがあるか、又は別法では、他の回路とともに１つの回路カード上に実装されることがあることは理解される。

集中制御式のパターン発生器１４によって生成される信号は、基準クロックとともにチャネルカードにファンアウトされる。パターン発生器１４は、各機器によって実行されるべきコマンドを送出する。機器毎に、基準クロックのサイクル当たり１つのコマンドを生成することができる。

デジタルカードのためのクロック信号はタイミング回路１６に供給され、タイミング回路１６は、波形フォーマッティング回路１８を駆動して、被試験デバイス（ＤＵＴ、図示せず）に加えるためのデジタル信号を生成する。一方、アナログカード１２は、遠隔で生成されたデジタル基準クロック信号を受信して、アナログクロックモジュール（ＡＣＭ）１９を介して、アナログクロックを合成する。ローカルアナログクロックＡ_０は、１つ又は複数のアナログ機器上の機能回路を駆動する。

アナログクロックの１つの形式が、本発明の譲受人に譲渡され、参照によりその全体が本明細書に明確に援用される、「Analog Clock Module」と題する米国特許第６，１８８，２５３号に記述される。各アナログ機器は、自らのクロックを有し、それゆえ、自らの周波数において動作することができ、その周波数は基準クロックの周波数よりも高くすることができる。

図１に示される設計の変形形態では、各機器（計器）がパターン発生器を備える。パターン発生器は、基準クロック信号に基づいて、同期して動作する。各パターン発生器は、要求される時間において、その特定の機器のためのコマンド又は「イベント」を出力する。

さらなる変形形態では、各機器がローカルクロック発生器を備えており、自らのパターン発生器を駆動する。ローカルクロック発生器は、異なる周波数のクロックを生成することができる。しかしながら、そのパターン発生器は、連携するように始動する必要がある
。

「CLOCK ARCHITECTURE FOR A FREQUENCY BASED TESTER」と題する国際特許出願公開第ＷＯ／０３０４２７１０号（参照により、その全体が本明細書に援用される）は、異なる周波数において動作するパターン発生器の動作を連携させるためのシステムを記述している。その公開特許出願の手法は、基準クロックとともに、ＤＳＹＮＣと呼ばれる同期信号を用いて、特定の時間においてローカルクロックの全てを「位置合わせ」する。

当該技術分野において、複数の機器の動作が容易に同期するような試験システムが必要とされている。

別の側面では、本発明は、複数の機器を有するタイプの試験システムに関する。試験システムは、基準クロックを与える基準クロック発生器を備える。第１の機器は、基準クロック発生器に接続され、基準クロックから生成される第１のローカルクロックを与える第１のローカルクロック発生器と、複数の機器のためにプログラミングされたコマンドを格納する第１の制御回路とを備える。第２の機器は、基準クロック発生器に接続され、基準クロックから生成される第２のローカルクロックを与える第２のローカルクロック発生器と、入力及び出力を有する第２の制御回路であって、当該第２の制御回路への入力において与えられる時間値によって指定される時間において出力をアサートする、第２の制御回路と、第２の制御回路の出力に接続される制御入力を有する機能回路であって、その制御入力においてアサートされた値に応答して機能を実行する、機能回路とを備える。試験システムはまた、少なくとも第１の機器と第２の機器との間にあるネットワークであって、時間値を含むメッセージを搬送し、第１の制御回路は当該ネットワークに接続され、メッセージにおいて時間値を与え、第２の制御回路はネットワークに接続され、その入力において時間値を受信する、ネットワークをも備える。

別の態様では、本発明は、少なくとも２つの機器を含む試験システムを動作させる方法に関し、試験システムは、少なくとも２つの機器間に通信リンクをさらに含む。本方法は、少なくとも２つの機器内のタイミング回路間に共通の時間基準を確立すること、試験におけるイベントを規定する試験パターンを用いて、第１の機器におけるシーケンスを決定し、イベントの一部は第１の機器によって実行され、イベントの一部は第２の機器によって実行され、通信リンクを介して第１の機器から第２の機器まで通信し、それによって第２の機器によって実行されるべき少なくとも１つのイベントと、イベントが実行されるべき時間とを指定すること、及び指定された時間まで待つと共に第２の機器で指定されたイベントを実行することを含む。

添付の図面は一定縮尺どおりに描くことは意図していない。図面では、種々の図において示される同じ、又は概ね同じ構成要素は同様の符号によって表される。明確にするために、全ての図面において、全ての構成要素が参照符号を付されるとは限らない。

本発明は、それを応用する際に、以下の説明において述べられるか、又は図面において示される構成の細部及び構成要素の配列には限定されない。本発明は、他の実施形態も可能であり、種々の態様で実行又は実施することができる。また、本明細書において用いられる表現及び用語は、説明を目的としており、限定するものと見なされるべきではない。本明細書における「含む」、「備える」又は「有する」、「包含する」、「伴う」及びそれらの活用形の使用は、その前に列挙される要素及びその均等物並びに付加的な要素とを
包含することを意図している。

さらに具体的には、図２を参照すると、本発明の一実施形態が、全体として２０で示される半導体テスタとの関連で説明され、その半導体テスタは、コンピュータワークステーション２２と、テストヘッド２４（破線で囲まれる）とを備える。テストヘッドは、中央カード２６、分散供給カード２８及び複数の機器（計器）カード３０を含む、試験信号を生成し、測定するための複数の電子ボードアセンブリを収容する。

図２に示されるように、中央カード２６は分散供給カード２８に信号を供給し、分散供給カード２８が機器カード３０のアレイに対して信号を分散供給する。中央カード２６は、ワークステーション２２をテストヘッドボードアセンブリに接続するコンピュータインターフェース３２と、ＲＣＬＫで表される基準クロックを生成する基準クロック発生器３４とを備える。基準クロック発生器は、たとえば、１００ＭＨｚ水晶発振器を含んでもよい。コンピュータインターフェース３２によって、テスタは、コンピュータワークステーション２２にインターフェースされることができるようになり、コンピュータワークステーション２２を通じて、テスタ２０にロードすることができる試験プログラムをユーザが開発することができる。コンピュータワークステーション２２は、既に開発されている試験プログラムの実行を開始すること、又は試験結果を解析すること等の他の能力もユーザに与える。

中央カード２６は、ワークステーションからのコマンドに応答して制御信号を生成する制御回路を備える。制御信号のうちの１つは「ＤＳＹＮＣ」信号を含む。基準クロック信号及びＤＳＹＮＣ信号はそれぞれ、分散供給カード２８上に配置される、ＤＳＹＮＣファンアウト回路３６及びＲＣＬＫファンアウト回路３８に沿ってファンアウト、すなわち分散供給される。これらの信号を分散供給することによって、多数の機器上にあるパターン発生器が、上記で参照された特許出願ＷＯ／０３０４２７１０号と同じように始動できるようになる。

機器カード３０上にある機器は、デジタル機器若しくはアナログ機器であってもよく、又はデジタル信号及びアナログ信号を伴う機能を実行してもよい。機器３０Ａは、「チャネルカード」と呼ばれることもある、デジタル機器を表す。チャネルカードは、複数のテスタチャネルのための電子的情報源を含んでもよい。試験システムは、複数のチャネルカードを含む場合がある。

さらに図２を参照すると、各チャネルカード３０Ａはクロックモジュール４２を備える。クロックモジュール４２は、ＲＣＬＫから所望の周波数の１つ又は複数のクロックを生成するようにプログラミングすることができる。説明する実施形態では、クロックモジュール４２によって生成される各クロックは、「ローカルで」、すなわちクロック発生器を含む機器又はボード内で使用されることを意図している。クロック発生器は、いくつかの異なる周波数のクロックを生成することができる。全てのクロックが同じ供給源から生成されるので、それらのクロックは互いに同期していると見なすことができる。クロックモジュールは、上記で参照により本明細書に援用された、米国特許第６，１８８，２５３号に記述されるアナログクロックモジュールと同じように構成することができる。

ローカルクロックは、参照によりその全体が本明細書に援用される、２００３年１２月２９日に出願の「MULTI-STAGE NUMERIC COUNTER OSCILLATOR」と題する、現在係属中の米国特許出願第１０／７４８，４８８号に記述されるような数値カウンタ発振器（ＮＣＯ：numeric counter oscillator）によって駆動される位相同期ループを用いて、直接デジタル合成を通じて導出することができる。その特許出願は、基準クロックからプログラム可能な周波数の１つ又は複数のローカルクロックを導出するために、直接デジタル合成回路
において用いることができる数値カウンタ発振器を説明している。

各機器カードは、その機器の所望の機能を実行するための回路を含む。３０Ａのようなデジタル機器の場合、機能回路は、タイミング回路４７、及びフォーマッティング／ピンエレクトロニクス回路４８を含む。この回路は、ＤＵＴ９０を試験するためのデジタル信号を生成し、測定することができる。

さらに、デジタル機器３０Ａはパターン発生器４６を含む。パターン発生器４６は、機器３０Ａの複数の機能的な部分を制御する一連のコマンドを与える。パターン発生器４６は、試験システムの状態（ステータス）に基づいて、特定の条件に応答して分岐動作を実施してもよいか、又は他の条件付き機能を実行してもよい。パターン発生器４６は、ローカルクロックモジュール４２からのクロックによってクロック供給され、それゆえ、プログラム可能な速度で命令を与えることができ、その速度は基準クロックの周波数よりも高くすることができる。

さらに、機器３０Ａは、後にさらに詳細に説明されるような機器同期リンク（ＩＳＬ）インターフェース３２０Ａを含む。ＩＳＬインターフェース３２０Ａによって、パターン発生器４６は、他の機器と通信できるようになる。パターン発生器４６は、他の機器の機能回路によって実行されるべきコマンドを送出することができるか、又は、たとえば、条件付き分岐を制御するために用いられることがある、他の機器からのステータス情報を受信することができる。

他の機器は、その機器によって実施されるべき特定の機能に応じて、異なる機能回路を有してもよい。説明される実施形態では、各機器カードはクロックモジュール４２を備える。

説明される実施形態における各機器は、ＩＳＬとのインターフェースも含む。いくつかの機器は、ＩＳＬを通じて送信されるメッセージの発信源であってもよい。他の機器は、ＩＳＬを通じて送信されるメッセージの宛先であってもよい。ＩＳＬを通じてメッセージを送信するだけ、又は受信するだけのＩＳＬインターフェースを備える機器もあれば、ＩＳＬを通じてメッセージを送信し、且つ受信するＩＳＬインターフェースを備える機器もある。別法では、全てのＩＳＬ機能を実行するただ１つの集積回路を構成し、ＩＳＬ機能のうちのいずれかを必要とする全ての機器において、その集積回路を使用することが望ましいこともある。ＩＳＬ機能を使用しない機器の場合、ＩＳＬインターフェースは完全に省いてもよい。

機器によっては、パターン発生器４６と同じ形態を有するパターン発生器を含んでもよい。一実施形態では、各パターン発生器は、その機器が試験中に実行する必要が特定のコマンドをプログラミングされる。しかしながら、全ての機器がパターン発生器を備えるとは限らない。パターン発生器を備えない機器は、他の機器のパターン発生器に格納されるプログラムに基づいて、ＩＳＬを介してコマンドを受信することができる。したがって、各パターン発生器は、システム内の複数の機器が実行するためのコマンドをプログラミングされることがある。

一実施形態では、デジタル機器はパターン発生器を備え、アナログ機器はパターン発生器を備えない。そのように分けることは、設計されるデジタル機器の動作速度が高くなる度に、アナログ機器において変更を必要とすることなく、デジタル機器のためのパターン発生器を設計し直すことができるので望ましい。しかしながら、設計をそのように分けることは必要ではない。

より一般的には、いくつかの機器は、他の機器にコマンドを送出するコントローラとしての役割を果たす。他の機器は、他の供給源からコマンドを受信する、制御される機器として動作する。一般的に、制御される機器は、パターン発生器を有しないか、又はデジタル機器内のパターン発生器と同じ速度で動作するパターン発生器を有しない。

多くの場合、全ての機器は連携して動作することが望ましい。複数の機器の中のローカルクロックは、上記で述べられた特許出願ＷＯ／０３０４２７１０号に記述されるように同期させることができる。図３に示されるように、基準クロックＲＣＬＫ及び同期信号ＤＳＹＮＣは、３０Ａ、３０Ｂ及び３０Ｃのような複数の機器に分散供給される。ＤＳＹＮＣ信号は、各機器によって基準時間と見なされるＲＣＬＫ信号の特定のエッジを特定する。ローカルクロックが共通の基準時間に位置合わせされると、各機器は、ローカルクロックのパルスをカウントすることによって時間を追跡する「時計」を有することができる。

異なる機器において生じるテスタ内のイベントは、ローカル時計によって追跡されるような時間を参照することによって連携することができる。たとえば、第１の機器が第２の機器にコマンドを送出することができる。そのコマンドの実行の時間は、第１の機器のローカル時計に対して指定することができる。第２の機器上のローカル時計が第１の機器上のローカル時計に同期している場合には、第２の機器上にあるイベントコントローラ回路３２０が、第２の機器上にあるローカル時計を監視することによって、適切な時間においてコマンドの実行を開始することができる。適切な時間は、機器が異なる周波数のローカルクロックを生成するクロックモジュールを含む場合であっても確定することができる。

共通の基準クロックを確立することによって、コマンド又は他のメッセージを搬送する信号を、同期して送信する必要がなくなる。イベントのタイミングを制御するために、特定の信号の到着時間ではなく、メッセージ上の時間値に基づく、相対的に低コストで、簡単な非同期通信リンクを用いてもよい。

図３は、図２に示される機器同期リンク（ＩＳＬ）が通信ネットワークによって形成されることを示す。ここで、そのネットワークは、３０Ａ、３０Ｂ及び３０Ｃのような機器のそれぞれに接続される、３１０Ａ、３１０Ｂ及び３１０Ｃのようなリンクを有する。そのネットワークへの接続は、任意の適切な態様で行ってもよい。たとえば、各ＩＳＬインターフェースは、１つのポート又は他の接続点を有してもよい。ポートは、ＩＳＬ上で信号を搬送するラインを機器に容易に接続することができるように、機器に取り付けられるコネクタによって物理的に形成してもよい。ＩＳＬラインがテスタ内のバックプレーン又は他のプリント回路基板内のトレースとして物理的に実装される場合、ポートはバックプレーンコネクタとして実装することができる。ＩＳＬのラインが個別のケーブルとして実装される場合、ポートは、ＲＪ−４５レセプタクルのような個別のコネクタとして実装することができる。機器間の通信は、メッセージの発信源としての役割を果たす機器に接続されるラインから、メッセージの宛先になるように意図される機器に接続されるラインに信号を渡すルータ３００によって促進される。

通信ライン及びルータの種々の実施態様が知られている。伝送媒体の特性によって同期を与える必要がないので、通信ライン及びルータの具体的な実施態様は本発明にとって重要ではない。たとえば、各通信ライン３１０Ａ．．．３１０Ｃは、ＳｅｒＤｅｓラインと呼ばれることもあるような、高速のシリアルラインであってもよい。ファイアワイヤ及びＵＳＢ２が標準的なＳｅｒＤｅｓ通信プロトコルの例である。ライン３１０Ａ〜３１０Ｃを介しての通信は、そのような標準的なプロトコルを用いることができる。しかし、メッセージ伝送のためのレイテンシ（待ち時間）を少なくするために、説明される実施形態では、必要とされるオーバーヘッドビットが少ないプロトコルが用いられる。

ここでは、通信ラインは、１Ｇｂｐｓを超える速度で動作し、メッセージはパケットに基づく。各パケットは、通信を促進するための種々のフィールドを含んでもよい。たとえば、パケットは、発信元ＩＤ及び宛先ＩＤを有するヘッダを含んでもよい。各機器は、自らのＩＤ値を有してもよく、そのＩＤ値を用いて、特定のメッセージの発信元及び宛先を指定することができる。

パケットは、コマンド値のためのフィールドも含むことがある。そのコマンド値は、宛先フィールドにおいて特定される機器が実行する動作を指定することができる。一実施形態では、各機器は、機器が実行することがある種々の動作に対応する複数のマイクロコードシーケンスを含むマイクロコード記憶装置を有する。コマンドは、特定のマイクロコードシーケンスを指定する。機器は、記憶装置からの指定されたマイクロコードシーケンスを実行することによって、コマンドを実行する。

コマンドフィールドは、別の機器にステータス（状態）を通知することもできる。たとえば、機器は、障害を検出したこと、又は測定を完了したことを指示する値をコマンドフィールドに入れることができる。その後、そのコマンド値を受信する機器は、プロセッサに測定結果を転送すること、又は障害を反映するように試験パターンの実行を変更すること等によって、適切に応答することができる。

例示される実施形態では、パケットは、「タイムスタンプ」と呼ばれることもある、時間（時刻）値も含む。コマンドフィールドが実行されるべきイベントを指示するとき、タイムスタンプは、このイベントが発生すべき時間を指示する。コマンドフィールドが、或るステータスを指示するとき、タイムスタンプは、そのステータスに応答して行われるべき分岐のような、条件付き動作が実行されるべき時間を指示することができる。上記のように、全ての機器内にあるローカル時計が同期して、各機器が同じＤＳＹＮＣイベントに対する時間値を通信できるようにする。

パケットはさらに多くのフィールドを含むことがある。たとえば、誤差検出又は誤差訂正のためにチェックサムフィールド又は他のフィールドが追加されることがある。それぞれがコマンド又はステータスイベントを通信する多数のメッセージが、１つのパケットに含まれることがある。そのような各メッセージは、自らのタイムスタンプを有することができる。

例示される実施形態では、ＩＳＬはルータ３００を備える。ルータ３００は、任意の都合の良いアルゴリズムに従って動作するように実現することができる。たとえば、ルータ３００は、上りメッセージをそれぞれ受信して、パケットヘッダ内の宛先値に基づいて、特定のライン上で下りメッセージを送信することができる。

図３の実施形態では、機器３０Ａ及び３０Ｂは、デジタルチャネルカードとして例示される。各デジタルチャネルカードはそれぞれ、パターン発生器４６Ａ及び４６Ｂを備える。機器３０Ｃはアナログ機器を表す。図３に例示されるようなアナログ機器３０Ｃは、別個のパターン発生器を備えない。アナログ機器３０Ｃは、ローカルクロックモジュール４２Ｃに接続されるイベントコントローラを備え、イベントコントローラは、コマンドを受信して、そのコマンドに応答し、且つ／又はステータスメッセージを送信するのに十分な回路を含む。イベントコントローラ３２０は、後に図５に関連してさらに詳細に説明する。

デジタル機器内のパターン発生器は、デバイスの試験中に実行されるべき動作のシーケンスを指定するプログラムを含む。例示される実施形態では、これらのプログラムは、アナログ機器及びデジタル機器の両方によって実行されるべき動作を指定する。それらのプ
ログラムは、たとえば、特定のアナログ信号源がデジタルチャネル内のイベントに応答して、特定の時間において所望の周波数の正弦波を生成すべきであることを、又は受信機が、デジタルチャネル内のイベントに応答して、特定の時間においてＤＵＴの出力を収集し始めるべきであることを指定することができる。

図４Ａ及び図４Ｂは、２つの機器内のローカル時計が同期する過程（プロセス）を示す。上記のように、各機器は、１つ又は複数のローカルクロックを生成するためのクロックモジュールを備えてもよい。説明される実施形態では、各クロックモジュールは、基準クロックＲＣＬＫ及び同期信号ＤＳＹＮＣを受信する。

図４Ａは、ＤＳＹＮＣ信号が、時間Ｅ_１において、基準クロック信号の特定のエッジを特定することを示す。各機器内のクロックモジュールが基準時間として時間Ｅ_１を特定することができるように、ＲＣＬＫ及びＤＳＹＮＣ信号は、各クロックモジュールに分散供給されることが好ましい。

また図４Ａは信号ＬＣＬＫＡも示す。ＬＣＬＫＡは、クロックモジュールによって生成されるローカルクロックを表す。ＬＣＬＫＡは、ＲＣＬＫよりも短い周期を有するように示される。したがって、ＬＣＬＫＡのパルスをカウントすることによって、時計が、相対的に高い分解能で時間を追跡できるようになる。

ＬＣＬＫＡは基準クロックに位置合わせされる。上記で参照された特許及び特許出願において説明されるように、ＤＳＹＮＣ信号の発生時に、ローカルクロック信号を基準クロック信号と位置合わせすることが知られている。本明細書において用いられる例では、ＬＣＬＫＡは、ＮＣＯを備えるＤＤＳ回路で生成される。時間Ｅ_１において、ＮＣＯは所定の値に設定され、ＲＣＬＫに対するＬＣＬＫＡのための位相を確立する。時間Ｅ_１の前に、ＬＣＬＫＡはＲＣＬＫと位置合わせされないことがあり、それは、ＬＣＬＫＡのエッジとＲＣＬＫのエッジとの間に決定的な関係が存在しないこと、又はその関係がわかっていないことを意味する。しかしながら、Ｅ_１後の或る整定時間（セトリング・タイム）を経て、信号ＬＣＬＫＡは、ＲＣＬＫと位置合わせされるようになる。図に示されるように、ＬＣＬＫＡは、ＲＣＬＫとは異なる周期を有する。したがって、クロックが位置合わせされても、全てのエッジが一致する必要はない。むしろ、本明細書において用いられるときには、その用語は、エッジ間に、試験プログラムが実行される度に再現可能である関係があることを意味する。

この整定時間後に、信号ＬＣＬＫＡのエッジを用いて、ローカル時計が設定される。ここでは、そのエッジは時間Ｅ_２において示される。時間Ｅ_２は、時間Ｅ_１後の遅延Ｄ_ＡＴにおいて生じる。説明される実施形態では、クロックモジュールは、位相同期ループ回路を用いてローカルクロックを生成する。位相同期ループの入力又は設定値に何らかの変化があると、位相同期ループの出力は、ジッタを含むことがあるか、そうでなくても予測不可能になることがある。遅延Ｄ_ＡＴによって、位相同期ループは、予測可能な値に落ち着くことができるようになる。

クロック発生回路はＮＣＯ部を含み、ＮＣＯ部はデジタル回路で実装され、それゆえ、整定時間中であっても決定的な出力を有するので、遅延Ｄ_ＡＴを求めることができる。それゆえ、時間Ｄ_ＡＴは、位相同期ループの出力がその時間中に安定していない場合であっても、ＮＣＯのサイクルをカウントすることによって測定することができる。整定時間内のサイクルの具体的な数は、クロックモジュールの具体的な設計によって決まる。

例示される実施形態では、ＮＣＯ内のアキュムレータが、時間Ｅ_１において０にリセットされ、位相同期ループの出力が安定するのに十分な時間が経過するまで、ＮＣＯのサイ
クルがカウントされる。整定時間の終了時に、ローカル時計は、整定時間Ｄ_ＡＴに等しい値をロードされる。このようにして、時計は時間を追跡し、ＤＳＹＮＣ信号によって特定される時間Ｅ_１が０時間基準としての役割を果たす。

本明細書において記述される実施形態では、図４Ａの過程を用いて、コントローラ機器としての役割を果たすことができる各機器内の時計が設定される。ＷＡＴＣＨＡは、コントローラ機器内の時計を表す。時間Ｅ_１において、ＷＡＴＣＨＡは値４０２を有する。ＷＡＴＣＨＡはその時間では設定されていないので、値４０２は不確定である。図４Ａは、時間Ｅ_２において、ＷＡＴＣＨＡが、遅延Ｄ_ＡＴを表す値４０４をロードされることを示す。その後、ＷＡＴＣＨＡは、ＬＣＬＫＡのパルス毎にインクリメントし、各インクリメントの量は、ＬＣＬＫＡの周期の長さを反映している。たとえば、値４０６は、値４０４からＬＣＬＫＡの１パルスだけ経過した後のＷＡＴＣＨＡを示す。

制御される機器は、それらの機器上にある時計をクロック供給するローカルクロックも備えてもよい。しかしながら、それらの時計が時間を特定するのに有用であるためには、それらの時計はコントローラ機器内の時計に同期しなければならない。図４Ａは、制御される機器ＬＣＬＫＢ内のローカルクロックＬＣＬＫＢを示す。ローカルクロックＬＣＬＫＢは、ＬＣＬＫＡと同じ周波数を有してもよいが、そうである必要はない。試験システム内の時間を最も正確に、且つ再現可能に追跡するために、ＬＣＬＫＢはＬＣＬＫＡと位置合わせされることが好ましい。また、制御される機器上のＷＡＴＣＨＢは、コントローラ機器上のＷＡＴＣＨＡの値に対応する時間値をロードされるべきである。

図４Ａは、ＷＡＴＣＨＢがＷＡＴＣＨＡと同期していないので、時間Ｅ_１及びＥ_２におけるＷＡＴＣＨＢの値４１２及び４１４が不確定であることを示す。また、図４Ａは、ローカルクロックＬＣＬＫＡ及びＬＣＬＫＢが位置合わせされないことがあることも示しており、それは、ＬＣＬＫＡのエッジとＬＣＬＫＢのエッジとの間に必ずしも既知の関係がないことを意味する。

ＷＡＴＣＨＢが最初に不確定な値を有するという事実にもかかわらず、制御される機器は、ＬＯＷ＿ＲＥＳ時計を用いて、時間を追跡することができる。ＬＯＷ＿ＲＥＳ時計は、コントローラ機器内のＷＡＴＣＨＡよりも低い分解能を有する。しかしながら、ＬＯＷ＿ＲＥＳ時計は、ＷＡＴＣＨＡに容易に同期することができ、ＷＡＴＣＨＡをＷＡＴＣＨＢに同期させるために用いることができる。図４Ａは、この低分解能の時計を、ＬＯＷ＿ＲＥＳとして示す。時間Ｅ_１では、ＬＯＷ＿ＲＥＳ時計は、値４０８をとる。時間Ｅ_１は、ＷＡＴＣＨＡのための基準点と見なされる。したがって、ＬＯＷ＿ＲＥＳ時計は、時間Ｅ_１において、０の値を与えられる。全ての機器がＲＣＬＫ及びＤＳＹＮＣ信号を受信するので、説明される実施形態では、制御される機器は時間Ｅ_１を容易に特定することができる。

ＬＯＷ＿ＲＥＳ時計は、ＲＣＬＫのサイクル当たり１カウントだけインクリメントする。例示される実施形態では、ＬＯＷ＿ＲＥＳ時計は、ＷＡＴＣＨＡの最上位ビットを表すフィールド４１６と同じ分解能で時間を追跡するフィールド４１８を含む。したがって、図４Ａは、時間Ｅ_２において、ＷＡＴＣＨＡが設定された後に、フィールド４１８内の値がＷＡＴＣＨＡのフィールド４１６内の値を近似することを示す。その差は、ＷＡＴＣＨＡがＬＯＷ＿ＲＥＳ時計よりも高い分解能を有する時間を表すこと、及びＬＣＬＫエッジ及びＲＣＬＫエッジが異なる時間において生じることに関連して丸め演算が行われることに起因すると考えることができる。

図４Ａでは、フィールド４２０及び４２２が不確定な値を有するＬＯＷ＿ＲＥＳ時計が示される。これらのフィールドは、ＬＯＷ＿ＲＥＳの最下位フィールドを表しており、Ｌ
ＯＷ＿ＲＥＳ時計が生成することができるよりも多い、分解能のビットを表す。したがって、それらの値は図示されず、ＷＡＴＣＨＡ及びＬＯＷ＿ＲＥＳ時計内の値を容易に比較できるようにするために、０であると仮定することができる。フィールド４２０及び４２２は、ＬＯＷ＿ＲＥＳ時計の実施態様に含まれる必要はない。

図４Ｂは、コントローラ機器が、ここではＷＡＴＣＨＡで示されるローカル時計と、ここではＷＡＴＣＨＡＢで示される、制御される機器上のローカル時計とを同期させることができる過程を示す。その過程は、コントローラ機器が、制御される機器に、ＷＡＴＣＨＢがＷＡＴＣＨＡと同期すべきであることを指示するコマンドを送出することを含む。そのコマンドはタイムスタンプ４５０を含み、タイムスタンプ４５０は、同期が行われるべき時間及び同期値を特定する。

図４ＢにおいてＥ_３で示される或る時点で、コントローラ機器は、或るコマンドにおいて制御される機器に送出されるタイムスタンプ４５０を計算する。時間Ｅ_３では、ＷＡＴＣＨＡは、値４３０を有するように示される。時間Ｅ_３では、ＷＡＴＣＨＢ内の値４３４は依然として不確定である。制御される機器上にあるＬＯＷ＿ＲＥＳ時計は値４３２を有する。値４３２は、ＬＯＷ＿ＲＥＳ時計の分解能の限界まで、値４３０を近似する。

時間Ｅ_３におけるＷＡＴＣＨＡ内の値を用いて、タイムスタンプ４５０が計算される。タイムスタンプ４５０は、そのタイムスタンプ４５０が計算される時間におけるＷＡＴＣＨＡ内の値に、或るオフセットを加えることによって計算される。オフセットの量は、タイムスタンプを含むメッセージを、コントローラ機器から制御される機器に送信できるようにするほど十分に長いことが好ましい。このようにして、タイムスタンプ４５０は、制御される機器が同期コマンドを受信した後に生じる時間を表す。

図４Ｂに示される実施形態では、タイムスタンプ４５０は、フィールド４５２及び４５４を含む。ＷＡＴＣＨＡはフィールド４１６及び４５６を含み、それらのフィールドはそれぞれ、フィールド４５２及び４５４と同じビット数を有する。ＷＡＴＣＨＡは、フィールド４５８内に付加ビットを含む。フィールド４５８内の付加ビットは、ＷＡＴＣＨＡが時間を追跡する付加的な分解能を表すが、その分解能を有するビットは、図示される実施形態では、タイムスタンプ４５０の値を計算する際に打ち切られる。

タイムスタンプ４５０内の値を用いて、時計再同期コマンドが実行されるべき時間を特定することができる。フィールド４５２内のタイムスタンプ４５０の最上位ビットは、ＬＯＷ＿ＲＥＳ時計と同じ分解能を有する時間を表す。図４ＢにおいてＥ_４で示される或る時点において、ＬＯＷ＿ＲＥＳ時計は、タイムスタンプ４５０のフィールド４５２内のビットに一致する値４５６をとる。ＬＯＷ＿ＲＥＳ時計内の値を、タイムスタンプ４５０のフィールド４５２内の値と比較することによって、制御される機器は、時間Ｅ_４を特定することができる。

タイムスタンプ４５０によって表される値は、時間Ｅ_４後の時間Ｒ_１において生じる。この時間は図４ＢにおいてＥ_５として表される。時間Ｅ_５において基準エッジを有するローカルクロックを生成するために、ローカルクロックは、時間Ｅ_５においてローカルクロックのエッジと一致するのと同じ効果を生み出すことになる値と、時間Ｅ_４において位置合わせされなければならない。ＬＣＬＫＢは、ＬＣＬＫＢを生成するために用いられるＤＤＳ回路のＮＣＯ内の値をＲ_１に基づく値に設定することによって、時間Ｅ_４において位置合わせされる。概念的には、時間Ｅ４後の時間Ｒ_１（たとえば、時間Ｅ５）において、ＮＣＯは「０」になり、ＬＣＬＫＢのエッジが生じるべきであることを指示しなければならない。時間Ｅ４において、Ｅ５のＬＣＬＫＢが入手できない場合であっても、回路が整定され、ＬＣＬＫＢが生成されるときに、ＬＣＬＫＢが、時間Ｅ５においてエッジを有す
るような位相を有するように、制御される機器のタイミング回路内の値が設定される。

その後、或る整定時間が必要とされる。その整定時間は図４ＢにおいてＤ_ＡＴ２として示される。
整定時間の終了は時間Ｅ _７ において示される。時間Ｅ _７ では、ＷＡＴＣＨＢは初期値をロードされ、ＬＣＬＫＢでクロック供給される。ＷＡＴＣＨＢは、同期コマンド内のタイムスタンプ４５０の値に、遅延Ｄ_ＡＴ２を加えた値を表す時間をロードされる。このようにして、ＷＡＴＣＨＢは、ＷＡＴＣＨＡ内の値に対して決定的な関係を有する値をロードされ、その後、ＬＣＬＫＢによってクロック供給され、それは、ＷＡＴＣＨＡをクロック供給するローカルクロックに対して再現可能な関係を有する。このようにして、ＷＡＴＣＨＢはＷＡＴＣＨＡに同期する。

図４Ｂの例では、変動が起こり得る１つの原因は、タイムスタンプ４５０を生成するために用いられる値を打ち切る（切り捨てる）ことに起因する。上記のように、送信される前に、量Ｒ_２がタイムスタンプから打ち切られる。こうして、ＷＡＴＣＨＢがＷＡＴＣＨＡに同期するとき、ＷＡＴＣＨＢは、量Ｒ_２だけＷＡＴＣＨＡ内の値よりも小さい値をロードされる。Ｒ_２の値は、試験プログラムが繰り返される度に異なることがある。コマンドを繰返し実行することができる精度は、残余Ｒ_２を格納し、それを用いて、コントローラ機器から制御される機器へのコマンド内にある、図４Ｂに示される過程に従って時計が同期する任意のタイムスタンプ値を調整することによって高めることができる。

ここで図５を参照すると、発信元ボード５１０と宛先ボード５４０との間でコマンドを通信するために用いることができるインターフェース回路のブロック図が示される。発信元ボード５１０は機能回路５９０を備え、宛先ボード５４０は機能回路５９２を備える。発信元ボード５１０及び宛先ボード５４０が機器（計器）である実施形態では、機能回路は、その機器のために必要とされる機能を実行し、半導体デバイスを試験するために用いられる機能を実行するために現時点で当該技術分野において知られているような回路、又は後に開発されるような回路であってもよい。たとえば、発信元ボード５１０はデジタル機器３０Ａであってもよく、宛先ボード５４０はアナログ機器３０Ｃであってもよく、それぞれはデジタル信号又はアナログ信号をそれぞれ生成し、測定するのに適した機能回路を含んでもよい。

ここで、発信元ボード５１０は、機能回路５９０を制御するためのコマンドを生成するパターン発生器４６Ａを有するように示される。宛先ボード５４０は、パターン発生器を有せずに示される。パターン発生器４６Ａは、宛先ボード５４０のためのコマンドを生成する。それらのコマンドは、ＩＳＬを介して、宛先ボード５４０に通信される。

ボード間の通信経路はルータ３３０を通じて設けられ、ルータ３３０はＩＳＬの一部である。発信元ボード５１０は、インターフェース回路３２０Ａを備え、ＩＳＬを介して通信するのを容易にする。宛先ボード５４０は、インターフェース回路３２０Ｂを備える。各インターフェース回路３２０Ａ及び３２０Ｂは、１つ又は複数のＡＳＩＣとして、又は他の集積回路チップとして実装することができる。

インターフェース３２０ＡはＰＨＹ５３０を備え、インターフェース３２０ＢはＰＨＹ５５０を備える。ＰＨＹ５３０及びＰＨＹ５５０は、ＩＳＬの選択されたプロトコルに従って通信を管理するために必要とされる回路である。この回路は、メッセージをパケットとして形成すること、パリティを検査すること、物理的なネットワーク接続を介してデータを送出及び受信すること、誤差に基づいてパケットを再送すること、並びに受信された有効なパケットをさらに処理するために、ネットワークの次に高い階層に渡すこと等の、ネットワークインターフェースのハードウエア構成要素において従来から実行されている
機能を実行する。ＰＨＹ５３０及び５５０は、メッセージが選択されたプロトコルのフォーマットに準拠することを検証することもできる。たとえば、それらのＰＨＹは、発信元ＩＤ又は宛先ＩＤが、テスタ内の有効な発信元ＩＤ及び宛先ＩＤに対応することを検査することができる。又は、それらのＰＨＹは、メッセージのタイムスタンプフィールド内の値が有効な将来の時間を表すことを検査することができる。

この例におけるパケットの伝送は、パターン発生器４６Ａによって開始され、パターン発生器４６Ａは「イベント」が生じるべきであることを指示する。そのイベントは、宛先ボード５４０上にある機器がコマンドを実行すべきであることを指示する。生じるべきイベントを指定することに加えて、パターン発生器４６Ａは、そのイベントが生じるべき時間も指示する。例示される実施形態では、イベントの時間は、現在の時間からのオフセットである。

そのオフセットは、タイムスタンパ回路５１６に与えられる。タイムスタンパ回路５１６は、宛先ボード５４０がコマンドを実行すべき時間を指示するタイムスタンプを計算し、このタイムスタンプを、イベントの指示とともに伝送するために、ＰＨＹ５３０に渡す。インターフェース３２０Ａのための現在の時間は、ＷＡＴＣＨＡ５１４内に保持される。

「時計」は、任意の都合の良い態様で実装してもよいが、クロック信号に基づいて、時間の経過を記録する回路を含むことが好ましい。時計は、パターン発生器４６Ａを駆動するクロックと同期しているクロックによってクロック供給されることが好ましい。時計は、単にカウンタとして実装してもよく、その場合、カウンタは、本明細書に記述される機能を実行するためにカウンタをリセットし、ロードするための小規模な制御回路を備える。例示される実施形態では、ＷＡＴＣＨＡ５１４は、ローカルクロックモジュール４２Ａによって生成されるローカルクロックＬＣＬＫＡによってクロック供給される。各時計が時間を追跡する分解能のビット数は、本発明にとって重要ではない。各時計は、その時計を駆動するクロックの周期以下の分解能で時間を追跡できるようにするビット数を有することが好ましい。全てのクロックは、機器間でやりとりされるメッセージ内のタイムスタンプと少なくとも同じビット数の分解能を有することが好ましい。しかしながら、個々の機器は、それよりも高い精度、又は低い精度で時間を追跡することもできる。

宛先ボード５４０はＷＡＴＣＨＢ５５２を備える。ＷＡＴＣＨＢ５５２は、ローカルクロックＬＣＬＫＢに対する時間を保持する。ＬＣＬＫＡ及びＬＣＬＫＢは同じ周波数のクロックである必要はない。むしろ、ＷＡＴＣＨＡ５１４及びＷＡＴＣＨＢ５５２が同じフォーマットで時間を出力すること、又は一方の時計に対して生成されたタイムスタンプが他方の時計によって保持される時間と比較される前に、ＷＡＴＣＨＡ５１４及びＷＡＴＣＨＢ５５２によって生成されるフォーマットの時間値が、或る共通の時間フォーマットに変換されることで十分である。ここで、ＷＡＴＣＨＡ及びＷＡＴＣＨＢは、図４Ａ及び図４Ｂに示される過程に従って同期する。

例示される実施形態では、ＷＡＴＣＨＡ５１４に格納される値は、時計の最後の同期時に格納された残余値Ｒ_２だけ増やされる。この値は、レジスタ５１８内に格納される。図４Ｂに関連して上記で説明されたように、残余Ｒ_２は、ＷＡＴＣＨＡにおいて追跡される時間と、ＷＡＴＣＨＢにおいて追跡される時間との間の差を表しており、それは、時計同期コマンドのためのタイムスタンプを生成するために用いられる値を打ち切ることに起因して導入される。この残余値を、時計同期コマンド後の全てのコマンドのためのタイムスタンプを生成するために用いられる時間に加算することによって、打ち切りが、宛先ボード５４０がコマンドに応答する時間に影響を及ぼさなくなる。

図５は、残余レジスタ５１８の入力及び出力における連動スイッチ５１９を示す。スイッチ５１９は、数サイクルで、残余値Ｒ_２がＷＡＴＣＨＡ５１４内の値から導出されることを表す。Ｒ_２が格納されているサイクルでは、レジスタ５１８内の値は、ＷＡＴＣＨＡ５１４内の時間を調整するために用いられない。ここでは、スイッチ５１９は、所望の機能を実行する任意の回路を表す。

タイムスタンプを計算する際に、ＷＡＴＣＨＡ内の値も、レジスタ５１２内に格納される待ち時間（レイテンシ）の値だけ増やされる。その待ち時間の値は、発信元ボード５１０から任意の他の宛先ボード５４０へのメッセージのための最大伝送遅延よりも長くなるように選択される。待ち時間は一定であることが好ましい。試験システムは一般的に、機器間の一定の遅延に対して較正される。したがって、一定の遅延が導入されてもタイミングに誤差が導入されることはなく、一定の遅延の導入は、メッセージがＩＳＬを介して伝送されている間に経過した時間中に、宛先ボードがコマンドの実行を指定するメッセージを必ず受信しないようにするのを助ける。

１つのパケットが、発信元ボード５１０によって宛先ボード５４０に対して送出されるとき、そのパケットはＰＨＹ５５０を通る。上記のように、ＰＨＹ５５０は、ネットワーク機能を管理するための専用のハードウエアである。ＰＨＹ５５０が有効なパケットを受信するとき、そのパケットの内容は、より高い階層の回路に通信される。上記のように、実行されるべきイベントを指示するメッセージを含むパケットは、タイムアンスタンパ（time un-stamper）５５６に渡される。

タイムアンスタンパ５５６は、コマンドにおいて指定されるイベントが実行されるべきであるときに、宛先ボード５４０上の回路の残りの部分に制御信号を出力する。機能回路５９２が１つのイベントを実行できるようにする制御信号を搬送するラインが図示される。宛先ボード５４０は、宛先ボード５４０上の他の回路に制御信号が送信される必要がある、多数のタイプのコマンドに対応できることは理解されたい。たとえば、上記で説明されたように、制御される機器は、時計同期コマンドを受信することがある。そのようなコマンドは、クロックモジュール４２Ｃ内のクロックの位置合わせ、及びＷＡＴＣＨＢへの値のロードをトリガする。それゆえ、制御信号は、タイムアンスタンパ５５６から、クロックモジュール４２Ｃ及びＷＡＴＣＨＢ５５２にも出力されることがある。他の制御信号を搬送するラインが存在することもあるが、明確にするために図示しない。

図４Ｂの同期過程に基づいて、マルチプレクサ５６０が、タイムアンスタンパに値を与えるように制御される。タイムアンスタンパ５５６は、時間入力をモニタし、タイムスタンプにおいて指定された時間に達した時点を特定する。この時点で、タイムアンスタンパ５５６は、適切な制御信号をアサートする。

タイムアンスタンパ５５６は、マルチプレクサ５６０を通じて、現在の時間値を受信する。マルチプレクサ５６０への入力は、実行されるべきコマンドに基づいて選択される。時計同期コマンドの場合、時間値は、ＬＯＷ＿ＲＥＳ時計５５８から導出される。全ての他のコマンドの場合、時間値は、ＷＡＴＣＨＢ５５２から与えられることがある。マルチプレクサ５６０は、ＷＡＴＣＨＢが同期する前に、ＬＯＷ＿ＲＥＳ時計４４８の値をタイムアンスタンパ５５６に与え、同期した後にＷＡＴＣＨＢ５５２内の値を与える任意の回路を表す。

低分解能の時計５５８はＲＣＬＫのパルスをカウントし、図４Ａに示されるように、ＤＳＹＮＣ信号のアサート時にリセットされる。低分解能の時計５５８は、ローカル時計５５２とは別個のハードウエア素子であってもよい。別法では、低分解能の時計５５０は、ローカル時計５５２の高位のビットだけを用いることによって実現される論理構成体であ
ってもよい。

ＩＳＬを介して伝送されるパケットが、機能回路５９２によって実行されるべきイベントを指定するとき、タイムアンスタンパ５５６は、タイムスタンプにおいて指定される時間に、機器内の機能回路５９２に対して、そのパケットのコマンド部分を出力する。その機器は、従来技術の機器がパターン発生器によって出力されるコマンドに応答したのと同じようにして、タイムアンスタンパ５５６によって出力されるコマンドを処理することができる。一実施形態では、イベント信号は、コマンド値に基づいて、マイクロコードメモリの索引を探索して、シーケンサを起動し、シーケンサが連続して、メモリからマイクロコード命令を検索し、実行する。

タイムアンスタンパ５５６の種々の実施態様が可能である。タイムアンスタンパ５５６は、メッセージからのタイムスタンプを格納し、且つコマンド値を一時的に格納するためのレジスタを備える単一のユニットを含むことができる。そのユニットは、タイムスタンプと、ローカル時計からの適切にオフセットされた値とを比較するデジタルコンパレータを備えることができる。制御回路が、コンパレータの出力をモニタし、時間値が一致するときに、コマンド値を出力に渡すことができる。機器内にある回路の残りの部分に信号を伝達し、コマンドを実行するために、他のインターフェース回路が含まれることもある。

しかしながら、さらに複雑な実施態様も可能である。たとえば、タイムアンスタンパは、その機器のために複数のコマンドを予定することができるように、複数のユニットを含むことができる。その際、タイムアンスタンパは、その対応するタイムスタンプによって指示される時間において、実行されるべき各コマンドを出力するであろう。複数のタイムアンスタンパユニットによって、受信される順序とは異なる順序で、コマンドを処理することもできるようになる。

図６は、図２又は図３に示されるような自動試験システム等のシステムが動作することができる過程（プロセス）を示す流れ図である。
そのプロセスは、サブプロセス６２０及びサブプロセス６５０として示される２つの並行したサブプロセスを含む。図６の例では、サブプロセス６２０は、コントローラ機器のＩＳＬインターフェース３２０Ａ（図５）において実行される。サブプロセス６５０は、制御される機器のＩＳＬインターフェース３２０Ｂ（図５）において実施される。

ステップ６１０では、コントローラ機器内のローカルクロックがＲＣＬＫと位置合わせされる。図４Ａに関連して先に例示されたような過程を実行して、クロックを位置合わせすることができる。制御される機器の中では、同時にステップ６５２が実行されることがある。ステップ６５２では、ＬＯＷ＿ＲＥＳ時計がリセットされ、ＲＣＬＫのパルスをカウントし始めるように制御される。

その後、ステップ６５６では、制御される機器が、ＩＳＬを介してコマンドを受信するのを待つ。ステップ６２２では、コントローラ機器が、図４Ａに示されるように、位置合わせ遅延時間だけ待つ。

ステップ６２４では、コントローラ機器内の時計が、位置合わせ遅延時間をロードされ、その時計は動き始める。
ステップ６２６では、コントローラ機器が、ＩＳＬを介して、制御される機器に対して「時計同期」コマンドを送出する。このコマンドは、コントローラ機器上のパターン発生器においてプログラミングされるコマンドに応答して送出されることがある。同期コマンドは、図４Ｂにおいて４１６で示されるように、タイムスタンプを含む。

ステップ６５８では、制御される機器が、ＩＳＬを介してコマンドを受信し、低分解能の時計が時計同期コマンド内のタイムスタンプの最上位ビットに一致する時間（時刻）を示すまで待つ。

ステップ６６０では、ＬＣＬＫＢを生成するために用いられるＮＣＯの中にロードされるべき値が計算される。その値は、その値が時間Ｅ_４においてＮＣＯの中にロードされる場合に、ＬＣＬＫＢが最終的に生成されるときに、時間Ｅ_５においてエッジを有するかのような位相を有するように計算される。図４Ｂによって示されるように、この値はＲ_１の値によって決まるであろう。また、その値は、そのＮＣＯをクロック供給するために用いられるクロックの周波数にも依存し、クロック発生回路の設計に関連する他の要因にも依存することがある。

ＬＯＷ＿ＲＥＳ時計によって位置合わせ時間が示されるとき、ステップ６６２において、制御される機器は、そのローカルクロックを位置合わせする。ステップ６６２におけるクロックの位置合わせは、計算された値をＮＣＯの中にロードすることによって実行される。

ステップ６６４では、制御される機器が、図４ＢにおいてＤ_ＡＴ２によって示されるような位置合わせ遅延時間だけ待つ。位置合わせ遅延時間後に、その過程はステップ６６６に続く。このステップでは、ＷＡＴＣＨＢが、再同期される時計コマンド内のタイムスタンプと、ステップ６６４において用いられた位置合わせ遅延時間との和を表す値をロードされる。その後、ＷＡＴＣＨＢは、制御される機器内のローカルクロックによってクロック供給されることができる。

サブプロセス６５０はステップ６６８において続けられ、ステップ６６８では、制御される機器が、コントローラ機器からのさらなるコマンドを待つ。
コントローラ機器では、過程はステップ６２６からステップ６３２に進む。ステップ６３２では、図４Ｂに示される打ち切られた部分Ｒ_２を表す残余が格納される。その残余は、たとえば、５１８（図５）のようなレジスタ内に格納されることがある。

コントローラ機器では、サブプロセス６２０は、ステップ６３４において続けられる。ステップ６３４では、インターフェース回路が、別の機器に送信するためのコマンドを待つ。図５に示される実施形態では、インターフェース回路３２０Ａが、パターン発生器４６Ａからコマンドを受信することができる。インターフェース回路３２０Ａがコマンドを受信するとき、過程はステップ６３６に進む。

ステップ６３６では、インターフェース回路が、コマンドとともに送信されるべきタイムスタンプを計算する。図５の実施形態において示されるインターフェース回路の場合、タイムスタンプは、ローカル時計に格納されている現在の時間に、ステップ６３２において格納された残余値と、パターン発生器においてプログラミングされるオフセットに対する所定の待ち時間（レイテンシ）とを加えることによって計算される。

ステップ６３８では、インターフェース回路３２０Ａが、ステップ６３６において計算されたタイムスタンプを含むパケットを形成し、ＩＳＬを介してそのパケットを送信する。

ステップ６６８では、制御される機器上にあるインターフェース回路３２０Ｂが、コマンドが受信されるまで待つ。ＩＳＬを介してコマンドが受信されるとき、過程はステップ６７０において続けられる。このステップでは、ＩＳＬを介して受信されたパケットからのタイムスタンプが、５５６（図５）のようなタイムアンスタンパにロードされる。

ステップ６７２では、タイムアンスタンパが、タイムアンスタンパに与えられるローカル時計に格納されている時間が、ステップ６７０において格納されているタイムスタンプと一致する時間（時刻）値を有するまで待つ。格納されているタイムスタンプが、ローカル時計上の時間と一致するとき、過程はステップ６７４において続けられる。

ステップ６７４では、タイムアンスタンパ５５６が、機能回路５９２のための制御信号をアサートし、それにより、ステップ６３８において送信されたパケットにおいて指定されたコマンドが、機能回路５９２によって実行される。

このようにして、コントローラ機器がさらなるコマンドを生成し、制御される機器がそれらのコマンドに応答して、過程を続けることができる。実行される具体的なコマンドは、機器内の機能回路のタイプによって決まり得る。実行されるさらなるコマンドは、時計同期コマンドを含むことができ、そのコマンドは、テスタの動作中に２回以上行われ得る。

説明した実施形態は、いくつかの利点を提供する。上記のアーキテクチャによれば、機器間でコマンドを非同期で通信できるようになり、それは、コマンドを実行する時間が、コマンドが受信される時間に直には依存しないことを意味する。正確な同期が、１０ピコ秒未満の分解能で、好ましくは１ピコ秒未満の分解能で提供される。さらに、試験システムの全体を通じて分散供給される唯一のクロックは、比較的低い周波数である。基準クロックは、２００ＭＨｚ未満であることが好ましく、１２５ＭＨｚ以下であることが好ましい。現在検討されている実施形態は、１００ＭＨｚの基準クロックを有する。正確で低い周波数のクロックは、高い周波数のクロックよりも安価な回路で生成することができ、且つ試験システム全体にルーティングするのが容易である。

さらに、図３に示されるアーキテクチャは、アナログ機器３０Ｃのための設計を、試験システム２０において用いられるパターン発生器の設計から切り離す。図３のアーキテクチャを用いるシステムのために開発されたアナログ機器は、同じアーキテクチャで設計される任意の試験システムにおいて用いることができるので好都合である。そのような能力は、より高いクロック速度において動作できるようにするために、デジタル機器の設計を頻繁に変更する必要がある場合に重要である。機器設計が、１つの世代の試験装置から次の世代の試験装置に進められることがある場合に、自動試験装置の製造業者及び利用者の両者にとって、大幅にコストが削減される。機器へのインターフェースが世代間で保持できる場合には、さらなる利点が得られる。設計及びインターフェースが同じままである場合には、機器を含む同じ物理的なボードを、試験システム間でそのまま流用することができる。

さらに、サードパーティの機器をさらに容易に使用することができる。サードパーティの機器を、図５に示されるようなイベントコントローラを含む比較的コンパクトなインターフェースを用いて、試験システムに組み込むことができる。そのようなインターフェースは、単一の集積回路チップ上で、又は少数のチップ上で構成することができるか、又は別の方法で回路モジュールとして都合良くパッケージ化することができる。任意選択的に、そのインターフェースは、ローカルクロックモジュールを含むことができる。テスタ製造業者が、サードパーティ機器供給業者にインターフェースを提供し、それらの供給業者が、機器にインターフェースを組み込むことができる。その際、規定されたインターフェースを用いる機器は、試験システムに容易に組み込むことができる。

さらに、上記のアーキテクチャによれば、多数の他の望ましい機構を容易に実現できるようになる。たとえば、機器間の通信リンク上のメッセージは一度にただ１つの機器に向
けられる必要はない。パケット内に含むことができる宛先ＩＤを、システム内の全ての機器がそのパケットを受信し、処理すべきであることを示すように規定することによって、同報メッセージの伝送を実施することができる。各機器は、そのメッセージの宛先フィールド内に自らのＩＤ、又は同報ＩＤのいずれかを有するメッセージを受信し、それに応答することができる。制御される機器のグループが１つのコマンドを受信するとき、そのグループ内の全ての機器が、コマンドを送信する機器内の時計に同期した時計を有することが好ましい。

さらに、限定された形式の同報メッセージ伝送を用いて、「パターングループ」を形成することができる。宛先フィールド内に「パターングループ」ＩＤを有するメッセージは、そのＩＤを割り当てられたグループ内の全ての機器によって応答されるであろう。たとえば、特定のパターン発生器からのコマンドを受信する全ての機器が１つのパターングループを割り当てられ得る。このようにして、パターングループに対して包括的にアドレス指定されるただ１つのメッセージが、そのグループ内の全ての機器の中にある時計を同期させるであろう。

パターングループアドレス指定の利点は、それにより、ユーザが複数の「論理パターン発生器」を用いてテスタをプログラミングできるようになることである。各論理パターン発生器は、独立した試験フローを有するようにプログラミングすることができる。たとえば、高速バス及び低速バスを備える半導体デバイスを試験する際に、高速バスを試験するための信号を生成し、測定するための回路は、１つのパターングループを割り当てられた機器上に存在することができる。低速バスを試験するための信号を生成し、測定するための回路は、第２のパターングループを割り当てられた機器上に存在することができる。両方のバスを同時に試験することができるが、各バスを試験するためのプログラムは、別々に作成することができ、独立して実行するために別個のパターン発生器に格納することができる。

或る機器が２つ以上のパターングループに属することもあるが、１つの機器が矛盾するコマンド、又は処理することができるコマンドよりも多くのコマンドを同時に受信しないことを保障するために、そのようなシナリオにおいて調停を用いることができる。たとえば、複数のパターングループ内の機器にメッセージを送信できるようにする宛先ＩＤによって、それらのパターングループが同期できるようになるであろう。

本発明を、その好ましい実施形態を参照しながら詳細に図示及び説明されてきたが、本発明の精神及び範囲から逸脱することなく、形態及び細部を様々に変更できることが、当業者には理解されよう。

たとえば、通信リンクの種々の物理的な実施態様が可能である。単一のラインとして、ＳｅｒＤｅｓラインが示される。使用されるそのようなラインは、ツイストペア線、同軸ケーブル、光ファイバ、又は任意の他の適切な物理媒体で実装することもできる。さらに、パターン発生器とイベントコントローラとの間で双方向通信できるようにするために、２つのラインを用いることもできる。又は、単一の二重回線が用いられることもある。代替的には、パターン発生器からイベントコントローラまでの一方向通信だけを提供すれば十分である場合がある。さらに、通信リンクはシリアルである必要はない。他の形態の通信ネットワークが用いられてもよい。パケット切換ネットワークが用いられることが記述されるが、他のタイプのネットワークを用いて実施形態を構成することもできる。

各機器は１つのクロックモジュールを有するように示される。１つの機器が、２つ以上のクロックモジュールを有することもできる。さらに、説明した実施形態は、各デジタル機器が１つのパターン発生器を含むことを示す。本発明の利益を享受するために、全ての
デジタル機器が１つのパターン発生器を有する必要はない。デジタル機器によっては、他のデジタル機器上のパターン発生器からコマンドを受信することもある。たとえば、デジタル機器によっては、比較的低い周波数のパターンを生成するものもあれば、高い周波数のパターンを生成するものもある。低い周波数の機器は、それよりも高い周波数の機器からコマンドを受信することができる。代替的には、デジタル機器のうちのいくつか、又は全てが、１つの中央パターン発生器からコマンドを受信することもできる。全てのデジタル機器がパターン発生器を備えるときであっても、いくつかのデジタル機器が、他の機器にコマンド又はステータスメッセージを送信することが依然として望ましいことがある。

図４Ｂでは、時計が同期する前に、低分解能の時計が用いられる。同期後に、ＷＡＴＣＨＢが、ＬＣＬＫＢの周期に等しい分解能、すなわち高い分解能の時計で時間を追跡する。ＷＡＴＣＨＢ及びＬＯＷ＿ＲＥＳ時計を実現するための代替の実施形態もある。別個のハードウエアを用いて、低分解能及び高分解能の時計を実現することができる。代替的には、低分解能の時計及び高分解能の時計の低分解能の部分の両方のために同じハードウエアを用いることができる。

さらに、機器を互いに接続するためにＩＳＬが示される。ＩＳＬを通じて、システムの他の部品を機器に接続することもできる。たとえば、機器と通信できるようにするために、又はコンピュータワークステーション２２からのコマンドをＩＳＬを介して通信できるようにするために、マスター領域ボードをＩＳＬに接続することができる。

ルータで実現されるＩＳＬが示される。ルータは必須ではない。類似の機能は、任意のパケット切換回路又は回線切換回路で提供することができる。代替的には、全ての機器が全てのパケットを受信して、自らにアドレス指定されたパケットだけを選択することができる。しかしながら、ルータ又は類似の切換回路を有することによって、各機器がパケットを処理しなければならない速度が下がる。また、ルータ又は類似の切換回路は、切換回路内のアドレス変換テーブルをプログラミングすることによって実現することができ、各機器上にあるロジックをプログラミングし直す必要がないので、同報アドレス指定及びパターングループを容易にする。

２つのクロックのエッジを位置合わせすることによって同期が達成される場合、そのエッジのうちの一方が他方のクロックのエッジと所望の時間関係を有するまで、いずれかのクロックを遅延させることができる。同様に、カウントアップ又はカウントダウンする回路によって、クロック及び他のタイミング回路を実装することもできる。したがって、時間がいかに追跡されるかに応じて、時間値を加える結果として、数が大きくなることもあれば、小さくなることもある。

また、試験システム内の全てのタイムアンスタンパが同じ精度で時間を測定する必要はなく、又は各タイムアンスタンパが、メッセージ内のタイムスタンプと同じ精度で時間を測定する必要はない。ローカルクロックが、メッセージのタイムスタンプ内の最上位ビットのうちの或る数だけに等しい時間に達するとき、タイムアンスタンパはイベント指示を出力することができる。タイムアンスタンパは、イベントが実行されるべきであるという指示とともに、機能回路に、タイムスタンプの残りの最下位ビットを与えることができる。機器の機能的な部分は、残りの最下位ビットをオフセットとして用いることができ、その量だけイベント信号からオフセットされた時間においてコマンドを実行することができる。

複数の値だけオフセットされたいくつかの時間値が示される。また、別の機器に同期している１つの機器上の時間値のうちの１つにオフセットが加算される種々の動作が説明される。連携した動作は、他方の値から同じ量を減算することによって達成することができ
る。オフセットが結合される順序も場所も重要ではない。たとえば、図５は、ローカル時計の出力に加算される残余及び待ち時間（レイテンシ）値を示す。これらの値は、ローカル時計内に導入することができる。又は、これらの値は、ローカルクロックを生成する回路内に導入することもできる。

また、機器が「同期している」ことが上述されている。本明細書において用いられるときに、機器の動作間に決定的な時間関係が存在するときに、それらの機器は同期している。同期した機器を用いる場合、テスタは、そのテスタのタイミング精度内で、試験が繰り返される度に動作すべきである。対照的に、機器が同期していない場合には、異なる機器によって実行される試験機能間の間隔は、テスタのタイミング精度よりも大きな量だけ、試験間で異なることがある。しかしながら、「同期している」ことは、動作が一致していること、又は同時であることを必要としない。たとえば、１つの機器において実行されるコマンドと、そのコマンドに応答して別の機器において行われる動作との間に、或る遅延が存在する場合であっても、機器は同期しているものと見なすことができる。

同様に、クロックが「位置合わせされている」ことが説明されている。クロックは、位置合わせされているときに、立ち上がりエッジが一致しているものとして示される。そのような表現は、例示を明確にすることを目的としている。２つのクロックは、１つのクロック信号の或る部分が、他のクロック信号の或る部分に対して決定的な時間関係で生じる限り、位置合わせされているものと見なすことができる。さらに、この関係はクロックのサイクル毎に繰り返される必要はない。２つのクロックが異なる周期を有する場合、２つの信号のエッジの相対的な位置はサイクル毎に変化することがある。しかしながら、クロックが或る時点において位置合わせされている場合には、エッジ間の関係は、信号の安定性によって課せられる限度内で決定的である。

さらに、図４Ｂは、同期するときに、同じ最上位ビットを有するＷＡＴＣＨＡ及びＷＡＴＣＨＢを示す。このような値は簡単にするために示される。時計は、その間に或る一定のオフセットが存在する場合であっても、同期していると見なすことができる。上記のように、試験システムの異なるチャネル内のイベントのタイミング間の一定のオフセットは容易に較正することができ、誤差の原因とはならない。さらに、時計は、常に最下位ビットに差がある場合であっても、同期していると見なすことができる。ＷＡＴＣＨＡ及びＷＡＴＣＨＢが異なる周波数のローカルクロックによってクロック供給される場合には、それらの時計は異なる時間にインクリメントすることになり、その時計をクロック供給する個々のローカルクロックの周期に比例する異なる量だけインクリメントすることになる。しかしながら、イベントのタイミングが試験毎に再現可能である限り、それらの時計は、同期しているものと見なすことができる。

さらに、図４Ａ及び図４Ｂは、ＷＡＴＣＨＡにおいて表すことができる任意の時間が、ＷＡＴＣＨＢによって送信又は処理することができない分解能で指定される場合であっても、時計同期コマンドを、この時間において実行することができることを示す。試験システムの動作に制約が課せられる場合には、回路のうちのいくつかの回路の設計を簡単にすることができる。たとえば、同期コマンドが、タイムスタンプ内の値によって表すことができる時間においてのみ実行されることが許される場合には、残余を格納する必要はなくなるであろう。しかしながら、時計同期コマンド時間に制約を加えることは、望ましくないことがある。

さらに代替の実施形態として、時計の同期は、残余値Ｒ_２を格納することなく達成することができ、時計再同期コマンドが実行されるときに、コントローラ機器上の時計の最下位ビットを０に設定することによって達成することができる。そのような手法は、全ての時計が同時に再同期するシステムにおいて最も有用である。

図３は、ルータ３００を通じて接続される３つの機器を示す。この接続の数は、動作の原理を例示するにすぎない。おそらく、テスタは、４つ以上の機器を含むであろう。
さらに、機器がアナログ機器及びデジタル機器として示される。多数の機器がアナログ信号及びデジタル信号の両方を処理するので、本発明は、特定のタイプの機器には限定されない。

このような改変、変更及び改善は、本開示の一部であることを意図しており、本発明の精神及び範囲内にあることを意図している。したがって、上記の説明及び図面は例示にすぎない。

半導体テスタのための従来のクロックアーキテクチャのブロック図である。 本発明の１つの形態によるクロックアーキテクチャのブロック図である。 図２のクロックアーキテクチャの簡略化されたブロック図である。 ローカルクロックの位置合わせを示すタイミング図である。 時計の同期を示す図である。 ２つの機器のインターフェースを構成する回路のブロック図である。 ２つの機器間の通信過程を示す流れ図である。

Claims (30)

1. 試験システムにおいて、
   ａ）基準クロックを提供する基準クロック発生器と、
   ｂ）第１の機器（３０Ａ）であって、
   ｉ）前記基準クロック発生器に結合され、前記基準クロックから生成される第１のローカルクロックを提供する第１のローカルクロック発生器（４２）と、
   ｉｉ）前記第１の機器により実行されるべき少なくともひとつのコマンドと第２の機器により実行されるべき少なくともひとつのコマンドを含むプログラミングされたコマンドを格納する第１の制御回路（４６、４７、３２０Ａ）と、
   を備える第１の機器と、
   ｃ）第２の機器（３０Ｂ）であって、
   ｉ）前記基準クロック発生器に結合され、前記基準クロックから生成される第２のローカルクロックを提供する第２のローカルクロック発生器（４２）と、
   ｉｉ）入力及び出力を有する第２の制御回路であって、該第２の制御回路への前記入力に提供される時間値によって指定される時間で制御信号を出力する、第２の制御回路（４６、４７、３２０Ｂ）と、
   ｉｉｉ）前記第２の制御回路の前記出力に結合される制御入力を有する機能回路であって、その制御入力に前記第２の制御回路により出力される制御信号に応答して、前記第１の制御回路に記憶された前記第２の機器により実行される前記少なくともひとつのコマンドに基づいて機能を実行する、機能回路（５９２）と、
   を備える第２の機器と、
   ｄ）少なくとも前記第１の機器と前記第２の機器との間にあるネットワークであって、前記時間値を含むメッセージを搬送し、前記第１の制御回路は前記ネットワークに結合され、前記メッセージにおいて前記時間値を提供し、前記第２の制御回路は前記ネットワークに結合され、その入力において前記時間値を受信する、ネットワーク（ＩＳＬ）と、
   を備え、
   前記基準クロックは前記第１のローカルクロックと前記第２のローカルクロックよりも低い周波数を有する、
   た試験システム。
2. ａ）前記ネットワークによって搬送される前記メッセージは、さらに前記時間値に関連するコマンド値を含み、
   ｂ）前記第１の制御回路は前記ネットワークに結合されて前記コマンド値を与え、
   ｃ）前記第２の制御回路は前記ネットワークに結合されて前記コマンド値を受信し、
   ｄ）前記第２の制御回路は前記機能回路に結合される前記出力を有し、前記出力からの制御信号は、前記コマンド値に関連する前記時間値によって指示される時間に前記コマンド値により指定されたコマンドを前記機能回路に実行できるようにする、請求項１に記載の試験システム。
3. 前記第１の機器に提供される同期信号（ＤＳＹＮＣ）を生成するマスター制御回路をさらに備え、前記第１のローカルクロック発生器は、前記同期信号に応答して、前記第１のローカルクロックを基準クロック（ＲＣＬＫ）に同期するための回路を備える、請求項１に記載の試験システム。
4. 前記基準クロックは５００ＭＨｚ未満の周波数を有し、前記第１のローカルクロック及び前記第２のローカルクロックのうちの少なくとも一方のローカルクロック発生器は、８００ＭＨｚを超える周波数を有する、請求項１に記載の試験システム。
5. 前記ネットワークは切換回路（３００）と複数のラインとを含み、該ラインはそれぞれ、前記切換回路と１つの機器との間に結合される、請求項１に記載の試験システム。
6. 前記切換回路はルータを含む、請求項６に記載の試験システム。
7. 前記ネットワーク上で搬送される前記メッセージはアドレスを含み、前記切換回路は、複数のアドレスのそれぞれを前記複数のラインのうちの１つ又は複数に関連付けるアドレステーブルと、前記メッセージ内のアドレス及び前記アドレステーブル内のエントリの値に応答して選択的に、１つのライン上に前記メッセージを提供する回路とをさらに備える、請求項５に記載の試験システム。
8. 前記複数のアドレスのうちの少なくとも１つは複数のラインに関連付けられる、請求項７に記載の試験システム。
9. 少なくとも１つのアドレスは前記ラインの全てに関連付けられる、請求項７に記載の試験システム。
10. 前記第１の制御回路はパターン発生器（４６）を含む、請求項１に記載の試験システム。
11. ａ）前記第１の制御回路は、前記第１のローカルクロックによってクロック供給される第１の時間追跡回路（５１４）を含み、
    ｂ）前記第２の制御回路は、前記第２のローカルクロックによってクロック供給される第２の時間追跡回路（５５２）を含む、請求項１に記載の試験システム。
12. 前記第１の機器はデジタル機器を含み、前記第２の機器はアナログ機器を含む、請求項１に記載の試験システム。
13. 少なくとも２つの機器（３０、３０Ａ、３０Ｂ）を含む試験システム（２０）を動作させる方法であって、前記試験システムは、前記少なくとも２つの機器間に通信リンク（ＩＳＬ、３００、３３０）をさらに含み、前記方法は、
    ａ）前記少なくとも２つの機器内のタイミング回路（４７）に共通の基準クロック（３４）を提供し、
    ｂ）前記少なくとも２つの機器内の前記タイミング回路の位置合わせをし、前記少なくとも２つの機器内の前記タイミング回路は、前記基準クロックよりも高いタイミング分解能を提供し、
    ｃ）前記少なくとも２つの機器の第１の機器にコマンドを提供し、前記コマンドの一部は前記第１の機器（３０Ａ、３２０Ａ）によって実行され、そして前記コマンドの別の一部は前記少なくとも２つの機器の第２の機器（３０Ｂ、３２０Ｂ）によって実行され、
    ｄ）前記通信リンクを介して前記第１の機器から前記第２の機器へ、前記第２の機器によって実行されるべき少なくとも１つのコマンドと前記コマンドが実行されるべき時間とを通信し、
    ｅ）前記通信された時間まで待つと共に前記第２の機器で前記通信されたコマンドを実行する、
    ことを含む方法。
14. 前記タイミング回路はそれぞれ、アキュムレータを有する数値制御される発振器を有するローカルクロック発生器（４２Ａ，４２Ｃ）を含み、前記タイミング回路の位置合わせは、少なくとも前記第１の機器内の前記数値制御される発振器の前記アキュムレータに位置合わせ値をロードすることを含む、請求項１３に記載の方法。
15. ａ）前記タイミング回路の位置合わせは、同期信号（ＤＳＹＮＣ）を提供することを含み、
    ｂ）少なくとも前記第１の機器内の前記数値制御される発振器の前記アキュムレータに位置合わせ値をロードすることは、前記同期信号によって指示される時間（Ｅ_１）において前記アキュムレータに位置合わせ値をロードすることを含む、請求項１４に記載の方法。
16. 前記試験システムは、前記少なくとも２つの機器に結合される基準クロックを含み、前記タイミング回路の位置合わせは、前記第２の機器において前記基準クロックのパルスをカウントすることを含む、請求項１５に記載の方法。
17. 前記タイミング回路の位置合わせは、
    ａ）前記基準クロックの周期をカウントし、それによって、前記同期信号によって指示される時間（Ｅ_１）に関係する時間を追跡し、
    ｂ）前記第１の機器から前記第２の機器に時間値を含むメッセージを送信し、
    ｃ）前記メッセージ内の前記時間値によって指示される時間及び前記追跡された時間において、前記第２の機器内の前記数値制御される発振器の前記アキュムレータに前記メッセージ内の前記時間値によって指示される位置合わせ値をロードする、
    ことを含む、請求項１６に記載の方法。
18. 前記タイミング回路の位置合わせは、前記第１の機器から前記第２の機器にメッセージを送信し、前記メッセージは時間値（４５０）を含み、及び前記時間値の少なくとも一部によって指示される時間（Ｅ_４）において前記第２の機器の位置合わせを含む、請求項１３に記載の方法。
19. ａ）前記第１の機器内の前記タイミング回路は、第１の時間出力を有する第１の時間追跡回路（５１４）を含み、前記第２の機器内の前記タイミング回路は、第２の時間追跡回路（５５２）を含み、
    ｂ）前記第１の機器から時間値を含むメッセージの送信は、前記第１の時間出力から時間値を生成することを含み、
    ｃ）前記第２の機器の位置合わせは、前記第１の時間出力から生成される前記時間値に基づいて、前記第２の時間追跡回路内に値をロードすることを含む、請求項１８に記載の方法。
20. 前記第１の機器内の前記タイミング回路は第１のローカルクロック発生器（４２Ａ）を含み、前記第２の機器内の前記タイミング回路は第２のローカルクロック発生器（４２Ｃ）を含み、前記タイミング回路の位置合わせは、前記第２のローカルクロック発生器によって生成されるクロックを、前記第１のローカルクロック発生器によって生成されるクロックに対して位置合わせすることを含む、請求項１８に記載の方法。
21. 前記第１のローカルクロック発生器及び前記第２のローカルクロック発生器は、共通の基準クロック（ＲＣＬＫ）からクロックを生成する、請求項２０に記載の方法。
22. 前記第１の機器から前記第２の機器までの通信は、ルータ（３３０）に接続される複数のシリアルラインを含むネットワークを介して通信することを含む、請求項１３に記載の方法。
23. ａ）前記タイミング回路の位置合わせは、
    ｉ）前記第１の機器上にある前記タイミング回路から時間（Ｅ_３）を特定し、
    ｉｉ）前記特定された時間（Ｅ_３）で時間値（４０８）を生成することを含み、前記時間値は前記特定された時間を表す値からオフセットされており、
    ｂ）前記方法は、前記第１の機器から前記第２の機器にメッセージを送信することをさらに含み、前記メッセージは、前記時間値を含む、請求項１３に記載の方法。
24. 前記第１の機器から前記第２の機器までの通信は、前記第１の機器から前記第２の機器にパケットを送信することを含み、各パケットは複数のフィールドを含む、請求項１３に記載の方法。
25. 前記複数のフィールドは少なくとも１つのコマンドフィールド及び１つのタイムスタンプフィールドを含む、請求項１３に記載の方法。
26. 前記複数のフィールドは１つの宛先フィールドをさらに含む、請求項２５に記載の方法。
27. 前記第１の機器から前記第２の機器までの通信は、前記宛先フィールドに前記第２の機器の宛先ＩＤを挿入することを含む、請求項２６に記載の方法。
28. 前記第１の機器から前記第２の機器までの通信は、前記宛先フィールドに、第１のパターングループＩＤを有する機器からなる第１のパターングループに対応する宛先ＩＤを挿入することを含み、前記メッセージは前記第１のパターングループ内の少なくとも第３の機器に通信される、請求項２６に記載の方法。
29. 第４の機器から第２のパターングループＩＤを有する機器からなる第２のパターングループ内の複数の機器まで通信することをさらに含む、請求項２８に記載の方法。
30. 前記第１の機器から前記第２の機器までの通信は、前記宛先フィールドに同報ＩＤを挿入することを含む、請求項２６に記載の方法。

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