JP2008521018A - 同期した機器を有する自動試験システム - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 94
- 230000001360 synchronised effect Effects 0.000 title abstract description 28
- 230000006854 communication Effects 0.000 claims abstract description 30
- 238000004891 communication Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 51
- 230000004044 response Effects 0.000 claims description 15
- 238000013461 design Methods 0.000 abstract description 11
- 230000036962 time dependent Effects 0.000 abstract 1
- 230000008569 process Effects 0.000 description 22
- 230000006870 function Effects 0.000 description 21
- 239000004065 semiconductor Substances 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000021615 conjugation Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
Description
関連出願
本願は、米国特許法第119条(e)項に基づいて、参照によりその全体が本明細書に援用される、2004年11月22日に出願の「INSTRUMENT SYNCHRONIZATION FOR AUTOMATIC TEST EQUIPMENT」と題する米国仮特許出願第60/630,111号に基づく優先権を主張する。
コマンドを与えるテスタ内の回路は、「パターン発生器」と呼ばれる。
。
包含することを意図している。
において用いることができる数値カウンタ発振器を説明している。
ログラムは、たとえば、特定のアナログ信号源がデジタルチャネル内のイベントに応答して、特定の時間において所望の周波数の正弦波を生成すべきであることを、又は受信機が、デジタルチャネル内のイベントに応答して、特定の時間においてDUTの出力を収集し始めるべきであることを指定することができる。
クルがカウントされる。整定時間の終了時に、ローカル時計は、整定時間DATに等しい値をロードされる。このようにして、時計は時間を追跡し、DSYNC信号によって特定される時間E1が0時間基準としての役割を果たす。
OW_RES時計が生成することができるよりも多い、分解能のビットを表す。したがって、それらの値は図示されず、WATCHA及びLOW_RES時計内の値を容易に比較できるようにするために、0であると仮定することができる。フィールド420及び422は、LOW_RES時計の実施態様に含まれる必要はない。
るような位相を有するように、制御される機器のタイミング回路内の値が設定される。
整定時間の終了は時間E6において示される。時間E6では、WATCHBは初期値をロードされ、LCLKBでクロック供給される。WATCHBは、同期コマンド内のタイムスタンプ450の値に、遅延DAT2を加えた値を表す時間をロードされる。このようにして、WATCHBは、WATCHA内の値に対して決定的な関係を有する値をロードされ、その後、LCLKBによってクロック供給され、それは、WATCHAをクロック供給するローカルクロックに対して再現可能な関係を有する。このようにして、WATCHBはWATCHAに同期する。
機能を実行する。PHY530及び550は、メッセージが選択されたプロトコルのフォーマットに準拠することを検証することもできる。たとえば、それらのPHYは、発信元ID又は宛先IDが、テスタ内の有効な発信元ID及び宛先IDに対応することを検査することができる。又は、それらのPHYは、メッセージのタイムスタンプフィールド内の値が有効な将来の時間を表すことを検査することができる。
ってもよい。
そのプロセスは、サブプロセス620及びサブプロセス650として示される2つの並行したサブプロセスを含む。図6の例では、サブプロセス620は、コントローラ機器のISLインターフェース320A(図5)において実行される。サブプロセス650は、制御される機器のISLインターフェース320B(図5)において実施される。
ステップ626では、コントローラ機器が、ISLを介して、制御される機器に対して「時計同期」コマンドを送出する。このコマンドは、コントローラ機器上のパターン発生器においてプログラミングされるコマンドに応答して送出されることがある。同期コマンドは、図4Bにおいて416で示されるように、タイムスタンプを含む。
コントローラ機器では、過程はステップ626からステップ632に進む。ステップ632では、図4Bに示される打ち切られた部分R2を表す残余が格納される。その残余は、たとえば、518(図5)のようなレジスタ内に格納されることがある。
けられる必要はない。パケット内に含むことができる宛先IDを、システム内の全ての機器がそのパケットを受信し、処理すべきであることを示すように規定することによって、同報メッセージの伝送を実施することができる。各機器は、そのメッセージの宛先フィールド内に自らのID、又は同報IDのいずれかを有するメッセージを受信し、それに応答することができる。制御される機器のグループが1つのコマンドを受信するとき、そのグループ内の全ての機器が、コマンドを送信する機器内の時計に同期した時計を有することが好ましい。
デジタル機器が1つのパターン発生器を有する必要はない。デジタル機器によっては、他のデジタル機器上のパターン発生器からコマンドを受信することもある。たとえば、デジタル機器によっては、比較的低い周波数のパターンを生成するものもあれば、高い周波数のパターンを生成するものもある。低い周波数の機器は、それよりも高い周波数の機器からコマンドを受信することができる。代替的には、デジタル機器のうちのいくつか、又は全てが、1つの中央パターン発生器からコマンドを受信することもできる。全てのデジタル機器がパターン発生器を備えるときであっても、いくつかのデジタル機器が、他の機器にコマンド又はステータスメッセージを送信することが依然として望ましいことがある。
る。オフセットが結合される順序も場所も重要ではない。たとえば、図5は、ローカル時計の出力に加算される残余及び待ち時間(レイテンシ)値を示す。これらの値は、ローカル時計内に導入することができる。又は、これらの値は、ローカルクロックを生成する回路内に導入することもできる。
さらに、機器がアナログ機器及びデジタル機器として示される。多数の機器がアナログ信号及びデジタル信号の両方を処理するので、本発明は、特定のタイプの機器には限定されない。
Claims (31)
- 試験システムにおいて、
a)基準クロックを提供する基準クロック発生器と、
b)第1の機器であって、
i)前記基準クロック発生器に結合され、前記基準クロックから生成される第1のローカルクロックを提供する第1のローカルクロック発生器と、
ii)複数の機器のためのプログラミングされたコマンドを格納する第1の制御回路と、
を備える第1の機器と、
c)第2の機器であって、
i)前記基準クロック発生器に結合され、前記基準クロックから生成される第2のローカルクロックを提供する第2のローカルクロック発生器と、
ii)入力及び出力を有する第2の制御回路であって、該第2の制御回路への前記入力において提供される時間値によって指定される時間において前記出力をアサートする、第2の制御回路と、
iii)前記第2の制御回路の前記出力に結合される制御入力を有する機能回路であって、その制御入力においてアサートされた値に応答して機能を実行する、機能回路と
を備える第2の機器と、
d)少なくとも前記第1の機器と前記第2の機器との間にあるネットワークであって、時間値を含むメッセージを搬送し、前記第1の制御回路は前記ネットワークに結合され、前記メッセージにおいて前記時間値を提供し、前記第2の制御回路は前記ネットワークに結合され、その入力において前記時間値を受信する、ネットワークと、
を備えた試験システム。 - a)前記ネットワークによって搬送される前記メッセージは、さらにイベントコードを含み、
b)前記第1の制御回路は前記ネットワークに結合され、前記時間値に関連するイベントコードを生成し、
c)前記第2の制御回路は前記ネットワークに結合され、前記時間値に関連する前記イベントコードを受信し、
d)前記第2の制御回路は前記機能回路に結合されるイベント出力を有し、該イベント出力は、前記イベントコードに関連する前記時間値によって指示される時間において前記イベントコードを示す値を有する、請求項1に記載の試験システム。 - 前記基準クロックは、前記第1のローカルクロック及び前記第2のローカルクロックよりも低い周波数を有する、請求項1に記載の試験システム。
- 前記第1の機器に提供される同期信号を生成するマスター制御回路をさらに備え、前記第1のローカルクロック発生器は、前記同期信号に応答して、前記第1のローカルクロックを位置合わせするための回路を備える、請求項1に記載の試験システム。
- 前記基準クロックは500MHz未満の周波数を有し、前記第1のローカルクロック及び前記第2のローカルクロックのうちの少なくとも一方のローカルクロック発生器は、800MHzを超える周波数を有する、請求項1に記載の試験システム。
- 前記ネットワークは切換回路と複数のラインとを含み、該ラインはそれぞれ、前記切換回路と1つの機器との間に結合される、請求項1に記載の試験システム。
- 前記切換回路はルータを含む、請求項6に記載の試験システム。
- 前記ネットワーク上で搬送される前記メッセージはアドレスを含み、前記切換回路は、複数のアドレスのそれぞれを前記複数のラインのうちの1つ又は複数に関連付けるアドレステーブルと、前記メッセージ内のアドレス及び前記アドレステーブル内のエントリの値に応答して選択的に、1つのライン上に前記メッセージを提供する回路とをさらに備える、請求項6に記載の試験システム。
- 前記複数のアドレスのうちの少なくとも1つは複数のラインに関連付けられる、請求項8に記載の試験システム。
- 少なくとも1つのアドレスは前記ラインの全てに関連付けられる、請求項8に記載の試験システム。
- 前記第1の制御回路はパターン発生器を含む、請求項1に記載の試験システム。
- a)前記第1の制御回路は、前記第1のローカルクロックによってクロック供給される第1の時間追跡回路を含み、
b)前記第2の制御回路は、前記第2のローカルクロックによってクロック供給される第2の時間追跡回路を含む、請求項1に記載の試験システム。 - 前記第1の機器はデジタル機器を含み、前記第2の機器はアナログ機器を含む、請求項1に記載の試験システム。
- 少なくとも2つの機器を含む試験システムを動作させる方法であって、前記試験システムは、前記少なくとも2つの機器間に通信リンクをさらに含み、前記方法は、
a)前記少なくとも2つの機器内のタイミング回路間に共通の時間基準を確立し、
b)試験におけるイベントを規定する試験パターンを用いて、前記第1の機器におけるシーケンスを決定し、前記イベントの一部は前記第1の機器によって実行され、前記イベントの一部は前記第2の機器によって実行され、
c)前記通信リンクを介して前記第1の機器から前記第2の機器まで通信し、それによって、前記第2の機器によって実行されるべき少なくとも1つのイベントと、前記イベントが実行されるべき時間とを指定し、
d)前記指定された時間まで待つと共に前記第2の機器で前記指定されたイベントを実行する、
ことを含む方法。 - 前記タイミング回路はそれぞれ、アキュムレータを有する数値制御される発振器を有するローカルクロック発生器を含み、前記共通の時間基準の確立は、少なくとも前記第1の機器内の前記数値制御される発振器の前記アキュムレータに位置合わせ値をロードすることを含む、請求項14に記載の方法。
- a)前記共通の時間基準の確立は、同期信号を提供することを含み、
b)少なくとも前記第1の機器内の前記数値制御される発振器の前記アキュムレータに位置合わせ値をロードすることは、前記同期信号によって指示される時間において前記アキュムレータに位置合わせ値をロードすることを含む、請求項15に記載の方法。 - 前記試験システムは、前記少なくとも2つの機器に結合される基準クロックを含み、前記共通の時間基準の確立は、前記第2の機器において前記基準クロックのパルスをカウントすることを含む、請求項16に記載の方法。
- 前記共通の時間基準の確立は、
a)前記基準クロックの周期をカウントし、それによって、前記同期信号によって指示される時間に対して時間を追跡し、
b)前記第1の機器から前記第2の機器に時間値を含むメッセージを送信し、
c)前記メッセージ内の前記時間値によって指示される時間及び前記追跡された時間において、前記第2の機器内の前記数値制御される発振器の前記アキュムレータに前記メッセージ内の前記時間値によって指示される位置合わせ値をロードする、
ことを含む、請求項17に記載の方法。 - 前記共通の時間基準の確立は、前記第1の機器から前記第2の機器にメッセージを送信し、前記メッセージは時間値を含み、及び前記時間値の少なくとも一部によって指示される時間において前記第2の機器上で時間基準を確立することを含む、請求項14に記載の方法。
- a)前記第1の機器内の前記タイミング回路は、第1の時間出力を有する第1の時間追跡回路を含み、前記第2の機器内の前記タイミング回路は、第2の時間追跡回路を含み、
b)前記第1の機器から時間値を含むメッセージの送信は、前記第1の時間出力から時間値を生成することを含み、
c)前記第2の機器において時間基準の確立は、前記第1の時間出力から生成される前記時間値に基づいて、前記第2の時間追跡回路内に値をロードすることを含む、請求項19に記載の方法。 - 前記第1の機器内の前記タイミング回路は第1のローカルクロック発生器を含み、前記第2の機器内の前記タイミング回路は第2のローカルクロック発生器を含み、前記共通の時間基準の確立は、前記第2のローカルクロック発生回路によって生成されるクロックを、前記第1のローカルクロック発生回路によって生成されるクロックに対して位置合わせすることを含む、請求項19に記載の方法。
- 前記第1のローカルクロック発生器及び前記第2のローカルクロック発生器は、共通の基準クロックからクロックを生成する、請求項21に記載の方法。
- 前記第1の機器から前記第2の機器までの通信は、ルータに接続される複数のシリアルラインを含むネットワークを介して通信することを含む、請求項14に記載の方法。
- a)前記共通の時間基準の確立は、
i)前記第1の機器上にある前記タイミング回路から導出される時間に対して時間を特定し、
ii)前記特定された時間の第1の部分を用い、それによって、時間値を生成し、
iii)前記特定された時間の第2の部分を格納する、
ことを含み、
b)前記方法は、前記第1の機器から前記第2の機器に第2のメッセージを送信することをさらに含み、前記第2のメッセージは、前記時間値の前記格納された第2の部分だけオフセットされる、前記第1の機器内の前記タイミング回路からの時間から導出される第2の時間値を含む、請求項14に記載の方法。 - 前記第1の機器から前記第2の機器までの通信は、前記第1の機器から前記第2の機器にパケットを送信することを含み、各パケットは複数のフィールドを含む、請求項14に記載の方法。
- 前記複数のフィールドは少なくとも1つのコマンドフィールド及び1つのタイムスタン
プフィールドを含む、請求項14に記載の方法。 - 前記複数のフィールドは1つの宛先フィールドをさらに含む、請求項26に記載の方法。
- 前記第1の機器から前記第2の機器までの通信は、前記宛先フィールドに前記第2の機器の宛先IDを挿入することを含む、請求項27に記載の方法。
- 前記第1の機器から前記第2の機器までの通信は、前記宛先フィールドに、第1のパターングループに対応する宛先IDを挿入することを含み、前記メッセージは前記第1のパターングループ内の少なくとも第3の機器に通信される、請求項27に記載の方法。
- 第4の機器から第2のパターングループ内の複数の機器まで通信することをさらに含む、請求項29に記載の方法。
- 前記第1の機器から前記第2の機器までの通信は、前記宛先フィールドに同報IDを挿入することを含む、請求項27に記載の方法。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US63011104P | 2004-11-22 | 2004-11-22 | |
US60/630,111 | 2004-11-22 | ||
US11/063,289 | 2005-02-22 | ||
US11/063,289 US7454681B2 (en) | 2004-11-22 | 2005-02-22 | Automatic test system with synchronized instruments |
PCT/US2005/042691 WO2006055980A1 (en) | 2004-11-22 | 2005-11-22 | Automatic test system with synchronized instruments |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008521018A true JP2008521018A (ja) | 2008-06-19 |
JP5869196B2 JP5869196B2 (ja) | 2016-02-24 |
Family
ID=36001766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007543508A Active JP5869196B2 (ja) | 2004-11-22 | 2005-11-22 | 同期した機器を有する自動試験システム |
Country Status (6)
Country | Link |
---|---|
US (1) | US7454681B2 (ja) |
EP (1) | EP1828793A1 (ja) |
JP (1) | JP5869196B2 (ja) |
KR (1) | KR101265063B1 (ja) |
CN (1) | CN101103278B (ja) |
WO (1) | WO2006055980A1 (ja) |
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- 2005-11-22 JP JP2007543508A patent/JP5869196B2/ja active Active
- 2005-11-22 KR KR1020077014303A patent/KR101265063B1/ko active IP Right Grant
- 2005-11-22 WO PCT/US2005/042691 patent/WO2006055980A1/en active Application Filing
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CN101103278A (zh) | 2008-01-09 |
WO2006055980A1 (en) | 2006-05-26 |
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JP5869196B2 (ja) | 2016-02-24 |
US20060123297A1 (en) | 2006-06-08 |
KR20070086583A (ko) | 2007-08-27 |
CN101103278B (zh) | 2012-01-11 |
KR101265063B1 (ko) | 2013-05-16 |
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Legal Events
Date | Code | Title | Description |
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|
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|
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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