JPH02168308A - クロック信号供給装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機等のクロック信号供給装置に係り、
特に高速に演算を処理する大型計算機のクロック供給系
に用いて好適なりロック信号供給装置に関する。

〔従来の技術〕

従来の電子計算機のクロック信号供給装置の一例を第２
図に示す。第２図において、１０はクロック信号発生部
、２０はそのクロック信号の分配先の装置、３０はその
間をつなぐケーブルである。

また、４０は各分配先２０の中に設けられた下位の分配
先、５０はその下位の分配先の中に設けられた更に下位
の分配先であり、更にその中に末端の分配先がある。具
体的には、例えば２０が筐体、４０が配線基板（モジュ
ール）、５０がＬＳＩチップ、末端の分配先がフリップ
フロップである。

この装置は、高周波発振器１１から取り出した原クロッ
ク信号を分周器１２に通すことによって必要に応じた周
波数および相数のクロック信号に分周し、１３，２１．
４１等の何段かのバッファ用ＬＳＩやケーブル３０等を
介して末端の分配先に供給する。このとき、バッファ回
路やケーブル内の信号伝播時間にばらつきがあると、各
分配先におけるクロック信号の位相ばらつき（クロック
スキューとも言う）となって現われる。クロックスキュ
ーが大きいと計算機の高速化の障害となるため、何等か
の方法で位相調整してクロックスキューを低減する必要
がある。

従来の大型計算機のクロック信号の位相調整方法として
は、オシロスコープ等によって各分配先におけるクロッ
ク信号の波形をＩＮ測し、人手によって例えば第２図の
遅延素子１４を取替えながらその位相を規定値に合わせ
るのが一般的であった。

なお、制御信号によって遅延時間を変化させて遅延素子
の取替えを不要とする方法が特開昭６１−３９６５０号
に開示されている。

また、オシロスコープを使わないやり方として特開昭６
１−３９６１９号に、クロック給電用の回路でリングオ
シレータを構成し、その発振周波数からクロック給電用
回路の信号遅延時間を検出してそれを規定値に合わせる
方法が開示されている。

〔発明が解決しようとする課題〕

クロック信号の位相調整をオシロスコープ等を使って行
なう場合には、調整に相当の手間がかかることになり、
調整箇所をあまり多くすることはできない。従って、限
られた数の中継点において位相調整した後は、そこから
末端の分配先までは無調整で送らざるを得ない。この無
調整で送る部分の信号伝播時間のばらつきがクロックス
キュー低減の限界となってしまう。また、クロック信号
の周波数が高くなると、ケーブルを通した時に生ずる反
射や振幅の減衰等が顕著になるため、周波数の高いクロ
ック信号の位相調整はもともと困難であった。たとえば
第２図において、大型計算機のクロック源１０から各分
配先２０までのケーブル３０の長さは、筐体をあまり小
さくできないため約２〜４ｍ程度は必要になる。一方、
クロック源の大きさをあまり大きくできないため、この
ケーブルの外径は約２〜３ｍｍ以下に制約される。

このようなケーブルで約１００ＭＨｚ程度以上のクロッ
ク信号を伝送しようとすると信号振幅の減衰が現われ、
特に数百ＭＨｚを超えると信号振幅は半分程度以下にま
で減衰する。これに伴ってクロック信号の位相調整は難
しくなる。

更に、故障等によりバッファ用のＬＳＩチップを交換し
た場合には、その都度位相調整をやり直す必要がある。

特開昭６１−３９６５０号に開示された方法では、遅延
素子をいちいち取替える必要はなくなるが、クロック信
号が所望の位相になっているかどうかを観測することは
必要である。しかも、アナログの電圧によって遅延時間
を制御しているため。

この制御電圧がノイズによって変化するとそれがクロッ
クスキューとなって現われる。

一方、特開昭６１−３９６１９号に開示された方法の場
合には、各分配先から元の入力点へ帰還するための信号
経路の伝播時間を全て揃える必要が有り、結局多数の信
号経路の伝播時間を合わせなければクロックスキューは
減らないことになる。

本発明は、自動的にクロック信号の位相調整をしてクロ
ックスキューのないクロック信号供給装置に関わる０本
発明はクロック信号の位相調整時に種々のノイズの影響
により調整エラーが生じることのない改良されたクロッ
ク信号供給装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明の装置では１位相基準となる参照信号を設け、ク
ロック信号供給源の装置からクロック信号供給先の装置
までの間はクロック信号の伝送ラインと参照信号の伝送
ラインを設ける。参照信号の伝送ラインはあらかじめス
キューのないように調整される。（例えば、参照信号の
周波数を位相調整のし易い低い周波数に設定し参照信号
の伝送ラインをすべてに対し、負荷条件や長さを一致さ
せて位相合わせをしておく、）クロック信号供給先の装
置では、クロック信号の位相を！１４！！する可変遅延
回路と、この可変遅延回路の出力と参照倍信号との位相
を比較して比較結果を出力する位相比較回路とを設け、
位相比較回路の出力に応じて可変遅延回路の遅延量を制
御する６位相調整中に外部あるいは内部よりノイズによ
り妨害があると位相調整量にエラーが発生する恐れがあ
る。本発明の装置では、位相調整エラーを検出して正し
い位相調整を行うノイズフィルタを提供する。さらに、
位相調整はノイズの発生しやすい期間を避けて行われる
。

〔作用〕

本発明によれば、比較的位相調整のやり易い周波数の参
照信号のみ精密に位相調整しておけば他の相は自動的に
調整されることになる。よって、より末端に近い中継点
まで精密に位相調整し５クロックスキユーを低減するこ
とができる。更に、末端に近い中継点まで位相基準は１
本の信号経路箱 によって送られてくるため、１１間のグロックスキュー
を低減することもできる。そして位相比較回路の出力の
エラーを検出することによりクロック信号を正しい位相
に制御できる。

〔実施例〕

以下、本発明の詳細な説明する。第１図は本発明の一実
施例を示す全体構成図である。１０はクロック信号発生
部、２０はそのクロック信号の分配先（例えば筐体）、
３０はその間をつなぐ信号経路（例えばケーブル）であ
る、また４０は分配先２０の中に設けられた下位の分配
先（例えば配線基板）、５０は更にその中に設けられた
更に下位の分配先（例えばＬＳＩチップ）であり、更に
その中に末端の分配先（例えばフリップフロップ）があ
る、また、１３，２１．４１はファンアウトを増やすた
めのバッファ回路であり、例えばそれぞれがＬＳＩチッ
プである。そしてこの装置は、端末の分配先においてス
キューの小さいクロック信号を供給することを目的とし
ている。

次に、この装置全体の動作について簡単に説明する。発
振器１１で発生した高周波信号は２つに分けられ、一方
はそのままの周波数で分配先５０まで送られる。以下、
この信号を原クロック信号と称する。もう一方は１分周
器１５によって人手による位相調整が容易な周波数にま
で分周され。

位相基準として精密に調整されて分配先５０まで送られ
る。以下、この信号を参照信号と称する。

例えばクロック信号が７００ＭＨｚの場合参照信号の周
波数は１００〜２００　Ｍ　Ｈｚあるいはそれ以下が好
ましい。各分配先５０の中では、可変遅延回路５１によ
って原クロック信号の位相を補正して分周器１２に加え
る。分周ＷＩ１１２ではさらに端末の分配先で必要とす
る周波数および位相のクロック信号を作り出す。そして
分周器１２から作り出された各相のクロック信号は、伝
播時間の等しい経路を通って多数の末端の分配先（フリ
ップフロップ）に供給されると共に、フィードバック信
号として位相比較回路５２にも供給される。位相比較回
路５２はフィードバック信号と参照信号を比較し、可変
遅延回路５１の遅延時間を調整してフィードバック信号
と参照信号の位相を一致させるように動作する０次に、
可変遅延回路５Ｌや位相比較回路５２等の構成について
詳しく述べる。

位相比較回路５２の一実施例を第３図（ａ）に。

その動作波形の一例を第３図（ｂ）に示す。第３図（ａ
）において、３０１，３０２，３０５゜３０８はＯＲ／
ＮＯＲ回路、３０３は差動回路。

３０４はＤ型フリップフロップである。３０６゜３０７
はは遅延時間固定の遅延回路であり、ＯＲ／ＮＯＲ回路
を何段か接続しても構成できるし。

配線基板上を走らせた適当な長さの信号配線によっても
実現できる。３５０と３５１は、一方がフィードバック
信号を入力する端子、他方が参照信号を入力する端子で
あり、この２つの信号の位相が比較される。今、第３図
（ｂ）に示すように３５０の端子に入力されるフィード
バック信号の位相の方が３５１の端子に入力される参照
信号の位相より僅かに早かったとする。すると、３５０
゜３５１の端子に入力される信号の両方がハイレベルの
間は３５２，３５３の端子の電圧も両方共ハイレベルで
あるが、３５０の端子に入力される信号の立ち下がりの
方が３５１の端子に入力される信号の立ち下がりより少
し先に始まるため、３５２の端子の電圧の方が３５３の
端子の電圧より少し先に立ち下がり始める。ここで、３
０１，３０２の回路はＮＯＲ側の出力を交差接続されて
いるため、少し遅れて立ち下がり始めた方（すなわち３
５３の端子の電圧）は途中から再びハイレベルに戻る。

その結果、３５０，３５１の端子に入力される信号の立
ち下がりエツジからある一定時間の後には３５２の端子
の電圧はローレベル、３５３の端子の電圧はハイレベル
となって確定し、差動回路３０３の出力の端子３５４の
電圧はローレベルとなる。また、３５０，３５１の端子
に入力される信号の早遅関係が逆の場合には３５４の端
子の電圧はハイレベルとなる。従って、３５０゜３５１
の端子に入力される信号の立ち下がりエツジからある一
定時間の後に３５４の端子のレベルを３０４のラッチに
取り込めば３５０，３５１の端子に入力された信号の早
遅関係に対応して出力端子３５９のレベルが決まる。そ
の後は３５０゜３５１の端子に入力された信号の遅延関
係が反転するまで３５９の端子のレベルは変化しない。

なお、３５４の端子のレベルを３０４のラッチに取り込
むタイミングは第３図（ｂ）に示すように３０５．３０
６．３０７，３０８の各回路の信号伝播時間によって任
意に設定できる。

次に可変遅延回路５１の一実施例を第４図に示す。第４
図において、４５０は信号経路３０を通過して来た未調
整クロック信号を入力する端子、４５６は未調整クロッ
ク信号を任意の時間だけ遅延した調整済クロック信号を
出力する端子である。

３５９はその遅延時間を制御するための信号を入力する
端子であり、位相比較回路５２の判定結果（フィードバ
ック信号）を直接もしくは後述するノイズフィルタを介
して入力する。また、４６０は遅延制御回路５００の制
御信号を変化させるためのクロック信号を入力する端子
であり、参照信号かもしくはそれより周期の長い比較的
ゆっくりした例えば４ＫＨｚのクロック信号を供給すジ
≧の低周波クロック信号の発生源は後で述べるサービス
プロセッサより供給されるか、あるいは参照信号を分周
したものを用いる。４６１〜４６４はそれぞれセレクタ
４０１〜４０４の出力を切り換える制御信号端子である
。すなわち、セレクタ４０１を通して４５３の端子に出
力される信号は、例えば４６１の端子がローレベルの時
には４５１の端子に入力さ九た信号であり、４６１の端
子がハイレベルのときには４５２の端子に入力された信
号である。セレクタ４０１の入力端子４５１および４５
２に入力される信号は、４５０の端子に入力される原ク
ロック信号を差動回路１段分の信号伝播時間だけ遅延し
た信号と、それより負荷容量４１０による信号伝播時間
の増加分だけ更に遅延した信号であるため、４６１の端
子の制御信号を切り換えることによって４５０の端子か
ら４５３の端子までの信号遅延時間をその増加分だけ変
化させることができる。同様に４６２の端子の制御信号
を切り換えることによって４５３の端子から４５４の端
子までの信号遅延時間を変化させることができるが、負
荷容量４１１が負荷容量４１０より大きくなるように設
計しておけば、４６２の端子の制御信号の切り換えによ
る遅延時間の変化を４６１の端子の制御信号の切り換え
による変化より大きくすることができる。このようにす
れば、ディジタルの制御信号によって未調整クロック信
号の遅延時間を変化させ得る可変遅延回路５１を実現す
ることができる。可変遅延回路５１の総遅延量の中央値
は参照信号と中央値で遅延されたクロック信号とが位相
が一致するような値に選択される。すなわち、中央値よ
り少い遅延量ではクロック信号の位相が早く、中央値よ
り多い遅延量ではクロック信号の位相が遅れる（参照信
号に比べて）、なお、負荷容量をあまり大きくすると信
号波形が鈍るため、遅延時間の変化を大きくしたいとき
には、負荷容量を大きくするよりもセレクタ４０３や４
０４の入力のように回路段数の違いによって遅延時間差
を作るのが望ましい、また、非常に大きな遅延時間差が
必要な時には、遅延させる側の信号を配線基板上やケー
ブル内に通すことにより遅延時間差をケーブルの遅延量
で稼ぐこともできる。このようにすれば、制御信号のビ
ット数さえ制限しなければ、任意の最小分解能と任意の
最大可変幅を持った可変遅延回路５１を実現することが
できる。

例えば、第４図の容量素子４１０による負荷遅延が３０
ｐｓ、容量素子４１１による負荷遅延が５０ｐｓ、ゲー
ト１段によるゲートデイレイがＬｏｏｐｓになるように
設計しておけば、最小分解能３０ｐｓで最大可変幅３８
０ｐｓ　（＝＝３０＋５０＋１００ｘｌ＋１ＯＯＸ２）
　とする、逆に。

最小分解能α、最大可変幅Ａの可変遅延回路を実現した
いときは、各段毎の可変幅をａｌ＃　ａｚｔａａ＋・・
・・・・ｇ　ａｎとしたときにａ、（α ａ２−ａ、（α ａ、−（ａ２＋ａ工）くα ａ　４−（ａ　ａ　＋　８２　＋　ａ　ｚ　）　＜αａ
　ｎ　　（ａ　ｎ−□＋・・・・・・＋ａ、＋　ａ、＋
　ａ、）　＜αａｎ＋ａｎ−□＋・・・・・・＋ａ、＋
ａ２＋ａ、〉Ａを満足するように容量素子やゲート段数
を設計すればよい。

遅延制御回路５００は、例えば第５図に一実施例を示す
ようなＵＰ／ＤＯＷＮカウンタによって実現できる。第
５図において、５０１〜５０４はマスタスレイプ型のブ
リップフロップ、３５９は位相比較回路５２の判定結果
を入力する端子、４６０は比較的ゆっくりしたクロック
信号を入力する端子である。この４６０の端子に加える
クロック信号の周波数については、第７図の説明の部分
に詳しく述べる。４６１〜４６４は可変遅延回路のセレ
クタを切り替えるための制御信号を出力する端子である
。４６１〜４６４の端子のレベルが表わす２進数の数値
は、３５９の端子がハイレベルの時は４６０の端子に入
力されるクロック信号の１パルスにつき１カウントずつ
増加し、３５９の端子がローレベルの時は１カウントず
つ減少するように変化する。従って、フィードバック信
号の位相の方が参照信号の位相より早い場合には３５９
をハイレベルとして可変遅延回路５１の遅延時間が増加
するように、逆にフィードバック信号の位相の方が遅い
場合には遅延時間が減少するように制御し、よってフィ
ードバック信号の位相を参照信号の位相に合ねせること
ができる。

なお、５５０の端子に入力する信号は位相調整が終了し
た後に制御を停止して４６１〜４６４の端子のレベルを
固定するためのものである。クロック信号の供給を開始
する前は殆どの回路が交流的な動作をしないため、電子
計算機の内部で発生するノイズはせいぜい電源のリップ
ル程度であるが、クロック信号の供給を開始すると多数
の回路が一斉に動きだして大きなノイズが発生する。従
って、最初は末端の分配先にはクロック信号を供給せず
にフィードバック信号のみを出力した状態で位相調整機
構を働かせ１位相調整が完了した後に５５０の端子をハ
イレベルにして４６１〜４６４の制御信号の変化を停止
し、その後にクロック信号の供給を開始する。すると、
大きなノイズの影響を受けずに位相調整を行うことがで
き、よってクロックスキューを低減することができる。

なお、位相調整の完了の検出方法は、例えばタイマー回
路等によって遅延制御回路の出力の表す数値が最小値か
ら最大値まで変化するのに充分な時間だけ待ちことによ
り実現できる。タイマー回路は後で説明するサービスプ
ロセッサがその機能を受は持つ。

第６図は遅延制御回路５００の他の実施例を示す構成図
である。第５図の回路が普通のＵＰ／ＤＯＷＮカウンタ
であるのに対して、第６図の回路は４６０の端子に入力
されるクロック信号の１パルスに付き４６１〜４６４の
うちのいずれか１ビット（具体的には、３５９の端子に
入力された指令に対応して変化可能なビットのうち最も
左にあるもの）しか変化しない、この回路は１位相調整
開始直後の位相ズレの大きい間は遅延時間の変化を大き
くして位相調整完了までに要する時間を短くしたもので
ある。制御信号のビット数をＮとすると、位相調整完了
までに要する時間は、第５図の回路の場合４６０の端子
に入力されるクロック信号の周期の２Ｎ倍になるのに対
して第６図の回路ではＮ倍ですむ、従って、Ｎが大きく
なった場合には、その差が特に顕著となる。ただし、第
６図の回路は、第５図の回路に比べて遅延時間の切り替
え幅の小さいビットの制御には不向きである。従って、
可変遅延回路のビット数が多いときには、下の方のビッ
トは第５図の遅延制御回路で制御し、上の方のビットは
第６図の遅延制御回路で制御するのが望ましい。なお、
第５図、第６図共に、制御信号のビット数を増減したい
時は図の破線で囲んだ部分の数を増減する。また、第５
図の回路で下の方のビットを制御し第６図の回路で上の
方のビットを制御する場合には、それぞれの図の中の破
線の部分のいずれかで切断して、第５図の中のそれより
左の部分と第６図の中のそれより右の部分とを接続する
。

第７図は、位相比較回路５２と遅延制御回路５００との
間に接続するノイズフィルタ７００の一実施例を示した
ものである。第７図において、７０１および７０２の部
分はそれぞれカウンタ回路を構成する。３５９は位相比
較回路５２の出力３５９を接続する端子、５５１および
５５２は第５図または第６図の５５１および５５２に接
続する端子である。４６０は第５図や第６図と同様に参
照信号かもしくはそれより周期の長い比較的ゆっくりし
たクロック信号を供給する端子である。

このクロック信号の供給方法としては、参照信号を流用
して使ってもよいし、サービスプロセッサから供給して
もよい、また、新たな発振器を設カウンタのみカウント
が進み７０１のカウンタの出力は変化しない。逆に、３
５９の端子がローレベルの時には、７０１のカウンタの
みカウントが進み７０２のカウンタの出力は変化しない
、そして、７０１および７０２のカウンタのカウント数
が小さい間は７５３および７５５の端子はローレベル、
７５４および７５６の端子はハイレベルであり、５５１
および５５２の端子はハイレベルである。しかし、７０
１または７０２のカウンタがある一定のカウント数（第
７図の回路では６）に達した時には７５３または７５５
の端子がハイレベル、最大カウント数（第７図の回路で
は７）に達した時には７５４または７５６の端子がロー
レベルとなる。従って、５５１および５５２の端子は、
両方のカウンタが最大値に達しない間はハイレベルであ
るが、いずれか一方のカウンタが最大カウント数に達し
た時に同時に他方のカウンタが上記ある一定のカウント
数に達していない場合に限り、一方の端子がローレベル
となる。そして、いずれか一方のカウンタが最大カウン
ト数に達した時には、５５１また５５２の端子がローレ
ベルになったか否かにかかわらず７５７の端子がハイレ
ベルとなり、４６０の端子に入力される次のクロックパ
ルスによって両方のカウンタがリセットされ５５１，５
５２の端子はハイレベルとなる。

第５図、第６図の遅延制御回路５００の出力端子４６１
〜４６４のレベルは、５５１および５５２が共にハイレ
ベルのときには変化しないが、５５１がローレベルにな
った時には４６１〜４６４の端子のレベルが表す数値が
減少するように、５５２がローレベルになった時には増
加するように変化する。従って、第７図のノイズフィル
タ７００を使えば、何らかのノイズ等が原因で位相比較
回路５２の判定結果が突発的に狂っても直ちに誤った制
御信号が出ることはなく、何回かの判定結果が出るのを
待って多い方の判定結果に従った制御がかかることにな
る。また、早い側と遅い側の判定回数の差が小さい時に
は１位相が合っているものとみなされて遅延制御回路の
出力は変化しない。

例えば、時間Ｔ毎に判定を行い（すなわち、４６０の端
子に加える比較的ゆっくりしたクロック信号の周期をＴ
とし）、ｎ回の判定結果が出るのを待って制御がかかる
よう構成しくすなわち。

７０１．７０２のカウンタの最大カウント数をｎとし）
、判定回数の差がｍ回以下であれば遅延制御回路の出力
が変化しないように（すなわち、カウント数がｎ−ｍに
なると７５３または７５５の端子がハイレベルになるよ
うに）構成したとする。

すると、制御がかかるためにはｍ以上の判定回数の差が
必要であり１位相が合っているときに周期がｍＸＴ以下
のノイズが入っても誤った制御はかからない。従って、
周期がＴ以上でｍ　Ｘ　Ｔ以上のノイズの影響を低減で
きる。また、１回だけの判定ではノイズによって誤判定
が起き得る位相差に対して、その−程度の位相差しかな
くても、ｎ回の判定を繰り返せばｍ回以上の差がつくた
め正しく制御される。従って、ノイズフィルタをこのよ
うに設計すれば、周期がＴ以上でｍ　Ｘ　Ｔ以上のノイ
ズの影響を、−程度に低減できる。

なお、ノイズの影響を除去するためにはそのノイズの周
期に対応する時間以上待って制御をかけるように必要が
あるため、ノイズの周期が非常に長い時には、４６０の
端子に入力するクロック信号の周期を遅くするか、７０
１，７０２のカウンタのビット数を増やすことになる。

第８図は本発明のクロック信号の供給装置の別の実施例
の構成を示す、第１図の実施例では、クロック信号と参
照信号は信号ライン３０．３１を介してバッファ回路２
１に与えられ、そこで各モジュール４０に分配される。

これに対し、第８図の実施例ではバッファ２１を設けず
信号う、イン３０．３１から直接各モジュール４０にク
ロック信号と参照信号とを供給するものである。この実
施例では第１図の場合よりケーブル３０．３１の本数は
増えるが、バッファ回路２１の遅延時間バラツキによる
スキューが無い分だけ第１図の場合より位相精度が上が
る。なお、第８図におけるクロック源１０、下位の分配
先４０は、第１図におけるそれらと同じである。また第
１０図、または第１１図の実施ｆｉ忌４於ても第８図の
ような信号分配方法が適用できる。

更に、第８図における制御用のミニコンは、サービスプ
ロセッサとも呼ばれるもので、電源投入後等に配線基板
４０に搭載される本体部分のラッチやメモリをリセット
したり初期値を書き込んだり等の制御を行なうためのも
のであるが、本発明の装置による位相調整が終了した時
点で第５図または第６図の遅延制御回路の出力を固定し
たり。

後で述べる第９図の分周器を自己ループに切り替えたり
するための信号を供給するために、このミニコンを使用
することもできる。ここで、位相調整が終了したか否か
は、位相調整を開始してから経過した時間によって知る
ことができる。すなわち、第７図のノイズフィルタが５
５１または５５２の端子に制御信号を出力する周期は、
４６０の端子に人力される低周波のクロック信号の周期
（例えば１００μｓ）に、ノイズフィルタが内蔵するカ
ウンタが一周するまでのカウント数（第７図の場合は８
）を掛は算した時間である。そして、第５図の遅延制御
回路は、そのビット数をＮとしたとき（第５図の例では
４）少なくとも２Ｎ回（第５図の例では１６回）以上の
制御信号を受ければ最終的な状態に行き着いて位相調整
が終了する。上の例では１００μ５Ｘ８Ｘ１６句１３ｍ
５程度である。また、第４図の可変遅延回路や第５図の
遅延制御回路には４ビット構成のものを示したが、実用
的には６〜１２ビット程度が最適である。その場合でも
位相調整を開始してから数秒待てば終了することになる
。

また、第５図や第６図の遅延制御回路の出力を固定する
ためには、５５０の端子をハイレベルにすればよい。す
ると、５０１，５０２，５０３゜５０４にラッチ回路の
出力４６１，４６２，４６３．４６４に現われている信
号と同じレベルがそれぞれの入力に常に加わることにな
り、各出力のレベルは固定される。

なお言うまでもなく、第８図のサービスプロセッサは第
１図の実施例に於ても同様に使用できる。

第９図（ａ）は、第１図に示す分周器１２の一実施例を
示した回路図である。ただし、この実施例では、末端の
分配先で必要とするクロック信号は、第９図（ｂ）の８
５２〜８５５に示すような４分の１周期ずつシフトさせ
た４相クロックとする（第９図（ｂ）では正極側の位相
のみ示しである）。この時、未調整クロック信号に必要
な周期は、４相クロックのシフト量に等しい時間、すな
わち、４相クロックの周期の４分の１となる。この未調
整クロック信号を、可変遅延回路５１に入力し、その出
力を第９図（ａ）の４５６の端子に入力する。するとそ
の信号は、８０１〜８１２のマスタスレイプ型フリップ
フロップに同じ位相で加えられる。また、８５１は分局
開始の同期を取るための信号を入力する端子であり、位
相比較に使う参照信号と同じ信号を接続する。ただし、
位相比較回ｆｉ５２の入力負荷が参照信号側とフィール
ドバック信号側とでなるべく対称になるように必要に応
じてダミーの負荷等を付加する。また。

第９図（ａ）の実施例では、参照信号の周期は未調整ク
ロック信号の周期の８倍（従って末端の分配先で必要と
するクロック信号の周期の２倍）と仮定しているが、８
倍以外の時には、８０１〜８０３のフリップフロップが
構成するシフトレジスタの段数を変えて８５１の端子に
加えた信号と８５６の端子から出力される信号が下記の
位相関係を満足するように設定する。８５１の端子に加
えた信号は、８０１，８０２，８０３，８１２のフリッ
プフロップが構成するシフトレジスタを介して８５６の
端子に位相比較回路５２へのフィードバック信号として
出力されるが、その時の位相は第９図（ｂ）に示すよう
に８５１の端子に加えた信号を一周期より少し短い時間
だけ遅らせた位相、従って、８５１の端子に加えた信号
を少し早めた位相となる。そして、８５６の端子からバ
ッファ回路等を経て、フィードバック信号として位相比
較回路５２に入力され、参照信号（すなわち。

８５１の端子に加えられる信号と同じ信号）の位相と比
較され、その２つの信号の位相が一致するように可変遅
延回路５１が制御される。一方、８０１と８０３のフリ
ップフロップの出力は、ＮＯＲ回路や８０４〜８０７の
フリップフロップ等を介して８０８〜８１１のフリップ
フロップに加えられ、８５２〜８５５の端子には第９図
（ｂ）に示すような所望の位相関係のクロック信号が出
力される。ここで、８０８〜８１１のフリップフロップ
は８１２のフリップフロップと同じクロックで動作し、
８１２のフリップフロップから出力される信号の位相の
バッファ回路の遅延時間を加えると参照信号の位相と一
致することが保証されているため、そのバッファ回路と
遅延時間の等価なバッファ回路を介して８５２〜８５５
の端子と末端の分配先との間を接続すれば、末端の分配
先における位相が保証される。なお、１つのＬＳＩチッ
プ内における回路同志の遅延時間のバラツキは、別々の
ＬＳＩチップの中にある回路同志の遅延時間のバラツキ
に比べて格段に小さいため、８０８〜８１２のフリップ
フロップや上記のバッファ回路を同一のＬＳＩチップ内
に納めれば末端の分配先におけるクロックスキューをよ
り低減することができる。なお、第９図（ａ）において
、８０４．８０５のフリップフロップは無くても動作す
るが、その場合には８０１，８０３のフリップフロップ
から８０６，８０７のフリップフロップまでの間はゲー
ト２段分の遅延時間がかかるため、最高動作周波数が低
くなる。従って、高速に動作させたい場合には８０４，
８０５のフリップフロップを設けてフリップフロップか
らフリップフロップまでの間を全てグー１−１段分以下
の遅延時間でつなぐのが望ましい。

また、本発明の効果を有効に引き出すためには、参照信
号の位相だけはできる限り精密に調整された位相で送ら
なければならない。そのためには。

第１Ｏ図に示すように位相比較回路５２の部分だけは１
つのＬＳＩチップ４１の中に多数持たせたり、第１１図
に示すように位相調整機構の部分と末端の分配先に含む
論理回路の部分とを別々のＬＳＩチップに切り分けたり
して、参照信号のラインの本数を減らした方が有利な場
合もある。第１０図および第１１図は、第桑図の実施例
中の下位の分配先４０の部分について、それぞれ他の実
施例を示したものである。

第１図の実施例では参照信号も未調整クロック信号と同
様にバッファ用のＬＳＩチップ４１を介して更に下位の
分配先５０に供給されるのに対し、第１０図の実施例で
はバッファ用のＬＳＩチップ４１の中に分配先であるＬ
ＳＩチップ５０の数だけ位相比較回路を用意してこの中
で位相比較を行なうことになっている。バッファ用のＬ
ＳＩチップ４１から下位の分配先であるＬＳＩチップ５
０までの信号経路は一度ＬＳＩチップの外の通るために
遅延時間が長くなりそのばらつきも大きくなるが、ＬＳ
Ｉチップ内部では遅延時間が短いためそのばらつきも小
さい、従って、第１０図の実施例によれば参照信号のス
キューを小さくできる。

なお、第１０図の構成にしても１分周器１２の分周開始
の同期を取るための信号（第９図（ａ）の８５１の端子
に加える信号）は供給する必要がある。

第１１図の実施例は、第１０図の実施例を簡略化したも
のであり、可変遅延回路５１や分周器１２もバッファ用
のＬＳＩチップ４１の中に持たせたものである。この実
施例では、各々の分配先５０を構成する各ＬＳＩチップ
の遅延時間ばらつきについて個々に調整することはでき
ないが、フィードバック信号としてモジュール４０上を
走らせる信号線の本数や、可変遅延回路５１９位相比較
回路５２２分周器１２等の物量を減らすことができる。

なお、第１１図の実施例においてフィードバック用の信
号配線はバッファ用のＬＳＩチップ４１の中を走らせる
こともできるが、その時にはバッファ用のＬＳＩチップ
から更に下位の分配先５０の間を接続する信号経路とフ
ィードバック信号の経路の遅延時間を合せるのが難しく
なる。

また、第１１図の実施例において、バッファ用のＬＳＩ
チップ４１の出力ビン数が不足するような場合には、バ
ッファ用のＬＳＩチップ４１をモジュール４０の上に２
個設けることになるが、その場合にも位相比較回路５２
はいずれか一方のバッファ用ＬＳＩチップの中に２個持
たせることにより、参照信号ラインの本数を増やさなく
ても済む。

また、第１図のクロック信号発生部１０から第１図、第
１０図、または、第１１図に示す下位の分配先４０まで
の参照信号を伝送する信号経路中に、第１図の実施例で
はバッファ用のＬＳＩチップ２１が設けであるが、クロ
ック信号発生部１０のファンアウト数とケーブル３０の
搭載スペースに余裕があれば、クロック信号発生部１０
か６１個１個の下位の分配先４０までの間をケーブル３
０で直接つないだ方がスキューを低減できるのは言うま
でもない。

ところで、第１０図や第１１図の実施例のようにフィー
ドバック信号がＬＳＩの外部を走ると。

分周器１２のフィードバックの出力（すなわち第９Ａ図
の８５６の端子）から位相比較回路５２の入力までの遅
延時間が大きくなる。すると、自動位相調整機構の動作
により第９図（ｂ）に示す８５１以外の信吐はその分だ
け左にシフトし、８０１のフリップフロップ８５１の端
子に入力される信号を取り込むタイミングもその分だけ
早くなる。ここで、そのシフト量が４５６の端子に入力
される信号の周期と同程度になると、４５６の端子に入
力される信号の所望の山では８５１の端子に入力される
信号を取り込めなくなり、８５２〜８５５および８５６
の端子の出力は４５６の端子に入力される信号の１周期
分遅れることになる。

以後これを山跳びと称することにする。山跳びが発生す
ると、せっかく合いかけていた位相が４５６の端子に入
力される信号の１周期分ずれることになり１位相調整が
できなくな、る。これを防ぐためには１例えば第１２図
に一例として示すようなシフタ回路を使用すればよい。

第１２図の回路は第９図（ａ）の分周回路の前段に接続
するものであり、１１５１の端子には参照信号と同じ信
号を入力し、８５１の端子を第９図（ａ）の８５１の端
子に接続する。４５６の端子には、第９図（、）の４５
６の端子と同じ信号を入力する。また、１１５２と１１
５３の端子に入力する信号は、第６図の遅延制御回路５
００を２ビット分増設してその出力の上位２ビットを接
続する。そうすると、１１５２および１１５３の端子が
共にハイレベルの時には、１１５１の端子に入力された
信号は１１０２．１１０３のＤ型フリップフロップと１
１０５．１１０６．１１０７のマスタスレイプ型フリッ
プフロップを経由して８５１の端子に出力され、従って
この場合には１１５１の端子に入力された信号を４５６
の端子に入力された信号の４周期分遅らせて更に反転し
た信号、すなわち１１５１の端子に入力されたのとほぼ
同じ信号が８５１の端子に出力され、第８図の回路は今
までと同じ動作をする。ところが、ここで前述の山跳び
が発生すると遅延制御回路の出力は可変遅延回路５１の
遅延時間が小さくなるように変化し続け、可変遅延回路
５１の遅延時間が最小になった後には１１５２の端子が
ローレベルになる。すると、１１５１の端子に入力され
る信号は１１０１のフリップフロップを経由して出力さ
れることになり、１１ｏ２のフリップフロップでは所望
の山で取り込めなかった信号を、半周期後の逆相クロッ
クで動作する１１０１のブリップフロップで取り込むこ
とになり、山跳びが解消する。なお、それでも取り込め
ない場合には１１５３の端子に入力される信号がローレ
ベルとなって、８５１の端子に出力される信号は４５６
の端子に入力される信号の１周期分だけ前にシフトし、
これによって山桃びを解消させるように働く。また、そ
れでも取り込めないことが起こり得る場合には、フリッ
プフロップの段数を切り替える部分を更にもう１段追加
した構成にすればよい。

第１３図は、第９図の分周器に第１２図のシフタ回路を
接続したり自己ループに切り替えたりするための制御回
路の１実施例である。自己ループとは分周器１２のフィ
ードバック信号を分周器１２の同期信号として使用する
構成である。自己ループに切り替えるための制御信号が
ローレベルの時にはセレクタは第１２図のシフタ回路の
出力８５１を第９図の分周器１２に接続し、ハイレベル
の時には８５７の端子に現われる信号を接続して第９図
の分周器が自己ループを構成するようになる。８５７の
端子に現われる信号は８５６の端子のプラス極に現われ
る信号と同じであるが、８５２〜８５６の端子につなが
る負荷を等しくするために、第１３図に示したように８
５６と８５７の端子は分離して別にラッチ回路を設ける
のが望ましい。

以上かられかるように、第８図における制御用のミニコ
ンは１位相調整を開始するときには第５図または第６図
の５５０の端子と第１３図の自己ループ切り替え用の制
御信号をローレベルにし、所定の時間の後にこの２つの
信号をハイレベルにすればよい。従って、この制御用の
ミニコンの代わりにタイマーを使うことも可能である。

なお、電源投入直後に位相ｒＡ整を行う場合には、位相
調整にかかる時間よりも、ＬＳＩ等の温度が安定するま
での時間の方が長い場合も有り得る。この場合には、長
い方の時間だけ待つのが望ましい。

なお、第１２図のシフタ回路についても、第９図の分周
回路における８０４，８０５のフリップフロップと同様
に、１１０８．１１０９のＯＲ回路と１１１０のＯＲ回
路の間、および、１１１１゜１１１２（７）ＯＲ回路と
１１１３のＯＲ回路の間にフリップフロップを追加すれ
ば、フリップフロップからフリップフロップまでの信号
伝播時間を短縮して高速化することができる。

なお、位相調整時には末端の分配先へのクロック信号の
供給を止め、調整終了後に遅延制御回路の出力を固定し
てから末端の分配先への供給を開始する場合には、末端
の分配先への供給を始めた後の方が山桃びが発生し易く
なる。これを避けるためには、遅延制御回路５００の出
力を固定した後に、第９図（ａ）の８５１の端子へ入力
される信号を８５６の端子から出力される信号に切り替
えて自己ループを構成するようにしてから末端の分配先
への供給を開始すればよい。

また、第９４図（ａ）の分周器は８５１の端子に入力さ
れる同期信号の立ち上がりエツジと立ち下がりエツジの
両方を使って動作するようになっているが、場合によっ
ては一方のエツジにだけ山跳びが発生して他方のエツジ
では正常に取り込まれることも起こり得る。この場合で
は、同期信号の片側のエツジだけを使ってもう一方のエ
ラ・ジを再生すればよい。そのための回路の一実施例を
第１４図（、）に示す、この回路は、第１２図のシフタ
回路と第９図（ａ）の分周回路の間に挿入する。１２５
１の入力端子には第１２図の８５１の端子から出力され
る信号を接続し、１２６１の端子から出力される信号は
第９図（ａ）の８５１の端子に接続する。４５６の端子
には第９図（ａ）の分周回路や第１２図のシフタ回路の
４５６の端子と同じ信号を接続する。この波形整形回路
の動作は、第１４図（ｂ）に示すように、１２５１の端
子に入力された信号を１２０１のフリップフロップで取
り込んで反転した信号１２５３と３段シフトした信号１
２５４の論理和の信号１２５５を作ることによって１２
５１の信号の立つ上がりエツジのみを使って立ち上がり
と立ち下がりの両方のエツジを発生し、更にその信号を
１段シフトして反転した信号１２５７と２段シフトシて
反転した信号１２５８の論理和の信号１２５９を作るこ
とによってパルス幅を元通りに戻している。すなわち、
１２５３の立ち上がりエツジは１２５４のハイレベルの
時点に有り、１２５４の立ち下がりエツジは１２５３の
ハイレベルの時点に有るため、その論理和の信号１２５
５の立ち下がりエツジと立ち上がりエツジは、それぞれ
１２５３の立ち下がりエツジと１２５４の立ち上がりエ
ツジによって決まる。一方、１２５３の立ち下がりエツ
ジと１２５４の立ち上がりエツジは共に１２５１の立ち
上がりエレンをシフトしたものである。従って、１２５
５の信号の立ち下がりと立ち上がりのエツジは、両方共
１２５１の信号の立ち上がりエツジをシフトしたものと
なる。従って、１２５１の信号の立ち上がりエツジさえ
山跳びが起こらないようにすれば、第１４図（ｂ）に示
すように１２５１の信号の立ち下がりエツジに山跳びが
起こっても１２５５の端子以降にはその影響は伝わらな
い。

第１５図（ａ）は下位の分配先４０（例えば配線基板）
内のＬＳＩの配置の一例を示したものであり、電気的な
つながりは第１１図に示したようになる。４１は本発明
の位相調整機構を備えたクロック分配用のＬＳＩチップ
、５０は本体部分の論理を構成するための論理ＬＳＩチ
ップである。

第１５図（ａ）はクロック分配用のＬＳＩチップが１個
の場合であり、ケーブル３０を介して供給されるクロッ
ク信号や参照信号はクロック分配用ＬＳＩチップ４１の
近くに設けたコネクタで受ける。そして、クロック分配
用ＬＳＩチップ４１ではこの２つの信号から第９図（ｂ
）に示したような各種クロック信号を生成し、配線基板
４０内の一般ＬＳＩチップ５０に供給する。ところで、
配線基板４０内に搭載する論理の種類によっては、非常
に多数のクロック信号を必要とする場合もある。そして
、１個だけのクロック分配用ＬＳＩチップ４１では出力
ピンの数が足りなくなることも考えられる。そのような
場合には、その配線基板については第１５図（ｂ）に示
したようにクロック分配用ＬＳＩチップ４２を追加して
合計２個を１枚の配線基板に搭載することが必要になる
が、この時問題になるのが追加したクロック分配用り受
けた信号を両方のＬＳＩチップ４１．４２に供給しよう
とすると、負荷条件が変わるため第１５図（ａ）の場合
と第１５図（ｂ）の場合とで参照信号の位相が一致しな
くなる。また、チップ４１用とチップ４２用に別々にケ
ーブル３０を設けるようにすると、ケーブルの本数が増
える上、コネクタからＬＳＩチップ４１．４２までの配
線等を第１５図（ａ）の場合も含めて全て同じ負荷条件
にしなければならず、設計上の大きな制約になる。

この問題は、第１６図に示したように片側のクロック分
配用ＬＳＩ４１の中に位相比較回路５２を２セット設け
ることにより解決できる。そして、もう一方のクロック
分配用ＬＳＩチップ４２の中で必要な信号は、全て４１
側で中継してｇ（給する。

出力の位相と参照信号の位相の比較はＬＳＩチップ４１
の中で行い、その判定結果をＬＳＩチップ４２に供給す
る。このようにすれば、ＬＳＩチップ４２のために新た
なケーブルを設ける必要は無くなり、コネクタからチッ
プ４１までの配線は第１５図（ａ）の場合も第１５図（
ｂ）の場合も共通の設計にできる。なおその場合、第１
５図（ａ）のときに使う第１１図内のクロック分配用Ｌ
ＳＩチップ４１と第１５図（ｂ）のときに使う第１６図
内のクロック分配用ＬＳＩチップ４１の負荷条件を揃え
るためには、第１１図内のクロック分配用ＬＳＩチップ
４１にも位相比較回路５２を２セット設けた上で一方の
みを使うようにすればよい。

第１７図はクロック信号に加えて参照信号の位相も精密
に合わせるための他の実施例を示したものである。第１
図と同じく１０はクロック発生部、２ｏは上位の分配先
、３０はその間をつなぐ信号経路、１５は参照信号の周
波数を作り出すための分周器である。また、４０は第１
図、第１０図、または、第１１図に示す下位の分配先４
０と同じものであるが、参照信号を受ける側の端子につ
いては意識的に反射を起こさせるために整合終端はしな
い。なお、この実施例では、参照信号についてはクロッ
ク発生部１０から下位の分配先４０までの間をバッファ
回路２１を介さずに直接つないだ例を示している。また
、この実施例における位相基準は、分周器１５の出力を
固定遅延１３０５によって所定の時間だけ遅延させた１
３５３の端子における信号である。第１７図の実施例の
特徴は、クロック発生部１０から分配先４０へ送出され
る信号（以下、透過波と称する）が、出力点１２５４を
通過する時刻と、その信号が分配先４０に到達して反射
し戻ってきた信号（以下、反射波と称する）が元の出力
点１３５４を通過する時刻を、検出できるようになって
いることにある。

そして、この２つの時刻の平均となる時刻が分配先４０
へ到達した時刻である。従って、その時刻が位相基準で
ある１３５３の端子の信号の到達時刻と一致するように
可変遅延回路１３０１を制御し、よって全ての分配先４
０において参照信号の位相を揃えるようになっている。

以下、第１７図の実施例の主要部を、第１８図を用いて
説明する。

第１８図（ａ）は透過波および反射波の抽出手段の一実
施例についてその構成図を示したものである。１３０２
は出力バッファ回路、１３０３は透過波を抽出する回路
、１３０４は反射波を抽出する回路である。出力バッフ
ァ回路１３０２内の。

抵抗１４０１．１４０２は差動回路の出力インピーダン
スを信号経路３０の特性インピーダンスと一致させるた
めのものである。また、透過波を抽出する回路１３０３
、反射波を抽出する回路１３０４は、レベルシフト回路
１４０３．１４０４と差動回路１４０５．１４０６によ
り構成される。ここで、第１８図（ｂ）に示すように時
刻しいにおいて１４５１の端子のＰ極側に立ち下がり、
Ｎ極側に立ち上がりの信号が入ったとする。

すると、信号経路３０の特性インピーダンスと抵抗１４
０１．１４０２が構成する分圧回路により、１４５１の
端子に現われたレベル変化の半分の振幅のレベル変化が
、１３５４の端子に現われる。

そして、その信号が信号経路３０に伝わって分配先４０
の中にある端子１４５６に到達し、ここで反射して再び
信号経路３０を伝わって１３５４の端子に戻り、抵抗１
４０１，１４０２によって終端されるにの時刻をｔ２と
する。時刻ｔ２以後における１３５４の端子のレベルは
、第１８図（ｂ）に示すように１４５１の端子のレベル
と同じになる。ここで、１３５４の端子のＰ極側の信号
を、レベルシフト回路１４０３によってフルス・イング
の振幅の半分だけシフトすると、１４５２の端子におけ
る信号は、時刻計□において１３５４の端子のＮ　ｔＭ
側の信号と交差する６従って、この２つの信号を差動回
路１４０５に入力すると、時刻ｔ工において１４５４の
端子に信号が現われる。

なお、厳密には１４５４の端子に信号が現われるのは差
動回路１４５０等による遅延時間分だけ時刻し、より後
になるが、この分の補正方法については後述する。また
、これと同様に、差動回路１４０６の出力端子１４５５
には、時刻ｔ２において信号が現われる。

再び第１７図に戻って、抽出された透過波および反射波
を使って位相補正する方法について述べる。但し、位相
基準となる１３５３の端子における信号の到達時刻をｔ
ｏとする。その位相基準の信号を可変遅延回路１３０７
によって遅延した信号と反射波の時刻を位相比較回路１
３０９によって比較し、これが一致するように可変遅延
回路１３０７を制御する。すると可変遅延回路１３０７
の遅延時間は（ｔａ　　ｔａ）に収束する。可変遅延回
路１３０６は、遅延時間が可変遅延回路１３０７と同じ
になるように、可変遅延回路１３０７と同じ構成にして
共通の制御信号を用いるようにしておく。そして、位相
比較回路１３０８は、透過波を可変遅延回路１３０６に
よって遅延した信号と位相基準の信号とを比較し、これ
が一致するように可変遅延回路１３０１を制御する。透
過波の時刻はｔ工であり、可変遅延回路１３０６の遅延
時間は可変遅延回路１３０７の遅延時間（ｔ、　　ｔｏ
）に等しく、位相基準の時刻はｔゆであるから、 ｔ、＋　　（ｔ−ｚ　　　ｊ、）＝　ｔ。

すなわち、ｔｏ”　（ｊｔ＋ｊａ）÷２が成立し、よっ
て透過波と反射波の平均の時刻、すなわち、分配先４０
に参照信号が到達した時刻が、位相基準の時刻と一致す
る。よって、全ての分配先４０において参照信号が到達
する時刻を一致させることができる０本実施例によれば
、修理等のためにＬＳＩチップやケーブルを取替えても
その都度自動的に位相補正できる。

なお、前述のように透過波抽出回路１３ｏ３や反射波抽
出回路１３０４には概ね差動回路１段分の遅延時間があ
るが、これを補正するためには位相基準の信号の方にも
遅延時間が等価なダミーの差動回路を挿入すればよい。

そのダミーの差動回路と透過波抽出回路や反射波抽出回
路を同一のＬＳＩチップ内に構成すれば各差動回路の遅
延時間差をより小さくすることができる。また、可変遅
延回路１３０６と１３０７、位相比較回路１３０８と１
３０９．および、レベルシフト回路１４０３と１４０４
は、その入力部分と出力部分にセレクタ回路を付けて時
分割で使うことにより、いずれか一方のみを用意するだ
けで済む。特に。

１３０６と１３０７の可変遅延回路は遅延時間が長くな
るため２つの回路の特性を合おせるのは難しいが、１つ
の回路を時分割で使えば必然的に同じ特性になるのは明
白である。また、第１８図（ａ）において、レベルシフ
ト回路１４０３および１４０４のレベルシフト量が信号
振幅の丁度２分の１からずれると、差動回路１４０５や
１４０６の入力信号が交差する時刻がｔＬおよびｔ２か
らずれるが、レベルシフト回路１４０３と１４０４のレ
ベルシフト量が等しければ、それぞれのズレは反対方向
で絶対値は等しいという関係になる。従って、レベルシ
フト回路１４０３と１４０４のレベルシフト量が互いに
等しければ、絶対値が多少ずれても、し、とｔ２の平均
値は常に分配先４０に参照信号が到達した時刻となる。

レベルシフト回路１４０３と１４０４と同一のＬＳＩチ
ップ内に構成すれば、その相互バラツキを小さくするこ
とができる。

ところで、ＬＳＩチップの信号遅延時間は温度によって
変化するため、位相調整終了後に可変遅延回路の制御信
号を固定してしまうと、その後の温度変化については位
相補正機構が働かないことになる。ところが１発熱量の
大きいＬＳＩチップが高密度に実装された電子計算機等
の中でＬＳＩチップの温度を常に一定に保つことは難し
く、温度センサーによって冷却装置の運転を断続しなが
らある温度を中心にプラスマイナス何度かの範囲を変動
させることになる。従って、温度変動低減の限界がクロ
ックスキュー低減の限界を決めることになる。これを避
けるためには、温度が上がれば回路電流を増加して負荷
駆動能力を上げ遅延時間を一定に保つような構成も考え
られるが、＠度が上がると更に発熱が増えるような構成
になるため熱暴走を起こす危険がある。従って、熱暴走
を起こさないようにしながら、温度変動による遅延時間
の変化を低減することが必要となる。そのためには、温
度によって制御される可変遅延回路を設ければよい、第
１９図にその一実施例を示す。

この回路は原クロック信号の経路中（例えば、原クロッ
ク信号の端子と第４図の可変遅延回路の入力端子４５０
の間）に挿入して使用する。この回路は第４図の可変遅
延回路５１と似ているが、制御信号１５６１の端子とセ
レクタ回路の間にフリップフロップ１５０１を設けた点
と、どのビットの遅延時間の切り替え幅も、第４図の回
路の中で切詠替え幅の最も小さいビットと同じにした点
が異なる。この回路の制御信号１５６１〜１５６３は、
末端の分配先へのクロック信号の供給が開始され運用状
態に入ってからでも温度変化があれば切り替わり得るた
め、制御信号の変化によるバザードが発生しないように
する必要がある。フリップフロップ１５０１はそのため
のものであり、１５５２の端子のレベルが変わった直後
、すなわち、１５５１と１５５２の端子の信号が互いに
一致しているときにセレクタを切り替えるようになって
いる。

第２０図は温度検出回路１６０の一実施例について、そ
の構成を示したものである。第２０図において、１６５
０と１６５１は電源、１５６１〜の １５６３は第１９図林可変遅延回路に加える制御信号の
端子、４６４は第５図または第６図の遅延制御回路から
加えられる制御信号の端子である。

第２０図の回路において、温度を検出する部分はダイオ
ード１６０１と抵抗１６０２よりなる部分であり、温度
が高くなるとダイオード１６０１による電圧降下が小さ
くなって１６５２の端子の電圧は上がる。そしてその電
圧が、差動回路１６０３によるバッファを介して差動回
路１６０４〜１６０６の正極側の入力に加わる。−方、
差動口、１１６０４〜１６０６の負極側の入力には、電
源電圧を抵抗によって少しずつ違う電圧に分圧した端子
１６５４〜１６５６の電圧を加える。すると、温度が低
いときには１５６１゜１６６１．１５６３の各端子は全
てハイレベルであり第１９図の可変遅延回路の遅延時間
は最大であるが、温度が高くなるにつれて１５６３゜１
６６１．１５６−１の順にローレベルになっていく。従
って、温度変化によるＬＳＩチップの遅延時間の増大と
可変遅延回路の遅延時間の減少を相殺させることができ
る。なお、ＡＮＤ回路１６０７を設けたのは、第１９図
の可変遅延回路の温度変化に対する遅延時間変化の感度
を、第４図の可変遅延回路の状態によって変えるためで
ある。すなわち、第４図の可変遅延回路の遅延時間が大
きいときは、温度変化による遅延時間変化の割合が大き
くなるため、高い感度で第５図の可変遅延回路を制御す
る必要がある。従って、この場合には３ビット全部を使
って制御する。ところが、第４図の可変遅延回路の遅延
時間が短いときには温度変化による遅延時間変化の割合
も小さくなり、この温度に３ビット全部を使って制御す
るとオーバーコントロールになる。そこで、この場合に
は１５６２の端子は温度によらずにローレベルにして他
の２ビットで制御するようになっている。なお、第２０
図の実施例では第４図の可変遅延回路の遅延時間を４６
４の端子のレベルのみによって代表された例を示したが
、第４図の可変遅延回路の制御信号の複数ビットを使用
し、また、１６５４〜１６５６の端子のタップの数を多
くしてより多くのａ類の電圧と比較するように構成すれ
ば温度変化の影響を更に低減できることは言うまでもな
い。

第２１図は、本発明の更に他の実施例を示す構成図であ
る。第１図等と同様に、１０はクロック発生部、２０は
上位の分配先、３０はその間をつなぐ信号経路、４０は
下位の分配先、５０は更に下位の分配先である。そして
この実施例では、分周器１２は第２図の従来例と同様に
クロック発生部１０側に設け、クロック信号の各相毎に
分配先へ送出する。そして、この実施例における参照信
号は、上記の各相のクロック信号を分周したものをセレ
クタ回路１７０１によって時分割で１つずつ選択しなが
ら送出する。そして、フリップフロップ１７０２により
発振器１１の発振周波数のピッチで位相を合わせ直して
いる。分配先４０の側にはクロック信号の各相毎に１組
ずつ可変遅延回路を設け、可変遅延回路を通ったクロッ
ク信号と時分割で送られてくる参照信号の位相を比較し
て、その時に送られている参照信号に対応する相の可変
遅延回路を制御する。この実施例によれば、発振器１１
が発振する高周波の信号は、クロック発生部１０の中の
分周器１２およびフリップフロップ１７０２までしか伝
わらず、その先の部分を伝わる信号はその半分以下の周
波数となる。よってこの実施例によれば、システム全体
の中に１組しか存在しない分周器１２およびフリップフ
ロップ１７０２にのみ高価な高速素子を使うことによっ
て、発振器１１の発振周波数を上げることが可能になる
。また、第２１図の実施例において、クロック信号の各
相より更に低い周波数のものを参照信号として、位相だ
けをクロック信号の各相に時分割で合わせながら送出し
、分配先４０の中では可変遅延回路を通ったクロック信
号を分周したものと参照信号を比較しながら時分割で順
次合わせていくような方法も考えられる。このようにす
れば、参照信号の周波数は上げずに、かつ、高周波信号
の通る部分はクロック発生部の中のごく一部のみに納め
ることができる。また、第２１図の実施例においても、
可変遅延回路や位相比較回路を更に下位の分配先５０の
中に設けることも可能である。更に、第２１図の実施例
においては、分配先４０の中で可変幅の大きい可変遅延
回路で粗調整を行った後、更に下位の分配先５０の中で
可変幅の小さい可変遅延回路により微調整をすうな構成
も考えられる。

第２２図、第２３図、および、第２４図は本発明のいく
つかの実施例において使用する回路であり、公知の回路
ではあるが念のために説明しておく。第２２図は、第一
図や第１７図の分周器１５として使用するものであり、
１８５１の端子に入力された信号はマスタスレイプ型フ
リップフロップを通る毎に周波数が２分の１になり、１
８５２の端子では１８５１の端子の２分の１．１８５３
の端子では４分の１．１８５４の端子では８分の１の周
波数の信号が得られる。第２３図は、第４図や第１９図
の回路に使用するセレクタであり、１９５６の端子に出
力される信号は、１９５３の端子にハイレベルが入力さ
れている時には１９５４の端子に入力された信号、１９
５３の端子にローレベルが入力されている時には１９５
５の端子に入力された信号となる。また、第２１図の１
７０１のように３つ以上の信号の中から１つを選ぶよう
なセレクタは、第２３図の回路を多数設けることによっ
て実現できる０例えば、Ａ、Ｂ。

Ｃ，Ｄの４つの信号の中から１つを選ぶような場合、第
１のセレクタでＡ、Ｈの中から１つを選ぶ、第２のセレ
クタでＣ，Ｄの中から１つを選び、第３のセレクタで第
１のセレクタの出力と第２のセレクタの出力のうちいず
れかを選ぶような構成にすれば、−Ａ、Ｂ、Ｃ，Ｄの４
つの信号の中から１つを選ぶようなセレクタが実現でき
る。第２４図は、第１８図（ａ）の回路に使うレベルシ
フト回路である。２０５１の端子に入力された電圧が。

トランジスタのペースエミッタ間電圧分だけ低い電圧と
なって出力端子２０５２に呪われる。

〔発明の効果〕

本発明によれば、クロック信号の位相をより精密に調整
し、クロックスキューを低減することができる。

【図面の簡単な説明】

第１図は本発明のクロック信号供給装置の一実施例を示
す全体構成図、第２図はクロック信号供給装置の従来例
の構成図、第３図は本発明に使用路の一実施例を示す構
成図、第５図は本発明に使用する遅延制御回路の一実施
例を示す構成図、第６図は本発明に使用する遅延制御回
路の他の実施例を示す構成図、第７図は本発明に使用す
るノイズ除去回路の一実施例を示す構成図、第８図は本
発明のクロック信号供給装置の別の実施例を示す図は本
発明の他の実施例の一部を示す構成図、第１１図は本発
明の更に他の実施例の一部を示す構成図、第１２図は本
発明に使用するシフタ回路の一実施例を示す構成図、第
１３図は分周器の同期信号の切換えを行う構成図、第１
４図は本発明を更に改良するための波形成形回路の一実
施例を示すａｍ図とその波形図、第１５図はＬＳＩチッ
プと信号ケーブルの接続例を示す図、第１６図は本発明
の別の実施例の一部を示す構成図、第１７図は本発明の
更に他の実施例を示す構成図、第１８一部を示す構成図
、第２０図は第１９図内の温度検出回路の一実施例を示
す構成図、第２１図は本発明の更に他の実施例を示す構
成図、第２２図。 第２３図、第２４図は本発明に使用する回路である。

Claims (1)

1. 【特許請求の範囲】 １、原クロック信号を発生するクロック発生器と、前記
   原クロック信号を伝送する第１の信号伝送手段と、前記
   第１の信号伝送手段を通過してきたクロック信号を受け
   て、そのクロック信号の位相を調整してクロック信号供
   給先に出力する複数の可変遅延回路と、前記原クロック
   信号にもとづいて位相基準信号を生成する手段と、前記
   位相基準信号を伝送する第２の信号伝送手段と、前記可
   変遅延回路の出力信号と前記第２の信号伝送手段を通過
   してきた位相基準信号とを受け、両信号間の位相の進み
   ／遅れを示す信号を出力する複数の位相比較回路と、前
   記位相比較回路の出力信号に応じて前記可変遅延回路の
   位相調整量を位相差が少なくなる方向に変更せしめる出
   力を出す複数の遅延制御回路と、前記位相比較回路と前
   記遅延制御回路との間に配置され、前記位相比較回路の
   出力をｎ回取り込んだときに、進みを示す信号の回数と
   遅れを示す信号の回数との差ｍを検出し、ｎ−ｍが所定
   値以上となった時にのみ前記可変遅延回路の位相調整量
   の変更を実施せしめるエラー防止手段とを具備すること
   を特徴とするクロック信号供給装置。 ２、前記エラー防止手段は位相進みを示す信号の回数と
   位相遅れを示す信号の回数を計数するカウンタ回路を含
   むことを特徴とする請求項１記載のクロック信号供給装
   置。 ３、前記可変遅延回路は遅延量の異なる遅延素子を複数
   備え、前記遅延制御回路は前記位相比較回路の出力信号
   に応じて前記遅延素子を選択するセレクタ回路を含むこ
   とを特徴とする請求項１又は２記載のクロック信号供給
   装置。 ４、前記遅延制御回路の出力は１ビットずつ変化するデ
   ジタル信号であり、前記セレクタ回路は該デジタル信号
   によって制御されることを特徴とする請求項３記載のク
   ロック信号供給装置。 ５、前記遅延制御回路は前記位相比較回路の出力信号に
   応じてその出力を１ビットずつ変化させるアップダウン
   回路を含むことを特徴とする請求項４記載のクロック信
   号供給装置。 ６、前記遅延制御回路は前記位相比較回路の出力信号に
   応じて制御の開始時は前記セレクタ回路に対し遅延量の
   大きな遅延素子を選択せしめる出力を発生する手段を含
   むことを特徴とする請求項５記載のクロック信号供給装
   置。 ７、原クロック信号を発生するクロック発生器と、前記
   原クロック信号を伝送する第１の信号伝送手段と、前記
   第１の信号伝送手段を通過してきたクロック信号を受け
   て、そのクロック信号の位相を調整してクロック信号供
   給先に出力する複数の可変遅延回路と、前記原クロック
   信号にもとづいて位相基準信号を生成する手段と、前記
   位相基準信号を伝送する第２の信号伝送手段と、前記可
   変遅延回路の出力信号と前記第２の信号伝送手段を通過
   してきた位相基準信号とを受け、両信号間の位相の進み
   ／遅れを示す信号を出力する複数の位相比較回路と、前
   記位相比較回路の出力信号に応じて前記可変遅延回路の
   位相調整量を位相差が少なくなる方向に変更せしめる出
   力を出す複数の遅延制御回路と前記可変遅延回路の位相
   調整が完了した時点で前記遅延制御回路の出力信号を保
   持する手段とを具備することを特徴とするクロック信号
   供給装置。 ８、前記保持する手段は、前記遅延制御回路が動作開始
   してから所定時間後に前記遅延制御回路の出力を保持す
   る信号を前記遅延制御回路に与えるタイマーを含むこと
   を特徴とする請求項７記載のクロック信号供給装置。 ９、さらに前記位相比較回路と前記遅延制御回路との間
   に配置され、前記位相比較回路の出力をｎ（複数）回取
   り込んだときに、進みを示す信号の回数と遅れを示す信
   号の回数との差ｍを検出し、ｎ−ｍが所定値以上となっ
   た時にのみ前記可変遅延回路の位相調整量の変更を実施
   せしめるエラー防止手段を有することを特徴とする請求
   項７又は８記載のクロック信号供給装置。 １０、原クロック信号を発生するクロック発生器と、前
   記原クロック信号を伝送する第１の信号伝送手段と、前
   記第１の信号伝送手段を通過してきたクロック信号を受
   けて、そのクロック信号の位相を調整して出力する複数
   の可変遅延回路と、前記可変遅延回路の出力クロック信
   号を分周して複数の相のクロック信号を出力する複数の
   分周回路と、位相基準信号を伝送する 第２の信号伝送手段と、前記分周回路の出力信号と前記
   第２の信号伝送手段を通過してきた位相基準信号とを受
   け、両信号間の位相の進み／遅れを示す信号を出力する
   複数の位相比較回路と、前記位相比較回路の出力信号に
   応じて前記可変遅延回路の位相調整量を位相差が少なく
   なる方向に変更せしめる出力を出す複数の遅延制御回路
   と、前記第２の信号伝送手段を通過してきた位相基準信
   号の位相をシフトして出力するシフタ回路とを有し、該
   シフタ回路の出力で前記分周回路の各出力間の同期をと
   ることを特徴とするクロック信号供給装置。 １１、前記シフタ回路は前記第２の信号伝送手段を通過
   してきた位相基準信号の立ち上がりエッジと立ち下がり
   エッジのいずれか一方にもとづき前記分周器の同期信号
   を生成する手段を含むことを特徴とする請共項１０記載
   のクロック信号供給装置。 １２、前記シフタ回路と前記分周器との間にセレクタ手
   段がさらに配置され、該セレクタ手段は前記分周器の出
   力と前記シフタ回路の出力とを受け、前記可変遅延回路
   が位相調整中は前記シフタ回路の出力を前記分周器に与
   え、前記可変遅延回路の位相調整が終了すると前記分周
   器の出力を該分周器の同期信号として該分周器に与える
   ことを特徴とする請求項１０又は１１記載のクロック信
   号供給装置。 １３、さらに前記位相比較回路と前記遅延制御回路との
   間に配置され、前記位相比較回路の出力をｎ（複数）回
   取り込んだときに、進みを示す信号の回数と遅れを示す
   信号の回数との差ｍを検出し、ｎ−ｍが所定値以上とな
   った時にのみ前記可変遅延回路の位相調整量の変更を実
   施せしめるエラー防止手段を有することを特徴とする請
   求項１２記載のクロック信号供給装置。 １４、クロック信号源からクロック信号を使用する装置
   にクロック信号を分配するシステムであって、前記クロ
   ック信号源は、原クロック信号を発生するクロック発生
   器と、前記原クロック信号にもとづいて位相基準信号を
   生成する手段とを有し、前記クロック信号を使用する装
   置は、前記原クロック信号を伝送する第１の信号伝送手
   段と前記位相基準信号を伝送する第２の信号伝送手段と
   で前記クロック信号源と接続され、複数のモジュールか
   らなり、前記各モジュールは前記第１の信号伝送手段を
   通過してきたクロック信号を受けて、そのクロック信号
   の位相を調整してクロック信号供給先に出力する複数の
   可変遅延回路と、前記可変遅延回路の出力信号と前記第
   ２の信号伝送手段を通過してきた位相基準信号とを受け
   、両信号間の位相の進み／遅れを示す信号を出力する複
   数の位相比較回路と、前記位相比較回路の出力信号に応
   じて前記可変遅延回路の位相調整量を位相差が少なくな
   る方向に変更せしめる出力を出す複数の遅延制御回路と
   を有し、さらに各モジュールは複数のＬＳＩチップから
   構成され、前記位相比較回路は各モジュールの中の単一
   のＬＳＩチップ中に配設することを特徴とするクロック
   信号供給システム。 １５、さらに前記位相比較回路と前記遅延制御回路との
   間に配置され、前記位相比較回路の出力をｎ（複数）回
   取り込んだときに、進みを示す信号の回数と遅れを示す
   信号の回数との差ｍを検出し、ｎ−ｍが所定値以上とな
   った時にのみ前記可変遅延回路の位相調整量の変更を実
   施せしめるエラー防止手段を有することを特徴とする請
   求項１４記載のクロック信号供給システム。 １６、前記各モジュールで、前記位相比較回路は前記比
   較回路が配置されたＬＳＩチップ以外のＬＳＩチップの
   数だけ用意され、そのすべての位相比較回路が単一のＬ
   ＳＩチップに配設され、前記可変遅延回路は残りのＬＳ
   Ｉチップにそれぞれ配設される構造を有することを特徴
   とする請求項１４又は１５記載のクロック信号供給シス
   テム。 １７、前記各モジュールは、共通の位相比較回路と可変
   遅延回路とが単一のＬＳＩチップに配設され、前記共通
   の可変制御回路から残りのＬＳＩチップに位相調整され
   たクロック信号が分配される構造を有することを特徴と
   する請求項１４又は１５記載のクロック信号供給システ
   ム。 １８、前記クロック源はさらに前記原ク ロック信号を分周して複数の相のクロック信号を出力し
   それを前記第１の信号伝送手段に供給する分周器と、前
   記分周器からのクロック信号にもとずき位相基準信号を
   生成する手段と、前記位相基準信号を時分割で前記モジ
   ュールに前記第２の信号伝送手段を介して供給するセレ
   クタ手段とを含むことを特徴とする請求項１４乃至１７
   のいずれかに記載のクロック信号供給システム。 １９、前記位相基準信号を生成する手段からの位相基準
   信号を受けてその位相を調整する第２の可変遅延回路と
   、該第２の可変遅延回路からの前記第２の信号伝送手段
   へ向かう前記位相基準信号の所定基準点における通過時
   刻と前記第２の信号伝送手段を伝送してその先端で反射
   して前記所定基準点にもどって来た時刻とを検出する手
   段と、その時間差に応じて前記第２の可変遅延回路の遅
   延量を変更する手段とを有することを特徴とする請求項
   １４乃至１８のいずれかに記載のクロック信号供給シス
   テム。 ２０、前記ＬＳＩチップの温度を検出して温度に対応す
   る信号を出力する手段と、前記温度検出手段の出力に応
   じて前記可変遅延回路の遅延量を制御する手段とを有す
   ることを特徴とする請求項１４乃至１９のいずれかに記
   載のクロック信号供給システム。