CN105099410B - 时脉资料回复电路与方法以及等化讯号分析电路与方法 - Google Patents

Abstract

一种时脉资料回复方法，依据参考时脉取样输入讯号以产生复数取样结果，包含：依据所述参考时脉产生第一及第二取样时脉，所述第一及第二取样时脉的相位差大于零且小于所述输入讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；依据所述第一及第二取样时脉取样所述输入讯号的连续单元间隔，以在每一单元间隔产生第一及第二取样结果；比较所述第一及第二取样结果以产生比较结果；依据所述比较结果及所述输入资料产生调整讯号；以及依据所述调整讯号调整所述第一及第二取样时脉，使每一单元间隔的取样结果实质上对应所述输入讯号于所述单元间隔的振幅极大处。

Description

时脉资料回复电路与方法以及等化讯号分析电路与方法

技术领域

本发明关于时脉资料回复(clock data recovery，CDR)电路与方法以及等化讯号分析电路与方法，尤其关于基于输入讯号的振幅极大值，来完成时脉资料回复以及分析讯号等化器的等化讯号的电路与方法。

背景技术

请参阅图1A及图1B，其是习知利用时脉clk取样输入讯号D_in的波形示意图。图1A及图1B中时脉clk对输入讯号D_in的每笔输入资料产生2个取样结果，理想的情况是，时脉clk的上升缘(rising edge)取样在输入讯号D_in的每一个单元间隔(unit interval，UI)(每一单元间隔对应一笔输入资料)的中间位置，而下降缘(falling edge)则取样在单元间隔的边缘位置，如此一来便可得到相对准确的取样结果。传统上会以亚力山大相位侦测器(Alexander phase detector)来判断时脉clk相较于输入讯号D_in为领先或者落后。如图1A所示，时脉clk的其中一个上升缘取样得到资料D<n>，n为正整数，但是其紧邻的下降缘却未取样在单元间隔的边缘，而是取样在下一个单元间隔，因此亚力山大相位侦测器经由逻辑判断及低通滤波器取平均值后，可判断出时脉clk落后(late)于输入讯号D_in，所以必须提前时脉clk的相位；另一种情况，如图1B所示，时脉clk的其中一个上升缘取样得到资料D<n>，但是其紧邻的下降缘却未取样在单元间隔的边缘，而是取样在同一个单元间隔，此时亚力山大相位侦测器判断出时脉clk领先(early)于输入讯号D_in，所以必须延迟时脉clk的相位。请参阅图2，其是习知输入资料的眼图(eye diagram)与时脉clk的关系图。经调整后，时脉clk与输入讯号D_in已达到理想的相位关系，也就是时脉 clk的上升缘取样在输入讯号D_in的一个单元间隔的中心位置，而时脉clk的下降缘取样在输入讯号D_in的一个单元间隔的边缘位置，理论上此时所取样到的资料为相对准确的资料。然而，大多数的时候，由于资料接收端受到干扰，导致取样电路所看到的输入讯号D_in的波形并非对称，也就是每一单元间隔所对应的一笔输入资料，其振幅的极大值并非落于所述单元间隔的中间位置，导致时脉clk的上升缘并非取样在输入讯号D_in的振幅极大处。举例来说，如图2所示，每笔输入资料的极大振幅落于所述单元间隔的偏右位置(如图中的虚线框选所示)，如此一来即便时脉clk取样在每个单元间隔的中间位置，但却不是如理想中的取样在输入讯号D_in的振幅极大处，造成取样正确率降低、位元错误率(bit error rate，BER)上升。

请参阅图3，其是习知判断输入讯号D_in的振幅极大值位置的示意图。在正规的取样位置(取样值h(τ))的前后各距离时间Tb处再取样一次，而分别得到取样值h(τ-Tb)及h(τ+Tb)，Tb为连续两个取样点时间间隔的一半，藉由比较两取样值即可得知取样时脉与输入讯号D_in的对应关系。当h(τ-Tb)＝h(τ+Tb)时，代表取样时脉的取样点对准输入讯号D_in的振幅极大处；若h(τ-Tb)>h(τ+Tb)，代表取样时脉落后，必须提前取样时脉才能取样在输入讯号D_in的振幅极大处；若h(τ-Tb)<h(τ+Tb)，代表取样时脉领先，必须延迟取样时脉才能取样在输入讯号D_in的振幅极大处。此种架构每笔资料需要比较多的振幅资讯，通常需要使用2位元(四个准位)以上，甚至一般应用常取到4位元以上，因而大幅增加电路的面积及复杂度，使电路更加耗电。再者，当输入讯号D_in受到干扰而呈现非对称的波形时，此方法便无法找到振幅的极大处，最终也会导致位元错误率上升。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种时脉资料回复电路与方法以及一种等化讯号分析电路与方法，以降低位元错误率以及提升等化器的功效。

本发明公开了一种时脉资料回复电路，用来依据一参考时脉取样一输入讯号以产生复数取样结果，包含：一时脉产生电路，用来依据所述参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述输入讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；一取样电路，耦接所述时脉产生电路及所述输入讯号，用来依据所述第一取样时脉及所述第二取样时脉对所述输入讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；一比较电路，耦接所述取样电路，用来比较所述第一取样结果及所述第二取样结果以产生一比较结果；以及一判断电路，耦接所述比较电路，用来依据所述比较结果及所述输入资料产生一调整讯号；其中，所述时脉产生电路依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉，使每一单元间隔的两笔取样结果的至少其中之一实质上对应所述输入讯号于所述单元间隔的振幅极大处。

本发明另公开了一种时脉资料回复方法，用来依据一参考时脉取样一输入讯号以产生复数取样结果，包含：依据所述参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述输入讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；依据所述第一取样时脉及所述第二取样时脉对所述输入讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；比较所述第一取样结果及所述第二取样结果以产生一比较结果；依据所述比较结果及所述输入资料产生一调整讯号；以及依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉，使每一单元间隔的两笔取样结果的至少其中之一实质上对应所述输入讯号于所述单元间隔的振幅极大处。

本发明另公开了一种等化讯号分析电路，用来判断一等化器所产生的一等化讯号以产生一判断结果，所述判断结果反应所述等化器的等化程 度，所述等化讯号分析电路包含：一时脉产生电路，用来依据一参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述等化讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；一取样电路，耦接所述时脉产生电路及所述等化讯号，用来依据所述第一取样时脉及所述第二取样时脉对所述等化讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；一比较电路，耦接所述取样电路，用来比较所述第一取样结果及所述第二取样结果以产生一比较结果；以及一判断电路，耦接所述比较电路，用来依据所述比较结果及所述输入资料产生所述判断结果。

本发明另公开了一种等化讯号分析方法，用来判断一等化器所产生的一等化讯号以产生一判断结果，所述判断结果反应所述等化器的等化程度，所述等化讯号分析电路包含：依据一参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述等化讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；依据所述第一取样时脉及所述第二取样时脉对所述等化讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；比较所述第一取样结果及所述第二取样结果以产生一比较结果；以及依据所述比较结果及所述输入资料产生所述判断结果。

本发明的时脉资料回复电路与方法能够基于输入讯号D_in的极大振幅来取样，以降低位元错误率。相较于习知技术，本发明的时脉资料回复电路与方法动态调整取样的位置，藉由取样在输入讯号D_in的振幅极大处，以得到较高的取样准确度，进而降低位元错误率。另一方面，本发明的等化讯号分析电路与方法能够分析经等化处理后的讯号是否有等化过度(over-equalized)或等化不足(under-equalized)的情形，进而产生分析结果供等化器据以调整增益。

有关本发明的特征、实作与功效，兹配合图式作优选实施例详细说明如下。

附图说明

图1A及图1B为习知利用时脉clk取样输入讯号D_in的波形示意图；

图2为习知输入资料的眼图与时脉clk的关系图；

图3为习知判断输入讯号D_in的振幅极大值位置的示意图；

图4为本发明时脉资料回复电路的一实施例的功能方块图；

图5为本发明时脉产生电路的一实施例的电路图；

图6为取样时脉clka、取样时脉clkb与输入讯号D_in的关系图；

图7为本发明取样电路的一实施例的电路图；

图8为本发明时脉资料回复电路的另一实施例的功能方块图；

图9A及图9B为本发明输入讯号D_in与取样结果E<n>及D<n>的关系图；

图10为本发明的时脉资料回复方法的一实施例的流程图；

图11为输入讯号D_in于连续三个单元间隔的准位变化的理想波形图；

图12A及图12B为本发明的输入讯号D_in与取样结果E<n>及D<n>的另一关系图；以及

图13为本发明的等化讯号分析方法的一实施例的流程图。

具体实施方式

以下说明内容的技术用语为参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，所述部分用语的解释以本说明书的说明或定义为准。

本发明的公开内容包含时脉资料回复电路与方法以及等化讯号分析电路与方法。所述装置与方法可应用于资料讯号的接收端，在实施为可能的前提下，本技术领域具有通常知识者能够依本说明书的公开内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的时脉资料回复电路以及等化讯号分析电路所包含的部分元件单独而言可能为已知元件，因此在不影响所述装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本发明的时脉资料回复方法可藉由本发明的时脉资料回复电路或其等效装置来执行，以及本发明的等化讯号分析方法可藉由本发明的等化讯号分析电路或其等效装置来执行，在不影响所述方法发明的充分公开及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬件。

请参阅图4，其是本发明时脉资料回复电路的一实施例的功能方块图。时脉资料回复电路400包含时脉产生电路410、取样电路420、比较电路430以及判断电路440。时脉产生电路410依据参考时脉clk产生取样时脉clka及取样时脉clkb。取样电路420耦接时脉产生电路410，利用取样时脉clka及取样时脉clkb对输入讯号D_in取样，分别产生取样结果E<n>及取样结果D<n>，n为正整数。比较电路430耦接取样电路420，比较取样结果E<n>及取样结果D<n>的大小关系并产生比较结果A<n>。判断电路440耦接比较电路430及输入讯号D_in，依据比较结果A<n>及输入讯号D_in产生调整讯号Ctrl，时脉产生电路410再依据调整讯号Ctrl调整参考时脉clk，以使得取样时脉clka及取样时脉clkb的相位提前或延迟。

请参阅图5，其是本发明时脉产生电路410的一实施例的电路图。时脉产生电路410包含相位调整电路510、反相器(Inverter，或称非门(NOT gate))520、522、530及532以及电容524及534。相位调整电路510依据调整讯号Ctrl调整参考时脉clk，以提前或延迟参考时脉clk的相位，调整后的参考时脉clk经过上下两路的延迟后分别产生取样时脉clka及取样时脉clkb。上面一路串接的反相器520及522，讯号经过连续两个反相器后与原本的准位相同，而反相器520及反相器522中间透过电容524(具有电容值C_a)耦接至地，讯号对电容524充电时便产生延迟；下方一路包含相同的元件，但电容534的电容值C_b与电容524的电容值C_a不相等，因此时脉产生电路410的上下两路对讯号的延迟时间不同，造成取样时脉clka及取样时脉clkb产生相位差。接下来将以取样时脉clka领先取样时脉clkb为例对本发明做说明。在一个较佳的实施例中，取样时脉clka及取样时脉clkb的相位差大于零且小于输入讯号D_in的一个单元间隔的二分之一。请参阅图6，其系取样时脉clka、取样时脉clkb与输入讯号D_in的关系图。取样时脉clka领先取样时脉clkb，两者在一个单元间隔中分别取样得到取样结果E<n>及D<n>(下一个单元间隔得到E<n+1>及D<n+1>，以此类推)，因此取样结果E<n>早于取样结果D<n>。在另一个优选的实施例中，取样时脉clka及取样时脉clkb的相位差可以设计为尽可能地小，但仍必须大于零，通常以硬件所能实现的最小差异为设计原则。在其他的实施例中，时脉产生电路410可以以相位调整电路510搭配一个相位内插器(phaseinterpolator)来实作，相位内插器的动作原理为本技术领域具有通常知识者所熟知，故不赘述。

取样电路420可以使用开关元件搭配电容来实作。请参阅图7，其是本发明取样电路420的一实施例的电路图。取样电路420包含开关元件710及730以及电容720及740。开关元件710依据取样时脉clka的周期呈现导通与不导通状态，开关元件730依据取样时脉clkb的周期呈现导通与不导通状态。当开关元件710导通时，电容720的端电压反应当时输入讯号D_in的电压(即取样结果E<n>)，而当开关元件710不导通时，电容720 可继续反应取样结果E<n>，直至开关元件710于取样时脉clka的下一周期再度导通。下方路径的开关元件730与电容740的功能与上方路径相同，差别仅在于开关元件730依据取样时脉clkb作动。更明确地说，取样结果E<n>及取样结果D<n>为模拟讯号，两者的差值代表输入讯号D_in于极短的时间间隔(亦即取样时脉clka及取样时脉clkb的相位差或时间差)内的变化量。之后比较电路430比较取样结果D<n>及E<n>，且输出比较结果A<n>。比较电路430可以例如利用运算放大器(optional amplifier，OP)来比较取样结果D<n>及E<n>，并且更包含一个耦接在运算放大器输出端的取样电路，利用取样时脉clka来取样运算放大器的输出，而得到比较结果A<n>。取样电路可以以前述的开关元件或是D型正反器实作，但不以此为限，而比较结果A<n>为数字讯号，具有逻辑值0或1。

判断电路440耦接比较电路430、输入讯号D_in以及取样时脉clkb。判断电路440包含一个取样电路，利用取样时脉clkb取样输入讯号D_in，而得到取样结果D<n>。更明确地说，判断电路440所得到的取样结果D<n>为经过决策后的数字资料，其代表输入讯号D_in于所述单元间隔的输入资料，一般而言为逻辑值1或0。取样电路可以利用D型正反器(D flip flop)实作，但不以此为限。在另一个实施例中，如图8所示，判断电路840耦接取样电路420，直接接收其输出的取样结果D<n>，在这种情形下，判断电路840不需另包含额外的取样电路，只需将取样结果D<n>经过决策后转换为数字资料。不论是判断电路440或是判断电路840，其主要目的在于利用取样结果D<n>所对应的输入资料及比较结果A<n>来判断取样时脉clka及clkb的取样点是否接近或等于输入讯号D_in的振幅极大处，并产生调整讯号Ctrl，时脉产生电路410依据调整讯号Ctrl调整参考时脉clk，进而使取样时脉clka或clkb的取样点接近或等于输入讯号D_in的振幅极大处。依据比较电路430实作方式的不同，判断电路440或判断电路840也有相对应的判断方式。

在一个较佳的实施例中，比较电路430判断取样结果D<n>及E<n>的绝对值，而比较结果A<n>与取样结果D<n>及E<n>的关系如表一所示：

表一：

	A<n>
		|E<n>|>|D<n>|	1
|E<n>|<＝|D<n>|	0

判断电路440或判断电路840再依据取样结果D<n>所对应的输入资料与比较结果A<n>来产生调整讯号Ctrl。需注意的是，当取样结果D<n>或E<n>所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时，判断电路440或判断电路840才输出调整讯号Ctrl。更详细地说，当判断电路440或判断电路840取比较结果A<n>作判断，而只有当D<n-1>≠D<n>或是D<n>≠D<n+1>时(也就是当(D<n-1>XOR D<n>)＝1或是(D<n>XOR D<n+1>)＝1时，XOR代表互斥或运算子)，判断电路440或判断电路840才输出调整讯号Ctrl，而调整讯号Ctrl与比较结果A<n>及取样结果D<n>的关系如表二所示：

表二：

请参阅图9A及图9B，其是本发明输入讯号D_in与取样结果E<n>及D<n>的关系图。图9A及图9B的输入讯号D_in相同，并且各显示两个单元间隔，较早的单元间隔对应输入资料为逻辑值1(或高准位)，较迟的单元间隔对应输入资料为逻辑值0(或低准位)，因此取样结果D<n>或E<n> 经判断后得到逻辑值0，而取样结果及D<n+1>或E<n+1>经判断后得到逻辑值1。在图9A的例子中，因为|E<n>|小于|D<n>|，所以由表一可得比较结果A<n>＝0，而且因为(D<n>XOR D<n+1>)＝1，所以由表二可得调整讯号Ctrl为Dn(代表应延迟取样时脉clka及clkb的相位)，以使取样时脉clka及clkb更接近所述单元间隔中输入讯号D_in的振幅极大值处(图中虚线圈选处)。同理，因为|E<n+1>|小于|D<n+1>|，而且D<n+1>对应的逻辑值与D<n>对应的逻辑值不同(亦即满足表二的(D<n-1>XOR D<n>)＝1)，因此依据表一及表二同样可得调整讯号Ctrl为Dn。在图9B的例子中，因为|E<n>|大于|D<n>|(或|E<n+1>|大于|D<n+1>|)，且(D<n>XOR D<n+1>)＝1(或(D<n-1>XOR D<n>)＝1)，因此依据表一及表二，可得调整讯号Ctrl为Up(代表应提前取样时脉clka及clkb的相位)，以使取样时脉clka及clkb更接近所述单元间隔中输入讯号D_in的振幅极大值处(图中虚线圈选处)。

而在另一个优选的实施例中，比较电路430判断取样结果D<n>及E<n>，而比较结果A<n>与取样结果D<n>及E<n>的关系如表三所示：

表三：

	A<n>
		E<n>>D<n>	1
E<n><＝D<n>	0

而判断电路440或判断电路840再依据取样结果D<n>所对应的输入资料与比较结果A<n>来产生调整讯号Ctrl。需注意的是，与上一个实施例相同，当取样结果D<n>或E<n>所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时，判断电路440或判断电路840才输出调整讯号Ctrl，也就是只有当D<n-1>≠D<n>或是D<n>≠D<n+1>时(亦即(D<n-1>XOR D<n>)＝1或是(D<n>XOR D<n+1>)＝1时)，判断电路440或判断电路840才输出调整讯号Ctrl，而调整讯号Ctrl与比较结果A<n>及取样结果D<n>的关系如表四所示：

表四：

在本实施例中，若以图9A所示的取样结果为例，在较早的单元间隔中，取样结果E<n>小于D<n>，因此依据表三可得比较结果A<n>为0，而依据表四，A<n>＝0及D<n>所对应的逻辑值为1，可得调整讯号Ctrl为Dn；在较迟的单元间隔中，取样结果E<n+1>大于D<n+1>(因为此时E<n+1>及D<n+1>皆为负值)，因此依据表三可得比较结果A<n>为1，而依据表四，A<n>＝1及D<n>所对应的逻辑值为0可得调整讯号Ctrl为Dn。另一方面，以图9B所示的取样结果为例，在较早的单元间隔中，取样结果E<n>大于D<n>，因此依据表三可得比较结果A<n>为1，而依据表四，A<n>＝1及D<n>所对应的逻辑值为1，可得调整讯号Ctrl为Up；在较迟的单元间隔中，取样结果E<n+1>小于D<n+1>(因为此时E<n+1>及D<n+1>皆为负值)，因此依据表三可得比较结果A<n>为0，而依据表四，A<n>＝0及D<n>所对应的逻辑值为0，可得调整讯号Ctrl为Up。

综上所述，判断电路440或840依据比较结果A<n>以及D<n>所对应的输入资料来产生调整讯号Ctrl，以决定应提前或延迟参考时脉clk。提前或延迟参考时脉clk将顺势提前或延迟取样时脉clka及clkb，使得在每次的调整后，两者的至少其中之一的取样时间点更接近输入讯号D_in的振幅极大处，经过一段时间后时脉资料回复电路400或800将渐渐收敛，调整讯号Ctrl于Up及Dn间来回振荡，而此时取样结果D<n>或E<n>所对应的输入资料即为基于输入讯号D_in的振幅极大值所取样。事实证明如此 的取样方式可以有效降低位元错误率，因此后级的处理电路可以取得更准确的输入资料。

请参阅图10，其系本发明的时脉资料回复方法的一实施例的流程图。除前述的时脉资料回复电路外，本发明亦相对应地公开了一种时脉资料回复方法，能使资料的取样时间点更接近输入讯号D_in的振幅极大处，以降低位元错误率。本方法由前述时脉资料回复电路400或其等效装置来执行。如图10所示，本发明时脉资料回复方法的一实施例包含下列步骤：

步骤S1010：依据参考时脉clk产生第一取样时脉clka及第二取样时脉clkb。藉由将参考时脉clk延迟不同的时间(或相位)来产生第一取样时脉clka及第二取样时脉clkb，第一取样时脉clka及第二取样时脉clkb的相位差大于零且小于输入讯号D_in的一个单元间隔的二分之一；

步骤S1020：依据第一取样时脉clka及第二取样时脉clkb对输入讯号D_in的连续单元间隔做取样，以分别产生第一取样结果E<n>及第二取样结果D<n>。如图6所示，一个单元间隔产生两个取样结果E<n>及D<n>，下一个单元间隔产生另两个取样结果E<n+1>及D<n＝1>；

步骤S1030：比较第一取样结果E<n>及第二取样结果D<n>以产生比较结果A<n>。比较的方法有两种，第一种方法为比较第一取样结果及第二取样结果的绝对值，第二种为直接取第一取样结果及第二取样结果作比较。更明确地说，步骤S1020所产生的第一取样结果E<n>及第二取样结果D<n>为模拟讯号，其经决策判断后对应相同的输入资料，例如图9A的第一取样结果E<n>及第二取样结果D<n>对应逻辑值1的输入资料，而下一个单元间隔的第一取样结果E<n+1>及第二取样结果D<n+1>对应逻辑值0的输入资料。第一种比较方法可以依据上述的表一来得到比较结果A<n>，第二种比较方法可以依据上述的表三来得到比较结果A<n>。因应不同的比较方法，步骤S1040产生调整讯号的方法也不同；

步骤S1040：依据比较结果A<n>及输入讯号D_in产生调整讯号Ctrl。若步骤S1030以第一个方法产生比较结果A<n>，则此步骤依据表二产生调整讯号Ctrl，若步骤S1030以第二个方法产生比较结果A<n>，则此步骤依据表四产生调整讯号Ctrl。值得注意的是，不论是依据表二或表四产生调整讯号Ctrl，此步骤只有在以下的条件成立时才产生调整讯号Ctrl：(D<n-1>XOR D<n>)＝1或(D<n>XOR D<n+1>)＝1，也就是目前的单元间隔的输入资料与相邻的单元间隔的输入资料不同时，才产生调整讯号Ctrl。此处的D<n>(D<n-1>、D<n+1>同)为所述单元间隔所对应的输入资料，为数字的逻辑值1或0，等同于所述单元间隔的取样结果(E<n>或D<n>)经决策判断后的逻辑值；以及

步骤S1050：依据调整讯号Ctrl调整第一取样时脉clka及第二取样时脉clkb。调整讯号Ctrl指示应将第一取样时脉clka及第二取样时脉clkb的相位提前(Up)或延迟(Dn)，目的在于使第一取样时脉clka及/或第二取样时脉clkb的取样时间点趋近或等于输入讯号D_in在所述单元间隔中的振幅极大处。

反复进行上述的步骤，最后调整讯号Ctrl将达到收敛，也就是在提前与延迟间来回振荡，此时代表第一取样时脉clka及/或第二取样时脉clkb的取样时间点已经非常接近或等于输入讯号D_in在所述单元间隔中的振幅极大处，因此不论依据第一取样时脉clka或第二取样时脉clkb所得的取样结果的位元错误率较低。

本发明的电路与方法除了可应用于时脉资料回复之外，亦可应用于分析等化讯号，以判断等化器的增益是否不足或过大。请参阅图11，其是输入讯号D_in于连续三个单元间隔的准位变化的理想波形图。曲线1110代表输入讯号D_in于此三个单元间隔的输入资料为1、0、0，曲线1120则代表0、1、1。然而经过传输后，因为通道衰减及干扰等因素，输入讯号D_in的不同频率成份所受的衰减程度不一，反应在时域上则呈现讯号转折处(即图11中的中间单元间隔处)的变化不够明显，等化器的目的便在于 对不同的频率成份做补偿。请参阅图12A及图12B，其是本发明的输入讯号D_in与取样结果E<n>及D<n>的另一关系图。图12A及图12B中的实线曲线皆为经过等化器补偿的等化讯号，很明显的，图12A为等化不足的情况(等化器的增益太低)，图12B为等化过度的情况(等化器的增益太高)，本发明亦提供了等化讯号分析电路与方法来判断等化器的补偿结果是否理想。实作上，只要修改图4所示的时脉资料回复电路400的判断电路440以及图8所示的时脉资料回复电路800的判断电路840的判断逻辑，即可将时脉资料回复电路400及时脉资料回复电路800应用于分析等化讯号。请注意，应用于分析等化讯号时，判断电路440及判断电路840产生判断结果G而非调整讯号Ctrl，因此判断电路440及判断电路840不再耦接时脉产生电路410，而是将判断结果G输出至等化器。

在此实施例中，比较电路430依据第一种方法比较取样结果E<n>及D<n>，也就是比较取样结果E<n>及D<n>的绝对值，并且依据表一来产生比较结果A<n>。而判断电路440及判断电路840依据比较结果A<n>及输入讯号D_in或取样结果D<n>来产生判断结果G，判断结果G反应等化器等化过度或不足。判断电路440及判断电路840只有在以下的状况才会产生判断结果G：当D<n-1>≠D<n>且D<n>＝D<n+1>时(也就是当(D<n-1>XOR D<n>)＝1且(D<n>XNOR D<n+1>)＝1时，XNOR代表反互斥或运算子)，也就是说，当取样结果E<n>及D<n>所对应的单元间隔，与其前一单元间隔具有不同的输入资料，且与其后一单元间隔具有相同的输入资料时。而判断结果G与比较结果A<n>及取样结果D<n>的关系如表五所示：

表五：

如图12A所示，不论是曲线1210或是曲线1220，|E<n>|皆小于|D<n>|，因此比较电路430依据表一将输出比较结果A<n>为0，而判断电路440及840依据表五产生的判断结果G为Up(表示等化器等化不足)；相对的，在图12B中，不论是曲线1230或是曲线1240，|E<n>|皆大于|D<n>|，因此比较电路430依据表一将输出比较结果A<n>为1，而判断电路440及840依据表五产生的判断结果G为Dn(表示等化器等化过度)。

请参阅图13，其是本发明的等化讯号分析方法的一实施例的流程图。基本上步骤S1310～S1340与图10中对应的步骤S1010～S1040相似，差别在于步骤S1330只采用第一种比较方法，而相对应的，步骤S1340只有一种判断方式，也就是依据表五产生判断结果G。而且在步骤S1340中，只有当(D<n-1>XOR D<n>)＝1且(D<n>XNOR D<n+1>)＝1时，才输出判断结果G。同样的，此处的D<n>(D<n-1>、D<n+1>同)为所述单元间隔所对应的输入资料，为数字的逻辑值1或0，等同于所述单元间隔的取样结果(E<n>或D<n>)经决策判断后的逻辑值。

综上所述，本发明的等化讯号分析电路及方法可以简单地利用取样结果E<n>及D<n>，以及单元间隔所对应的输入资料来判断等化器的等化程度。在一个优选的实施例中，前述的输入讯号D_in即为经过等化器等化的讯号，也就是说，判断电路440及840可以依据表二或表四的判断逻辑来产生调整讯号Ctrl，并且同时依据表五的判断逻辑来产生判断结果G。因此当本发明的电路或方法应用于讯号的接收端时，可以使讯号接收端调整取样时脉的取样位置至输入讯号的振幅极大处，且一并调整等化器的增益，因此可以更准确地还原输入资料。

由于本技术领域具有通常知识者可藉由图4至图8的装置发明的公开内容来了解图10及图13的方法发明的实施细节与变化，因此，为避免赘 文，在不影响所述方法发明的公开要求及可实施性的前提下，重复的说明在此予以节略。请注意，前述附图中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。另外，本技术领域人士可依本发明的公开内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施复数个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。

虽然本发明的实施例如上所述，然而这些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

【符号说明】

400、800 时脉资料回复电路

410 时脉产生电路

420 取样电路

430 比较电路

440、840 判断电路

510 相位调整电路

520、522、530、532 反相器

524、534、720、740 电容

710、730 开关元件

S1010～S1050、S1310～S1340 步骤

1210、1220、1230、1240 曲线。

Claims (16)

1.一种时脉资料回复电路，用来依据一参考时脉取样一输入讯号以产生复数取样结果，包含：

一时脉产生电路，用来依据所述参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述输入讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；

一取样电路，耦接所述时脉产生电路及所述输入讯号，用来依据所述第一取样时脉及所述第二取样时脉对所述输入讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；

一比较电路，耦接所述取样电路，用来比较所述第一取样结果及所述第二取样结果以产生一比较结果；以及

一判断电路，耦接所述比较电路，用来依据所述比较结果及所述输入资料产生一调整讯号；

其中，所述时脉产生电路依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉，使每一单元间隔的两笔取样结果的至少其中之一实质上对应所述输入讯号于所述单元间隔的振幅极大处。

2.根据权利要求1所述的时脉资料回复电路，其中所述比较电路比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述判断电路于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值大于所述第二取样结果的绝对值，所述调整讯号令所述时脉产生电路提前所述第一取样时脉及所述第二取样时脉的相位。

3.根据权利要求1所述的时脉资料回复电路，其中所述比较电路比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述判断电路于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值小于所述第二取样结果的绝对值，所述调整讯号令所述时脉产生电路延迟所述第一取样时脉及所述第二取样时脉的相位。

4.根据权利要求1所述的时脉资料回复电路，其中所述比较电路比较所述第一取样结果及所述第二取样结果，并且所述判断电路于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当以下情况之一发生时，所述判断电路所输出的所述调整讯号令所述时脉产生电路提前所述第一取样时脉及所述第二取样时脉的相位：

当所述比较结果指示所述第一取样结果大于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为高准位时；以及

当所述比较结果指示所述第一取样结果小于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为低准位时。

5.根据权利要求1所述的时脉资料回复电路，其中所述比较电路比较所述第一取样结果及所述第二取样结果，并且所述判断电路于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当以下情况之一发生时，所述判断电路所输出的所述调整讯号令所述时脉产生电路延迟所述第一取样时脉及所述第二取样时脉的相位：

当所述比较结果指示所述第一取样结果大于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为低准位时；以及

当所述比较结果指示所述第一取样结果小于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为高准位时。

6.根据权利要求1所述的时脉资料回复电路，其中所述时脉产生电路包含：

一相位调整电路，耦接所述参考时脉，用来调整所述参考时脉的相位；

一第一反相器，其输入端耦接所述相位调整电路；

一第一电容，耦接于所述第一反相器的输出端与一参考准位之间；

一第二反相器，其输入端耦接所述第一反相器的输出端，其输出端输出所述第一取样时脉；

一第三反相器，其输入端耦接所述相位调整电路；

一第二电容，耦接于所述第三反相器的输出端与所述参考准位之间；以及

一第四反相器，其输入端耦接所述第三反相器的输出端，其输出端输出所述第二取样时脉；

其中所述第一电容与所述第二电容的电容值不相等。

7.一种时脉资料回复方法，用来依据一参考时脉取样一输入讯号以产生复数取样结果，包含：

依据所述参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述输入讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；

依据所述第一取样时脉及所述第二取样时脉对所述输入讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；

比较所述第一取样结果及所述第二取样结果以产生一比较结果；

依据所述比较结果及所述输入资料产生一调整讯号；以及

依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉，使每一单元间隔的两笔取样结果的至少其中之一实质上对应所述输入讯号于所述单元间隔的振幅极大处。

8.根据权利要求7所述的时脉资料回复方法，其中所述比较所述第一取样结果及所述第二取样结果的步骤为比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述依据所述比较结果及所述输入资料产生所述调整讯号的步骤为于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值大于所述第二取样结果的绝对值，所述依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉的步骤依据所述调整讯号提前所述第一取样时脉及所述第二取样时脉的相位。

9.根据权利要求7所述的时脉资料回复方法，其中所述比较所述第一取样结果及所述第二取样结果的步骤为比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述依据所述比较结果及所述输入资料产生所述调整讯号的步骤为于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值小于所述第二取样结果的绝对值，所述依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉的步骤依据所述调整讯号延迟所述第一取样时脉及所述第二取样时脉的相位。

10.根据权利要求7所述的时脉资料回复方法，其中所述比较所述第一取样结果及所述第二取样结果的步骤为比较所述第一取样结果及所述第二取样结果，并且所述依据所述比较结果及所述输入资料产生所述调整讯号的步骤为于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当以下情况之一发生时，所述依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉的步骤提前所述第一取样时脉及所述第二取样时脉的相位：

当所述比较结果指示所述第一取样结果大于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为高准位时；以及

当所述比较结果指示所述第一取样结果小于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为低准位时。

11.根据权利要求7所述的时脉资料回复方法，其中所述比较所述第一取样结果及所述第二取样结果的步骤为比较所述第一取样结果及所述第二取样结果，并且所述依据所述比较结果及所述输入资料产生所述调整讯号的步骤为于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其相邻的单元间隔具有不同的输入资料时才输出所述调整讯号，所述第一取样时脉领先所述第二取样时脉，且当以下情况之一发生时，所述依据所述调整讯号调整所述第一取样时脉及所述第二取样时脉的步骤延迟所述第一取样时脉及所述第二取样时脉的相位：

当所述比较结果指示所述第一取样结果大于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为低准位时；以及

当所述比较结果指示所述第一取样结果小于所述第二取样结果且所述第一取样结果或第二取样结果指示其所对应的单元间隔的输入资料为高准位时。

12.一种等化讯号分析电路，用来判断一等化器所产生的一等化讯号以产生一判断结果，所述判断结果反应所述等化器的等化程度，所述等化讯号分析电路包含：

一时脉产生电路，用来依据一参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述等化讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；

一取样电路，耦接所述时脉产生电路及所述等化讯号，用来依据所述第一取样时脉及所述第二取样时脉对所述等化讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；

一比较电路，耦接所述取样电路，用来比较所述第一取样结果及所述第二取样结果以产生一比较结果；以及

一判断电路，耦接所述比较电路，用来依据所述比较结果及所述输入资料产生所述判断结果，

其中所述比较电路比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述判断电路于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其前一单元间隔具有不同的输入资料，且与其后一单元间隔具有相同的输入资料时才产生所述判断结果，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值大于所述第二取样结果的绝对值，所述判断结果反应所述等化器等化过度。

13.根据权利要求12所述的等化讯号分析电路，其中所述比较电路比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述判断电路于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其前一单元间隔具有不同的输入资料，且与其后一单元间隔具有相同的输入资料时才产生所述判断结果，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值小于所述第二取样结果的绝对值，所述判断结果反应所述等化器等化不足。

14.根据权利要求12所述的等化讯号分析电路，其中所述时脉产生电路包含：

一相位调整电路，耦接所述参考时脉，用来调整所述参考时脉的相位；

一第一反相器，其输入端耦接所述相位调整电路；

一第一电容，耦接于所述第一反相器的输出端与一参考准位之间；

一第二反相器，其输入端耦接所述第一反相器的输出端，其输出端输出所述第一取样时脉；

一第三反相器，其输入端耦接所述相位调整电路；

一第二电容，耦接于所述第三反相器的输出端与所述参考准位之间；以及

一第四反相器，其输入端耦接所述第三反相器的输出端，其输出端输出所述第二取样时脉；

其中所述第一电容与所述第二电容的电容值不相等。

15.一种等化讯号分析方法，用来判断一等化器所产生的一等化讯号以产生一判断结果，所述判断结果反应所述等化器的等化程度，所述等化讯号分析电路包含：

依据一参考时脉产生一第一取样时脉及一第二取样时脉，所述第一取样时脉及所述第二取样时脉的相位差大于零且小于所述等化讯号的一单元间隔的二分之一，每一单元间隔对应一输入资料；

依据所述第一取样时脉及所述第二取样时脉对所述等化讯号的连续单元间隔做取样，每一单元间隔分别对应所述第一取样时脉及所述第二取样时脉产生一第一取样结果及一第二取样结果；

比较所述第一取样结果及所述第二取样结果以产生一比较结果；以及

依据所述比较结果及所述输入资料产生所述判断结果，

其中所述比较所述第一取样结果及所述第二取样结果的步骤为比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述依据所述比较结果及所述输入资料产生所述判断结果的步骤为于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其前一单元间隔具有不同的输入资料，且与其后一单元间隔具有相同的输入资料时才产生所述判断结果，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值大于所述第二取样结果的绝对值，所述判断结果反应所述等化器等化过度。

16.根据权利要求15所述的等化讯号分析方法，其中所述比较所述第一取样结果及所述第二取样结果的步骤为比较所述第一取样结果的绝对值及所述第二取样结果的绝对值，并且所述依据所述比较结果及所述输入资料产生所述判断结果的步骤为于所述第一取样结果及所述第二取样结果所对应的单元间隔，与其前一单元间隔具有不同的输入资料，且与其后一单元间隔具有相同的输入资料时才产生所述判断结果，所述第一取样时脉领先所述第二取样时脉，且当所述比较结果指示所述第一取样结果的绝对值小于所述第二取样结果的绝对值，所述判断结果反应所述等化器等化不足。