TWI384828B

TWI384828B - 四倍過取樣的資料回復方法與系統

Info

Publication number: TWI384828B
Application number: TW097123935A
Authority: TW
Inventors: Chia Hao Hsu
Original assignee: Sunplus Technology Co Ltd
Priority date: 2008-06-26
Filing date: 2008-06-26
Publication date: 2013-02-01
Also published as: US8306147B2; US20090323853A1; TW201002021A

Description

四倍過取樣的資料回復方法與系統

本發明是有關於一種過取樣的資料回復方法與系統，且特別是有關於一種四倍過取樣的資料回復方法與系統。

於最小化傳輸差分信號(Transition Minimized Differential Signaling，以下簡稱TMDS)規格或者高清晰度多媒體介面(High Definition Multimedia Interface，以下簡稱HDMI)規格的接收端(Rx)都有一時脈通道(channel C)用以傳送時脈訊號以及三個顏色通道(channel[0：2])用以傳送紅色(R)、綠色(G)、藍色(B)的串列資料(serial data)。

根據TMDS以及HDMI規格，時脈信號(CLK)為25~165MHz，而顏色通道的資料傳輸率(data rate)為時脈信號的十倍。也就是說，一個時脈信號週期中任一個顏色通道皆會有十位元的串列資料在傳輸，而TMDS或者HDMI的接收端必須利用上述的關係將每個顏色通道的十位元的串列資料回復(recovery)。

為了要提高資料回復的成功率，一般都是利用過取樣(over－sampling)方法將資料回復。如美國專利號碼US5,905,769，標題為“使用於高速偏斜不靈敏的多通道資料傳輸系統與方法”(System and method for high－speed skew－insensitive multi－channel data transmission)中揭露一種三倍過取樣(3X over－sampling)的資料回復方法與系統。

請參照第一圖，其所繪示為習知三倍過取樣的資料回復系統。該資料回復系統包括一電荷幫浦鎖相迴路(charge－pump phase locked loop，以下簡稱電荷幫浦PLL)20、一過取樣器(oversampler)26、數位鎖相迴路(digital phase locked loop，以下簡稱數位PLL)30。其中，數位PLL 30更包括一相位對準窗(phase aligning window)50、偵測邏輯電路(detection logic circuit)52、數位迴路濾波器(digital loop filter)54、相位對準有限狀態機(phase－aligning finite state machine，簡稱FSM)56。再者，電荷幫浦PLL 20接收時脈信號(CLK)22、而過取樣器26則接收串列資料28，例如三個顏色通道中的任一串列資料。

再者，電荷幫浦PLL 20接收時脈信號22並將時脈信號(CLK)22倍頻2.5倍之後產生相位差30度的12個倍頻時脈信號(multiphase clock signal)24至過取樣器26，進行串列資料28的取樣。過取樣器26會產生14個過取樣資料(oversampled data)，也就是14位元資料至相位對準窗50，相位對準窗50可由14個位元資料中選取12個過取樣資料成為一12位元信號62以及由該12位元信號62中選擇特定的4位元成為一4位元信號64並輸出。再者，該偵測邏輯電路52根據該12位元信號62可產生二個相位偵測信號(phase detection signal)，也就是相位往前信號 (UPF)66與相位往後信號(DOWNF)68，至數位迴路濾波器(digital loop filter)54。而數位迴路濾波器54則根據收到的相位往前信號(UPF)66或相位往後信號(DOWNF)68的數目產生三個相位正確建議信號(phase correction recommendation signal)，也就是往前信號(UPT)70、維持信號(HOLD)72與往後信號(DOWNT)74，至FSM 56。最後，FSM 56根據往前信號(UPT)70、維持信號(HOLD)72與往後信號(DOWNT)74產生一相位選擇信號(phase selection signal)58至相位對準窗50，使得相位對準窗50可由14個過取樣資料中選取12個過取樣資料成為一12位元信號62以及由該12位元信號62中選擇特定的4位元成為一4位元信號64並輸出。

請參照第二圖A，其所繪示為習知三倍過取樣的資料回復示意圖。電荷幫浦PLL 20將時脈信號(CLK)22倍頻2.5倍之後產生相位差30度的12個倍頻時脈信號24－1~24－12。由於一個時脈信號(CLK)週期有十個位元(bit)28－1~28－10的串列資料，而利用12個倍頻時脈信號24的上升緣來依序取樣十個位元則可以使得每一位元皆被取樣3次。

請參照第二圖B，其所繪示為習知三倍過取樣的資料回復示意圖。當12個倍頻時脈信號的上升緣來依序取樣四個位元的資料時，可以產生十二個位元的取樣資料(oversampled data)S[0]、S[1]~S[11]，再加上前一次取樣的最後一個過取樣位元S’[11]以及下一次取樣的第一個過取樣位元S”[0]成為14位元信號。

舉例來說，第二圖B中假設串列資料中四個位元28－1、28－2、28－3、28－4的資料為1、0、1、0，倍頻時脈信號24－1、24－2、24－3的上升緣可取樣第一位元28－1，因此S[0]＝S[1]＝S[2]＝1；倍頻時脈信號24－4、24－5、24－6的上升緣可取樣第二位元28－2，因此S[3]＝S[4]＝S[5]＝0；倍頻時脈信號24－7、24－8、24－9的上升緣可取樣第三位元28－3，因此S[6]＝S[7]＝S[8]＝1；倍頻時脈信號24－10、24－11、24－12的上升緣可取樣第四位元28－4，因此S[9]＝S[10]＝S[11]＝0。也就是說，此時串列資料與倍頻時脈信號為完美同步(perfect synchronization)，而12位元信號為S[0]~S[11]，而選取12位元信號中的S[1]、S[4]、S[7]、S[10]成為4位元信號，也就是串列資料中的四個位元28－1、28－2、28－3、28－4的正確邏輯數值S[1]＝1、S[4]＝0、S[7]＝1、S[10]＝0成功的被回復(recovery)。

再者，偵測邏輯電路52以三個取樣資料為單位，根據該12位元信號S[0]~S[11]的邏輯數值來決定是否輸出相位往前信號(UPF)66或相位往後信號(DOWNF)68。在完美同步時，由於S[0]＝S[1]＝S[2]＝1、S[3]＝S[4]＝S[5]＝0、S[6]＝S[7]＝S[8]＝1、S[9]＝S[10]＝S[11]＝0，因此，偵測邏輯電路52不會輸出相位往前信號(UPF)66或相位往後信號(DOWNF)68。因此，FSM 56會收到維持信號(HOLD)72，並且相位選擇信號通知相位對準窗50維持現在相位的選擇。

請參照第二圖C，當串列資料與倍頻時脈信號為不完美同步(imperfect synchronization)時，14位元信號為S’[11]＝1、S[0]＝1、S[1]＝1、S[2]＝0、S[3]＝0、S[4]＝0、S[5]＝1、S[6]＝1、S[7]＝1、S[8]＝0、S[9]＝0、S[10]＝0、S[11]＝1、S”[0]＝1。此時，12位元信號為S[0]~S[11]，而12位元信號中的S[1]、S[4]、S[7]、S[10]即為4位元信號。雖然串列資料中的四個位元28－1、28－2、28－3、28－4的正確邏輯數值S[1]＝1、S[4]＝0、S[7]＝1、S[10]＝0可以成功的被回復(recovery)，但是偵測邏輯電路52根據S[0]＝S[1]≠S[2]、S[3]＝S[4]≠S[5]、S[6]＝S[7]≠S[8]、S[9]＝S[10]≠S[11]，因此，偵測邏輯電路52會輸出相位往前信號(UPF)66。因此，FSM 56會收到往前信號(UPT)70，並且相位選擇信號通知相位對準窗50改變相位的選擇，使得20位元信號為S’[11]、S[0]、S[1]、S[2]、S[3]、S[4]、S[5]、S[6]、S[7]、S[8]、S[9]、S[10]。因此，S’[11]＝S[0]＝S[1]、S[2]＝S[3]＝S[4]、S[5]＝S[6]＝S[7]、S[8]＝S[9]＝S[10]，並再次回到完美同步。

一般來說，習知過取樣的資料回復方法與系統皆是使用基數(odd)的過取樣方法與系統，例如3倍過取樣或者5倍過取樣的方法與系統。而這些方法與系統都必須使用超過2.5倍頻的電荷幫浦PLL。再者，這二種方法與系統每次僅能取樣四位元的串列資料。以3倍過取樣的方法與系統來說，當串列資料的偏斜(skew)太嚴重時，取樣資料可能同時出現錯誤進而造成資料無法正確回復(recovery)的情況發生。

本發明的目的係提出一種四倍過取樣的資料回復方法與系統，該系統使用較低倍頻的電荷幫浦PLL並可同時取樣較多位元的串列資料。

因此，本發明提出一種四倍過取樣的資料回復系統，包括：一電荷幫浦鎖相迴路，接收一時脈信號後產生複數個倍頻時脈信號；一四倍過取樣器，接收該些倍頻時脈信號並利用該些倍頻時脈信號取樣一串列資料後輸出一M位元信號，其中該串列資料中的每一位元皆可被取樣四次；一資料重建單元，合併連續二次接收到的該M位元信號後成為一(M＋N)位元信號；以及，一數位鎖相迴路，接收該(M＋N)位元信號並區分為N＋1筆M位元資料，並由該N＋1筆M位元資料中選擇一特定M位元資料來產生一P位元回復資料。

再者，本發明更提出一種四倍過取樣的資料回復方法，包括下列步驟：接收一時脈信號後產生複數個倍頻時脈信號；利用該些倍頻時脈信號取樣一串列資料後輸出一M位元信號，其中該串列資料中的每一位元皆可被取樣四次；接收並合併連續二次的該M位元信號後成為一(M＋N)位元信號；區分該(M＋N)位元信號成為N＋1筆M位元資料；由該N＋1筆M位元資料中選擇一特定M位元資料；以及，由該特定M位元資料來產生一P位元回復資料。

為了使貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。

請參照第三圖，其所繪示為本發明四倍過取樣的資料回復系統。該資料回復系統包括一電荷幫浦鎖相迴路(charge－pump phase locked loop，以下簡稱電荷幫浦PLL)120、一四倍過取樣器(4X oversampler)125、資料重建單元(data regenerator)126、數位鎖相迴路(digital phase locked loop，以下簡稱數位PLL)130。其中，數位PLL 130更包括一多工單元(multiplexing unit)150、資料偵測單元(data detection unit)152、資料決定單元(data decision unit)154、資料選擇單元(data selection unit)156、資料校正單元(data correction unit)158。再者，電荷幫浦PLL 120接收時脈信號(CLK)122、而四倍過取樣器125則接收串列資料128，例如三個顏色通道中的任一串列資料。

根據本發明的實施例，電荷幫浦PLL 120接收時脈信號(CLK)122並將時脈信號(CLK)122倍頻2倍之後產生相位差18度的20個倍頻時脈信號124至四倍過取樣器125後進行串列資料128的取樣。四倍過取樣器125於一時脈週期(clock cycle)會產生20個過取樣資料，也就是20個位元資料S[0：19]至資料重建單元126。

請參照第四圖，其所繪示為本發明四倍過取樣器125取樣串列資料示意圖。由於電荷幫浦PLL 120接收時脈信號(CLK)22並將時脈信號(CLK)22倍頻2倍，因此，倍頻時脈信號的一個倍頻時脈週期可以取樣五位元的串列資料，而每一位元皆可被取樣四次。如第四圖所示，在一個倍頻時脈週期可以取樣20個位元資料S[0：19]。

再者，當20個位元資料S[0：19]輸入至資料重建單元126時，資料重建單元126會將前一時脈週期取樣的最後7個位元資料S’[13：19]加上20個位元資料S[0：19]後輸出27位元資料Q[0：26]。

多工單元150接收27位元資料Q[0：26]，並將該27位元資料Q[0：26]分成八組20位元資料，亦即Q[0：19]、Q[1：20]、Q[2：21]、Q[3：22]、Q[4：23]、Q[5：24]、Q[6：25]、以及Q[7：26]。而資料選擇單元156會選擇多工單元150的八組20位元資料其中之一成為20位元資料D[0：19]後輸入資料偵測單元152；再者，20位元資料D[0：19]中可選擇D[1：5：9：13：17]或者D[2：6：10：14：18]成為5位元資料輸入至資料校正單元158。

請參照第五圖A其所繪示為本發明資料偵測單元示意圖。資料偵測單元152包括五個相同的資料偵測電路152－1~152－5，第一資料偵測電路152－1接收D[0：3]、第二資料偵測電路152－2接收D[4：7]、第三資料偵測電路152－3接收D[8：11]、第四資料偵測電路152－4接收D[12：15]、第五資料偵測電路152－5接收D[16：19]。根據四個位元的資料，每個資料偵測電路皆可以輸出一正確信號(O1~O5)、一錯誤信號(X1~X5)、一左移信號(L1~L5)、一右移信號(R1~R5)。

請參照第五圖B，其所繪示為第一資料偵測電路示意圖。以第一資料偵測電路152－1為例，第一資料偵測電路152－1包括：第一反互斥或閘(NXOR)180接收D[0]、D[1]後產生一信號a()，第二反互斥或閘(NXOR)182接收D[1]、D[2]後產生一信號b()，第三反互斥或閘(NXOR)184接收D[2]、D[3]後產生一信號c()，第四反互斥或閘(NXOR)186接收信號a、信號b後產生一信號d()，第五反互斥或閘(NXOR)188接收信號b、信號c後產生一信號e()。再者，利用第六反互斥或閘(NXOR)190與第一及閘(AND)192可產生第一正確信號(O1)為；利用一第一反閘(NOT)194可產生第一錯誤信號(X1)為，利用第二反閘(NOT)196與第一反或閘(NOR)198可產生第一左移信號(L1)為、利用第三反閘(NOT)200與第二反或閘(NOR)202可產生第一右移信號(R1)為。

根據本發明的實施例，當D[0：3]為[0，0，0，0]、[1，1，1，1]、[1，0，0，1]與[0，1，1，0]時，第一正確信號(O1)輸出“1”，第一錯誤信號(X1)輸出“0”，第一左移信號(L1)輸出“0”，第一右移信號(R1)“0”。當D[0：3]為[0，0，0，1]、[1，1，1，0]時，第一正確信號(O1)輸出“0”，第一錯誤信號(X1)輸出“0”，第一左移信號(L1)輸出“1”，第一右移信號(R1)“0”。當D[0：3]為[1，0，0，0]、[0，1，1，1]時，第一正確信號(O1)輸出“0”，第一錯誤信號(X1)輸出“0”，第一左移信號(L1)輸出“0”，第一右移信號(R1)“1”。再者，當D[0：3]為上述八種情況之外的信號時，例如[0，0，1，1]、[1，1，0，0]，第一正確信號(O1)輸出“0”，第一錯誤信號(X1)輸出“1”，第一左移信號(L1)輸出“0”，第一右移信號(R1)“0”。

也就是說，當第一正確信號(O1)輸出“1”時，代表輸入的D[0：3]為正確的資料；當第一錯誤信號(X1)輸出“1”時，代表輸入的D[0：3]的資料有誤；當第一左移信號(L1)輸出“1”時，代表可將取樣的資料向左移動一個位元(bit)；以及，當第一右移信號(R1)輸出“1”時，代表可將取樣的資料向右移動一個位元(bit)。

請參照第六圖A，其所繪示為資料決定單元的判斷流程圖的第一實施例。由於資料決定單元154連接至該資料偵測單元152。而資料偵測單元152輸出的五個正確信號(O1~O5)、五個錯誤信號(X1~X5)、五個左移信號(L1~L5)、五個右移信號(R1~R5)可視為一偵測信號組(detecting signal set)。因此，資料決定單元可以根據資料偵測單元輸出的偵測信號組來決定取樣資料的調整。

由第六圖A可知，當偵測信號組中的錯誤信號輸出 “1”的數目為大於等於3時(步驟a1)，直接輸出一左移取樣信號(Lout)(步驟f1)；反之，當錯誤信號輸出“1”的數目小於3時(步驟a1)，則判斷正確信號輸出“1”的數目是否大於等於3(步驟b1)。

再者，當正確信號輸出“1”的數目大於等於3時(步驟b1)，則判斷錯誤信號輸出“1”的數目是否為2(步驟c1)。當錯誤信號輸出“1”的數目為2(步驟c1)時，則輸出一左移取樣信號(Lout)(步驟f1)；反之，當錯誤信號輸出“1”的數目不為2(步驟c2)時，則不輸出右移取樣信號(Rout)以及左移取樣信號(Lout)(步驟e1)，也就是保持原來的狀態。

再者，當正確信號輸出“1”的數目小於3時(步驟b1)，則判斷右移信號輸出“1”的數目大於等於2且左移信號輸出“1”的數目小於2(步驟d1)是否成立。當(步驟d1)成立時，則輸出一右移取樣信號(Rout)(步驟g1)；反之，則輸出一左移取樣信號(Lout)(步驟f1)。

請參照第六圖B，其所繪示為資料決定單元的判斷流程圖的第二實施例。由於資料決定單元154連接至該資料偵測單元152。而資料偵測單元152輸出的五個正確信號(O1~O5)、五個錯誤信號(X1~X5)、五個左移信號(L1~L5)、五個右移信號(R1~R5)可視為一偵測信號組(detecting signal set)。因此，資料決定單元可以根據資料偵測單元輸出的偵測信號組來決定取樣資料的調整。

由第六圖B可知，當偵測信號組中的錯誤信號輸出 “1”的數目大於等於3時(步驟a2)，直接輸出一右移取樣信號(Rout)(步驟f2)；反之，當錯誤信號輸出“1”的數目小於3時(步驟a2)，則判斷正確信號輸出“1”的數目是否大於等於3(步驟b2)。

再者，當正確信號輸出“1”的數目大於等於3時(步驟b2)，則判斷錯誤信號輸出“1”的數目是否為2(步驟c2)。當錯誤信號輸出“1”的數目為2(步驟c2)時，則輸出一右移取樣信號(Rout)(步驟f2)；反之，當錯誤信號輸出“1”的數目不為2(步驟c2)時，則不輸出右移取樣信號(Rout)以及左移取樣信號(Lout)(步驟e2)，也就是保持原來的狀態。

再者，當正確信號輸出“1”的數目小於3時(步驟b2)，則判斷左移信號輸出“1”的數目大於等於2且右移信號輸出“1”的數目小於2(步驟d2)是否成立。當(步驟d2)成立時，則輸出一左移取樣信號(Lout)(步驟g2)；反之，則輸出一右移取樣信號(Rout)(步驟f2)。

請參照第七圖，其所繪示為本發明資料選擇單元的相位(phase)選擇圖。由於多工單元150可接收27位元資料Q[0：26]，並將該27位元資料Q[0：26]分成八組20位元資料，亦即Q[0：19]、Q[1：20]、Q[2：21]、Q[3：22]、Q[4：23]、Q[5：24]、Q[6：25]、以及Q[7：26]。因此，資料選擇單元中的八個相位(phase 0~phase 7)就對應到多工單元150的八組20位元資料。亦即，資料選擇單元156可輸出一相位選擇信號至多工單元150，使得多工單元150可由八組20 位元資料中選擇一特定20位元資料。也就是說，當資料選擇單元156在第零相位(phase 0)時，該資料選擇單元156可以控制多工單元150輸出Q[0：19]的20位元資料。同理，第1相位(phase 1)可對應至Q[1：20]的20位元資料；第2相位(phase 2)可對應至Q[2：21]的20位元資料；並依此類推。

由第七圖可知所有相位之間的轉換關係。舉例來說，假設資料選擇單元156處在第零相位(phase 0)時，如果資料決定單元154持續輸出7次右移取樣信號(Rout)，則設資料選擇單元156會依序轉換第七相位(phase 7)。同理，假設資料選擇單元156處在第七相位(phase 7)時，如果資料決定單元154持續輸出7次左移取樣信號(Lout)，則資料選擇單元156會依序轉換第零相位(phase 0)。

請參照第八圖A，其所繪示為本發明四倍過取樣的資料回復方法示意圖。假設串列資料為交錯出現的“0”與“1”，且在不理想的狀態(non－ideal case)。假設多工單元150輸出的20位元資料D[0：19]為情況(I)，資料偵測單元152中的五個資料偵測電路152－1~152－5會輸出三個錯誤信號(X1、X3、X4)、一個左移信號(L2)、以及一個右移信號(R5)。因此，第一實施例的資料決定單元154會產生一左移取樣信號(Lout)，使得多工單元150輸出的20位元資料D[0：19]為情況(II)。

當多工單元150輸出的20位元資料D[0：19]為情況(II) 時，資料偵測單元152中的五個資料偵測電路152－1~152－5會輸出三個左移信號(L1、L3、L4)、一個正確信號(O2)、以及一個錯誤信號(X5)。因此，第一實施例的資料決定單元154會產生一左移取樣信號(Lout)，使得多工單元150輸出的20位元資料D[0：19]為情況(III)。

當多工單元150輸出的20位元資料D[0：19]為情況(III)時，資料偵測單元152中的五個資料偵測電路152－1~152－5會輸出三個正確信號(O1、O2、O4)、一個右移信號(R3)、以及一個左移信號(L5)。因此，第一實施例的資料決定單元154不會輸出右移取樣信號(Rout)以及左移取樣信號(Lout)，也就是保持原來的狀態。

或者，假設多工單元150輸出的20位元資料D[0：19]為情況(IV)，資料偵測單元152中的五個資料偵測電路152－1~152－5會輸出四個右移信號(R1、R2、R4、R5)、以及一個錯誤信號(X3)。因此，第一實施例的資料決定單元154會產生一右移取樣信號(Rout)，使得多工單元150輸出的20位元資料D[0：19]為情況(III)。

同理，第八圖B、C、D，也提出各種非理想狀況時的四倍過取樣的資料回復方法示意圖。由於原理相同，因此不再作解釋。

根據本發明的實施例，多工單元150輸出的20位元資料D[0：19]中可選擇D[1：5：9：13：17]或者D[2：6：10：14：18]成為5位元資料輸入至資料校正單元158。請參照第九圖，其所繪示為本發明資料校正單元電路圖。資料校正單元 158中包括五個多工器158－1~158－5，每個多工器158－1~158－5皆具有一選擇端、一零輸入端、一壹輸入端、一輸出端。五個多工器158－1~158－5輸出端Dout[0]、Dout[1]、Dout[2]、Dout[3]、Dout[4]即為回復的5位元資料(5 bits recovered data)。

其中，第一多工器158－1的選擇端(S1)接收第一錯誤信號(X1)；第二多工器158－2的選擇端(S2)接收第二錯誤信號(X2)；第三多工器158－3的選擇端(S3)接收第三錯誤信號(X1)；第四多工器158－4的選擇端(S4)接收第四錯誤信號(X4)；以及，第五多工器158－5的選擇端(S5)接收第五錯誤信號(X1)。

再者，第一多工器158－1的零輸入端(0)接收D[1]資料、第二多工器158－2的零輸入端(0)接收D[5]資料、第三多工器158－3的零輸入端(0)接收D[9]資料、第四多工器158－4的零輸入端(0)接收D[13]資料、第五多工器158－5的零輸入端(0)接收D[17]資料。

再者，第一多工器158－1的壹輸入端(1)接收第二多工器158－2反相的Dout[1]()資料、第二多工器158－2的壹輸入端(1)接收第一多工器158－1反相的Dout[0]資料()以及第三多工器158－3反相的Dout[2]資料()、第三多工器158－3的壹輸入端(1)接收第二多工器158－2反相的Dout[1]()資料以及第四多工器158－4反相的Dout[3]資料()、第四多工器158－4的壹輸入端(1)接收第三多工器158－3反相的Dout[2]資料 ()以及第五多工器158－5反相的Dout[4]資料()、第五多工器158－5的壹輸入端(1)接收第四多工器158－4反相的Dout[3]資料()。

很明顯地，當錯誤信號(X1~X5)皆輸出“0”時，代表多工器158－1~158－5零輸入端上的資料D[1：5：9：13：17]即為回復資料Dout[0：4]。反之，舉例來說，當第一錯誤資料(X1)輸出“1”時，代表第一多工器158－1零輸入端上的資料D[1]有誤，此時，第一多工器158－1會選擇第二多工器158－2輸出端Dout[1]資料經過反相成為第一多工器158－1輸出端的資料。亦即，Dout[0]＝。也就是說，當錯誤信號出現時，相對應的資料會由前一位元或者由下一個位元的資料來校正。

因此，本發明的特點在於提供一種四倍過取樣的資料回復方法與系統。當取樣資料為非理想狀況時，本發明可以調整多工器的取樣資料，使得取樣的資料正確率大幅提升。並且，利用本發明的資料校正單元來將錯誤的資料進行校正。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本案圖式中所包含之各元件列示如下：

20‧‧‧電荷幫浦鎖相迴路

22‧‧‧時脈信號

24‧‧‧12個倍頻時脈信號

26‧‧‧過取樣器

28‧‧‧串列資料

30‧‧‧數位鎖相迴路

50‧‧‧相位對準窗

52‧‧‧偵測邏輯電路

54‧‧‧數位迴路濾波器

56‧‧‧相位對準有限狀態機

62‧‧‧12位元信號

64‧‧‧4位元信號

66‧‧‧相位往前信號

68‧‧‧相位往後信號

70‧‧‧往前信號

72‧‧‧維持信號

74‧‧‧往後信號

120‧‧‧電荷幫浦鎖相迴路

122‧‧‧時脈信號

124‧‧‧20個倍頻時脈信號

125‧‧‧四倍過取樣器

126‧‧‧資料重建單元

128‧‧‧串列資料

130‧‧‧數位鎖相迴路

150‧‧‧多工單元

152‧‧‧資料偵測單元

154‧‧‧資料決定單元

156‧‧‧資料選擇單元

158‧‧‧資料校正單元

180、182、184、186、188、190‧‧‧反互斥或閘

192‧‧‧及閘

194、196、200‧‧‧反閘

198、202‧‧‧反或閘

158－1~158－5‧‧‧多工器

本案得藉由下列圖式及詳細說明，俾得一更深入之了解：第一圖所繪示為習知三倍過取樣的資料回復系統。

第二圖A、B、C所繪示為習知三倍過取樣的資料回復示意圖。

第三圖所繪示為本發明四倍過取樣的資料回復系統。

第四圖所繪示為本發明四倍過取樣器取樣串列資料示意圖。

第五圖A所繪示為本發明資料偵測單元示意圖。

第五圖B所繪示為第一資料偵測電路示意圖。

第六圖A所繪示為資料決定單元的判斷流程圖的第一實施例。

第六圖B所繪示為資料決定單元的判斷流程圖的第二實施例。

第七圖所繪示為本發明資料選擇單元的相位(phase)選擇圖。

第八圖A、B、C、D所繪示為本發明四倍過取樣的資料回復方法示意圖。

第九圖所繪示為本發明資料校正單元電路圖。