JP3112688B2 - スキューの影響を受けない高速多重チャンネルデータ伝送のためのシステム及び方法 - Google Patents
スキューの影響を受けない高速多重チャンネルデータ伝送のためのシステム及び方法Info
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- Multimedia (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、多重チャンネルのシリアル信号（直列信
号）から、一組の同期化二進信号を生成するためのシス
テム及び方法に関連し、さらに詳しくは、多重チャンネ
ルのシリアル信号を受信して、各シリアル信号のサンプ
リングにおいてスキューを補正し、一つのチャンネル内
の二進キャラクターを他のチャンネル内のそれと対応す
るものに同期させるためのシステム及び方法に関連す
る。
号）から、一組の同期化二進信号を生成するためのシス
テム及び方法に関連し、さらに詳しくは、多重チャンネ
ルのシリアル信号を受信して、各シリアル信号のサンプ
リングにおいてスキューを補正し、一つのチャンネル内
の二進キャラクターを他のチャンネル内のそれと対応す
るものに同期させるためのシステム及び方法に関連す
る。
発明の背景及び目的 シリアルデータのストリームをサンプリングすること
における一つの問題は、クロックスキューの問題であ
る。クロックスキューは、シリアル信号をサンプリング
する時間を決定するために使用される、回復されたクロ
ック信号の位相がシリアル信号の位相とずれている場合
に発生する。これは、例えば、クロック信号を伝達する
電線や他の媒体が、シリアルデータ信号を伝達する電線
や他の媒体とその長さや密度が異なる場合に起こりう
る。
における一つの問題は、クロックスキューの問題であ
る。クロックスキューは、シリアル信号をサンプリング
する時間を決定するために使用される、回復されたクロ
ック信号の位相がシリアル信号の位相とずれている場合
に発生する。これは、例えば、クロック信号を伝達する
電線や他の媒体が、シリアルデータ信号を伝達する電線
や他の媒体とその長さや密度が異なる場合に起こりう
る。
スキュー状態に対処する一つの方法は、受信したシリ
アル信号をオーバーサンプリングすることである。すな
わち、各ビット信号の期待される継続時間の間に複数
回、受信信号をサンプリングする。複数のサンプルを選
択することによって、すなわち、オーバーサンプリング
の大部分において捕捉された値を使用し、スキューの結
果として捕捉された少数の不正な値を無視することによ
って、スキュー状態を検出することができる。しかし、
このアプローチでは、ほとんどのオーバーサンプルが意
図したビットではなく、実際には、隣接して伝送された
ビットである場合に、大きなスキューが発生してしまう
という問題がある。これは、小さなスキューがある時間
長にわたって伝達され、結果として大きな累積されたス
キューとなるときに、特に発生しがちである。従って、
スキューの発生を検出し、オーバーサンプリングを調整
して、観察されたスキューを補償し、続くオーバーサン
プリング内のスキューを除去するための手段を備えるこ
とが望ましい。
アル信号をオーバーサンプリングすることである。すな
わち、各ビット信号の期待される継続時間の間に複数
回、受信信号をサンプリングする。複数のサンプルを選
択することによって、すなわち、オーバーサンプリング
の大部分において捕捉された値を使用し、スキューの結
果として捕捉された少数の不正な値を無視することによ
って、スキュー状態を検出することができる。しかし、
このアプローチでは、ほとんどのオーバーサンプルが意
図したビットではなく、実際には、隣接して伝送された
ビットである場合に、大きなスキューが発生してしまう
という問題がある。これは、小さなスキューがある時間
長にわたって伝達され、結果として大きな累積されたス
キューとなるときに、特に発生しがちである。従って、
スキューの発生を検出し、オーバーサンプリングを調整
して、観察されたスキューを補償し、続くオーバーサン
プリング内のスキューを除去するための手段を備えるこ
とが望ましい。
複数のシリアル信号を単一の複合信号に結合し、シリ
アル信号のそれぞれの到着時間における任意の変動に適
応して調節する手段を備えることがさらに望ましい。
アル信号のそれぞれの到着時間における任意の変動に適
応して調節する手段を備えることがさらに望ましい。
発明の要約 本発明は、多重チャンネルのディジタルシリアル符号
化信号を受信して、その受信した信号を一組の同期化二
進（二値）キャラクターに変換するための方法及び装置
についてのものである。本発明の一つの態様において
は、チャージポンプ位相ロックループが送信された基準
クロックを受信し、この基準クロックから多重位相クロ
ックを抜き出す。この多重位相クロックは、複数の多重
ビットブロックアセンブリ回路（multi−bit block ass
embly circuits）を制御するために使用される。各アセ
ンブリ回路は、一つのチャンネルのディジタル信号を受
信して、多重ビットブロックまたはキャラクターを生成
する。多重ビットブロックアセンブリ回路は、オーバー
サンプラー（oversampler）、ディジタル位相ロックル
ープ及びバイトシンクロナイザー（byte synchronize
r）を備えている。オーバーサンプラーは、多重位相ク
ロックの制御の下に受信ディジタル信号をオーバーサン
プリングして、一連のオーバーサンプリングされた二進
データを生成する。ディジタル位相ロックループは、オ
ーバーサンプリングされたデータを受信して、サンプル
のスキュー特性に応じて、そのオーバーサンプリングさ
れたデータからサンプルを選択する。バイト同期論理回
路（ここでは、バイトシンクロナイザーまたは、バイト
同期回路）は、一連の選択されたビットをビットブロッ
クまたはキャラクターに組み立てる。チャンネル間シン
クロナイザーは、それぞれの多重ビットブロックアセン
ブリ回路によって生成されたキャラクターを入力として
受信し、各チャンネルのキャラクターを互いに同期させ
るために、受信したキャラクターの出力を選択的に遅延
させる。
化信号を受信して、その受信した信号を一組の同期化二
進（二値）キャラクターに変換するための方法及び装置
についてのものである。本発明の一つの態様において
は、チャージポンプ位相ロックループが送信された基準
クロックを受信し、この基準クロックから多重位相クロ
ックを抜き出す。この多重位相クロックは、複数の多重
ビットブロックアセンブリ回路（multi−bit block ass
embly circuits）を制御するために使用される。各アセ
ンブリ回路は、一つのチャンネルのディジタル信号を受
信して、多重ビットブロックまたはキャラクターを生成
する。多重ビットブロックアセンブリ回路は、オーバー
サンプラー（oversampler）、ディジタル位相ロックル
ープ及びバイトシンクロナイザー（byte synchronize
r）を備えている。オーバーサンプラーは、多重位相ク
ロックの制御の下に受信ディジタル信号をオーバーサン
プリングして、一連のオーバーサンプリングされた二進
データを生成する。ディジタル位相ロックループは、オ
ーバーサンプリングされたデータを受信して、サンプル
のスキュー特性に応じて、そのオーバーサンプリングさ
れたデータからサンプルを選択する。バイト同期論理回
路（ここでは、バイトシンクロナイザーまたは、バイト
同期回路）は、一連の選択されたビットをビットブロッ
クまたはキャラクターに組み立てる。チャンネル間シン
クロナイザーは、それぞれの多重ビットブロックアセン
ブリ回路によって生成されたキャラクターを入力として
受信し、各チャンネルのキャラクターを互いに同期させ
るために、受信したキャラクターの出力を選択的に遅延
させる。
本発明の他の態様では、ディジタル位相ロックループ
は、位相選択信号の値に応答する位相合わせウインドー
（phase aligning window）を備えており、これは、オ
ーバーサンプリングされた二進信号を受信して、位相選
択信号の値に応じて一組の位相が合った二進信号を生成
する。位相検出論理回路は位相合わせされた二進信号を
受信して、受信信号の位相を特徴づける位相検出信号を
生成する。それに応じて、ディジタルループフィルタ
は、選択的に位相補正を推奨する一組の位相調整推奨信
号（phase adjustment recommendation signals）を生
成する。位相調整有限状態マシン（phase adjusting fi
nite state machine）は、位相調整推奨信号を受信し、
位相合わせウインドーにフィードバックされる位相選択
信号を抜き出す。
は、位相選択信号の値に応答する位相合わせウインドー
（phase aligning window）を備えており、これは、オ
ーバーサンプリングされた二進信号を受信して、位相選
択信号の値に応じて一組の位相が合った二進信号を生成
する。位相検出論理回路は位相合わせされた二進信号を
受信して、受信信号の位相を特徴づける位相検出信号を
生成する。それに応じて、ディジタルループフィルタ
は、選択的に位相補正を推奨する一組の位相調整推奨信
号（phase adjustment recommendation signals）を生
成する。位相調整有限状態マシン（phase adjusting fi
nite state machine）は、位相調整推奨信号を受信し、
位相合わせウインドーにフィードバックされる位相選択
信号を抜き出す。
本発明の他の態様では、オーバーサンプリングされた
二進信号の位相状態が検出される。位相検出論理回路
は、複数の二進信号を入力として受信し、位相検出信号
を生成する。位相検出論理回路は、受信信号の位相を示
す論値値を有する位相信号を生成する複数の位相検出セ
ルを備える。位相信号は、アップダウン判定論理回路に
与えられ、アップダウン判定論理回路は、受信二進信号
の位相が同じ方向において、一貫してずれているかどう
かを示す複合位相信号を生成する。
二進信号の位相状態が検出される。位相検出論理回路
は、複数の二進信号を入力として受信し、位相検出信号
を生成する。位相検出論理回路は、受信信号の位相を示
す論値値を有する位相信号を生成する複数の位相検出セ
ルを備える。位相信号は、アップダウン判定論理回路に
与えられ、アップダウン判定論理回路は、受信二進信号
の位相が同じ方向において、一貫してずれているかどう
かを示す複合位相信号を生成する。
本発明の他の態様では、オーバーサンプリングされた
二進信号の位相が調整される。ディジタルループフィル
タが、一連の複合位相信号を受信し、オーバーサンプリ
ングされた信号が、第１の方向においてずれているか、
第２の方向においてずれているか、あるいは、位相が合
っているかを示すトライステート（３状態）の位相調整
推奨信号を生成する。位相調整有限状態マシンは、トラ
イステートの信号を処理して、引き続き受信する信号の
位相を調整するために、位相調整回路が使用できる位相
調整信号を生成する。
二進信号の位相が調整される。ディジタルループフィル
タが、一連の複合位相信号を受信し、オーバーサンプリ
ングされた信号が、第１の方向においてずれているか、
第２の方向においてずれているか、あるいは、位相が合
っているかを示すトライステート（３状態）の位相調整
推奨信号を生成する。位相調整有限状態マシンは、トラ
イステートの信号を処理して、引き続き受信する信号の
位相を調整するために、位相調整回路が使用できる位相
調整信号を生成する。
本発明の他の態様では、複数のチャンネル上で受信さ
れた複数の多重ビットキャラクターが互いに同期化され
る。一組のプリアンブル信号が、予め決定された帯域外
のプリアンブルキャラクターによって検出され、処理中
のキャラクターがプリアンブルキャラクターであるか、
あるいはデータキャラクターであるかを示すデータイネ
ーブル信号を制御するために使用される。各チャンネル
のイネーブル信号は、プリアンブル期間がすべてのチャ
ンネルについて終了するまで、受信データキャラクター
の出力を選択的に遅延するために使用され、それによっ
て、チャンネル間の同期化を確実に行う。
れた複数の多重ビットキャラクターが互いに同期化され
る。一組のプリアンブル信号が、予め決定された帯域外
のプリアンブルキャラクターによって検出され、処理中
のキャラクターがプリアンブルキャラクターであるか、
あるいはデータキャラクターであるかを示すデータイネ
ーブル信号を制御するために使用される。各チャンネル
のイネーブル信号は、プリアンブル期間がすべてのチャ
ンネルについて終了するまで、受信データキャラクター
の出力を選択的に遅延するために使用され、それによっ
て、チャンネル間の同期化を確実に行う。
本発明の他の特徴は、以下の説明を、特に添付の図面
を参照して、検討することにより明らかになるであろ
う。
を参照して、検討することにより明らかになるであろ
う。
図面の簡単な説明 本発明の態様は、以下の図面を参照することによって
良く理解することができる。
良く理解することができる。
図1Aは、それ程大きなクロックスキューを発生しな
い、従来のシリアルデータストリームのサンプリングを
示す図である。
い、従来のシリアルデータストリームのサンプリングを
示す図である。
図1Bは、大きなクロックスキュー状態の従来のシリア
ルデータストリームのサンプリングを示す図である。
ルデータストリームのサンプリングを示す図である。
図２は、本発明のデータ回復システムの実施態様の概
略を示す図である。
略を示す図である。
図３は、受信シリアルデータ、基準クロック及び多重
位相クロック間の関係を示す図である。
位相クロック間の関係を示す図である。
図４は、多重位相クロックの各位相サイクルに対する
本発明のオーバーサンプラーの動作例を示す図である。
本発明のオーバーサンプラーの動作例を示す図である。
図５は、サンプリングが、同期から大きくずれている
多重クロックのサイクルに対するオーバーサンプラーの
動作を示す図である。
多重クロックのサイクルに対するオーバーサンプラーの
動作を示す図である。
図６は、オーバーサンプラー及びディジタル位相ロッ
クループの相互作用を示す図である。
クループの相互作用を示す図である。
図7A〜7Dは、本発明の位相合わせウインドーの動作を
示す図である。
示す図である。
図８は、本発明の位相合わせウインドーを実施するた
めの回路例を示す図である。
めの回路例を示す図である。
図９は、本発明の位相検出論理回路の動作を示す図で
ある。
ある。
図10は、本発明の位相検出セルの動作を示す図であ
る。
る。
図11は、本発明のアップダウン判定論理の動作を示す
図である。
図である。
図12には、本発明のディジタルループフィルタの状態
図を示す。
図を示す。
図13には、本発明のディジタルループフィルタを実現
する回路の論理図を示す。
する回路の論理図を示す。
図14には、本発明の有限状態マシンの状態図を示す。
図15には、本発明の有限状態マシンを実現する回路の
論理図を示す。
論理図を示す。
図16は、本発明のフレーム同期回路を示す図である。
図17は、本発明のフレーム検出回路をより詳細に示す
図である。
図である。
図18は、本発明の検出セルを詳細に示す図である。
図19は、検出セル内のマッピングブロックによって実
行されるマッピングを示す図である。
行されるマッピングを示す図である。
図20は、本発明のチャンネル間シンクロナイザーを示
す図である。
す図である。
図21は、本発明の遅延調整ブロックを詳細に示す図で
ある。
ある。
図22は、通常動作における本発明の同期ブロックのタ
イミング図である。
イミング図である。
図23は、一つの10ビット信号が早く到着している、本
発明の同期ブロックのタイミング図である。
発明の同期ブロックのタイミング図である。
詳細な説明 イントロダクション 図1Aに、重大なクロックスキューのない、シリアルデ
ータストリームの従来のサンプリングを示す。受信クロ
ック信号１は、付随するシリアルラインから回復された
クロック信号を表している。PLLクロック信号３は、受
信クロック信号１に応答して位相ロックループによって
生成されたクロック信号を表している。データは、PLL
クロック信号３に従ってサンプリングされる。従来、シ
リアル信号５のサンプリングは、PLLクロック信号３の
各立ち下がりエッジでなされている。図1Aは、適正なサ
ンプリングポイント７によって示されているように、受
信シリアル信号５に正確に同期した、PLLクロック信号
３を示している。
ータストリームの従来のサンプリングを示す。受信クロ
ック信号１は、付随するシリアルラインから回復された
クロック信号を表している。PLLクロック信号３は、受
信クロック信号１に応答して位相ロックループによって
生成されたクロック信号を表している。データは、PLL
クロック信号３に従ってサンプリングされる。従来、シ
リアル信号５のサンプリングは、PLLクロック信号３の
各立ち下がりエッジでなされている。図1Aは、適正なサ
ンプリングポイント７によって示されているように、受
信シリアル信号５に正確に同期した、PLLクロック信号
３を示している。
図1Bには、重大なクロックスキューがある状態の、シ
リアルデータストリームの同じ従来のサンプリングを示
す。図1Aのように、受信クロック信号１は、付随するシ
リアルラインから回復されたクロック信号を表してい
る。PLLクロック信号３は、受信クロック信号１に応答
して位相ロックループによって生成されたクロック信号
を表している。データは、PLLクロック信号３に従って
サンプリングされる。しかしながら、図1Bに示す場合に
は、PLLクロック信号３は、シリアル信号５から位相が
ずれている。結果として、シリアル信号５は、ビットの
中央付近ではサンプリングされずに、不適正なサンプリ
ングポイント９でサンプリングされる。不適正なサンプ
リングポイント９は、スキュー間隔11によって示されて
いるよように、最適なサンプリングポイントからある間
隔だけ離れている。その結果、シリアル信号５は、送信
された値とは異なる値を持つ信号として、不適正に測定
され可能性がある。
リアルデータストリームの同じ従来のサンプリングを示
す。図1Aのように、受信クロック信号１は、付随するシ
リアルラインから回復されたクロック信号を表してい
る。PLLクロック信号３は、受信クロック信号１に応答
して位相ロックループによって生成されたクロック信号
を表している。データは、PLLクロック信号３に従って
サンプリングされる。しかしながら、図1Bに示す場合に
は、PLLクロック信号３は、シリアル信号５から位相が
ずれている。結果として、シリアル信号５は、ビットの
中央付近ではサンプリングされずに、不適正なサンプリ
ングポイント９でサンプリングされる。不適正なサンプ
リングポイント９は、スキュー間隔11によって示されて
いるよように、最適なサンプリングポイントからある間
隔だけ離れている。その結果、シリアル信号５は、送信
された値とは異なる値を持つ信号として、不適正に測定
され可能性がある。
図２に、本発明のデータ回復システムの実施態様の概
要を示す。チャージポンプ位相ロックループ（PLL）20
は、送信された基準クロック22を受信する。基準クロッ
ク22の送信と平行して、一つ以上の多重ビットブロック
アセンブリ回路25は、送信されたシリアルデータ28を入
力として受信し、スキューのないデータキャラクターを
出力として生成する。スキューのない各データキャラク
ターを、チャンネル間シンクロナイザー（ここでは、チ
ャンネル間同期回路とも記載）34への入力として提供す
ることも自由に選択可能である。チャンネル間同期回路
34は、受信した一つ以上のスキューのないキャラクター
を選択的に遅延させて、受信したスキューのないそれぞ
れのキャラクターからなる同期化した多重チャンネル信
号を出力として生成する。図２に示した実施態様では、
３チャンネルの複合信号を生成するために多重ビットブ
ロックアセンブリ回路を使用しており、従って、RGB信
号を構成するために使用される赤（Red）、緑（Green）
及び青（Blue）の各信号に対する信号から作成される複
合RGB信号を利用するビデオ信号の伝送に特によく適し
ている。
要を示す。チャージポンプ位相ロックループ（PLL）20
は、送信された基準クロック22を受信する。基準クロッ
ク22の送信と平行して、一つ以上の多重ビットブロック
アセンブリ回路25は、送信されたシリアルデータ28を入
力として受信し、スキューのないデータキャラクターを
出力として生成する。スキューのない各データキャラク
ターを、チャンネル間シンクロナイザー（ここでは、チ
ャンネル間同期回路とも記載）34への入力として提供す
ることも自由に選択可能である。チャンネル間同期回路
34は、受信した一つ以上のスキューのないキャラクター
を選択的に遅延させて、受信したスキューのないそれぞ
れのキャラクターからなる同期化した多重チャンネル信
号を出力として生成する。図２に示した実施態様では、
３チャンネルの複合信号を生成するために多重ビットブ
ロックアセンブリ回路を使用しており、従って、RGB信
号を構成するために使用される赤（Red）、緑（Green）
及び青（Blue）の各信号に対する信号から作成される複
合RGB信号を利用するビデオ信号の伝送に特によく適し
ている。
各多重ビットブロックアセンブリ回路25は、本明細書
において十分に開示されているように、データオーバー
サンプラー（ここでは、オーバーサンプラーと記載）2
6、ディジタル位相ロックループ（DPLL）30、及びバイ
ト同期回路32から構成されている。
において十分に開示されているように、データオーバー
サンプラー（ここでは、オーバーサンプラーと記載）2
6、ディジタル位相ロックループ（DPLL）30、及びバイ
ト同期回路32から構成されている。
オーバーサンプラーの動作 動作時、オーバーサンプラー26は、送信されたシリア
ルデータ28を入力として受信するが、このシリアルデー
タは、秒あたり所定の数のビット（bps）で送信され
る。送信された基準クロック22の周波数及び送信シリア
ルデータ28のbpsは、基準クロック22の１デューティサ
イクル内で送信される送信シリアルデータ28のビット数
が、通常は１キャラクターであるデコードされる単位の
ビット数に等しくなるように選択される。例えば、本発
明が一度に10ビットキャラクターからなる単位をデコー
ドするよう実施される場合は、基準クロック22は、N MH
zの周波数であり、シリアルデータ28は、10×N Mbpsの
速度で伝送される。例えば、受信データ速度が650Mbps
である場合には、基準クロック22の周波数は65MHzとな
る。
ルデータ28を入力として受信するが、このシリアルデー
タは、秒あたり所定の数のビット（bps）で送信され
る。送信された基準クロック22の周波数及び送信シリア
ルデータ28のbpsは、基準クロック22の１デューティサ
イクル内で送信される送信シリアルデータ28のビット数
が、通常は１キャラクターであるデコードされる単位の
ビット数に等しくなるように選択される。例えば、本発
明が一度に10ビットキャラクターからなる単位をデコー
ドするよう実施される場合は、基準クロック22は、N MH
zの周波数であり、シリアルデータ28は、10×N Mbpsの
速度で伝送される。例えば、受信データ速度が650Mbps
である場合には、基準クロック22の周波数は65MHzとな
る。
基準クロック22に応答して、PLL20は、多重位相クロ
ック信号24を生成する。多重位相クロック信号24は、複
数のクロックエッジが、送信シリアルデータ28から受信
される各ビットを受信するために必要な時間量たってか
らアサートされるような周波数及び位相を有している。
例えば、12の位相と2.5×N MHzの周波数を有する多重位
相クロック信号24によって、３つのクロックエッジが、
受信シリアルデータ28の各ビットに対してアサートされ
るようにすることができる。
ック信号24を生成する。多重位相クロック信号24は、複
数のクロックエッジが、送信シリアルデータ28から受信
される各ビットを受信するために必要な時間量たってか
らアサートされるような周波数及び位相を有している。
例えば、12の位相と2.5×N MHzの周波数を有する多重位
相クロック信号24によって、３つのクロックエッジが、
受信シリアルデータ28の各ビットに対してアサートされ
るようにすることができる。
図３に、受信シリアルデータ28、基準クロック22、及
び多重位相クロック24の間の関係を示す。図示の実施態
様では、基準クロック22は、N MHzの周波数であり、シ
リアルデータ28は10×N Mbpsで伝送され、多重位相クロ
ック24は、12の位相と2.5N MHzの周波数を有する。シリ
アルデータ28は、ビット28−１から28−10までの複数の
10ビットシリアルデータからなる。多重位相クロック24
は、24−１から24−12までの複数のクロック信号から成
り、各クロック信号の周波数は2.5N MHzであって、それ
ぞれ隣接するクロック信号から位相的に等間隔で配置さ
れている。クロック信号24−１から24−12の周波数は、
多重位相クロック24の立ち上がりエッジの予め決められ
た数（この例の場合は３）が、28−１から28−10までの
各ビット間で発生するような周波数である。例えば、ク
ロック24−１、24−２、及び24−３の立ち上がりエッジ
は、ビット28−１の継続時間中に、クロック24−４、24
−５、及び24−６の立ち上がりエッジは、ビット28−２
の継続時間中に発生し、その他も同様である。
び多重位相クロック24の間の関係を示す。図示の実施態
様では、基準クロック22は、N MHzの周波数であり、シ
リアルデータ28は10×N Mbpsで伝送され、多重位相クロ
ック24は、12の位相と2.5N MHzの周波数を有する。シリ
アルデータ28は、ビット28−１から28−10までの複数の
10ビットシリアルデータからなる。多重位相クロック24
は、24−１から24−12までの複数のクロック信号から成
り、各クロック信号の周波数は2.5N MHzであって、それ
ぞれ隣接するクロック信号から位相的に等間隔で配置さ
れている。クロック信号24−１から24−12の周波数は、
多重位相クロック24の立ち上がりエッジの予め決められ
た数（この例の場合は３）が、28−１から28−10までの
各ビット間で発生するような周波数である。例えば、ク
ロック24−１、24−２、及び24−３の立ち上がりエッジ
は、ビット28−１の継続時間中に、クロック24−４、24
−５、及び24−６の立ち上がりエッジは、ビット28−２
の継続時間中に発生し、その他も同様である。
図４は、24−１から24−12までの各クロックのサイク
ルに対するオーバーサンプラー26の動作例を示す。図示
の例では、ビット28−１から28−４までの４つの入力ビ
ットが、クロック24−１から24−12に従ってサンプリン
グされて、12個の二進値Ｓ［0:11］（Ｓ［０］からＳ
［11］までを表す。以下同様）として示されているオー
バーサンプリングされたデータ40が出力として生成され
る。図示の例では、ビット28−１及び28−３はそれぞれ
「１」の値を持っており、ビット28−２及び28−４はそ
れぞれ「０」の値を持っている。ビット28−１は、全部
で３つのサンプリングを行うクロック24−１、24−２、
及び24−３に従ってサンプリングされて、オーバーサン
プリングされたデータＳ［０］、Ｓ［１］、及びＳ
［２］を生成する。ビット28−２は、全部で３つのサン
プリングを行うクロック24−４、24−５、及び24−６に
従ってサンプリングされて、オーバーサンプリングされ
たデータＳ［３］、Ｓ［４］、及びＳ［５］を生成す
る。ビット28−３は、全部で３つのサンプリングを行う
クロック24−７、24−８、及び24−９に従ってサンプリ
ングされて、オーバーサンプリングされたデータＳ
［６］、Ｓ［７］、及びＳ［８］を生成する。ビット28
−４は、全部で３つのサンプリングを行うクロック24−
10、24−11、及び24−12に従ってサンプリングされて、
オーバーサンプリングされたデータＳ［９］、Ｓ［1
0］、及びＳ［11］を生成する。
ルに対するオーバーサンプラー26の動作例を示す。図示
の例では、ビット28−１から28−４までの４つの入力ビ
ットが、クロック24−１から24−12に従ってサンプリン
グされて、12個の二進値Ｓ［0:11］（Ｓ［０］からＳ
［11］までを表す。以下同様）として示されているオー
バーサンプリングされたデータ40が出力として生成され
る。図示の例では、ビット28−１及び28−３はそれぞれ
「１」の値を持っており、ビット28−２及び28−４はそ
れぞれ「０」の値を持っている。ビット28−１は、全部
で３つのサンプリングを行うクロック24−１、24−２、
及び24−３に従ってサンプリングされて、オーバーサン
プリングされたデータＳ［０］、Ｓ［１］、及びＳ
［２］を生成する。ビット28−２は、全部で３つのサン
プリングを行うクロック24−４、24−５、及び24−６に
従ってサンプリングされて、オーバーサンプリングされ
たデータＳ［３］、Ｓ［４］、及びＳ［５］を生成す
る。ビット28−３は、全部で３つのサンプリングを行う
クロック24−７、24−８、及び24−９に従ってサンプリ
ングされて、オーバーサンプリングされたデータＳ
［６］、Ｓ［７］、及びＳ［８］を生成する。ビット28
−４は、全部で３つのサンプリングを行うクロック24−
10、24−11、及び24−12に従ってサンプリングされて、
オーバーサンプリングされたデータＳ［９］、Ｓ［1
0］、及びＳ［11］を生成する。
図４に示した例では、クロック24−１から24−12は、
ビット28−１からビット28−４に完全に同期しているこ
とを仮定していることに注意すべきである。結果とし
て、サンプリングされた組Ｓ［0:2］、Ｓ［3:5］、Ｓ
［6:8］、及びＳ［9:11］のそれぞれの値は適正にサン
プリングされる。対照的に、図５は、クロック24−１か
ら24−12が、ビット28−１から28−４との同期から大き
くずれているサイクルに対するオーバーサンプラー26の
動作を示している。サンプリングされたビットＳ［０］
及びＳ［１］は正しい受信ビット28−１をサンプリング
したものであり、正しいサンプリング値［１］を生じる
が、サンプリングされたビットＳ［２］は、正しい受信
ビット28−１ではなくて、入力ビット28−２を誤ってサ
ンプリングしたものであって、結果として誤った値
「０」を生じるということに注意すべきである。同様
に、サンプリングされたビットＳ［3:4］、Ｓ［6:7］、
及びＳ［9:10］は受信ビット28−２、28−３、及び28−
４をそれぞれ適正にサンプリングしたものである。しか
しながら、サンプリングされたビットＳ［５］は受信ビ
ット28−３を誤ってサンプリングしたものであり、サン
プリングされたビットＳ［８］は、受信ビット28−４を
誤ってサンプリングしたものであり、サンプリングされ
たビットＳ［11］は、受信ビット28−５を誤ってサンプ
リングしたものである。同期の欠如によって生じたサン
プリングにおけるエラーにもかかわらず、３つのグルー
プのそれぞれにおいて中心でオーバーサンプリングされ
たビット（例えば、グループＳ［0:2］、Ｓ［3:5］、Ｓ
［6:8］、及びＳ［9:11］のＳ［１］、Ｓ［４］、Ｓ
［７］、及びＳ［10］の各ビット）は、スキューに関係
なく正しくサンプリングされているということに注意す
べきである。
ビット28−１からビット28−４に完全に同期しているこ
とを仮定していることに注意すべきである。結果とし
て、サンプリングされた組Ｓ［0:2］、Ｓ［3:5］、Ｓ
［6:8］、及びＳ［9:11］のそれぞれの値は適正にサン
プリングされる。対照的に、図５は、クロック24−１か
ら24−12が、ビット28−１から28−４との同期から大き
くずれているサイクルに対するオーバーサンプラー26の
動作を示している。サンプリングされたビットＳ［０］
及びＳ［１］は正しい受信ビット28−１をサンプリング
したものであり、正しいサンプリング値［１］を生じる
が、サンプリングされたビットＳ［２］は、正しい受信
ビット28−１ではなくて、入力ビット28−２を誤ってサ
ンプリングしたものであって、結果として誤った値
「０」を生じるということに注意すべきである。同様
に、サンプリングされたビットＳ［3:4］、Ｓ［6:7］、
及びＳ［9:10］は受信ビット28−２、28−３、及び28−
４をそれぞれ適正にサンプリングしたものである。しか
しながら、サンプリングされたビットＳ［５］は受信ビ
ット28−３を誤ってサンプリングしたものであり、サン
プリングされたビットＳ［８］は、受信ビット28−４を
誤ってサンプリングしたものであり、サンプリングされ
たビットＳ［11］は、受信ビット28−５を誤ってサンプ
リングしたものである。同期の欠如によって生じたサン
プリングにおけるエラーにもかかわらず、３つのグルー
プのそれぞれにおいて中心でオーバーサンプリングされ
たビット（例えば、グループＳ［0:2］、Ｓ［3:5］、Ｓ
［6:8］、及びＳ［9:11］のＳ［１］、Ｓ［４］、Ｓ
［７］、及びＳ［10］の各ビット）は、スキューに関係
なく正しくサンプリングされているということに注意す
べきである。
ディジタル位相ロックループの動作の概要 図６に、オーバーサンプラー26とDPLL 30の相互作
用、及びDPLLの動作の概要を示す。オーバーサンプリン
グに続き、オーバーサンプラー26は、DPLL 30への出力
として14ビット信号60を出力する。この14ビット信号
は、Ｓ［0:11］と２つの追加ビットからなる。一つの追
加ビットはオーバーサンプラー26の前の動作によってサ
ンプリングされた、Ｓ′［11］で示す最後のビット（す
なわち、前のサンプリングの繰り返しにおけるＳ［11］
に対応するサンプリング値）である。もう一つの追加の
ビットはオーバーサンプラー26の次の動作によってサン
プリングされる、Ｓ″［０］で示す最初のビット（すな
わち、次のサンプリングの繰り返しにおけるＳ［０］に
対応して使用される値）である。Ｓ″［０］に対するビ
ット値を取得するために、オーバーサンプラー26の出力
は、多重位相クロック24の一つの位相分だけ遅らされ
る。
用、及びDPLLの動作の概要を示す。オーバーサンプリン
グに続き、オーバーサンプラー26は、DPLL 30への出力
として14ビット信号60を出力する。この14ビット信号
は、Ｓ［0:11］と２つの追加ビットからなる。一つの追
加ビットはオーバーサンプラー26の前の動作によってサ
ンプリングされた、Ｓ′［11］で示す最後のビット（す
なわち、前のサンプリングの繰り返しにおけるＳ［11］
に対応するサンプリング値）である。もう一つの追加の
ビットはオーバーサンプラー26の次の動作によってサン
プリングされる、Ｓ″［０］で示す最初のビット（すな
わち、次のサンプリングの繰り返しにおけるＳ［０］に
対応して使用される値）である。Ｓ″［０］に対するビ
ット値を取得するために、オーバーサンプラー26の出力
は、多重位相クロック24の一つの位相分だけ遅らされ
る。
DPLL 30は、位相合わせウインドー50、位相検出論理
回路52、ディジタルループフィルタ54、及び位相合わせ
有限状態マシン（FSM）56から構成される。位相合わせ
ウインドー50は、本明細書でさらに十分に説明するよう
に、FSM 56によって生成される位相選択信号58の値に従
って14ビットのＳ′［11］、Ｓ［0:11］、及びＳ″
［０］のうちの12ビットを選択し、それによって12ビッ
ト信号62を生成する。さらに、位相合わせウインドー50
は、12ビット信号62から４ビットのサブセット信号を抜
き出して、バイト同期回路32への入力として４ビットの
サブセット信号64を生成する。位相検出論理回路52は、
12ビット信号62を検査して、この信号が位相ずれの状態
を示しているかどうかを判定する。位相検出論理回路52
は、２つの位相検出信号UPF 66及びDOWNF 68を出力とし
てアサートする。位相検出信号UPF 66及びDOWF 68は、
ディジタルループフィルタ54への入力として生成され
る。ディジタルループフィルタ54は、連続して同様な極
性の位相状態が十分な数だけ検出されたかどうかを判定
し、UPT 70、HOLD 72、及びDOWNT 74で示される一組の
３つの位相補正推奨信号を生成する。FSM 56は、入力信
号としてUPT 70、HOLD 72、及びDOWNT 74を受信して、
上述したように位相合わせウインドー50によって使用さ
れる位相選択信号58を生成する。
回路52、ディジタルループフィルタ54、及び位相合わせ
有限状態マシン（FSM）56から構成される。位相合わせ
ウインドー50は、本明細書でさらに十分に説明するよう
に、FSM 56によって生成される位相選択信号58の値に従
って14ビットのＳ′［11］、Ｓ［0:11］、及びＳ″
［０］のうちの12ビットを選択し、それによって12ビッ
ト信号62を生成する。さらに、位相合わせウインドー50
は、12ビット信号62から４ビットのサブセット信号を抜
き出して、バイト同期回路32への入力として４ビットの
サブセット信号64を生成する。位相検出論理回路52は、
12ビット信号62を検査して、この信号が位相ずれの状態
を示しているかどうかを判定する。位相検出論理回路52
は、２つの位相検出信号UPF 66及びDOWNF 68を出力とし
てアサートする。位相検出信号UPF 66及びDOWF 68は、
ディジタルループフィルタ54への入力として生成され
る。ディジタルループフィルタ54は、連続して同様な極
性の位相状態が十分な数だけ検出されたかどうかを判定
し、UPT 70、HOLD 72、及びDOWNT 74で示される一組の
３つの位相補正推奨信号を生成する。FSM 56は、入力信
号としてUPT 70、HOLD 72、及びDOWNT 74を受信して、
上述したように位相合わせウインドー50によって使用さ
れる位相選択信号58を生成する。
DPLL 30の各構成部分の動作と相互作用は、本明細書
で説明するように各構成部の詳細な説明を参照すること
によって理解されるであろう。
で説明するように各構成部の詳細な説明を参照すること
によって理解されるであろう。
位相合わせウインドー 図7Aから7Cは、位相合わせウインドー50の通常の動作
を示している。上述したように、14ビット入力信号は、
ビットＳ′［11］、12ビットＳ［0:11］、及びビット
Ｓ″［０］からなる。位相合わせウインドーは、14ビッ
ト入力信号60から12ビットを選択してビットＱ［0:11］
で示される12ビット信号62を形成する。この12ビットは
位相選択信号58の値に基づいて選択される。位相選択信
号58は、３つの値「010」、「100」、「001」のうちの
一つの値をとり、「010」は、スキューが検出されなか
ったことを、「100」は、下方へのスキューが検出され
たことを、「001」は、上方へのスキューが検出された
ことを示す。位相選択信号58は、３つの値をとるのみで
あるので、かわりに２ビット信号で表すこともできると
いうことに注意すべきである。しかしながら、各スキュ
ー状態に対して１ビットを使用することにより、本発明
を実現するために必要とされるディジタル回路を簡単化
するという利点がある。
を示している。上述したように、14ビット入力信号は、
ビットＳ′［11］、12ビットＳ［0:11］、及びビット
Ｓ″［０］からなる。位相合わせウインドーは、14ビッ
ト入力信号60から12ビットを選択してビットＱ［0:11］
で示される12ビット信号62を形成する。この12ビットは
位相選択信号58の値に基づいて選択される。位相選択信
号58は、３つの値「010」、「100」、「001」のうちの
一つの値をとり、「010」は、スキューが検出されなか
ったことを、「100」は、下方へのスキューが検出され
たことを、「001」は、上方へのスキューが検出された
ことを示す。位相選択信号58は、３つの値をとるのみで
あるので、かわりに２ビット信号で表すこともできると
いうことに注意すべきである。しかしながら、各スキュ
ー状態に対して１ビットを使用することにより、本発明
を実現するために必要とされるディジタル回路を簡単化
するという利点がある。
本明細書でさらに十分に開示されているように、12ビ
ット信号Ｑ［0:11］62の生成に続いて、この12ビット信
号が、位相選択信号58に対して新しい値を生成するため
にスキューについて解析され、その結果は、その後の位
相合わせウインドー50の繰り返し処理において使用され
る。さらに、位相合わせウインドー50は、ビットＱ
［１、４、７及び10］を選択して、４ビット信号64とし
てそれらをアサートする。
ット信号Ｑ［0:11］62の生成に続いて、この12ビット信
号が、位相選択信号58に対して新しい値を生成するため
にスキューについて解析され、その結果は、その後の位
相合わせウインドー50の繰り返し処理において使用され
る。さらに、位相合わせウインドー50は、ビットＱ
［１、４、７及び10］を選択して、４ビット信号64とし
てそれらをアサートする。
図7Aは、14ビット入力信号60にスキューがないときの
位相合わせウインドー50の通常の動作を示している。位
相選択信号58は、「010」の値を有しており、この値
は、サンプリングにスキューが検出されなかったこと、
従って、サンプリングに対してスキューを補正する必要
がないことを示している。結果として、位相合わせウイ
ンドー50は、ビットＳ［0:11］を選択して、結果として
生じる出力を12ビット信号62として通過させる。すなわ
ち、Ｑ［Ｎ］は、範囲0:11（０から11まで）のそれぞれ
のＮに対してＳ［Ｎ］の値に設定される。
位相合わせウインドー50の通常の動作を示している。位
相選択信号58は、「010」の値を有しており、この値
は、サンプリングにスキューが検出されなかったこと、
従って、サンプリングに対してスキューを補正する必要
がないことを示している。結果として、位相合わせウイ
ンドー50は、ビットＳ［0:11］を選択して、結果として
生じる出力を12ビット信号62として通過させる。すなわ
ち、Ｑ［Ｎ］は、範囲0:11（０から11まで）のそれぞれ
のＮに対してＳ［Ｎ］の値に設定される。
図7Bは、14ビット入力信号60が下方にスキューしてい
ると予想されるときの位相合わせウインドー50の通常動
作を示している。位相選択信号58は、「100」の値を有
しており、この値は、サンプリングに下方へのスキュー
が検出されたこと、従って、この下方へのスキューを補
正する必要があることを示している。結果として、位相
合わせウインドー50は、ビットＳ′［11］及び11ビット
Ｓ［0:10］を選択して、結果として生じる出力を12ビッ
ト信号62として通過させる。すなわち、Ｑ［０］は、
Ｓ′［11］の値に設定され、Ｑ［Ｎ］は、範囲1:11（１
から11まで）のそれぞれのＮに対してＳ［Ｎ−１］の値
に設定され、これによって、検出されたスキューを補償
する。
ると予想されるときの位相合わせウインドー50の通常動
作を示している。位相選択信号58は、「100」の値を有
しており、この値は、サンプリングに下方へのスキュー
が検出されたこと、従って、この下方へのスキューを補
正する必要があることを示している。結果として、位相
合わせウインドー50は、ビットＳ′［11］及び11ビット
Ｓ［0:10］を選択して、結果として生じる出力を12ビッ
ト信号62として通過させる。すなわち、Ｑ［０］は、
Ｓ′［11］の値に設定され、Ｑ［Ｎ］は、範囲1:11（１
から11まで）のそれぞれのＮに対してＳ［Ｎ−１］の値
に設定され、これによって、検出されたスキューを補償
する。
図7Cは、14ビット入力信号60が上方にスキューしてい
ると予想されるときの位相合わせウインドー50の通常動
作を示している。位相選択信号58は、「001」の値を有
しており、この値は、上方へのスキューが検出されたこ
と、従って、この上方へのスキューを補正する必要があ
ることを示している。結果として、位相合わせウインド
ー50は、11ビットＳ［1:11］及びビットＳ″［０］を選
択して、結果として生じる出力を12ビット信号62として
通過させる。すなわち、Ｑ［Ｎ］は、範囲0:10（０から
10まで）のそれぞれのＮに対してＳ［Ｎ＋１］の値に設
定され、Ｑ［11］は、Ｓ″［０］の値に設定され、これ
によって、検出されたスキューを補償する。
ると予想されるときの位相合わせウインドー50の通常動
作を示している。位相選択信号58は、「001」の値を有
しており、この値は、上方へのスキューが検出されたこ
と、従って、この上方へのスキューを補正する必要があ
ることを示している。結果として、位相合わせウインド
ー50は、11ビットＳ［1:11］及びビットＳ″［０］を選
択して、結果として生じる出力を12ビット信号62として
通過させる。すなわち、Ｑ［Ｎ］は、範囲0:10（０から
10まで）のそれぞれのＮに対してＳ［Ｎ＋１］の値に設
定され、Ｑ［11］は、Ｓ″［０］の値に設定され、これ
によって、検出されたスキューを補償する。
図7Dは、14ビット入力信号60にはスキューがないと予
想されるが、実際には下方にスキューがあるときの位相
合わせウインドー50の動作を示している。位相選択信号
58は、「010」の値を有しており、この値は、サンプリ
ングにスキューが検出されなかったこと、従って、サン
プリングに対してスキューを補正する必要がないことを
示している。その結果、図7Aに示すように、位相合わせ
ウインドー50は、ビットＳ［0:11］を選択して、結果と
して生じる出力を12ビット信号62として通過させる。位
相合わせウインドー50は、スキュー状態を補正しないの
で、本明細書でさらに十分に開示されるように、このス
キュー状態は、その後の解析に対して12ビット信号62に
おいて保持されたままとなる。このスキューにもかかわ
らず、４ビット信号64は、正しく回復されるということ
に注意すべきである。
想されるが、実際には下方にスキューがあるときの位相
合わせウインドー50の動作を示している。位相選択信号
58は、「010」の値を有しており、この値は、サンプリ
ングにスキューが検出されなかったこと、従って、サン
プリングに対してスキューを補正する必要がないことを
示している。その結果、図7Aに示すように、位相合わせ
ウインドー50は、ビットＳ［0:11］を選択して、結果と
して生じる出力を12ビット信号62として通過させる。位
相合わせウインドー50は、スキュー状態を補正しないの
で、本明細書でさらに十分に開示されるように、このス
キュー状態は、その後の解析に対して12ビット信号62に
おいて保持されたままとなる。このスキューにもかかわ
らず、４ビット信号64は、正しく回復されるということ
に注意すべきである。
図８は、位相合わせウインドー50を実現する回路例を
示している。マルチプレクサ76は入力として３つの12ビ
ット信号をとる。一つの12ビット信号は、Ｓ′［11］及
びＳ［0:10］からなり、一つの12ビット信号はＳ［0:1
1］からなり、一つの12ビット信号はＳ［1:11］及び
Ｓ″［０］からなる。マルチプレクサ76は、位相選択信
号58の値に従って３つの12ビット信号の中から選択し
て、Ｑ［0:11］として示されている12ビット信号62を出
力として生成する。12ビット信号62は、次に、位相検出
論理回路52に解析のために向かい、Ｑ［１、４、７及び
10］として示される４つのビットはバイト同期回路（以
下では、フレーム同期回路とも記載）32に向かう。
示している。マルチプレクサ76は入力として３つの12ビ
ット信号をとる。一つの12ビット信号は、Ｓ′［11］及
びＳ［0:10］からなり、一つの12ビット信号はＳ［0:1
1］からなり、一つの12ビット信号はＳ［1:11］及び
Ｓ″［０］からなる。マルチプレクサ76は、位相選択信
号58の値に従って３つの12ビット信号の中から選択し
て、Ｑ［0:11］として示されている12ビット信号62を出
力として生成する。12ビット信号62は、次に、位相検出
論理回路52に解析のために向かい、Ｑ［１、４、７及び
10］として示される４つのビットはバイト同期回路（以
下では、フレーム同期回路とも記載）32に向かう。
位相検出論理回路 図９は、位相検出論理回路52の動作を示している。位
相検出論理回路52は12ビット信号62を検査して、この信
号にスキューがあるかどうかを判定する。位相検出論理
回路52は、複数の位相検出セル80とアップダウン判定論
理回路82から構成される。ビットＱ［0:11］はそれぞれ
が３つのビットから構成されるＮ＋１のビットグループ
78に分離される。例示の実施態様では、Ｎは３に等しく
４つのビットグループ78は、ビットＱ［0:2］、Ｑ［3:
5］、Ｑ［6:8］、及びＱ［9:11］から構成される。各ビ
ットグループ78は、位相検出セル80に入力される。
相検出論理回路52は12ビット信号62を検査して、この信
号にスキューがあるかどうかを判定する。位相検出論理
回路52は、複数の位相検出セル80とアップダウン判定論
理回路82から構成される。ビットＱ［0:11］はそれぞれ
が３つのビットから構成されるＮ＋１のビットグループ
78に分離される。例示の実施態様では、Ｎは３に等しく
４つのビットグループ78は、ビットＱ［0:2］、Ｑ［3:
5］、Ｑ［6:8］、及びＱ［9:11］から構成される。各ビ
ットグループ78は、位相検出セル80に入力される。
図10は、位相検出セル80の動作を示している。Ｎ番目
の位相検出セル80は入力として、Ｑ［3N］、Ｑ［3N＋
１］、及びＱ［3N＋２］で示される３つのビットグルー
プ78をとる。ここで、例示の実施態様では、Ｎは、０と
３の間の値である。例えば、Ｎ＝２に対して、例示の実
施態様の位相検出セルは入力としてＱ［６］、Ｑ
［７］、及びＱ［８］をとる。
の位相検出セル80は入力として、Ｑ［3N］、Ｑ［3N＋
１］、及びＱ［3N＋２］で示される３つのビットグルー
プ78をとる。ここで、例示の実施態様では、Ｎは、０と
３の間の値である。例えば、Ｎ＝２に対して、例示の実
施態様の位相検出セルは入力としてＱ［６］、Ｑ
［７］、及びＱ［８］をとる。
Ｑ［3N］、Ｑ［3N＋１］、及びＱ［3N＋２］が、すべ
て同じ二進値を有している（すなわち、３つのすべての
信号が「０」に等しいか、あるいは、「１」に等しい）
場合は、UP［Ｎ］及びDOWN［Ｎ］は、このビットグルー
プ78に対してはスキューが検出されなかったということ
を示すために「０」に設定される。もし、Ｑ［3N］の値
がＱ［3N＋１］に等しく、Ｑ［3N＋２］とは異なる場合
は、UP［Ｎ］は論理値「０」に、DOWN［Ｎ］は論理値
「１」に設定されるが、これは、下方へのスキューがビ
ットグループ78に対して検出されたということを示す。
もし、Ｑ［3N＋１］の値がＱ［3N＋２］に等しく、Ｑ
［3N］と異なる場合は、UP［Ｎ］は論理値「１」に、DO
WN［Ｎ］は論理値「０」に設定されるが、これは、上方
へのスキューがビットグループ78に対して検出されたと
いうことを示す。
て同じ二進値を有している（すなわち、３つのすべての
信号が「０」に等しいか、あるいは、「１」に等しい）
場合は、UP［Ｎ］及びDOWN［Ｎ］は、このビットグルー
プ78に対してはスキューが検出されなかったということ
を示すために「０」に設定される。もし、Ｑ［3N］の値
がＱ［3N＋１］に等しく、Ｑ［3N＋２］とは異なる場合
は、UP［Ｎ］は論理値「０」に、DOWN［Ｎ］は論理値
「１」に設定されるが、これは、下方へのスキューがビ
ットグループ78に対して検出されたということを示す。
もし、Ｑ［3N＋１］の値がＱ［3N＋２］に等しく、Ｑ
［3N］と異なる場合は、UP［Ｎ］は論理値「１」に、DO
WN［Ｎ］は論理値「０」に設定されるが、これは、上方
へのスキューがビットグループ78に対して検出されたと
いうことを示す。
Ｎ＋１組のUP［Ｎ］及びDOWN［Ｎ］信号を生成するた
めの全てのＮ＋１のビットグループ78の評価に続いて、
アップダウン判定論理回路82はUP［Ｎ］及びDOWN［Ｎ］
信号を評価して、位相調整を推奨するために十分なスキ
ューが検出されたかどうかを判定する。図11は、アップ
ダウン判定論理回路82の動作を示す。アップダウン判定
論理回路82は、加算器84への入力としてUP［0:N］を生
成する。加算器84は、UP［0:N］信号の組内でアサート
された「１」の信号の数を合計し、その和をコンパレー
タ86に出力する。コンパレータ86は、その計数値が２よ
り大きいか２に等しければ、信号UPF 66を論理値
「１」に設定し、そうでなければ論理値「０」に設定す
る。同様に、アップダウン判定論理回路82は、加算器88
への入力としてDOWN［0:N］を生成する。加算器88は、D
OWN［0:N］信号の組内でアサートされた「１」の信号の
数を合計し、その和をコンパレータ90に出力する。コン
パレータ90は、その計数値が２より大きいか２に等しけ
れば、信号DOWNF 68を論理値「１」に設定し、そうでな
ければ論理値「０」に設定する。
めの全てのＮ＋１のビットグループ78の評価に続いて、
アップダウン判定論理回路82はUP［Ｎ］及びDOWN［Ｎ］
信号を評価して、位相調整を推奨するために十分なスキ
ューが検出されたかどうかを判定する。図11は、アップ
ダウン判定論理回路82の動作を示す。アップダウン判定
論理回路82は、加算器84への入力としてUP［0:N］を生
成する。加算器84は、UP［0:N］信号の組内でアサート
された「１」の信号の数を合計し、その和をコンパレー
タ86に出力する。コンパレータ86は、その計数値が２よ
り大きいか２に等しければ、信号UPF 66を論理値
「１」に設定し、そうでなければ論理値「０」に設定す
る。同様に、アップダウン判定論理回路82は、加算器88
への入力としてDOWN［0:N］を生成する。加算器88は、D
OWN［0:N］信号の組内でアサートされた「１」の信号の
数を合計し、その和をコンパレータ90に出力する。コン
パレータ90は、その計数値が２より大きいか２に等しけ
れば、信号DOWNF 68を論理値「１」に設定し、そうでな
ければ論理値「０」に設定する。
再度図６を参照すると、位相検出論理回路52は、さら
なる処理のために、信号UPF 66及び信号DOWNF 68をディ
ジタルループフィルタ54に出力する。
なる処理のために、信号UPF 66及び信号DOWNF 68をディ
ジタルループフィルタ54に出力する。
ディジタルループフィルタ ディジタルループフィルタ54は、入力として信号UPF
66及び信号DOWNF 68を受信する。予め決められた数（例
えば、４つ）の連続する信号UPF 66が論理値「１」を有
して受信されたときは、ディジタルループフィルタ54は
信号UPT 70を論理値「１」に設定し、信号HOLD 72及びD
OWNT 74を論理値「０」に設定する。予め決められた数
（例えば、４つ）の連続する信号DOWNF 68が論理値
「１」を有して受信されるときは、ディジタルループフ
ィルタ54は信号DOWNT 74を論理値「１」に設定し、信号
HOLD 72及びUPT 70を論理値「０」に設定する。予め決
められた数（例えば、４つ）の連続する信号UPF 66と予
め決められた数（例えば、４つ）の連続する信号DOWNF
68のいずれも理論値「１」を有して受信されない場合
は、ディジタルループフィルタ54は、信号HOLD 72を論
理値「１」に設定し、信号UPT 70及びDOWNT 74を論理値
「０」に設定する。
66及び信号DOWNF 68を受信する。予め決められた数（例
えば、４つ）の連続する信号UPF 66が論理値「１」を有
して受信されたときは、ディジタルループフィルタ54は
信号UPT 70を論理値「１」に設定し、信号HOLD 72及びD
OWNT 74を論理値「０」に設定する。予め決められた数
（例えば、４つ）の連続する信号DOWNF 68が論理値
「１」を有して受信されるときは、ディジタルループフ
ィルタ54は信号DOWNT 74を論理値「１」に設定し、信号
HOLD 72及びUPT 70を論理値「０」に設定する。予め決
められた数（例えば、４つ）の連続する信号UPF 66と予
め決められた数（例えば、４つ）の連続する信号DOWNF
68のいずれも理論値「１」を有して受信されない場合
は、ディジタルループフィルタ54は、信号HOLD 72を論
理値「１」に設定し、信号UPT 70及びDOWNT 74を論理値
「０」に設定する。
図12に、ディジタルループフィルタ54の状態図を示
す。ディジタルループフィルタ54は複数の状態で動作す
る。それぞれの動作状態は、タイプＨ、タイプＵ、また
は、タイプＤとすることができる。Ｈタイプの状態は、
論理値「１」の信号HOLD 72、理論値「０」の信号UPT 7
0、論理値「０」の信号DOWNT 74でアサートすることに
よって特徴づけられる。Ｕタイプの状態は、論理値
「０」の信号HOLD 72、論理値「１」の信号UPT 70、論
理値「０」の信号DOWNT 74でアサートすることによって
特徴づけられる。Ｄタイプの状態は、論理値「０」の信
号HOLD 72、論理値「０」の信号UPT 70、論理値「１」
の信号DOWNT 74でアサートすることによって特徴づけら
れる。
す。ディジタルループフィルタ54は複数の状態で動作す
る。それぞれの動作状態は、タイプＨ、タイプＵ、また
は、タイプＤとすることができる。Ｈタイプの状態は、
論理値「１」の信号HOLD 72、理論値「０」の信号UPT 7
0、論理値「０」の信号DOWNT 74でアサートすることに
よって特徴づけられる。Ｕタイプの状態は、論理値
「０」の信号HOLD 72、論理値「１」の信号UPT 70、論
理値「０」の信号DOWNT 74でアサートすることによって
特徴づけられる。Ｄタイプの状態は、論理値「０」の信
号HOLD 72、論理値「０」の信号UPT 70、論理値「１」
の信号DOWNT 74でアサートすることによって特徴づけら
れる。
図12に示すように、ディジタルループフィルタ54は、
受信信号UPF 66及びDOWNT 68に応答して状態から状態へ
遷移する。ディジタルループフィルタ54は、初めのＨタ
イプの状態102で最初に実行を開始する。論理値「１」
の信号UPF 66に応答して、ディジタルループフィルタ5
4はＨタイプの状態104に遷移する。Ｈタイプ状態104へ
の遷移時に、ディジタルループフィルタ54は論理値
「１」を有するHOLD信号72、論理値「０」を有するUPT
信号70、及び論理値「０」を有するDOWNT信号74を出力
する。Ｈタイプ状態102のディジタルループフィルタ54
が、論理値「１」を有する信号DOWNF 68を受信すると、
ディジタルループフィルタ54は、Ｈタイプ状態114に遷
移する。Ｈタイプ状態114への遷移時に、ディジタルル
ープフィルタ54は、論理値「１」を有するHOLD信号72、
論理値「０」を有するUPT信号70、及び論理値「０」を
有するDOWNT信号74を出力する。Ｈタイプの状態104、10
6、及び108において、論理値「０」を有するUPF信号66
を受信するとディジタルループフィルタ54は、最初のＨ
タイプ状態102に戻るということに注意すべきである。
Ｈタイプの状態114、116、及び118において、論理値
「０」を有するDOWNF信号68を受信するとディジタルル
ープフィルタ54は、最初のＨタイプ状態102に戻るとい
うことに同様に注意すべきである。
受信信号UPF 66及びDOWNT 68に応答して状態から状態へ
遷移する。ディジタルループフィルタ54は、初めのＨタ
イプの状態102で最初に実行を開始する。論理値「１」
の信号UPF 66に応答して、ディジタルループフィルタ5
4はＨタイプの状態104に遷移する。Ｈタイプ状態104へ
の遷移時に、ディジタルループフィルタ54は論理値
「１」を有するHOLD信号72、論理値「０」を有するUPT
信号70、及び論理値「０」を有するDOWNT信号74を出力
する。Ｈタイプ状態102のディジタルループフィルタ54
が、論理値「１」を有する信号DOWNF 68を受信すると、
ディジタルループフィルタ54は、Ｈタイプ状態114に遷
移する。Ｈタイプ状態114への遷移時に、ディジタルル
ープフィルタ54は、論理値「１」を有するHOLD信号72、
論理値「０」を有するUPT信号70、及び論理値「０」を
有するDOWNT信号74を出力する。Ｈタイプの状態104、10
6、及び108において、論理値「０」を有するUPF信号66
を受信するとディジタルループフィルタ54は、最初のＨ
タイプ状態102に戻るということに注意すべきである。
Ｈタイプの状態114、116、及び118において、論理値
「０」を有するDOWNF信号68を受信するとディジタルル
ープフィルタ54は、最初のＨタイプ状態102に戻るとい
うことに同様に注意すべきである。
論理値「１」を有する４つの連続するUPF信号66の後
に、ディジタルループフィルタ54はＵタイプ状態110に
遷移する。Ｕタイプ状態110への遷移時に、ディジタル
ループフィルタ54は、論理値「０」を有するHOLD信号7
2、論理値「１」を有するUPT信号70、及び論理値「０」
を有するDOWNT信号74を出力する。次の繰り返しにおい
て、ディジタルループフィルタ54は、UPF信号66の値に
関係なく、最初のＨタイプ状態102に遷移する。同様
に、論理値「１」を有する４つの連続するDOWNF信号68
の後に、ディジタルループフィルタ54はＤタイプ状態12
0に遷移する。Ｄタイプ状態120への遷移時に、ディジタ
ルループフィルタ54は、論理値「０」を有するHOLD信号
72、論理値「０」を有するUPT信号70、及び論理値
「１」を有するDOWNT信号74を出力する。次の繰り返し
において、ディジタルループフィルタ54は、DOWNF信号6
8の値に関係なく、最初のＨタイプ状態102に遷移する。
に、ディジタルループフィルタ54はＵタイプ状態110に
遷移する。Ｕタイプ状態110への遷移時に、ディジタル
ループフィルタ54は、論理値「０」を有するHOLD信号7
2、論理値「１」を有するUPT信号70、及び論理値「０」
を有するDOWNT信号74を出力する。次の繰り返しにおい
て、ディジタルループフィルタ54は、UPF信号66の値に
関係なく、最初のＨタイプ状態102に遷移する。同様
に、論理値「１」を有する４つの連続するDOWNF信号68
の後に、ディジタルループフィルタ54はＤタイプ状態12
0に遷移する。Ｄタイプ状態120への遷移時に、ディジタ
ルループフィルタ54は、論理値「０」を有するHOLD信号
72、論理値「０」を有するUPT信号70、及び論理値
「１」を有するDOWNT信号74を出力する。次の繰り返し
において、ディジタルループフィルタ54は、DOWNF信号6
8の値に関係なく、最初のＨタイプ状態102に遷移する。
図13に、ディジタルループフィルタ54を実現する回路
の論理図を示す。
の論理図を示す。
位相調整有限状態マシン 位相調整有限状態マシン（FSM）56は、信号UPT 70、
信号HOLD72、信号DOWNT 74を入力として受信する。FSM
56は、前述したようにサンプリングを調整すべきかどう
かをオーバーサンプラー26に伝える位相選択信号58を出
力としてアサートする。位相選択信号58は、オーバーサ
ンプラー26が、そのサンプリングを上方に調整すべき
か、下方に調整すべきか、あるいは、現在のサンプリン
グを維持すべきかを示す値を有するトライステートの信
号である。位相選択信号58は、３つのビット信号を使用
することによって最も都合良く実現され、各ビットは、
この信号の起こりうる状態の一つに対応する。例えば、
３つのビットのうちのビット０を上方への調整を要求す
るために使用し、ビット１を現在のサンプリングを維持
するための要求を示すために使用し、ビット２を下方へ
の調整を要求するために使用することができる。
信号HOLD72、信号DOWNT 74を入力として受信する。FSM
56は、前述したようにサンプリングを調整すべきかどう
かをオーバーサンプラー26に伝える位相選択信号58を出
力としてアサートする。位相選択信号58は、オーバーサ
ンプラー26が、そのサンプリングを上方に調整すべき
か、下方に調整すべきか、あるいは、現在のサンプリン
グを維持すべきかを示す値を有するトライステートの信
号である。位相選択信号58は、３つのビット信号を使用
することによって最も都合良く実現され、各ビットは、
この信号の起こりうる状態の一つに対応する。例えば、
３つのビットのうちのビット０を上方への調整を要求す
るために使用し、ビット１を現在のサンプリングを維持
するための要求を示すために使用し、ビット２を下方へ
の調整を要求するために使用することができる。
図14は、FSM 56の状態図を示す。FSM 56は、複数の状
態で動作する。最初の動作状態はフェーズ０の状態150
である。フェーズ０の状態150は、下方への調整を要求
する、例えば、論理値「100」を有する位相選択信号58
をアサートすることによって特徴づけられる。第２の動
作状態は、フェーズ１の状態152である。フェーズ１の
状態152は、現在のサンプリング構成の維持を要求す
る、例えば、論理値「010」を有する位相選択信号58を
アサートすることによって特徴づけられる。第３の動作
状態は、フェーズ２の状態154である。フェーズ２の状
態154は、上方へのサンプリング調整を要求する、例え
ば、論理値「001」を有する位相選択信号58をアサート
することによって特徴づけられる。
態で動作する。最初の動作状態はフェーズ０の状態150
である。フェーズ０の状態150は、下方への調整を要求
する、例えば、論理値「100」を有する位相選択信号58
をアサートすることによって特徴づけられる。第２の動
作状態は、フェーズ１の状態152である。フェーズ１の
状態152は、現在のサンプリング構成の維持を要求す
る、例えば、論理値「010」を有する位相選択信号58を
アサートすることによって特徴づけられる。第３の動作
状態は、フェーズ２の状態154である。フェーズ２の状
態154は、上方へのサンプリング調整を要求する、例え
ば、論理値「001」を有する位相選択信号58をアサート
することによって特徴づけられる。
FSM 56は、図14に示すように、入力信号UPT 70、HOLD
72、及びDOWN 74の値に依存して一つの状態から別の状
態に遷移する。図14に示すように、FSMは、論理値
「１」を有するUPT信号70に応答して、状態フェーズ０
の150から状態フェーズ１の152へ、または、論理値
「１」を有するDOWNT信号74に応答して状態フェーズ２
の154へ遷移し、それ以外の（すなわち、HOLD信号72が
論理値「１」をもつ）場合は、FSM 56は、状態フェーズ
０の150に留まる。同様に、FSM 56は、論理値「１」を
有するUPT信号70に応答して、状態フェーズ１の152から
状態フェーズ２の154へ、あるいは、論理値「１」を有
するDOWNT信号74に応答して状態フェーズ０の150へ遷移
する。それ以外の（すなわち、HOLD信号72が論理値
「１」をもつ）場合は、FSM 56は、状態フェーズ１の15
2に留まる。最後に、FSM 56は、論理値「１」を有するU
PT信号70に応答して、状態フェーズ２の154から状態フ
ェーズ０の150へ、あるいは、論理値「１」を有するDOW
NT信号74に応答して状態フェーズ１の152へ遷移する。
それ以外の（すなわち、HOLD信号72が論理値「１」をも
つ）場合は、FSM 56は、状態フェーズ２の154に留ま
る。
72、及びDOWN 74の値に依存して一つの状態から別の状
態に遷移する。図14に示すように、FSMは、論理値
「１」を有するUPT信号70に応答して、状態フェーズ０
の150から状態フェーズ１の152へ、または、論理値
「１」を有するDOWNT信号74に応答して状態フェーズ２
の154へ遷移し、それ以外の（すなわち、HOLD信号72が
論理値「１」をもつ）場合は、FSM 56は、状態フェーズ
０の150に留まる。同様に、FSM 56は、論理値「１」を
有するUPT信号70に応答して、状態フェーズ１の152から
状態フェーズ２の154へ、あるいは、論理値「１」を有
するDOWNT信号74に応答して状態フェーズ０の150へ遷移
する。それ以外の（すなわち、HOLD信号72が論理値
「１」をもつ）場合は、FSM 56は、状態フェーズ１の15
2に留まる。最後に、FSM 56は、論理値「１」を有するU
PT信号70に応答して、状態フェーズ２の154から状態フ
ェーズ０の150へ、あるいは、論理値「１」を有するDOW
NT信号74に応答して状態フェーズ１の152へ遷移する。
それ以外の（すなわち、HOLD信号72が論理値「１」をも
つ）場合は、FSM 56は、状態フェーズ２の154に留ま
る。
図15は、FSM56を実現する回路の論理図を示す。
ディジタル位相ロックループ出力 前述したように、及び図7Aから7Cに示すように、位相
合わせウインドー50は、位相選択信号58に従って14ビッ
トの入力信号60からビットのサブセットを選択し、この
サブセットを12ビットの出力信号Ｑ［0:11］62として出
力する。さらに、前述したように、ビットＱ［１、４、
７及び10］からなる４ビットの信号64が、出力としてフ
レーム同期回路32に出力される。
合わせウインドー50は、位相選択信号58に従って14ビッ
トの入力信号60からビットのサブセットを選択し、この
サブセットを12ビットの出力信号Ｑ［0:11］62として出
力する。さらに、前述したように、ビットＱ［１、４、
７及び10］からなる４ビットの信号64が、出力としてフ
レーム同期回路32に出力される。
フレーム同期回路 図16に、本発明で使用されるフレーム同期回路32を示
す。フレーム同期回路32は、入力として複数の４ビット
信号64のストリームを受信して、出力として10ビットの
符号化されたキャラクター176のストリーム、及びデー
タイネーブル信号（DE）174を生成する。
す。フレーム同期回路32は、入力として複数の４ビット
信号64のストリームを受信して、出力として10ビットの
符号化されたキャラクター176のストリーム、及びデー
タイネーブル信号（DE）174を生成する。
図16に示すように、フレーム同期回路32は、2.5N MHz
クロック182、N/2MHzクロック184及びN MHzクロック186
の制御のもとに動作する。フレーム同期回路32は、４ビ
ットＤタイプフリップフロップ（DFFs）180−１から180
−５を含む。フレーム同期回路32は、入力として信号Ｑ
［１、４、７、10］64をとるが、この信号は、Ｄタイプ
フリップフロップ180−１に入力される。2.5N 6MHzクロ
ック信号182に応答して、各DFF 180−１から180−４
は、その内容をそれぞれの隣接するDFFに転送する。す
なわち、クロック信号182のそれぞれのアサート時に、D
FF 180−５はDFF 180−４からロードされ、DFF 180−４
はDFF 180−３からロードされ、DFF 180−３はDFF 180
−２からロードされ、DFF 180−２は、DFF 180−１から
ロードされ、そして、DFF 180−１は、入力信号Ｑ
［１、４、７、10］64からロードされる。
クロック182、N/2MHzクロック184及びN MHzクロック186
の制御のもとに動作する。フレーム同期回路32は、４ビ
ットＤタイプフリップフロップ（DFFs）180−１から180
−５を含む。フレーム同期回路32は、入力として信号Ｑ
［１、４、７、10］64をとるが、この信号は、Ｄタイプ
フリップフロップ180−１に入力される。2.5N 6MHzクロ
ック信号182に応答して、各DFF 180−１から180−４
は、その内容をそれぞれの隣接するDFFに転送する。す
なわち、クロック信号182のそれぞれのアサート時に、D
FF 180−５はDFF 180−４からロードされ、DFF 180−４
はDFF 180−３からロードされ、DFF 180−３はDFF 180
−２からロードされ、DFF 180−２は、DFF 180−１から
ロードされ、そして、DFF 180−１は、入力信号Ｑ
［１、４、７、10］64からロードされる。
2.5N MHzクロック182の周波数は、N/2MHzクロック184
の周波数の５倍である。従って、N/2MHzクロック184
は、2.5N MHzクロック182の５サイクルごとに同期し
て、アサートされる。クロック184をアサートするごと
に、20ビットDFF 188は４ビットDFFs 180−１から180−
５にあらわれる値でロードされる。各DFF 180−１から1
80−５の各出力は、Ｑ′０［16:19］、Ｑ′０［12:1
5］、Ｑ′０［8:11］、Ｑ′０［4:7］、及びＱ′０［0:
3］でそれぞれ表されている。20ビットのDFF 188は出力
として２つの10ビット信号Ｑ″０［0:9］192、及びＱ″
０［10:19］194をアサートして、20ビットから10ビット
を選択して出力する（20対10）マルチプレクサ190に送
る。
の周波数の５倍である。従って、N/2MHzクロック184
は、2.5N MHzクロック182の５サイクルごとに同期し
て、アサートされる。クロック184をアサートするごと
に、20ビットDFF 188は４ビットDFFs 180−１から180−
５にあらわれる値でロードされる。各DFF 180−１から1
80−５の各出力は、Ｑ′０［16:19］、Ｑ′０［12:1
5］、Ｑ′０［8:11］、Ｑ′０［4:7］、及びＱ′０［0:
3］でそれぞれ表されている。20ビットのDFF 188は出力
として２つの10ビット信号Ｑ″０［0:9］192、及びＱ″
０［10:19］194をアサートして、20ビットから10ビット
を選択して出力する（20対10）マルチプレクサ190に送
る。
N/2 MHzクロック184は、さらに、20対10マルチプレク
サ190の選択を制御するために機能し、マルチプレクサ1
90はＱ０［0:9］で示す10ビット信号196を出力として
生成する。結果として、N/2 MHzクロック184がアサート
されたとき、10ビット信号196Q０［0:9］の値は、10
ビット信号192Q″０［0:9］と等しくなる。そうでなけ
れば、10ビット信号194Q″０［10:19］の値に等しい。
サ190の選択を制御するために機能し、マルチプレクサ1
90はＱ０［0:9］で示す10ビット信号196を出力として
生成する。結果として、N/2 MHzクロック184がアサート
されたとき、10ビット信号196Q０［0:9］の値は、10
ビット信号192Q″０［0:9］と等しくなる。そうでなけ
れば、10ビット信号194Q″０［10:19］の値に等しい。
N MHzのクロック信号186に応答して、10ビットDFF 20
0−２は、10ビットDFF 200−１から10ビット信号をロー
ドし、10ビットDFF 200−１は、20対10マルチプレクサ1
90から10ビット信号Ｑ０［0:9］196をロードする。さ
らに、10ビットDFF 200−１及び10ビットDFF 200−２は
それぞれ、一つになって20ビット信号Ｑ′０［0:19］
202を構成する10ビット信号をアサートする。20ビット
信号Ｑ′０［0:19］202は、バレルシフタ204及びフレ
ーム検出ロジック206への入力として提供される。
0−２は、10ビットDFF 200−１から10ビット信号をロー
ドし、10ビットDFF 200−１は、20対10マルチプレクサ1
90から10ビット信号Ｑ０［0:9］196をロードする。さ
らに、10ビットDFF 200−１及び10ビットDFF 200−２は
それぞれ、一つになって20ビット信号Ｑ′０［0:19］
202を構成する10ビット信号をアサートする。20ビット
信号Ｑ′０［0:19］202は、バレルシフタ204及びフレ
ーム検出ロジック206への入力として提供される。
図17は、フレーム検出ロジック206をより詳細に示す
図である。フレーム検出ロジック206は、入力として20
ビット信号Ｑ′０［0:19］202をとり、出力として10
ビット信号BOUND 208及びフレームエッジ検出信号DE 21
0を生成する。フレーム検出ロジック206は、検出セル22
0−０から220−９を備え、それぞれが、入力として20ビ
ット信号Ｑ′０［0:19］をとり、出力として10ビット
信号MATCH［0:9］223の単一ビットMATCH［０］222−０
からMATCH［９］222−９を生成する。各検出セル220−
０から220−９は、検出セルが20ビット信号Ｑ′０
［0:19］202にとどめられた２つの連続するフレームエ
ッジキャラクターを検出した場合は、それぞれのMATCH
信号222−０から222−９を論理値「１」に設定する。フ
レームエッジキャラクターは、10ビット信号「11010101
01」、「1101010100」、「0010101010」または「001010
1011」のうちの任意の信号として規定される帯域外のキ
ャラクターである。すなわち、フレームエッジキャラク
ターは、ビット０と１が同じ論理値を持ち、Ｎ＝２から
８に対して、各ビットＮの論理値がビットＮ−１の論理
値と等しくないところの10ビット信号である。
図である。フレーム検出ロジック206は、入力として20
ビット信号Ｑ′０［0:19］202をとり、出力として10
ビット信号BOUND 208及びフレームエッジ検出信号DE 21
0を生成する。フレーム検出ロジック206は、検出セル22
0−０から220−９を備え、それぞれが、入力として20ビ
ット信号Ｑ′０［0:19］をとり、出力として10ビット
信号MATCH［0:9］223の単一ビットMATCH［０］222−０
からMATCH［９］222−９を生成する。各検出セル220−
０から220−９は、検出セルが20ビット信号Ｑ′０
［0:19］202にとどめられた２つの連続するフレームエ
ッジキャラクターを検出した場合は、それぞれのMATCH
信号222−０から222−９を論理値「１」に設定する。フ
レームエッジキャラクターは、10ビット信号「11010101
01」、「1101010100」、「0010101010」または「001010
1011」のうちの任意の信号として規定される帯域外のキ
ャラクターである。すなわち、フレームエッジキャラク
ターは、ビット０と１が同じ論理値を持ち、Ｎ＝２から
８に対して、各ビットＮの論理値がビットＮ−１の論理
値と等しくないところの10ビット信号である。
図18は、検出セル220を詳細に示したものである。20
ビット信号Ｑ′０［0:19］202は、マッピングブロッ
ク230に入力として供給される。マッピングブロック230
は、20ビット信号202から隣接するビットを選択して、
２つの９ビット信号Ａ［0:8］232（信号232−０から232
−８までからなる）及びＢ［0:8］234（信号234−０か
ら234−８までからなる）としてそれらを出力する。検
出セル０の220−０に対するマッピングブロック230か
ら、検出セル９の220−９に対するマッピングブロック2
30までによって選択されるビットを、図19のチャートに
示す。
ビット信号Ｑ′０［0:19］202は、マッピングブロッ
ク230に入力として供給される。マッピングブロック230
は、20ビット信号202から隣接するビットを選択して、
２つの９ビット信号Ａ［0:8］232（信号232−０から232
−８までからなる）及びＢ［0:8］234（信号234−０か
ら234−８までからなる）としてそれらを出力する。検
出セル０の220−０に対するマッピングブロック230か
ら、検出セル９の220−９に対するマッピングブロック2
30までによって選択されるビットを、図19のチャートに
示す。
検出セル220は、Ａ［0:8］232及びＢ［0:8］234を解
析して、フレーム指示キャラクターが検出されたかどう
かを判定する。XNORゲート240は、入力としてＡ［０］2
32−０及びＡ［１］232−１をとり、この２つの入力が
同じであれば論理値「１」を生成する。XORゲート242−
１から242−７は、それぞれ、入力として隣接するビッ
トＡ［１］232−１からＡ［８］232−８をとり、２つの
入力値が等しくなければ、それぞれは論理値「１」を生
成する。Ｂ［0:8］も同様に解析される。すなわち、XNO
Rゲート244は、入力としてＢ［０］234−０及びＢ
［１］234−１をとり、この２つの入力が同じであれば
論理値「１」を生成する。XORゲート246−１から246−
７は、それぞれ、入力として隣接するビットＢ［１］23
4−１からＢ［８］234−８をとり、２つの入力値が等し
くなければ、それぞれは論理値「１」を生成する。XNOR
ゲート240、XORゲート242−１から242−７、XNORゲート
244及びXORゲート246−１から246−７の出力は、ANDゲ
ート248への入力として与えられる。ANDゲートは、１ビ
ットのMATCH信号222を出力として生成する。もしすべて
のビットが１であれば、MATCH信号222は、２つのフレー
ムエッジキャラクターが検出されたことを示す論理値
「１」を持つ。
析して、フレーム指示キャラクターが検出されたかどう
かを判定する。XNORゲート240は、入力としてＡ［０］2
32−０及びＡ［１］232−１をとり、この２つの入力が
同じであれば論理値「１」を生成する。XORゲート242−
１から242−７は、それぞれ、入力として隣接するビッ
トＡ［１］232−１からＡ［８］232−８をとり、２つの
入力値が等しくなければ、それぞれは論理値「１」を生
成する。Ｂ［0:8］も同様に解析される。すなわち、XNO
Rゲート244は、入力としてＢ［０］234−０及びＢ
［１］234−１をとり、この２つの入力が同じであれば
論理値「１」を生成する。XORゲート246−１から246−
７は、それぞれ、入力として隣接するビットＢ［１］23
4−１からＢ［８］234−８をとり、２つの入力値が等し
くなければ、それぞれは論理値「１」を生成する。XNOR
ゲート240、XORゲート242−１から242−７、XNORゲート
244及びXORゲート246−１から246−７の出力は、ANDゲ
ート248への入力として与えられる。ANDゲートは、１ビ
ットのMATCH信号222を出力として生成する。もしすべて
のビットが１であれば、MATCH信号222は、２つのフレー
ムエッジキャラクターが検出されたことを示す論理値
「１」を持つ。
再度図17を参照して、MATCH信号222−０から222−９
は結合して、10ビット信号MATCH［0:9］223を形成し、
この信号は、10ビットマルチプレクサ226への入力とし
て与えられる。MATCH信号222−０から222−９は、ま
た、ORゲート225への入力としても提供される。ORゲー
ト225は、10ビットマルチプレクサ226に対する出力とし
て制御信号227を生成する。検出セル220−０から220−
９のどれかがフレーム開始状態を検出した場合は、ORゲ
ート225は出力として論理値「１」を生成し、マルチプ
レクサ226が、出力として信号MATCH［0:9］を選択する
ようにする。もし、フレームエッジが検出されなかった
場合は、マルチプレクサ226はかわりに、以前のN MHzク
ロック信号中と同じ信号を出力として生成する。これ
は、マルチプレクサ226の出力を10ビットDFF 228に与え
ることによって実現される。DFF 228は、N MHzクロック
186の制御の下にロードされる。DFF228の出力は、制御
信号227が論理値「０」であるときに選択されるため
に、マルチプレクサ226への入力として与えられる。
は結合して、10ビット信号MATCH［0:9］223を形成し、
この信号は、10ビットマルチプレクサ226への入力とし
て与えられる。MATCH信号222−０から222−９は、ま
た、ORゲート225への入力としても提供される。ORゲー
ト225は、10ビットマルチプレクサ226に対する出力とし
て制御信号227を生成する。検出セル220−０から220−
９のどれかがフレーム開始状態を検出した場合は、ORゲ
ート225は出力として論理値「１」を生成し、マルチプ
レクサ226が、出力として信号MATCH［0:9］を選択する
ようにする。もし、フレームエッジが検出されなかった
場合は、マルチプレクサ226はかわりに、以前のN MHzク
ロック信号中と同じ信号を出力として生成する。これ
は、マルチプレクサ226の出力を10ビットDFF 228に与え
ることによって実現される。DFF 228は、N MHzクロック
186の制御の下にロードされる。DFF228の出力は、制御
信号227が論理値「０」であるときに選択されるため
に、マルチプレクサ226への入力として与えられる。
10ビットDFF228の出力は、さらに、出力信号BOUND
［0:9］208として生成される。ORゲート225の出力は、
反転されてDFF 229に与えられる。DFF 229は、N MHzク
ロック186の制御のもとに10ビットDFF 228にクロック同
期される。DFF 229の出力は、データイネーブル信号210
として与えられる。
［0:9］208として生成される。ORゲート225の出力は、
反転されてDFF 229に与えられる。DFF 229は、N MHzク
ロック186の制御のもとに10ビットDFF 228にクロック同
期される。DFF 229の出力は、データイネーブル信号210
として与えられる。
再度図16を参照して、10ビット信号BOUND［0:9］208
は、バレルシフタ204への制御信号として提供される。
バレルシフタ204は、入力として20ビット信号Ｑ′０
［0:19］202をとる。バレルシフタ204は、10ビット信号
BOUND［0:9］208の制御のもとに20ビット信号Ｑ′０
［0:19］202の左側へのシフトを実行する。具体的に
は、バレルシフタ204は、10ビット信号BOUND［0:9］208
の最初のビットが論理値「１」をとるまで、20ビット信
号Ｑ′０［0:19］202及び10ビット信号BOUND［0:9］2
08を同時に左側にシフトする。バレルシフタ204が、10
ビット信号BOUND［0:9］208内の先行する論理値「０」
の数に等しいビット位置の数だけ20ビット信号Ｑ′０
［0:19］202を左側にシフトする。
は、バレルシフタ204への制御信号として提供される。
バレルシフタ204は、入力として20ビット信号Ｑ′０
［0:19］202をとる。バレルシフタ204は、10ビット信号
BOUND［0:9］208の制御のもとに20ビット信号Ｑ′０
［0:19］202の左側へのシフトを実行する。具体的に
は、バレルシフタ204は、10ビット信号BOUND［0:9］208
の最初のビットが論理値「１」をとるまで、20ビット信
号Ｑ′０［0:19］202及び10ビット信号BOUND［0:9］2
08を同時に左側にシフトする。バレルシフタ204が、10
ビット信号BOUND［0:9］208内の先行する論理値「０」
の数に等しいビット位置の数だけ20ビット信号Ｑ′０
［0:19］202を左側にシフトする。
N MHzクロック186の制御のもとに、10ビットDFF212は
バレルシフタ204から10ビットをロードし、出力として1
0ビット信号Ｔ［0:9］176を生成する。同じクロックサ
イクルにおいて、今度もまたN MHzクロック186の制御の
もとに、DFF214が１ビットDE信号210をフレーム検出ロ
ジック206からロードし、出力としてDE信号174を生成す
る。
バレルシフタ204から10ビットをロードし、出力として1
0ビット信号Ｔ［0:9］176を生成する。同じクロックサ
イクルにおいて、今度もまたN MHzクロック186の制御の
もとに、DFF214が１ビットDE信号210をフレーム検出ロ
ジック206からロードし、出力としてDE信号174を生成す
る。
さらに十分に説明するように、DE信号174は、チャン
ネル間シンクロナイザー34によって10ビット信号Ｔ［0:
9］176の多重並列シリアルストリームを同期させるため
に使用することができる。
ネル間シンクロナイザー34によって10ビット信号Ｔ［0:
9］176の多重並列シリアルストリームを同期させるため
に使用することができる。
チャンネル間同期 図20に、本発明のチャンネル間シンクロナイザー34を
示す。チャンネル間シンクロナイザー34は、入力として
複数の10ビット信号Ｔ［0:9］176（１チャンネルにつき
１つの信号）、及び複数の１ビットDE信号174（１チャ
ンネルにつき１つの信号）をとる。図示した３チャンネ
ル構成においては、３つの10ビット信号T0［0:9］176−
０、T1［0:9］176−１、及びT2［0:9］176−２、そし
て、３つの１ビットDE信号DE0 174−０、DE1 174−１及
びDE2 174−２が入力として受信される。
示す。チャンネル間シンクロナイザー34は、入力として
複数の10ビット信号Ｔ［0:9］176（１チャンネルにつき
１つの信号）、及び複数の１ビットDE信号174（１チャ
ンネルにつき１つの信号）をとる。図示した３チャンネ
ル構成においては、３つの10ビット信号T0［0:9］176−
０、T1［0:9］176−１、及びT2［0:9］176−２、そし
て、３つの１ビットDE信号DE0 174−０、DE1 174−１及
びDE2 174−２が入力として受信される。
チャンネル間シンクロナイザー（以下では、同期ブロ
ックとも記載）34は、１チャンネルにつき一つの複数の
遅延調整ブロック260を備えている。図21に、遅延調整
ブロック260を詳細に示す。各遅延調整ブロック260は、
入力として10ビット信号Ｔ［0:9］176の一つ及びすべて
のDE信号（ここでは、キャラクターデータイネーブル信
号）174をとる。各遅延調整ブロック260は、出力として
10ビット信号Ｆ［0:9］264及びデータイネーブル信号DE
_F 266を生成する。10ビット信号Ｆ［0:9］は、それら
に関連する信号に対するデータイネーブル信号によって
示されているように、関連する信号に同期するまで、選
択的に遅延される。
ックとも記載）34は、１チャンネルにつき一つの複数の
遅延調整ブロック260を備えている。図21に、遅延調整
ブロック260を詳細に示す。各遅延調整ブロック260は、
入力として10ビット信号Ｔ［0:9］176の一つ及びすべて
のDE信号（ここでは、キャラクターデータイネーブル信
号）174をとる。各遅延調整ブロック260は、出力として
10ビット信号Ｆ［0:9］264及びデータイネーブル信号DE
_F 266を生成する。10ビット信号Ｆ［0:9］は、それら
に関連する信号に対するデータイネーブル信号によって
示されているように、関連する信号に同期するまで、選
択的に遅延される。
N MHzのクロック186の制御のもとに、10ビットDFF 27
0は、Ｔ［0:9］176をロードし、１ビットDFF 272は、DE
174をロードする。遅延調整ブロック260は、また、信
号DEx286及びDEy288で示されている、他のチャンネルに
対応するDE値（ここでは、チャンネル間データイネーブ
ル信号）を入力としてとる。例えば、チャンネル０を処
理する遅延調整ブロック260は、Ｔ［0:9］176に対して1
0ビット信号T0［0:9］176−０を、及び、DE信号174に対
してDE0信号174−０をとり、DEx286に対してDE1信号174
−１を、DEy288に対してDE2信号174−２をとる。
0は、Ｔ［0:9］176をロードし、１ビットDFF 272は、DE
174をロードする。遅延調整ブロック260は、また、信
号DEx286及びDEy288で示されている、他のチャンネルに
対応するDE値（ここでは、チャンネル間データイネーブ
ル信号）を入力としてとる。例えば、チャンネル０を処
理する遅延調整ブロック260は、Ｔ［0:9］176に対して1
0ビット信号T0［0:9］176−０を、及び、DE信号174に対
してDE0信号174−０をとり、DEx286に対してDE1信号174
−１を、DEy288に対してDE2信号174−２をとる。
遅延判定論理ブロック274は、DE′276として示されて
いるDE 174の以前の値及びDE 174の現在の値を入力とし
てとる。遅延判定論理ブロック274は、DE及びDE′の値
に依存して、トライステートの制御信号280を出力とし
て生成する。DE′が論理値「０」であれば、制御信号28
0の値はDE 174と同じである。DE′が論理値「１」であ
れば、制御信号280は値「２」をもつ。制御信号280は３
路マルチプレクサ（three−way multiplexor）282を制
御するために使用され、このマルチプレクサは、DFF 28
4にロードされる信号を出力する。制御信号280が論理値
「０」であれば、DFF 284は、論理値「０」でロードさ
れる。制御信号280が論理値「１」であれば、DFF 284
は、他のDE信号DEx286及びDEy288をNANDゲート287に加
えた結果生じる値でロードされる。制御信号280が論理
値「２」をもつ場合は、DFF 284の内容は不変のままで
ある。
いるDE 174の以前の値及びDE 174の現在の値を入力とし
てとる。遅延判定論理ブロック274は、DE及びDE′の値
に依存して、トライステートの制御信号280を出力とし
て生成する。DE′が論理値「０」であれば、制御信号28
0の値はDE 174と同じである。DE′が論理値「１」であ
れば、制御信号280は値「２」をもつ。制御信号280は３
路マルチプレクサ（three−way multiplexor）282を制
御するために使用され、このマルチプレクサは、DFF 28
4にロードされる信号を出力する。制御信号280が論理値
「０」であれば、DFF 284は、論理値「０」でロードさ
れる。制御信号280が論理値「１」であれば、DFF 284
は、他のDE信号DEx286及びDEy288をNANDゲート287に加
えた結果生じる値でロードされる。制御信号280が論理
値「２」をもつ場合は、DFF 284の内容は不変のままで
ある。
DFF 284からの値は、10路マルチプレクサ（10−way m
ultiplexor）290及びマルチプレクサ291を制御するため
に使用される。DFF 284が論理値「０」をもつとき、10
路マルチプレクサ290は、10ビット信号176を選択し、こ
の信号は、クロック186の次のサイクルで10ビットDFF29
2へロードされる。そうでなくて、DFF 284が論理値
「１」をもつときは、10路マルチプレクサ290は、一ク
ロックサイクルだけ遅延された10ビット信号176の値を
もつ10ビット信号Ｔ′［0:9］を選択し、この信号がク
ロック186の次のサイクルで10ビットDFF 292にロードさ
れる。同様に、DFF 284が論理値「０」をもつとき、マ
ルチプレクサ291は、DE信号174を選択し、この信号がク
ロック186の次のサイクルでDFF 293へロードされる。そ
うでなくて、DFF 284が論理値「１」をもつときは、マ
ルチプレクサ291は、一クロックサイクルだけ遅延され
たDE信号174の値をもつDE′信号276を選択し、この信号
がクロック186の次のサイクルDFF 293にロードされる。
ultiplexor）290及びマルチプレクサ291を制御するため
に使用される。DFF 284が論理値「０」をもつとき、10
路マルチプレクサ290は、10ビット信号176を選択し、こ
の信号は、クロック186の次のサイクルで10ビットDFF29
2へロードされる。そうでなくて、DFF 284が論理値
「１」をもつときは、10路マルチプレクサ290は、一ク
ロックサイクルだけ遅延された10ビット信号176の値を
もつ10ビット信号Ｔ′［0:9］を選択し、この信号がク
ロック186の次のサイクルで10ビットDFF 292にロードさ
れる。同様に、DFF 284が論理値「０」をもつとき、マ
ルチプレクサ291は、DE信号174を選択し、この信号がク
ロック186の次のサイクルでDFF 293へロードされる。そ
うでなくて、DFF 284が論理値「１」をもつときは、マ
ルチプレクサ291は、一クロックサイクルだけ遅延され
たDE信号174の値をもつDE′信号276を選択し、この信号
がクロック186の次のサイクルDFF 293にロードされる。
10ビットDFFの内容は、10ビット信号Ｆ［0:9］264と
して、DFF 293の内容は、10ビット信号264が有効である
ことを示すデータイネーブル信号DE_F 266として出力さ
れる。再び図20を参照して、複数の信号264−０、264−
１、及び264−２は、同期した並列符号化キャラクター
を提供する。DE_F信号266−１、266−２及び266−３
は、３つのすべての10ビット信号の内容が有効であると
き、ハイである。３つのDE_F信号266−１、266−２及び
266−３は、ANDゲート262によってともに論理和をとら
れ、このANDゲートによって、すべての10ビット信号が
有効でかつ同期しているときに、論理値「１」をもつ複
合DF信号268が生成される。
して、DFF 293の内容は、10ビット信号264が有効である
ことを示すデータイネーブル信号DE_F 266として出力さ
れる。再び図20を参照して、複数の信号264−０、264−
１、及び264−２は、同期した並列符号化キャラクター
を提供する。DE_F信号266−１、266−２及び266−３
は、３つのすべての10ビット信号の内容が有効であると
き、ハイである。３つのDE_F信号266−１、266−２及び
266−３は、ANDゲート262によってともに論理和をとら
れ、このANDゲートによって、すべての10ビット信号が
有効でかつ同期しているときに、論理値「１」をもつ複
合DF信号268が生成される。
同期後、同期した10ビット信号F0 264−０、F1 264−
１、F2 264−２は、10ビット対８ビットの２進デコーダ
（10B/8B binary decoder）に加えられ、例えばASCII、
BCD、EBCDICなどの１キャラクターにつき８ビットを使
用するコンピュータシステムで使用するために、この10
ビット符号化信号は８ビットキャラクターに変換され
る。
１、F2 264−２は、10ビット対８ビットの２進デコーダ
（10B/8B binary decoder）に加えられ、例えばASCII、
BCD、EBCDICなどの１キャラクターにつき８ビットを使
用するコンピュータシステムで使用するために、この10
ビット符号化信号は８ビットキャラクターに変換され
る。
図22は、10ビット信号を遅延する必要がない場合の通
常動作における同期ブロック34のタイミング図である。
それぞれの10ビット信号176−０、176−１、及び176−
２は、それぞれのデータイネーブル信号174−０、174−
１、及び174−２によって示すように、すでに同期して
いる。各信号は、10ビット信号264−０、264−１、及び
264−２によって示されているように、１クロックサイ
クルだけ一律に遅延されている。
常動作における同期ブロック34のタイミング図である。
それぞれの10ビット信号176−０、176−１、及び176−
２は、それぞれのデータイネーブル信号174−０、174−
１、及び174−２によって示すように、すでに同期して
いる。各信号は、10ビット信号264−０、264−１、及び
264−２によって示されているように、１クロックサイ
クルだけ一律に遅延されている。
図23は、10ビット信号が早く到着した場合の同期ブロ
ック34のタイミング図である。この図では、10ビット信
号176−０は、10ビット信号176−１及び176−２の１ク
ロックサイクル前に到着している。これは、時間T0で、
データイネーブル信号174−０はハイであり、一方デー
タイネーブル信号174−１及び174−２がローに設定され
ているためであるということがわかる。従って、10ビッ
ト信号DE0 174−０は、10ビット信号176−１及び176−
２を越える追加のクロックサイクルだけ遅延される。こ
れによって、すべての10ビット信号F0 264−０、F1 264
−１、及びF2 264−２は、時間T2で同期して生成され
る。
ック34のタイミング図である。この図では、10ビット信
号176−０は、10ビット信号176−１及び176−２の１ク
ロックサイクル前に到着している。これは、時間T0で、
データイネーブル信号174−０はハイであり、一方デー
タイネーブル信号174−１及び174−２がローに設定され
ているためであるということがわかる。従って、10ビッ
ト信号DE0 174−０は、10ビット信号176−１及び176−
２を越える追加のクロックサイクルだけ遅延される。こ
れによって、すべての10ビット信号F0 264−０、F1 264
−１、及びF2 264−２は、時間T2で同期して生成され
る。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 米国特許4821296（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/033
Claims (5)
- 【請求項１】複数のシリアルデータのチャンネルからの
送信データを回復するための装置であって、該装置が、 送信された基準クロック信号を受信し、前記基準クロッ
ク信号から多重位相クロック信号を抜き出すためのチャ
ージポンプ位相ロックループ（PLL）と、 複数の多重ビットブロックアセンブリ回路のそれぞれの
回路が、複数の送信されたシリアル二進データ信号の一
つを受信し、前記チャージポンプPLLから前記多重位相
クロック信号を受信して、複数の多重ビットブロック二
進信号の一つを出力として生成することからなる前記複
数の多重ビットブロックアセンブリ回路であって、 それぞれの回路が、 送信されたシリアル二進データ信号を受信し、前記チャ
ージポンプPLLから前記多重位相クロック信号を受信
し、前記多重位相クロック信号に従って、前記送信され
たシリアル二進データ信号をオーバーサンプリングし、
一連のオーバーサンプリングされた二進データを出力と
して提供するためのデータオーバーサンプラーと、 前記一連のオーバーサンプリングされた二進データを受
信し、前記一連のオーバーサンプリングされた二進デー
タから一連のサンプリングされた二進データを抜き出
し、前記一連のサンプリングされた二進データを出力と
して提供するためのディジタル位相ロックループ（DPL
L）と、 前記一連のサンプリングされた二進データを受信し、前
記一連のサンプリングされた二進データから予め決めら
れた数の連続する信号を選択し、多重ビットブロック二
進信号を出力として生成するためのバイト同期論理回路
とを備えている前記複数の多重ビットブロックアセンブ
リ回路と、 前記複数の多重ビットブロック二進信号を入力としてと
り、一つ以上の前記多重ビットブロック二進信号を選択
的に遅延させて、前記多重ビットブロック二進信号を複
合二進出力信号に組み立てるためのチャンネル間同期回
路と からなる装置。 - 【請求項２】前記ディジタル位相ロックループが、 位相選択信号に応答して、複数のオーバーサンプリング
された二進信号を入力として受信し、前記位相選択信号
の値に従って、予め決められた数の前記オーバーサンプ
リングされた二進信号を選択することによって複数の組
の位相合わせされた二進信号を得、前記複数の組の位相
合わせされた二進信号を出力として提供するための位相
合わせウインドーと、 前記複数の組の位相合わせされたデータ二進信号を入力
として受信し、位相検出信号を出力として生成するため
の位相検出論理回路であって、 位相検出セルのそれぞれが、前記複数の組の位相合わせ
されたデータ二進信号の一つを入力として受信し、前記
複数の組の位相合わせされたデータ二進信号の前記一つ
に対する位相状態を決定し、該位相状態を示す複数の組
の位相信号の一つを出力として生成することからなる複
数の位相検出セルと、 前記複数の組の位相信号を入力として受信し、一組の複
合位相信号を出力として生成するアップダウン判定論理
回路と を備えている前記位相検出論理回路と、 一連の前記複合位相信号の組を入力として受信し、一組
の位相調整推奨信号を出力として生成するディジタルル
ープフィルタと、 前記一組の位相調整推奨信号を入力として受信し、前記
位相選択信号の値を出力として生成する位相調整有限状
態マシン（FSM）と からなるディジタル位相ロックループである、請求項１
の装置。 - 【請求項３】前記ディジタル位相ロックループが、前記
オーバーサンプリングされた二進信号の位相状態を検出
するための装置を含み、該装置が、 複数の組の二進信号を入力として受信し、位相検出信号
を出力として生成する位相検出論理回路からなり、 該位相検出論理回路が、 位相検出セルのそれぞれが、前記複数の組の二進信号の
一つを入力として受信し、前記複数の組の位相合わせさ
れたデータ二進信号の前記一つに対する位相状態を判定
し、該位相状態を示す複数の組の位相信号の一つを出力
として生成することからなる複数の位相検出セルと、 前記複数の組の位相信号を入力として受信し、一組の複
合位相信号を出力として生成するアップダウン判定論理
回路と を備えている ことからなる請求項１の装置。 - 【請求項４】前記ディジタル位相ロックループが、前記
オーバーサンプリングされた二進信号の前記位相を調整
するための装置を含み、該装置が、 複合位相信号の一連の組を入力として受信し、一組の位
相調整推奨信号を出力として生成するディジタルループ
フィルタと、 前記一組の位相調整推奨信号を入力として受信し、位相
選択信号の値を出力として生成する位相調整有限状態マ
シン（FSM）と からなる請求項１の装置。 - 【請求項５】前記チャンネル間同期回路が、 複数の遅延調整ブロックの各ブロックが、同期していな
い受信キャラクター、キャラクターデータイネーブル信
号、及び少なくとも一つのチャンネル間データイネーブ
ル信号を入力として受信することからなる複数の遅延調
整ブロックであって、 該遅延調整ブロックのそれぞれが、 前記キャラクターデータイネーブル信号の状態を問い合
わせるための手段と、 前記少なくと一つのチャンネル間データイネーブル信号
の状態を問い合わせるための手段と、 前記少なくとも一つのチャンネル間データイネーブル信
号のすべてが、予め決められた値を有するまで、前記受
信キャラクターを選択的に遅延させるための手段と、 前記受信キャラクターの値を有する出力キャラクターを
出力として生成するための手段と を備えている前記複数の遅延調整ブロックと、 前記出力キャラクターの有効性を示す信号をアサートす
るための手段と からなり、これによって、同期した複数の多重ビットキ
ャラクターを生成することからなる請求項１の装置。
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