CN101088244A - 用于接收和/或用于解码数据信号的接口电路及方法 - Google Patents

用于接收和/或用于解码数据信号的接口电路及方法 Download PDF

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Abstract

为了提供一种接口电路(100；100’)和方法，用于接收和/或解码数据信号(D；R，G，B)，尤其用于恢复数据信号(D；R，G，B)，所述数据信号(D；R，G，B)尤其是高速数据信号，例如高速顺序数字数据信号，其中，对至少一个采样时钟信号(SC)，尤其是对具有n个不同相位的至少一个多相采样时钟信号(PC[n－1:0])和/或数据信号(D；R，G，B)进行延迟，并且可以针对固定的工作频率而对组件、尤其是模拟组件进行优化，提出采样时钟信号(SC)、尤其是多相采样时钟信号(PC[n－1:0])与以下信号异步：－至少一个接口时钟信号(IC)，可向该接口电路(100；100’)尤其是其输入提供所述至少一个接口时钟信号(IC)；和/或数据信号(D；R，G，B)。

Description

用于接收和/或用于解码数据信号的接口电路及方法
技术领域
本发明涉及一种用于接收和/或用于解码数据信号的接口电路，尤其是涉及一种用于恢复数据信号的接口电路，该数据信号尤其是高速数据信号，例如高速顺序数字数据信号，该接口电路包括权利要求1的前序部分的特征。
本发明还涉及一种用于接收和/或用于解码这种数据信号的方法，尤其是涉及一种用于恢复这种数据信号的方法，该方法包括权利要求8的前序部分的步骤。
背景技术
传统的接口在有限数目的传输线上传输高带宽信息；这通过高速顺序二进制传输技术来实现。对于图形应用，例如根据1999年4月2日的DVI版本1.0规范的DVI(数字可视接口)标准(参见http://www.ddwg.org/)逐渐变得普及，并且逐渐替代了现有的模拟接口。
除了DVI标准之外，HDMI(高清晰多媒体接口)(参见Http://www.hdmi.org/)是工业支持的、未压缩的全数字音频/视频接口。HDMI提供了任意可兼容数字音频/视频源(例如机顶盒、DVD(数字通用盘)播放器或者A/V(音频/视频)接收机)与可兼容数字音频和/或视频监视器(例如DTV(数字电视))之间的接口。在该上下文中，HDMI标准基本上与DVI标准后向兼容，即利用适当的适配器或缆线，DVI源可驱动HDMI监视器，反之亦然。
DVI标准要求传输速率高达1.65Gbit/s；然而，由于传输线较长和/或缆线质量较低，数据信道之间以及数据信号与时钟信道之间的时滞(skew)可远大于比特持续时间。接收机必须补偿这些时滞并必须适应于在变化的传输条件(例如弯曲缆线)下发生改变的时滞。
处理高时滞的传统方法是动态地调整数据D与采样时钟SC之间的关系(＝具有相位调整的同步采样技术，参见图4A)。如图1所示的现有技术的同步采样结构A(虚线L左侧的元件处于模拟/混合信号设计域，虚线L右侧的元件处于数字域)经由锁相环PLL，从接口时钟IC中再生采样时钟SC(比特时钟或其小部分)。
延迟锁定环DLL延迟采样时钟SC，使得就在传输数据信号的眼图中间，在采样器S中发生采样(例如通过使50％占空比的采样时钟的非采样沿与数据转变相关)。
可选地，延迟锁定环DLL可延迟数据信号(参见图1中的虚线)。换言之，利用时钟路径(＝图1中的上路径)或数据路径(＝图1中的下路径)中的延迟锁定环DLL来调整接口时钟IC与数据D的相关。
为了减小最大系统频率，可构造基于相同原理的具有多个采样相位的结构。
最后，采样的有效载荷比特积累或聚集为包含至少一个全字的序列。这通过在收集器C中收集等于最大字长两倍(即两个字)的多个比特来实现。由于不能够设想数据D与接口时钟IC之间的相位相关，所以仅可在帧检测器FD中从数据流自身检测出字边界。在发送器一侧采用特殊的编码技术以便能够在字选择器WS中进行适当的字选择。
处理高时滞的另一传统方法由图4B的同步超采样技术表示。可在现有技术文献US5905769中找到高速顺序二进制数据接收机电路的示例。同步超采样通过在数字域收集每个比特多个采样(也称为过采样)并在之后选择适当的采样，替代了采样相位的模拟调整。
在如图2所示的现有技术的同步超采样结构A’(虚线L左侧的元件为模拟元件，虚线L右侧的元件为数字元件)中，利用锁相环PLL，从接口时钟IC中导出采样时钟SC(比特时钟或其小部分)。延迟锁定环DLL产生具有n个不同相位的多相采样时钟PC[n-1:0]。也可利用多相PLL直接产生多个采样相位。
如图3所示，N个采样时钟PC[n-1]、...PC[0]发生时滞的相位延迟为phi＝t_SC/n。利用包含p个有效载荷比特的同步多相时钟，即利用每个采样时钟SC，收集具有n比特矢量采样形式的N个采样；提供了每个有效载荷比特p的s个超采样(n＝p*s)；换言之，可从聚集或收集的采样s中提取若干个(即p个)有效载荷比特。
采样s中的一些是在数据线的转变期间获得的，因此不可靠，但是超采样确保大部分采样是正确的；根据这个多数假定，计算和/或选择和/或滤出最佳采样相位。
典型地，结合图1的传统同步采样示例的描述来执行字恢复(在图2中，附图标记BS表示比特选择单元，附图标记PD表示相位检测单元)。
关于在上述“技术领域”章节所定义的接口电路以及在上述“技术领域”章节定义的方法，使用多相时钟；然而，例如从接下来的现有技术文献中可见，这些多相时钟相对于数据率具有固定比率。
现有技术文献US6272193B1涉及一种接收机，用于恢复在串行通信信道中编码的数据，其中，其依赖于每个符号(固定的)多个采样；保持数据相位记录。
在现有技术文献US6556640B1中，公开了一种数字锁相环电路以及一种信号再生方法。在现有技术文献US6556640B1中需要与比特率几乎相同的多相采样频率；通过选择正确的时钟并对数据进行延迟而进行采样。
现有技术文献US6611219B1公开了一种过采样数据恢复设备以及相应方法。然而，假定固定(整数)的每比特采样比；此外，根据现有技术文献US6611219B1，采用了针对每一组相位的计数器，以便对该相位所发生的数据转变进行计数。
现有技术文献US2003/0091137A1涉及一种转变检测、确认和存储电路。其依赖于采样时钟与数据率之间的固定比率；对于相位检测，采用相当特殊的算法。
在现有技术文献US2004/0091073A1中，揭示了一种数据恢复电路、一种相位检测电路以及一种用于检测和校正相位条件的方法。第一组采样和第二组采样分隔有半个数据周期；此外，按照传统的锁相环的方式来调整采样时钟。
由于上述缺点和缺陷，并考虑所讨论的现有技术，本发明的目的是进一步发展如在“技术领域”章节所述的接口电路和如在“技术领域”章节所述的方法，使得可针对固定工作频率来优化组件，尤其是模拟组件，例如锁相环单元、延迟锁定环单元和采样装置。
发明内容
本发明的目的由包括权利要求1的特征的接口电路和包括权利要求8的特征的方法实现。在各个从属权利要求中公开了本发明的有利实施例和有利改进。
本发明原理上基于用于高速数字接口的异步采样和数据恢复结构以及方法的技术概念；因此，提供了一种用于高速顺序数字信号的接收和数据恢复的设备及方法。
本发明利用专用时钟信号以及通过数据信号转变的隐式定时来支持接口；根据本教益，能够进行高速顺序数字信号的接收和解码，所述高速顺序数字信号例如是根据DVI(数字可视接口)和/或HDMI(高清晰多媒体接口)的信号。以这种方式，本发明展示出了比传统解决方安更好的设计鲁棒性和灵活性。
具体地，本发明使用异步超采样结构。因此，可保持至少一个采样时钟与传输频率无关，即提供了至少一个自由运行的采样时钟。
具体地，本发明既不试图确定正确的采样相位，也不假定固定(整数)的每比特采样比，也不具有针对每一组相位的计数器，该计数器用于对该相位所发生的数据转变进行计数(例如现有技术文献US6611219B1)。然而，通过测量数据的运行长度和/或通过测量数据的运行时间而提取数据。
与需要多相采样频率与比特率几乎相同的多个现有技术的解决方案(例如参见现有技术文献US6556640B1)不同，根据本发明的采样频率是任意的。尽管在现有技术中通过选择正确的时钟并对数据进行延迟而进行采样，但是根据本发明的优选实现方式，不选择时钟，而是从过采样数据中处理并选择正确的采样，且不需要进一步采样。
根据本发明的有利实施例，可针对固定采样频率优化采样电路，例如PLL(锁相环)、DLL(延迟锁定环)和采样器。可利用数字处理来补偿时钟和数据信道之间的时滞。立即会适应变化的时滞，并且该适应不会受到模拟滤波器环路的限制。
可选地，可利用适当的定时方案，从数据信道中获得时钟周期。对于较低的比特率，由于每比特的采样数目增加，鲁棒性得以改善。不存在由于模拟组件的带宽所隐含的最小传输速率。
根据本发明的固定时钟超采样结构的优点可总结如下：
-针对固定工作频率，对诸如PLL(锁相环)、DLL(延迟锁定环)和采样器中的模拟组件进行优化；
-对于相位变化以及比特率变化的高速适应，并且不受到模拟滤波器环路的限制；
-可选的从数据流中的时钟恢复
-较低比特率的鲁棒性提高
-没有频率下限，可工作在下至DC(直流)比特率上。
最后，本发明涉及如上所述的至少一个接口电路和/或如上所述的方法的使用，用于根据DVI(数字可视接口)标准和/或根据HDMI(高清晰多媒体接口)标准，利用异步采样技术，尤其是利用异步超采样技术，例如通过保持采样时钟信号与数据信号的传输相位和/或传输频率无关，来接收和/或解码，尤其是恢复高速顺序数字数据信号。
本发明尤其适用于在时钟信道与数据信道之间具有高时滞和/或变化的时滞的应用。支持一个或多个串行数据流。
附图说明
如上所述，存在以有利方式体现并改善本发明教益的多个选项。为此，参考分别从属于权利要求1和权利要求8的权利要求；下面参考两个优选实施例为例，并参考附图(参见图4C至图12)，详细解释本发明的其它改善、特征和优点，其中：
图1示意地示出了根据现有技术的具有同步采样结构的接口电路的方框图；
图2示意地示出了根据现有技术的具有同步超采样结构的接口电路的方框图；
图3示意地示出了与图2的现有技术的同步超采样结构有关的多相时钟的时间图；
图4A示意地示出了根据现有技术的同步相位调整采样技术的时间图；
图4B示意地示出了根据现有技术的同步超采样技术的时间图；
图4C示意地示出了根据本发明的异步采样技术的时间图；
图5示意地示出了根据本发明具有异步超采样结构的接口电路的第一实施例的方框图，其中该接口电路根据本发明的方法而工作；
图6示意地示出了关于图5和12的异步超采样结构的转变记录的时间图；
图7示意地示出了图5和12的接口电路所包括的时钟计算单元的实施例的方框图，其中时钟计算单元被设计用于测量接口时钟；
图8示意地示出了关于图5和12的异步超采样结构的运行长度数据解码算法或运行时间数据解码算法的时间图；
图9A示意地示出了图5和12的接口电路所包括的运行长度解码单元或运行时间解码单元的实施例的方框图的第一部分；
图9B示意地示出了图5和12的接口电路所包括的运行长度解码单元或运行时间解码单元的实施例的方框图的第二部分；
图10A示意地示出了图5和12的接口电路所包括的运行长度比较网络单元或运行时间比较网络单元的第一实施例的方框图；
图10B示意地示出了图5和12的接口电路所包括的运行长度比较网络单元或运行时间比较网络单元的第二实施例的方框图；
图11示意地示出了图5和12的接口电路所包括的字聚集单元或字收集单元的实施例的方框图；以及
图12示意地示出了根据本发明具有异步超采样结构的接口电路的第二实施例的方框图，其中该接口电路根据本发明的方法而工作。
在图1至图12中将相同的附图标记用于相应部分。
具体实施方式
为了避免不必要的重复，有关本发明的实施例、特征和优点的下列说明涉及(除非另有说明)
-根据本发明的接口电路100的第一实施例(参见图5)，以及
-根据本发明的接口电路100’的第二实施例(参见图12)，
所有实施例100、100’根据本发明的方法而工作。
本发明基于利用采样时钟SC来接收和解码高速串行数据，其中采样时钟SC与接口时钟IC以及数据D既没有固定相位关系也不具有固定频率关系(＝异步采样技术；参见图4C)；换言之，可使采样时钟与传输频率无关。假定采样时钟SC足够高于接口比特率，以确保最小数目的超采样以及其抖动充分低于相位分辨率。
图5示出了异步超采样结构的实施例100。虚线L左侧的元件是模拟元件；虚线L右侧的元件是数字元件。
基本上，异步超采样设备100工作如下：
-利用异步多相时钟PC[n-1:0]来收集n个采样；
-从具有n个采样的每个阵列中提取多达p个有效载荷比特；
-以子采样精度(采样相位分辨率的小部分)从沿转变中计算和/或滤出周期和相位；
-以二进制时间戳算法处理时间信息；以及
-收集两个或更多个字，检测边界并选择字。
更详细地，利用PLL(锁相环)10，从自由运行(晶体)基准时钟RC中产生具有n个不同相位的多相采样时钟SC；该PLL(锁相环)10是多相时钟产生装置10、12的一部分。
在这个上下文中，关于本发明的实现方式可见，可提供用于产生多相时钟的任意装置10、12；换言之，这种装置10、12不与PLL(锁相环)和/或DLL(延迟锁定环)的显式存在相连(一些PLL(锁相环)可直接产生多相时钟)；仅有多相时钟的存在是有关的，并且不在意产生了多少多相时钟。
不同相位的数目n和采样时钟SC必须足够高，以在最高可能的数据率上保持每个数据比特最小s个采样。最小采样的数目s必须等于或高于3；更高的最小采样数目s使检测具有更好的鲁棒性。
不同相位的数目n是2的幂对于以后的计算是有利的，但不是必需的。采样时钟SC必须足够低，以允许以后级中的算法处理。采样时钟频率的减小可以和采样相位数目的增大进行平衡；这并不一定意味着
-源自DLL(延迟锁定环)12的更多的多相采样时钟线PC[n-1:0](n个相位)，该DLL(延迟锁定环)12也是多相时钟产生装置10、12的一部分，和/或
-更多的采样器16、18。
多相采样时钟频率可选地可以是采样时钟SC的倍数，并且多个采样可积累为n比特矢量。此外，PC[n-1:0]的两个沿，即PC[n-1]和PC[0]的沿可用于采样。
在采样器16、18中，利用多相采样时钟线PC[n-1:0]的所有相位对接口时钟IC进行采样。从采样后的图案中检测出采样时钟周期内的负和/或正时钟沿的发生(图5中的附图标记det)和相位位置(图5和6中的附图标记pos)；在该上下文中，在周期计数器20中对采样时钟周期进行计数。
关于采样时钟周期内的负和/或正时钟沿的发生det和相位位置pos，还参考图6，图6示出了对转变的记录。可将预滤波用于采样后的图案以消除毛刺。利用高于接口时钟IC的采样时钟SC，可确保一个采样时钟周期内存在给定极性P的一个沿的最大值。
应该将信号转变相位(图5和6中的附图标记pos)及其所在的采样时钟周期的编号(图5和6中的附图标记cnt)称为转变的时间戳T＝cnt.pos。自由运行的采样时钟周期计数器20传送利用简单的二进制算法而彼此相关联的周期编号cnt-时间戳T的连续增加。
如图5所示以及在图7中更加详细示出的时钟计算器40通过将时间戳T＝cnt.pos相减，确定相等极性P的两个连续的IC(接口时钟)转变(H(高)-L(低)或L(低)-H(高))之间的时间。二进制结果表示实际的IC(接口时钟)周期t_ifc_r(原始)。
使用滤波功能元件42，例如FIR(有限冲激响应)滤波器或IIR(无限冲激响应)滤波器，将随后的IC(接口时钟)周期测量与具有分数精确度的滤波后结果t_ifc_f(滤波后的)进行组合。IC(接口时钟)周期是比特时钟周期的已知倍数。利用二进制除法，可计算比特时钟周期t_bit(同样参见图5)。
时钟信息不一定是从接口时钟单元或从接口时钟信道14中导出的(产生所谓的显式接口时钟)，而还可以从数据中导出(产生所谓的隐式或数据嵌入的接口时钟)；例如，还可从沿位置解码器单元32和运行长度解码器单元或运行时间解码器单元60(参见图5)之间的数据流的转变信息(pos[]，pol[]，N)中导出IC(接口时钟)周期。
利用时钟PC[n-1:0]的所有n个相位对一个或多个数据信号进行采样。1+floor(n/s)个数据转变的最大值可出现在一个采样时钟周期中(其中“floor”通过对输入值进行不进位舍入(round down)而返回不大于输入值的最大整数值，所述输入值即不同相位的个数n与每个有效载荷比特p的超采样的个数s之比)。从转变记录中采样后的图案中解码出每个转变的位置pos[]和产生的信号极性pol[](参见图6)。预滤波可应用于采样后的图案以消除毛刺。
图8示出了由运行长度数据解码算法或者由运行时间数据解码算法实现的本发明的运行长度数据解码。通过测量信号转变T[x]＝cnt.pos之间的时间t[x]＝T[x+1]-T[x]，从位置信息pos[]和极性信息pol[]中提取出有效载荷比特p。时间戳T[0]标记了在当前采样时钟周期之前最后的转变。
利用舍入(rounding)函数“round”，将信号转变T[x]之间的脉冲持续时间t[x]＝T[x+1]-T[x]转换为以比特为单位的代码运行长度run[x]＝round(t[x]/t_bit)。在这个上下文中，舍入函数round如下工作：
-小于比特时钟周期t_bit一半的脉冲持续时间t[x](即t[x]/t_bit小于0.5)被认为是无效的，
-在1/2个比特时钟周期t_bit和1.5倍比特时钟周期t_bit之间的脉冲持续时间t[x](即0.5＜t[x]/t_bit＜1.5)表示1个比特，
-在1.5倍比特时钟周期t_bit和2.5倍比特时钟周期t_bit之间的脉冲持续时间t[x](即1.5＜t[x]/t_bit＜2.5)表示2个比特，
-在2.5倍比特时钟周期t_bit和3.5倍比特时钟周期t_bit之间的脉冲持续时间t[x](即2.5＜t[x]/t_bit＜3.5)表示3个比特，
如此继续。
在非对阵上升时间和/或非对称下降时间的情况下，不同的舍入阈值可用于高序列和/或用于低序列。可以通过改变每个运行长度r[x]的舍入阈值来考虑上升时间和/或下降时间对在前运行长度run[x]的依赖性。还可根据从数据流中提取的信息来动态地调整舍入阈值。
另外，计算从实际采样时钟周期内最后的信号转变T[N]到周期结束之间经过的时间段t[N]＝(cnt+1).0-T[N]。使用floor函数，即进行舍入而得到不大于输入值的最大整数值，计算适合该时间段t[N]的完整比特的个数run[N]＝floor(t[N]/t_bit)。
如果不存在适合该时间段t[N]的比特，则对于下一个采样时钟周期，存储最后的实际转变。如果已经能够提取有效载荷比特p，则针对下一个采样时钟周期，计算并存储假定的最后转变位置T*[0]＝T[N]+run[N]*t_bit。
长比特时钟周期(t_bit)或长代码运行导致没有信号转变的采样时钟周期T。在这种情况下，最后的信号转变T[N]等于时间戳T[0]，并且过去可能已经出现了若干个采样时钟周期。
如果比特时钟周期t_bit大于采样时钟周期时间t_SC，则可能经过若干个采样周期而没有提取有效载荷比特p。必须相应地调整数字采样时钟周期计数器20(参见图5)的宽度。
对于具有小于采样时钟周期t_SC的比特时钟周期t_bit的长代码运行，时间戳T[0]总是处于先前的采样时钟周期内，这是因为即使没有发生转变，也提取了有效载荷比特p。然而，高的最大运行长度需要更加精确地计算比特时钟周期t_bit。如果代码运行跨越若干个IC(接口时钟)周期，则将对比特时钟周期t_bit进行若干次更新。这种希望的积分效果减小了比特时钟周期t_bit所需的精确性。
还可利用同步超采样来使用运行长度解码算法(参见图8)。在这种情况下，采样时钟时基与接口时钟相关，而且比特时钟周期t_bit＝s*Phi(参见图3)是恒定的。不再需要对IC(接口时钟)信号进行采样以及时钟计算。
图9A更加详细地示出了在一个采样时钟周期内有多达四个转变T[1]＝cnt.pos[1]、T[2]＝cnt.pos[2]、T[3]＝cnt.pos[3]、T[4]＝cnt.pos[4]的运行长度解码器电路60(同样在图5中示出)。使用连接在减法链64之前的多路复用器62a、62b、62c、62d，将未使用的转变时间戳“移出”(shift out)减法链64。
从图9A可见，所述减法链64计算时间戳T[x]＝cnt.pos之间的时间差t[x]＝T[x+1]-T[x]；为此，所述减法链64包括五个减法器单元64a、64b、64c、64d、64e，每个减法器单元被分配给图10A和10B所示的网络66、68。为了运行长度比较，利用网络66、68将所计算的时间差t[0]、t[1]、t[2]、t[3]、t[4]与比特时钟周期t_bit的倍数相比较。
更详细地，根据图10A的所谓舍入网络66被设计用于将时间差t[0]＝T[1]-T[0]、t[1]＝T[2]-T[1]、t[2]＝T[3]-T[2]和t[3]＝T[4]-T[3]与比特时钟周期t_bit的半数倍数(half-numbered multiple)相比较：
-通过第一比较路径66a(在图10A的左侧)，将时间差t[0]、t[1]、t[2]、t[3]与1/2个比特时钟周期t_bit相比较，
-通过第二比较路径66b，将时间差t[0]、t[1]、t[2]、t[3]与1.5倍的比特时钟周期t_bit相比较，
-通过第三比较路径66c，将时间差t[0]、t[1]、t[2]、t[3]与2.5倍的比特时钟周期t_bit相比较，
-通过第四比较路径66d，将时间差t[0]、t[1]、t[2]、t[3]与3.5倍的比特时钟周期t_bit相比较，以及
-通过第五比较路径66e(在图10A的右侧)，将时间差t[0]、t[1]、t[2]、t[3]与4.5倍的比特时钟周期t_bit相比较，
五个比较路径66a、66b、66c、66d、66e彼此并行。
利用对二进制t_bit的移位和相加运算，可经济地构造与恒定的半数因数(0.5、1.5、2.5、3.5、4.5)的乘法；附图标记66f表示处理输出信号run[0]、run[1]、run[2]、run[3]的温度计解码器。
与之相反地，根据图10B的所谓floor网络68被设计用于将时间差t[4]＝T[5]-T[4]与比特时钟周期t_bit的整数倍数(whole-numberedmultiple)相比较：
-通过第一比较路径68a(在图10B的左侧)，将时间差t[4]与(1倍)比特时钟周期t_bit相比较，
-通过第二比较路径68b，将时间差t[4]与2倍的比特时钟周期t_bit相比较，
-通过第三比较路径68c，将时间差t[4]与3倍的比特时钟周期t_bit相比较，
-通过第四比较路径68d，将时间差t[4]与4倍的比特时钟周期t_bit相比较，以及
-通过第五比较路径68e(在图10B的右侧)，将时间差t[4]与5倍的比特时钟周期t_bit相比较，
五个比较路径68a、68b、68c、68d、68e彼此并行。
利用对二进制t_bit(＝比特时钟周期)的移位和相加运算，可经济地构造与恒定的整数因数(1、2、3、4、5)的乘法；
附图标记68f表示处理输出信号run[4]的温度计解码器。
图9B中的电路也是运行长度解码器电路60的一部分，并被设计用于将各个转变T[0]、T[1]、T[2]、T[3]、T[4]的各个信号极性值pol[0]、pol[1]、pol[2]、pol[3]、pol[4]与各个运行长度结果run[0]＝round(t[0]/t_bit)、run[1]＝round(t[1]/t_bit)、run[2]＝round(t[2]/t_bit)、run[3]＝round(t[3]/t_bit)、run[4]＝floor(t[4]/t_bit)进行对准，产生各个比特值bit[0]、bit[1]、bit[2]、bit[3]、bit[4]。
图11示出了怎样利用同样在图5中示出的聚集器/收集单元70，将：
-运行长度信息run[0]、run[1]、...run[N]以及
-各个分配的比特值bit[0]、bit[1]、...bit[N]
(两者都由图5和图9A、9B中所示的运行长度解码器60输出)积累或聚集为代码字。
产生的比特矢量vec包含按照时间顺序的解码比特的历史。按照时间顺序将新的比特bit[]移入(图11中的附图标记SH)运行长度run[]次；移出(图11中的附图标记SH)run[]个旧比特；附图标记BSH表示各自分配的桶式移位器。
比特矢量vec载有每字的比特数两倍的比特。这确保了比特矢量vec总是包含一个完整的字。此外，计算新插入的比特的总数，以便支持字选择。当比特矢量vec包含对于一个字足够的新比特时，针对一个输出周期对这些比特进行对准和验证。
如图5所示的帧解码器80根据编码方案来辨别字边界。这仅能够用于按规律插入的少量同步字。在不同步时，仅根据新解码的比特个数来输出字。
图12示出了采用图4C至11例证的根据本发明的异步采样和数据恢复结构和方法的高速数字接口的结构的方框图，即DVI(数字可视接口)接收机电路(虚线L左侧的元件是模拟元件，虚线L右侧的元件是数字元件)的结构的方框图。
利用PLL(锁相环)10，从自由运行的25MHz晶振8导出250MHz的固定基准时钟SC；该PLL(锁相环)10是多相时钟产生装置10、12的一部分。同样是多相时钟产生装置10、12的一部分的DLL(延迟锁定环)12产生具有等间距且具有较小抖动的32个采样相位PC[31]、PC[30]、...PC[1]、PC[0]，这提供了125皮秒＝1/(32*250MHz)的采样分辨率。
利用采样器阵列(分配给时钟信道14的D型寄存器、分配给各个数据信道R(红)、G(绿)、B(蓝)的各个D型寄存器18)，对25MHz至165MHz(最大比特持续时间606皮秒＝1/(10*165MHZ))的时钟信道14和所有数据信道R(红)、G(绿)、B(蓝)进行采样。
沿位置解码器30、32被分别分配给采样器16、18，并检测具有正或负极性的时钟信号的信号转变；沿位置解码器30、32指出其在采样时钟周期内的位置以及发生了转变。在时钟计算器40中计算DVI符号时钟时间段，并在除法器单元50中把该时间段除以10，以便获得一个比特的持续时间。
在图12中，仅示出了红数据信道R(红)，但是绿数据信道G(绿)和蓝数据信道B(蓝)是可以复制的。对于红数据信道R(红)、绿数据信道G(绿)和蓝数据信道B(蓝)，使用沿位置解码器30、32；这些沿位置解码器30、32被设计用于检测多达5个的比特转变(每个具有32个采样的矢量包含多达5个的比特转变)。
在运行长度解码器60中计算转变之间的比特个数run[](同样参见图8至10B)。DVI(数字可视接口)使用8至10比特DC(直流)均衡编码方案，有利地限制了最大运行长度。在字聚集器单元或字积累单元70中，新解码的比特积累或聚集为20比特的矢量。
在视频消隐(blanking)期间，DVI提供了与保留的控制字的字同步。由帧检测器80辨别这些字，并且当出现这些字时在字选择单元90中对字选择进行初始化。在初始化之后，字选择单元90纯粹根据达到的新比特的个数而封装10比特的字。
对于完整的DVI接收机，必须将10比特符号解码为8比特的彩色数据、数据启用信息和2比特的控制信息。此外，需要信道对准，即必须使用数据启用信息在三个数据传输信道之间对准彩色信息；这可利用传统的采样方案类似地执行。
DVI的接口时钟IC与字时钟WC相等。也许希望把来自采样时钟域的数据与接口时钟域IC进行再同步。
附图标记列表
100       接口电路(第一实施例；参见图5)
100’     接口电路(第二实施例；参见图12)
8         振荡单元，尤其是自由运行的晶振
10、12    多相时钟产生装置
10        多相时钟产生装置10、12中的PLL(锁相环)单元
12        多相时钟产生装置10、12中的DLL(延迟锁定环)
          单元(n个相位)
14        接口时钟单元或接口时钟信道
16        分配给接口时钟信道14的第一采样器单元，尤其是
          D型寄存器，
18        分配给各个数据信道R(红)、G(绿)、B(蓝)的
          第二采样器单元，尤其是各个D型寄存器
20    周期计数单元
30    第一沿位置解码单元
32    第二沿位置解码单元
40    时钟计算单元
42    时钟计算单元40的滤波器，尤其是功能元件，例如
      FIR(有限冲激响应)滤波器或IIR(无限冲激响应)
50    除法单元
60    运行长度解码器单元或运行时间解码器单元
62a   运行长度解码单元60的第一多路复用单元
62b   运行长度解码单元60的第二多路复用单元
62c   运行长度解码单元60的第三多路复用单元
62d   运行长度解码单元60的第四多路复用单元
64    运行长度解码单元60的减法链
64a   减法链64的第一减法单元
64b   减法链64的第二减法单元
64c   减法链64的第三减法单元
64d   减法链64的第四减法单元
64e   减法链64的第五减法单元
66    运行长度解码单元60的第一网络单元，尤其是具有
      “round”功能的网络
66a   第一网络单元66的第一比较路径
66b   第一网络单元66的第二比较路径
66c   第一网络单元66的第三比较路径
66d   第一网络单元66的第四比较路径
66e   第一网络单元66的第五比较路径
66f   第一网络单元66的温度计解码单元
68    运行长度解码单元60的第二网络单元，尤其是具有
      “floor”功能的网络
68a   第二网络单元68的第一比较路径
68b   第二网络单元68的第二比较路径
68c   第二网络单元68的第三比较路径
68d        第二网络单元68的第四比较路径
68e        第二网络单元68的第五比较路径
68f        第二网络单元68的温度计解码单元
70         字聚集单元或字收集单元
80         帧检测单元
90         字选择单元
A          同步采样结构(现有技术；参见图1)
A’        同步超采样结构(现有技术；参见图2)
bit        比特值
B(蓝)      第三数据信号或第三数据信道
BS         比特选择单元(现有技术；参见图1和2)
BSH        桶式移位单元
BVAL       第三值信号
C          字聚集单元或字收集单元(现有技术；参见图1和2)
cnt        采样时钟SC的周期编号
D          数据信号或数据信道
det        在采样时钟SC的周期内出现正时钟沿和/或负时钟
           沿
DLL        延迟锁定环单元(现有技术；参见图1和2)
EN         使能
FD         帧检测单元(现有技术；参见图1和2)
G(绿)      第二数据信号或第二数据信道
GVAL       第二值信号
IC         接口时钟信号或接口时钟单元或接口时钟信道(现有
           技术；参见图1和2)
L          将接口电路100、100’的模拟元件与接口电路100、
           100’的数字元件分隔的虚线
n(＝p*s)   相位
N          采样个数，尤其具有n比特矢量采样的形式
P          有效载荷比特
PC[n-1:0]  具有n个不同相位的多相采样时钟信号
PD       相位检测单元(现有技术；参见图1和2)
phi      相位延迟
pol      信号转变的极性
pos      采样时钟SC的周期内的正时钟沿和/或负时钟沿的
         相位位置
R(红)    第一数据信号或第一数据信道
run      代码运行长度
RVAL     第一值信号
s        超采样
S        采样器单元(现有技术；参见图1和2)
SC       采样时钟信号
SH       移位单元
t        时间
t[]      时间差，尤其是脉冲持续时间
t_bit    比特时钟的时间周期
t_ifc    接口时钟单元14的时间周期
t_ifc_f  滤波后的时间周期
t_ifc_r  原始的时间周期
t_SC     采样时钟SC的周期时间
T        时间戳
T*[0]    假定的最后转变的位置
vec      产生的比特矢量
W        字信号
WC       字时钟信号
WS       字选择单元(现有技术；参见图1和2)
WVAL     字值信号

Claims (14)

1.一种接口电路(100；100’)，用于接收和/或解码数据信号(D；R，G，B)，尤其是用于恢复数据信号(D；R，G，B)，所述数据信号(D；R，G，B)尤其是高速数据信号，例如高速顺序数字数据信号，
-接口电路(100；100’)包括至少一个采样装置(16，18)，可向所述至少一个采样装置提供至少一个采样时钟信号(SC)，以及
-接口电路(100；100’)被设计用于延迟采样时钟信号(SC)，尤其是用于产生具有n个不同相位的多相采样时钟信号(PC[n-1:0])，
其特征在于
采样时钟信号(SC)，尤其是多相采样时钟信号(PC[n-1:0])与以下信号异步：
-至少一个接口时钟信号(IC)，可向接口电路(100；100’)，尤其是接口电路(100；100’)的输入提供所述至少一个接口时钟信号(IC)，和/或
-数据信号(D；R，G，B)。
2.根据权利要求1所述的接口电路，其特征在于，通过测量运行长度和/或通过测量运行时间，例如通过实现至少一个运行长度数据解码算法或至少一个运行时间数据解码算法，接收和/或解码数据信号(D；R，G，B)，尤其是恢复数据信号(D；R，G，B)，以便确定数据信号(D；R，G，B)的分数位置。
3.根据权利要求1或2所述的接口电路，其特征在于，采样时钟信号(SC)，尤其是多相采样时钟信号(PC[n-1:0])，与以下信号既没有固定的相位关系，也没有固定的频率关系：
-接口时钟信号(IC)，所述接口时钟信号(IC)源自至少一个接口时钟单元或至少一个接口时钟信道(14)，和/或
-数据信号(D；R，G，B)。
4.根据权利要求3所述的接口电路，其特征在于
-多相时钟产生装置(10，12)，尤其是多相时钟产生装置(10，12)中的至少一个锁相环单元(10)，被设计用于从至少一个基准时钟信号(RC)，尤其是自由运行的基准时钟信号(RC)中导出采样时钟信号(SC)，和/或
-多相时钟产生装置(10，12)，尤其是多相时钟产生装置(10，12)的至少一个延迟锁定环单元(12)被设计用于
--延迟采样时钟信号(SC)，尤其是用于产生具有n个不同相位的多相采样时钟信号(PC[n-1:0])，和/或
--延迟数据信号(D；R，G，B)。
5.根据权利要求1至4之一所述的接口电路，其特征在于采样装置(16，18)包括
-至少一个第一采样器单元(16)，被提供有来自多相时钟产生装置(10，12)，尤其是来自延迟锁定环单元(12)的多相采样时钟信号(PC[n-1:0])，和/或
-至少一个第二采样器单元(18)，被提供有
--来自多相时钟产生装置(10，12)，尤其是来自延迟锁定环单元(12)的多相采样时钟信号(PC[n-1:0])，和
--数据信号(D；R，G，B)。
6.根据权利要求1至5之一所述的接口电路，其特征在于数字部分包括
-至少一个周期计数单元(20)
--被提供有采样时钟信号(SC)，和
--被设计用于对采样时钟信号(SC)的周期编号(cnt)进行计数，
-至少一个第一沿位置解码单元(30)，被提供有
--采样时钟信号(SC)，以及
--来自第一采样器单元(16)的输出信号(n)，
-至少一个第二沿位置解码单元(32)，被提供有
--采样时钟信号(SC)，以及
--来自第二采样器单元(18)的输出信号(n)，
第一沿位置解码单元(30)和/或第二沿位置解码单元(32)被设计用于检测具有正或负极性(pol[])的信号转变，尤其是所述信号转变的各个时间戳(T[x])，
-至少一个时钟计算单元(40)
--被提供有
--采样时钟信号(SC)，
--来自周期计数单元(20)的输出信号(cnt)，以及
--来自第一沿位置解码单元(30)的输出信号(pos，det)，和
--被设计用于通过将两个相同极性的连续的信号转变的时间戳(T[x]，T[x+1])相减，而确定所述连续的信号转变之间的时间差(t[x]＝T[x+1]-T[x])，
-至少一个运行长度解码单元(60)
--被提供有
---采样时钟信号(SC)，
---来自周期计数单元(20)的输出信号(cnt)，以及
---来自第二沿位置解码单元(32)的输出信号(pos[]，pol[]，N)，和
--被设计用于
---确定各个运行长度值(run[])，以及
---确定各个比特值(bit[])，
-至少一个字聚集单元或字收集单元(70)
--被提供有
---采样时钟信号(SC)，以及
---来自运行长度解码单元(60)的输出信号(run[]，bit[])，和
--被设计用于将所述输出信号(run[]，bit[])聚集或收集为代码字(vec，shift)，
-至少一个帧检测单元(80)
--被提供有
---采样时钟信号(SC)，以及
---来自字聚集单元或字收集单元(70)的第一输出信号(vec)，和
--被设计用于根据至少一个编码方案，辨别所述代码字(vec)，尤其是所述代码字(vec)的边界，和/或
-至少一个字选择单元(90)
--被提供有
---采样时钟信号(SC)，
---来自字聚集单元或字收集单元(70)的输出信号(vec，shift)，以及
---来自帧检测单元(80)的输出信号，和
--被设计用于在初始化之后封装一定比特长度的字(WVAL，W；RVAL，R，GVAL，G，BVAL，B)。
7.根据权利要求6所述的接口电路，其特征在于，运行长度解码单元(60)包括至少一个减法链(64)，用于将两个相同极性的连续的信号转变的时间戳(T[x]，T[x+1])相减，所述减法链(64)中的每个减法单元(64a，64b，64c，64d，64e)被分配给
-至少一个第一网络(66)，第一网络(66)包括将时间差(t[x]＝T[x+1]-T[x])转换为各个运行长度值(run[x]＝round(t[x]/t_bit))的函数(round)，其中t_bit是比特时钟周期，或者
-至少一个第二网络(68)，第二网络(68)包括将时间差(t[x]＝T[x+1]-T[x])转换为各个运行长度值(run[x]＝floor(t[x]/t_bit))的函数(floor)，其中t_bit是比特时钟周期。
8.一种用于接收和/或解码数据信号(D；R，G，B)，尤其是用于恢复数据信号(D；R，G，B)的方法，所述数据信号(D；R，G，B)尤其是高速数据信号，例如高速顺序数字数据信号，其中，对至少一个采样时钟信号(SC)，尤其是具有n个不同相位的至少一个多相采样时钟信号(PC[n-1:0])，和/或数据信号(D；R，G，B)进行延迟
其特征在于
采样时钟信号(SC)，尤其是多相采样时钟信号(PC[n-1:0])，与以下信号异步
-至少一个接口时钟信号(IC)，和/或
-数据信号(D；R，G，B)。
9.根据权利要求8所述的方法，其特征在于，采样时钟信号(SC)，尤其是多相采样时钟信号(PC[n-1:0])，与以下信号既没有固定的相位关系也没有固定的频率关系
-接口时钟信号(IC)，和/或
-数据信号(D；R，G，B)。
10.根据权利要求8或9所述的方法，其特征在于，通过测量运行长度和/或通过测量运行时间，例如通过实现至少一个运行长度数据解码算法或至少一个运行时间数据解码算法，接收和/或解码数据信号(D；R，G，B)，尤其是恢复数据信号(D；R，G，B)，以便确定数据信号(D；R，G，B)的分数位置。
11.根据权利要求8至10之一所述的方法，其特征在于，利用数字处理，补偿时钟信号(IC，SC)的信道与数据信号(D；R，G，B)的至少一个信道之间的一个或更多个时滞，尤其是高时滞和/或变化的时滞。
12.根据权利要求8至11之一所述的方法，其特征在于
-对采样时钟信号(SC)的周期编号(cnt)进行计数，
-检测具有正或负极性(pol[])的信号转变，尤其是所述信号转变的各个时间戳(T[x])，
-通过将两个相同极性的连续的信号转变的时间戳(T[x]，T[x+1])相减，确定所述连续的信号转变之间的时间差(t[x]＝T[x+1]-T[x])，
-确定
--各个运行长度值(run[])以及
--各个比特值(bit[])，
-将所述各个运行长度值(run[])和所述各个比特值(bit[])聚集或收集为代码字(vec，shift)，
-根据至少一个编码方案，辨别所述代码字(vec)，尤其是所述代码字(vec)的边界，和/或
-在初始化之后封装一定比特长度的字(WVAL，W；RVAL，R，GVAL，G，BVAL，B)。
13.根据权利要求12所述的方法，其特征在于，将确定的时间差(t[x]＝T[x+1]-T[x])与以下进行比较
-至少一个比特时钟周期(t_bit)的半数倍数，或
-至少一个比特时钟周期(t_bit)的整数倍数。
14.根据权利要求1至7之一所述的至少一个接口电路(100；100’)和/或根据权利要求8至13之一所述的方法的使用，用于根据数字可视接口DVI标准和/或根据高清晰多媒体接口HDMI标准，利用异步采样技术，尤其是利用异步超采样技术，例如通过保持采样时钟信号(SC)与数据信号(D；R，G，B)的传输相位和/或传输频率无关，来接收和/或解码，尤其是恢复高速顺序数字数据信号(D；R，G，B)，其中最大运行长度(run[])优选地由8至10个比特的DC(直流)均衡编码方案来限制。
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