CN107431615B - 接收装置和接收方法 - Google Patents

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Abstract

所公开的是一种接收装置，配置有：转换检测部，用于检测输入数据信号的转换；振荡部，用于生成具有根据第一控制信号的频率的时钟信号，并且基于由转换检测部做出的检测结果改变时钟信号的相位；第一采样部，用于基于时钟信号对输入数据信号进行采样，由此生成输出数据信号；以及控制部，用于基于输入数据信号、输出数据信号以及时钟信号生成第一控制信号。

Description

接收装置和接收方法
技术领域
本公开涉及一种接收数据信号的接收装置、以及在该接收装置中使用的接收方法。
背景技术
在许多通信系统中，发送装置发送数据信号，并且接收装置中的时钟和数据恢复(CDR)电路从已接收的数据信号再现时钟信号和数据信号。更具体地，CDR电路从已接收的数据信号再现时钟信号并且利用被再现的时钟信号对已接收的数据信号执行重新定时，以再现数据信号。日本未经审查的专利申请公开号H8-213979、2007-181000、以及2009-239510公开了一种使用所谓的栅极压控振荡器(VCO)且基于脉冲信号再现时钟信号和数据信号的CDR电路。
现有技术文献
专利文献
专利文献1：特开平8-213979号公报
专利文献2：特开2007-181000号公报
专利文献3：特开2009-239510号公报
发明内容
总之，关于通信系统，期望高的通信质量，并且预期进一步改善通信质量。
期望提供一种能够改善通信质量的接收装置和接收方法。
根据本公开的实施方式，提供一种包括转换检测部、振荡部、第一采样部、以及控制部的接收装置。转换检测部被配置为检测输入数据信号的转换。振荡部被配置为生成时钟信号并且基于由转换检测部做出的检测结果改变时钟信号的相位。时钟信号具有根据第一控制信号的频率。第一采样部被配置为基于时钟信号对输入数据信号进行采样并且由此生成输出数据信号。控制部被配置为基于输入数据信号、输出数据信号、以及时钟信号生成第一控制信号。
根据本公开的实施方式，提供一种接收方法，包括：检测输入数据信号的转换；生成时钟信号并且基于输入数据信号的转换改变时钟信号的相位，时钟信号具有根据第一控制信号的频率；基于时钟信号对输入数据信号进行采样并且由此生成输出数据信号；以及基于输入数据信号、输出数据信号、以及时钟信号生成第一控制信号。
在本公开的实施方式的接收装置和接收方法中，基于输入数据信号的转换改变时钟信号的相位，基于时钟信号对输入数据信号进行采样，并且由此生成输出数据信号。基于输入数据信号、输出数据信号以及时钟信号利用第一控制信号控制时钟信号的频率。
根据本公开的实施方式的接收装置和接收方法，基于输入数据信号、输出数据信号以及时钟信号生成第一控制信号。因此，可以改善通信质量。应当注意，本公开的效果并不一定必须局限于上述所述效果并且可以包括此处描述的任何效果。
附图说明
所附附图包括提供对本公开的进一步理解并且整合且构成该说明书的一部分。附图示出了实施方式并且与说明书一起用于对技术的原理进行说明。
图1是示出根据本公开的实施方式的接收装置的配置实施例的框图。
图2是示出图1中示出的可变延迟电路的配置实施例的电路图。
图3是示出图1中示出的可变延迟电路的操作实施例的定时波形图。
图4是示出图1中示出的振荡器电路的配置实施例的电路图。
图5是示出根据第一实施方式的可变延迟电路和振荡器电路的操作实施例的定时波形图。
图6是示出图1中示出的触发器电路的操作实施例的定时波形图。
图7是示出图1中示出的触发器电路的另一操作实施例的定时波形图。
图8是示出根据第一实施方式的控制电路的配置实施例的框图。
图9是示出根据第一实施方式的接收装置的操作实施例的定时波形图。
图10是示出根据第一实施方式的变型例的接收装置的操作实施例的定时波形图。
图11是示出根据第一实施方式的另一变型例的接收装置的操作实施例的定时波形图。
图12是示出根据第一实施方式的另一变型例的接收装置的操作实施例的定时波形图。
图13A是示出根据第一实施方式的另一变型例的振荡器电路的配置实施例的框图。
图13B是示出根据第一实施方式的另一变型例的振荡器电路的配置实施例的框图。
图13C是示出根据第一实施方式的另一变型例的振荡器电路的配置实施例的框图。
图14A是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图14B是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图15A是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图15B是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图15C是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图16是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图17是示出图16中示出的触发器电路的操作实施例的定时波形图。
图18是示出图16中示出的触发器电路的另一操作实施例的定时波形图。
图19是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图20是示出图19中示出的控制电路的配置实施例的框图。
图21是示出根据第一实施方式的另一变型例的接收装置的配置实施例的框图。
图22是示出图21中示出的控制电路的配置实施例的框图。
图23是示出根据第二实施方式的可变延迟电路和振荡器电路的操作实施例的定时波形图。
图24是示出根据第二实施方式的控制电路的配置实施例的框图。
图25是示出根据第二实施方式的接收装置的操作实施例的定时波形图。
图26是示出根据第二实施方式的另一变型例的接收装置的配置实施例的框图。
图27是示出根据另一变型例的可变延迟电路的配置实施例的框图。
图28是示出根据另一变型例的接收装置的配置实施例的框图。
图29是示出图28中示出的可变延迟电路的配置实施例的框图。
图30是示出根据另一变型例的接收装置的配置实施例的框图。
具体实施方式
下面参考附图对本公开的一些实施方式进行详细描述。按照下列顺序展开描述。
1.第一实施方式
2.第二实施方式
[1.第一实施方式]
[配置实施例]
图1示出了根据本公开的第一实施方式的接收装置(接收装置1)的配置实施例。应注意，根据本公开的实施方式的接收方法涵盖本实施方式并且因此一起进行描述。
接收装置1可以是从已接收的数据信号DT再现时钟信号CK和数据信号DT2的CDR电路。例如，数据信号DT可被加扰并且可以包括如“1010”连续切换的信号部分。接收装置1可以包括可变延迟电路20、振荡器电路30、触发器电路11和12以及控制电路40。
可变延迟电路20根据控制信号CTLP将数据信号DT延迟一个延迟量并且输出延迟信号作为数据信号DT1。
图2示出了可变延迟电路20的配置实施例。可变延迟电路20包括延迟电路21和反相器22。应注意，尽管在该实施例中，使用一个延迟电路21配置可变延迟电路20，然而，延迟电路21的数目并不局限于一个，并且可以使用彼此串联连接的多个延迟电路21配置可变延迟电路20。
延迟电路21根据控制信号CTLP将数据信号DT延迟一个延迟量，并且将数据信号反相，以及输出延迟和反相信号。延迟电路21包括电流源26和29以及晶体管27和28。电流源26和29中的每个均是所谓的可变电流源，这些可变电流源从其第一端子至其第二端子产生具有根据控制信号CTLP的电流值的电流。电流源26的第一端子供应电源电压VDD，并且其第二端子连接至晶体管27的源极。电流源29的第一端子连接至晶体管28的源极，并且其第二端子接地。晶体管27指P-沟道金属氧化物半导体(MOS)晶体管。晶体管27的栅极供应数据信号DT，并且其源极连接至电流源26的第二端子。并且其漏极连接至晶体管28的漏极并且连接至反相器22的输入端子。晶体管28是N沟道MOS晶体管。晶体管28的栅极供应数据信号DT，其漏极连接至晶体管27的漏极并且连接至反相器22的输入端子，并且其源极连接至电流源29的第一端子。
在延迟电路21中，该配置允许晶体管27和28用作反相器将数据信号DT反相并且输出反相信号。此时，电流源26和29各自产生具有根据控制信号CTLP的电流值的电流。相应地，在延迟电路21中，当电流值较大时，输出电压在短时间内做出转换，产生较小的延迟量，并且当电流值较小时，输出电压缓慢地做出转换，产生较大的延迟量。因此，延迟电路21用作电流控制类型延迟电路。应注意，尽管在该实施例中，基于电流值控制延迟量，然而，所采用的配置并不局限于此。可替代地，可以采用能够调整延迟量的各种配置。例如，可以采用基于负载电容值控制延迟量的方法。
反相器22将从延迟电路21供应的信号反相，并且输出反相信号作为数据信号DT1。
图3示出了可变延迟电路20的操作实施例，其中，(A)示出了数据信号DT的波形，并且(B)示出了数据信号DT1的波形。图3中的(B)示出了三种情况C1至C3的数据信号DT1。情况C1是延迟量“d”较小的情况，情况C2是延迟量“d”为中间值的情况，并且情况C3是延迟量“d”较大的情况。在可变延迟电路20中，延迟电路21和反相器22两者将其中输入的信号反相并且输出反相信号。相应地，输入至可变延迟电路20的信号(数据信号DT)的极性与从可变延迟电路20输出的信号(数据信号DT1)的极性相同。可变延迟电路20的延迟量“d”对应于延迟电路21的延迟量与反相器22的延迟量之和。因此，控制电路40利用时钟信号CK的下降时刻(后面所述)与后面所述的数据信号DT1的转换时刻相符的控制信号CTLP控制延迟量“d”。
振荡器电路30生成具有根据控制信号CTLE的频率的时钟信号CK。振荡器电路30还具有基于数据信号DT改变时钟信号CK的相位的功能。
图4示出了振荡器电路30的配置实施例。振荡器电路30包括边沿检测电路37、延迟电路31至35以及AND电路36。应注意，尽管在该实施例中使用了五个延迟电路31至35，然而，延迟电路的数目并不局限于五个。可替代地，可以使用四个以下延迟电路，或者可以使用六个以上延迟电路。
边沿检测电路37检测数据信号DT的上升沿和下降沿并且由此生成信号E1。更具体地，当数据信号DT不做出任何转换时，边沿检测电路37将信号E1设置为高电平，并且在数据信号DT做出转换的时间段PG内，将信号E1设置为低电平。时间段PG指具有约数据信号DT的位长度(单位间隔UI)的一半的长度的时间段。
延迟电路31至35中的每个均根据控制信号CTLF将输入其中的信号延迟一个延迟量并且将信号反相、以及输出经延迟和反相的信号。例如，延迟电路31至35中的每个均可具有与图2中示出的延迟电路21的配置相似的配置。延迟电路31至35按照该顺序彼此串联连接。最上游的延迟电路31的输入端子连接至AND电路36的输出端子，并且最下游的延迟电路35的输出端子连接至AND电路36的第一输入端子。
AND电路36计算供应至其第一输入端子的信号与供应至其第二输入端子的信号的逻辑积(AND)并且输出计算结果作为时钟信号CK。AND电路36的第一输入端子连接至延迟电路35的输出端子，其第二输入端子连接至边沿延迟电路37的输出端子并且供应有信号E1，并且其输出端子连接至延迟电路31的输入端子。应注意，如同延迟电路31至35，除计算AND的功能之外，AND电路36可以进一步具有根据控制信号CTLF设置延迟量的功能。
由于该配置，在振荡器电路30中，当数据信号DT不做出任何转换时，信号E1保持高电平。相应地，包括延迟电路31至35及AND电路36的环路配置所谓的环形振荡器并且生成具有根据控制信号CTLF的频率的时钟信号CK。更具体地，例如，当延迟电路31至35的相应延迟量较大时，环路的延迟量较大，从而导致时钟信号CK的频率较低。例如，当延迟电路31至35的相应延迟量较小时，环路的延迟量较小，从而导致时钟信号CK的频率较高。因此，如后面描述的，控制电路40利用数据信号DT的比特率的值变得与时钟信号CK的频率的值相同的控制信号CTLF控制时钟信号CK的频率。
在振荡器电路30中，当数据信号DT做出转换时，时钟信号CK的相位响应数据信号DT的转换而改变。具体地，当数据信号DT做出转换时，响应数据信号DT的转换在预定时间段内将信号E1设置为低电平。因此，AND电路36将输出信号(时钟信号CK)设置为低电平。换言之，振荡器电路30响应于数据信号DT的转换校正时钟信号CK的相位。在该转换之后，振荡器电路30中的环路用作环形振荡器。于是，振荡器电路30基于数据信号DT改变时钟信号CK的相位。
图5示出了可变延迟电路20和振荡器电路30的操作实施例，其中，(A)示出了数据信号DT的波形，(B)示出了信号E1的波形，(C)示出了数据信号DT1的波形，并且(D)示出了时钟信号CK的波形。
在该实施例中，首先，振荡器电路30中的边沿检测电路37在时刻t11检测数据信号DT的上升沿并且在自时刻t12开始的时间段PG内将信号E1设置为低电平(图5中的(B))。时刻t12指比时刻t11迟一个电路延迟的时刻。在时刻t12，响应于将信号E1改变至低电平，AND电路36在自时刻t13开始的预定时间段内将时钟信号CK设置为低电平。时刻t13指比时刻t12迟一个电路延迟的时刻。于是，例如，边沿检测电路37在时刻t14检测数据信号DT的下降沿，并且在自时刻t15开始的时间段PG内，即，比时刻t14迟一个电路延迟的时刻，将信号E1设置为低电平。响应于在时刻t15将信号E1改变至低电平，AND电路36在自时刻t16开始的预定时间段内，即，在比时刻t15迟一个电路延迟的时刻，将时钟信号CK设置为低电平。
可变延迟电路20延迟在时刻t11上升并且在时刻t14下降的数据信号DT，以生成在时刻t13上升并且在时刻t16下降的数据信号DT1。因此，如图5中示出的，时钟信号CK下降的时刻与在接收装置1中数据信号DT1做出转换的时刻几乎相符。于是，因此，将可变延迟电路20的延迟量控制成使得时钟信号CK的下降时刻与接收装置1中的数据信号DT1的转换时刻相符。
在该实施例中，触发器电路(F/F)11在时钟信号CK的上升时刻对数据信号DT1进行采样，并且由此生成数据信号DT2。如图5中的(C)和(D)示出的，时钟信号CK的上升时刻在数据信号DT1的单位间隔UI的中间间隔附近。换言之，触发器电路11用作所谓的判定电路。进一步地，触发器电路11将生成的数据信号DT2供应至控制电路40，并且经由触发器电路11的输出端子将生成的数据信号DT2供应至接收装置1的电路下游。
在该实施例中，触发器电路(F/F)12在时钟信号CK的下降时刻对数据信号DT1进行采样并且由此生成信号D1。进一步地，触发器电路12将生成信号D1供应至控制电路40。
应注意，在该实施例中，尽管触发器电路11在时钟信号CK的上升时刻对数据信号DT1进行采样并且触发器电路12在时钟信号CK的下降时刻对数据信号DT1进行采样，然而，所采样的配置并不局限于此。可替代地，触发器电路11可以在时钟信号CK的下降时刻对数据信号DT1进行采样并且触发器电路12可以在时钟信号CK的上升时刻对数据信号DT1进行采样。
图6和图7各自示出了触发器电路11和12的操作。图6示出了将时钟信号CK的相位提前的情况，并且图7示出了将时钟信号CK的相位延迟的情况。在图6和图7的每个中，(A)示出了数据信号DT1的波形，(B)示出了时钟信号CK的波形，(C)示出了数据信号DT2的波形，并且(D)示出了信号D1的波形。
在该实施例中，向接收装置1供应包括数据Qn和数据Qn+1的数据信号DT1。触发器电路11在时钟信号CK上升的时刻对数据信号DT1进行采样并且由此生成数据信号DT2。因此，如图6和图7示出的，数据Qn和数据Qn+1出现在数据信号DT2中。触发器电路12在时钟信号CK下降的时刻对数据信号DT1进行采样并且由此生成信号D1。
在将时钟信号CK的相位提前的情况下(图6)，时钟信号CK的下降时刻(例如，时刻t22)早于数据信号DT1的转换时刻(例如，时刻t23)。相应地，数据信号DT1(在该实施例中，数据Qn)在比数据信号DT1的转换时刻更早的时刻出现在信号D1中。自时刻t22至时刻t25的时间段内的信号D1(数据Qn)与自时刻t21至时刻t24的时间段内的数据信号DT2(数据Qn)相同。
另一方面，在将时钟信号CK的相位延迟的情况下(图7)，时钟信号CK的下降时刻(例如，时刻t33)迟于数据信号DT1的转换时刻(例如，时刻t32)。相应地，数据信号DT1(在该实施例中，数据Qn+1)在比数据信号DT1的转换时刻更迟的时刻出现在信号D1中。自时刻t33至时刻t35的时间段内的信号D1(数据Qn+1)与自时刻t34至时刻t36的时间段内的数据信号DT2(数据Qn+1)相同。
于是，触发器电路11和12对数据信号DT1进行采样并且由此分别生成数据信号DT2和信号D1。进一步地，接着描述的控制电路40在数据信号DT1与信号D1之间进行比较，并且由此生成控制信号CTLP和CTLF。
控制电路40基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLP和CTLF。
图8示出了控制电路40的配置实施例。控制电路40可以包括边沿检测电路41、相位比较电路42、相位判定电路43、频率判定电路44、以及积分电路45和46。
边沿检测电路41基于数据信号DT2和时钟信号CK检测数据信号DT2的上升沿和下降沿。进一步地，边沿检测电路41生成在边沿检测电路41检测边沿时才启用的边沿检测信号SE。
相位比较电路42基于数据信号DT2、信号D1以及时钟信号CK判定是否将时钟信号CK的相位提前或延迟，并且基于判定结果生成相位比较信号SP。更具体地，如图6和图7示出的，相位比较电路42在数据信号DT2的数据与信号D1的数据之间进行比较，并且由此判定将时钟信号CK的相位提前还是延迟。如图6中示出的，当相位比较电路42判定将时钟信号CK的相位提前时，相位比较电路42将相位比较信号SP设置为“1”。如图7中示出的，当相位比较电路42判定将时钟信号CK的相位延迟时，相位比较电路42将相位比较信号SP设置为“0”。
相位判定电路43基于边沿检测信号SE、相位比较信号SP、以及时钟信号CK生成信号SIGP。更具体地，因为将时钟信号CK的相位提前，所以当相位判定电路43判定假设将时钟信号CK的相位延迟时，相位判定电路43将信号SIGP设置为“+1”。因为将时钟信号CK的相位延迟，所以当相位判定电路43判定假设将时钟信号CK的相位提前时，相位判定电路43将信号SIGP设置为“-1”。当相位判定电路43判定假设时钟信号CK的相位保持原样时，相位判定电路43将信号SIGP设置为“0”。
积分电路45用作所谓的环路滤波器，并且对信号SIGP的值积分。进一步地，积分电路45基于积分值生成控制信号CTLP，并且将控制信号CTLP供应至可变延迟电路20。
频率判定电路44基于边沿检测信号SE、相位比较信号SP、以及时钟信号CK生成信号SIGF。更具体地，因为时钟信号CK的频率较高，所以当频率判定电路44判定假设时钟信号CK的频率更低时，频率判定电路44将信号SIGF设置为“+1”。因为时钟信号CK的频率较低，所以当频率判定电路44判定假设时钟信号CK的频率更高时，频率判定电路44将信号SIGF设置为“-1”。当频率判定电路44判定假设时钟信号CK的频率保持原样时，频率判定电路44将信号SIGF设置为“0”。
积分电路46用作所谓的环路滤波器并且对信号SIGF的值积分。进一步地，积分电路46基于积分值生成控制信号CTLF并且将控制信号CTLF供应至振荡器电路30。
在该实施方式中，边沿检测电路37对应于本公开中的“转换检测部”的具体、但非限制性实施例。延迟电路31至35与AND电路36对应于本公开中的“振荡部”的具体、但非限制性实施例。可变延迟电路20对应于本公开中的“延迟部”的具体、但非限制性实施例。触发器电路11对应于本公开中的“第一采样部”的具体、但非限制性实施例。触发器电路12和控制电路40对应于本公开中的“控制部”的具体、但非限制性实施例。触发器电路12对应于本公开中的“第二采样部”的具体、但非限制性实施例。控制电路40对应于本公开中的“信号生成部”的具体、但非限制性实施例。数据信号DT对应于本公开中的“输入数据信号”的具体、但非限制性实施例。数据信号DT2对应于本公开中的“输出数据信号”的具体、但非限制性实施例。控制信号CTLF对应于本公开中的“第一控制信号”的具体、但非限制性实施例。控制信号CTLP对应于本公开中的“第二控制信号”的具体、但非限制性实施例。
[操作与功能]
接着，描述第一实施方式的接收装置1的操作与功能。
[整体操作的概况]
首先，参考图1等，描述接收装置1的整体操作的概况。可变延迟电路20根据控制信号CTLP将数据信号DT延迟延迟量并且输出延迟信号作为数据信号DT1。振荡器电路30生成具有根据控制信号CTLF的频率的时钟信号CK并且基于数据信号DT改变生成时钟信号CK的相位。触发器电路11在时钟信号CK的上升时刻对数据信号DT1进行采样并且由此生成数据信号DT2。触发器电路12在时钟信号CK的下降时刻对数据信号DT1进行采样，并且由此生成信号D1。控制电路40基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLP和CTLF。
[细节操作]
图9示出了接收装置1的操作实施例，其中，(A)示出了数据信号DT1的波形，(B)示出了时钟信号CK的波形，(C)示出了数据信号DT2的波形，(D)示出了信号D1的波形，(E)示出了边沿检测信号SE的波形，(F)示出了相位比较信号SP的波形，(G)示出了信号SIGP，并且(H)示出了信号SIGF。在图9的(C)至(F)中，出于便于描述的缘故，除波形之外，以“1”和“0”表示。“1”指示附有“1”的信号处于高电平，并且“0”指示附有“0”的信号处于低电平。此外，在图9的(E)中，也以切换次数NT(后面所述)表示。
触发器电路11在时钟信号CK的上升时刻对数据信号DT1进行采样并且由此生成数据信号DT2(图9中的(C))。触发器电路12在时钟信号CK的下降时刻对数据信号DT1进行采样并且由此生成信号D1(图9中的(D))。
控制电路40中的边沿检测电路41检测数据信号DT2的上升沿和下降沿并且由此生成边沿检测信号(图9中的(E))。更具体地，例如，因为数据信号DT2在时刻t42做出转换，所以边沿检测电路41在自时刻t42至时刻t43的时间段内将边沿检测信号SE设置为高电平(待启用)。于是适用于自时刻t43至时刻t47的时间段。此外，例如，因为数据信号DT2在时刻t47之前或之后不做出任何转换，所以边沿检测电路41在自时刻t47至时刻t48的时间段内将边沿检测信号SE设置为低电平。此外，例如，因为数据信号DT2在时刻t48做出转换，所以边沿检测电路41在自时刻t48至时刻t49的时间段内将边沿检测信号SE设置为高电平(待启用)。于是适用于自时刻t49至时刻t51的时间段。
相位比较电路42在数据信号DT2与信号D1之间进行比较并且由此生成相位比较信号SP(图9中的(F))。更具体地，如图7中示出的情况，因为时刻t42处的信号D1(“0”)与自时刻t42至时刻t43的时间段内的数据信号DT2(“0”)相同，所以相位比较电路42判定将时钟信号CK的相位延迟，并且将自时刻t42至时刻t43的时间段内的相位比较信号SP设置为“0”。此外，例如，如图6中示出的情况，因为时刻t43处的信号D1(“0”)与自时刻t42至时刻t43的时间段内的数据信号DT2(“0”)相同，所以相位比较电路42判定将时钟信号CK的相位提前，并且将自时刻t43至时刻t44的时间段内的相位比较信号SP设置为“1”。于是适用于自时刻t44至时刻t47的时间段。此外，例如，如图7中示出的情况，因为时刻t48处的信号D1(“1”)与自时刻t48至时刻t49的时间段内的数据信号DT2(“1”)相同，所以相位比较电路42判定将时钟信号CK的相位延迟，并且将自时刻t48至时刻t49的时间段内的相位比较信号SP设置为“0”。于是适用于自时刻t49至时刻t51的时间段。
应注意，在该实施例中，因为时刻t47处的信号D1(“0”)与自时刻t46至时刻t47的时间段内的数据信号DT2(“0”)和自时刻t47至时刻t48的时间段内的数据信号DT2(“0”)两者相同，所以相位比较电路42将自时刻t47至时刻t48的时间段内的相位比较信号SP设置为“0”。
相位判定电路43基于边沿检测信号SE和相位比较信号SP生成信号SIGP(图9中的(G))。更具体地，相位判定电路43首先计算其中边沿检测信号SE连续启用的单位间隔UI的次数，并且由此获取数据信号DT2基于单位间隔UI单元交替切换的情况下的切换次数NT(图9中的(E))。当切换次数NT小于预定次数(在该实施例中，为4次)时，相位判定电路43将信号SIGP设置为“0”。此外，当切换次数NT等于或大于预定次数(在该实施例中，为4次)时，相位判定电路43基于相位比较信号SP生成信号SIGP。此时，当相位比较信号SP为“1”时，相位判定电路43将信号SIGP设置为“+1”，并且当相位比较信号SP为“0”时，将信号SIGP设置为“-1”。此外，当边沿检测信号SE是“0”时，相位判定电路43将信号SIGP设置为“0”。换言之，当数据信号DT2不做出任何转换时，相位判定电路43将信号SIGP设置为“0”。
在该实施例中，在自时刻t45至时刻t47的时间段内，切换次数NT等于或大于“4”。相应地，在自时刻t45至时刻t47的此时间段内，相位判定电路43基于相位比较信号电平(“1”)将信号SIGP设置为“+1”。此外，相位判定电路43在其他时间段内将信号SIGP设置为“0”。
积分电路45对信号SIGP积分并且由此生成控制信号CTLP。进一步地，可变延迟电路20基于生成的控制信号CTLP改变延迟量。于是，由此对可变延迟电路20的延迟量执行负反馈控制，以使得时钟信号CK的下降时刻与接收装置1中的数据信号DT1的转换时刻相符。
频率判定电路44基于边沿检测信号SE和相位比较信号SP生成信号SIGF(图9中的(H))。更具体地，频率判定电路44首先以与相位判定电路43相似的方式获取切换次数NT。进一步地，当切换次数NT等于或大于预定次数(在该实施例中，为4次)时，频率判定电路44将信号SIGF设置为“0”。当切换次数NT小于预定次数时，频率判定电路44基于边沿检测信号SE和相位比较信号SP生成信号SIGF。此时，当边沿检测信号SE为“0”时，频率判定电路44将信号SIGF设置为“0”。换言之，当数据信号DT2不做出任何转换时，频率判定电路44将信号SIGF设置为“0”。在边沿检测信号SE为“1”的情况下，当相位比较信号SP为“1”时，频率判定电路44将信号SIGF设置为“+1”，并且当相位比较信号SP为“0”时，将信号SIGF设置为“-1”。
在该实施例中，在自时刻t41至时刻t45的时间段内，切换次数NT小于“4”。在该时间段内，在自时刻t41至时刻t42的时间段内，因为边沿检测信号SE为“0”，所以频率判定电路44将信号SIGF设置为“0”。在自时刻t42至时刻t43的时间段内，因为边沿检测信号SE为“1”并且相位比较信号SP为“0”，所以频率判定电路44将信号SIGF设置为“-1”。在自时刻t43至时刻t45的时间段内，因为边沿检测信号SE为“1”并且相位比较信号SP为“1”，所以频率判定电路44将信号SIGF设置为“+1”。
在自时刻t45至时刻t47的时间段内，因为切换次数NT等于或大于“4”，所以频率判定电路44将信号SIGF设置为“0”。
在自时刻t47至时刻t51的时间段内，切换次数NT小于“4”。在该时间段内，在自时刻t47至时刻t48的时间段内，因为边沿检测信号SE为“0”，所以频率判定电路44将信号SIGF设置为“0”。在自时刻t48至时刻t50的时间段内，因为边沿检测信号SE为“1”并且相位比较信号SP为“0”，所以频率判定电路44将信号SIGF设置为“-1”。
积分电路46对信号SIGF积分并且由此生成控制信号CTLF。进一步地，振荡器电路30基于生成的控制信号CTLF改变时钟信号CK的频率。于是，由此对时钟信号CK的频率执行负反馈控制，以使得时钟信号CK的频率的值变得与数据信号DT的比特率的值相同。
于是，在接收装置1中，基于数据信号DT2和信号D1控制时钟信号CK的频率。因此，例如，不同于日本未经审查的专利申请公开号H8-213979中公开的电路，可以在不使用参考时钟信号的情况下控制时钟信号的频率。相应地，可以使得包括接收装置1的整个系统的配置简单化。为了给出实施例，可以采用无生成参考时钟信号的电路的配置。
而且，在接收装置1中，设置可变延迟电路20，并且控制电路40控制可变延迟电路20的延迟量。因此，允许输入至触发器电路11的数据信号DT1的转换时刻与输入至触发器电路11的时钟信号CK的下降时刻相符。换言之，如果不设置可变延迟电路20，数据信号DT1的转换时刻则不与时钟信号CK的下降时刻相符。进一步地，例如，如日本未经审查的专利申请公开号2009-239510中公开的电路，即使插入复制电路调整时刻，这些时刻彼此也不相符。在该情况下，即使时钟信号CK的频率的值与数据信号DT的比特率的值几乎相同，控制电路40也判定时钟信号CK的频率的值与数据信号DT的比特率的值不同，并且因此控制时钟信号CK的频率。这导致出现故障。另一方面，在接收装置1中，设置可变延迟电路20，并且控制电路40基于数据信号DT2和信号D1控制可变延迟电路20的延迟量。相应地，基于由相位比较电路42执行的相位比较结果，可以将延迟量调整为所需的量，从而降低导致出现该故障的可能性。因此，可以减少已接收数据的错误率并且因此改善通信质量。
而且，在接收装置1中，当切换次数NT等于或大于预定次数时，相位判定电路43基于相位比较信号SP生成信号SIGP。相应地，可以有效控制可变延迟电路20的延迟量。具体地，首先，当切换次数NT等于或大于预定次数时，数据信号DT在对应于预定次数的时间段内基于单位间隔UI单元交替切换。在该情况下，振荡器电路30基于各个单位间隔UI内的数据信号DT校正时钟信号CK的相位。换言之，利用数据信号DT充分校正时钟信号CK的相位。在该情况下，时钟信号CK的频率对相位比较信号SP影响较小，并且相应地，由此将可变延迟电路20的延迟量与其所需延迟量之间的差值反映至相位比较信号SP。更具体地，例如，当可变延迟电路20的延迟量小于所需延迟量时，将数据信号DT1的相位提前，并且因此，将时钟信号CK的相位相对延迟，从而致使相位比较信号SP为“0”。例如，当可变延迟电路20的延迟量大于所需延迟量时，将数据信号DT1的相位延迟，并且因此将时钟信号CK的相位相对提前，从而致使相位比较信号SP为“1”。在接收装置1中，当切换次数NT等于或大于预定次数时，相位判定电路43基于相位比较信号SP生成信号SIGP。因此，可以有效控制接收装置1中的可变延迟电路20的延迟量。
而且，在接收装置1中，当切换次数NT小于预定次数时，频率判定电路44基于相位比较信号SP生成信号SIGF。因此，可以有效控制时钟信号CK的频率。具体地，如上所述，在接收装置1中，在数据信号DT基于单位间隔UI单元交替切换的情况下，振荡器电路30基于各个单位间隔UI内的数据信号DT校正时钟信号CK的相位。换言之，无论利用控制信号CTLF设置的频率设值如何，时钟信号CK都响应数据信号DT的转换进行切换。相应地，例如，即使这些值彼此不同，然而，如果频率判定电路44基于该时钟信号CK操作，频率判定电路44则可以判定时钟信号CK的频率的值与数据信号DT的比特率的值相同。出于此原因，不能有效控制时钟信号CK的频率。另一方面，在接收装置1中，当切换系数NT小于预定次数并且未相应地导致判定出现该错误时，频率判定电路44基于相位比较信号SP生成信号SIGF。因此，可以有效控制时钟信号CK的频率。
[效果]
如上所述，在第一实施方式中，提供了一种可变延迟电路，并且控制电路控制该可变延迟电路的延迟量。这允许输入至触发器电路的数据信号的转换时刻与输入至触发器电路的时钟信号的下降时刻相符。因此，可以降低导致出现故障的可能性，并且因此降低已接收数据的错误率。因此，可以改善通信质量。
而且，在第一实施方式中，当切换次数等于或大于预定次数时，相位判定电路基于相位比较信号生成信号SIGP。相应地，可以有效控制可变延迟电路的延迟量。因此，可以改善通信质量。
而且，在第一实施方式中，当切换次数小于预定次数时，频率判定电路基于相位比较信号生成信号SIGF。相应地，可以有效控制时钟信号CK的频率。因此，可以改善通信质量。
[变型例1-1]
在上述所述第一实施方式中，频率判定电路44基于切换次数NT生成信号SIGF；然而，生成信号SIGF的方法并不局限于此。可替代地，例如，如图10中示出的接收装置1A，在不使用切换次数NT的情况下，可以生成信号SIGF。接收装置1A中的频率判定电路44A基于边沿检测信号SE和相位比较信号SP生成信号SIGF(图10中的(H))。更具体地，在边沿检测信号SE为“0”的情况下，频率判定电路44A将信号SIGF设置为“0”。在边沿检测信号SE为“1”的情况下，当相位比较信号SP是“1”时，频率判定电路44A将信号SIGF设置为“+1”，并且当相位比较信号SP是“0”时，将信号SIGF设置为“-1”。此外，当采用该配置时，可以改善接收装置1A的通信质量。
[变型例1-2]
在上述所述第一实施方式中，相位判定电路43和频率判定电路44基于切换次数NT分别生成信号SIGP和SIGF；然而，生成信号SIGP和SIGF的方法并不局限于此。可替代地，例如，在数据信号DT2中连续出现相同数字的情况下，可以基于数字位数NC生成信号SIGP和SIGF。下面详细描述本变型例。
图11示出了根据本变型例的接收装置1B的操作实施例，其中，(A)示出了数据信号DT1的波形，(B)示出了时钟信号CK的波形，(C)示出了数据信号DT2的波形，(D)示出了信号D1的波形，(E)示出了边沿检测信号SE的波形，(F)示出了相位比较信号SP的波形，(G)示出了信号SIGP，并且(H)示出了信号SIGF。在图11的(E)中，也以数字位数NC表示。
接收装置1B中的频率判定电路44B基于边沿检测信号SE和相位比较信号SP生成信号SIGF(图11中的(H))。更具体地，频率判定电路44B首先计算将边沿检测信号SE连续设置为“0”的单位间隔UI次数，并且由此获取数据信号DT2中连续出现相同数字的情况下的数字位数NC(图11中的(E))。进一步地，在数字位数NC等于或大于预定位数(在该实施例中，为4位数)时，频率判定电路44B基于相位比较信号SP在数字位数NC变成等于或大于预定位数之后边沿检测信号SE首次变为“1”之时生成信号SIGF。在这种情况下，当相位比较信号SP是“1”时，频率判定电路44B将信号SIGF设置为“+1”，并且当相位比较信号SP是“0”时，将信号SIGF设置为“-1”。在其他情况下，频率判定电路44B将信号SIGF设置为“0”。
在该实施例中，在自时刻t58至时刻t59的时间段内，因为边沿检测信号SE是“1”，自时刻t58至时刻t59的时间段的前一时间段内的数字位数NC等于或大于“4”，并且相位比较信号SP是“0”，所以频率判定电路44B将信号SIGF设置为“-1”。在其他时间段，频率判定电路44B将信号SIGF设置为“0”。
在接收装置1B中，相位判定电路43B基于边沿检测信号SE和相位比较信号SP生成信号SIGP(图11中的(G))。更具体地，相位判定电路43B首先以与频率判定电路44B相似的方式获取数字位数NC(图11中的(E))。在已获取的数字位数NC等于或大于预定次数(在该实施例中，为4位数)的情况下，相位判定电路43B在数字位数NC变成等于或大于预定位数之后边沿检测信号SE首次变为“1”之时将信号SIGP设置为“0”。在其他情况下，在边沿检测信号SE是“1”的情况下，当相位比较信号SP是“1”时，相位判定电路43B将信号SIGF设置为“+1”，并且当相位比较信号SP是“0”时，将信号SIGF设置为“-1”。在边沿检测信号SE是“0”的情况下，相位判定电路43B将信号SIGF设置为“0”。
在该实施例中，在自时刻t51至时刻t52的时间段内，因为边沿检测信号SE是“0”，所以相位判定电路43B将信号SIGP设置为“0”。在自时刻t52至时刻t53的时间段内，因为边沿检测信号SE是“1”，前一时间段内的数字位数NC小于“4”，并且相位比较信号SP是“0”，所以相位判定电路43B将信号SIGP设置为“-1”。在自时刻t53至时刻t55的时间段内，因为边沿检测信号SE是“1”，并且相位比较信号SP是“1”，所以相位判定电路43B将信号SIGP设置为“+1”。在自时刻t55至时刻t58的时间段内，因为边沿检测信号SE是“0”，所以相位判定电路43B将信号SIGP设置为“0”。在自时刻t58至时刻t59的时间段内，因为边沿检测信号SE是“1”并且前一时间段内的数字位数NC等于或大于“4”，所以相位判定电路43B将信号SIGF设置为“0”。在自时刻t59至时刻t61的时间段内，因为边沿检测信号SE是“1”并且相位比较信号SP是“0”，所以相位判定电路43B将信号SIGP设置为“-1”。
于是，在接收装置1B中，在数字位数NC等于或大于预定位数的情况下，频率判定电路44B基于相位比较信号SP在数字位数NC变成等于或大于预定位数之后边沿检测信号SE首次变为“1”之时生成信号SIGF。因此，可以有效控制时钟信号CK的频率。换言之，在数字位数NC等于或大于预定位数的情况下，振荡器电路30在与数字位数NC对应的时间段内并不校正时钟信号CK的相位。相应地，在与数字位数NC对应的时间段之后，当数据信号DT2首次做出转换时，时钟信号CK的频率与数据信号DT的比特率之间的差对相位比较信号SP的影响较大，而可变延迟电路20的延迟量与其所需延迟量之间的差对相位比较信号SP的影响较小。更具体地，例如，在时钟信号CK的频率高于数据信号DT的比特率的情况下，将时钟信号CK的相位提前，并且相位比较信号SP因此变为“1”。例如，在时钟信号CK的频率低于数据信号DT的比特率的情况下，将时钟信号CK的相位延迟，并且相位比较信号SP因此变为“0”。在接收装置1B中，在数字位数NC等于或大于预定位数的情况下，频率判定电路44B基于相位比较信号SP生成信号SIGF。因此，可以有效控制时钟信号CK的频率。
在上述所述实施例中，相位判定电路43B基于数字位数NC生成信号SIGP；然而，生成信号SIGP的方法并不局限于此。可替代地，例如，如图12中示出的接收装置1C，在不使用数字位数NC的情况下，可以生成信号SIGP。在接收装置1C中，相位判定电路44C基于边沿检测信号SE和相位比较信号SP生成信号SIGP(图12中的(G))。更具体地，在边沿检测信号SE是“0”的情况下，相位判定电路43C将信号SIGP设置为“0”。在边沿检测信号SE是“1”的情况下，当相位比较信号SP是“1”时，相位判定电路44C将信号SIGP设置为“+1”，并且当相位比较信号SP是“0”时，将信号SIGP设置为“-1”。此外，当采用该配置时，可以改善接收装置1C中的通信质量。
[变型例1-3]
在上述所述第一实施方式中，使用AND电路36配置振荡器电路30；然而，振荡器电路30的配置并不局限于此。下面参考一些实施例描述本变型例。
图13A示出了根据本变型例的振荡器电路30D1的配置实施例。振荡器电路30D1包括四个延迟电路31至34与NAND电路36D。NAND电路36D计算供应至其第一输入端子的信号与供应至其第二输入端子的信号的反逻辑积(NAND)并且输出计算结果作为时钟信号CK。NAND电路36D的第一输入端子连接至延迟电路34的输出端子，其第二输入端子连接至边沿延迟电路37的输出端子并且供应信号E1，并且其输出端子连接至延迟电路31的输入端子。在振荡器电路30D1中，当数据信号DT做出转换时，响应于数据信号DT的转换在预定的时间段内将信号E1设置成低电平，从而致使NAND电流36D将输出信号(时钟信号CK)设置为高电平。于是，振荡器电路30D1基于数据信号DT改变时钟信号CK的相位。
图13B示出了根据本变型例的另一振荡器电路30D2的配置实施例。振荡器电路30D2包括边沿检测电路37D、五个延迟电路31至35以及OR电路38。在数据信号DT不做出任何转换的情况下，边沿检测电路37D将信号E1设置为低电平。在数据信号DT做出转换的情况下，边沿检测电路37D在具有约数据信号DT的位长度(单位间隔UI)的一半的长度的时间段PG内将信号E1设置为高电平。OR电路38计算供应至其第一输入端子的信号与供应至其第二输入端子的信号的逻辑和(OR)并且输出计算结果作为时钟信号CK。OR电路38的第一输入端子连接至延迟电路35的输出端子，其第二输入端子连接至边沿检测电路37D的输出端子并且供应信号E1，并且其输出端子连接至延迟电路31的输入端子。在振荡器电路30D2中，当数据信号DT做出转换时，响应于数据信号DT的转换，在预定时间段内将信号E1设置为高电平，从而致使OR电路38将输出信号(时钟信号CK)设置为高电平。于是，振荡器电路30D2基于数据信号DT改变时钟信号CK的相位。
图13C示出了根据本变型例的另一振荡器电路30D3的配置实施例。振荡器电路30D3包括边沿检测电路37D、四个延迟电路31至34、以及NOR电路38D。NOR电路38D计算供应至其第一输入端子的信号与供应至其第二输入端子的信号的反逻辑和(NOR)并且输出计算结果作为时钟信号CK。NOR电路38D的第一输入端子连接至延迟电路34的输出端子，其第二输入端子连接至边沿检测电路37D的输出端子并且供应有信号E1，并且其输出端子连接至延迟电路31的输入端子。在振荡器电路30D3中，当数据信号DT做出转换时，响应于数据信号DT的转换，在预定时间段内将信号E1设置为高电平，从而致使NOR电路38D将输出信号(时钟信号CK)设置为低电平。于是，振荡器电路30D3基于数据信号DT改变时钟信号CK的相位。
[变型例1-4]
在上述所述第一实施方式中，可变延迟电路20布置在触发器电路11和12的上游；然而，可变延迟电路20的布置并不局限于此。可替代地，例如，如图14A中示出的接收装置1E1，可变延迟电路20可以布置在振荡器电路30的上游。可替代地，例如，如图14B中示出的接收装置1E2，可变延迟电路20可以布置在振荡器电路30的下游。可变延迟电路20的输出信号(时钟信号CK)由此可以被供应至触发器电路11和12以及控制电路40、并且由此可以经由可变延迟电路20的输出端子被供应至接收装置1E2的电路下游。
在上述所述第一实施方式中，提供一个可变延迟电路20；然而，可变延迟电路的数目并不局限于此。可替代地，例如，如图15A中示出的接收装置1F1、图15B中示出的接收装置1F2、以及图15C中示出的接收装置1F3，可以提供多个可变延迟电路。
如图15A中示出的，接收装置1F1包括可变延迟电路20A和20B、以及控制电路40F1。可变延迟电路20A根据控制信号CTLPA将数据信号DT延迟一个延迟量并且将经延迟的数据信号供应至触发器电路11和12。可变延迟电路20B根据控制信号CTLPB将数据信号DT延迟一个延迟量并且将经延迟的数据信号供应至振荡器电路30。控制电路40F1基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLPA、CTLPB以及CTLF。
如图15B中示出的，接收装置1F2包括可变延迟电路20A和20C、以及控制电路40F2。可变延迟电路20C根据控制信号CTLPC将振荡器电路30的输出信号延迟一个延迟量并且输出延迟信号作为时钟信号CK。控制电路40F2基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLPA、CTLPC以及CTLF。
如图15C中示出的，接收装置1F3包括可变延迟电路20A1、20A2、以及20B、以及控制电路40F3。可变延迟电路20A1根据控制信号CTLPA1将数据信号DT延迟一个延迟量并且将延迟的数据信号供应至触发器电路11。可变延迟电路20A2根据控制信号CTLPA2将数据信号DT延迟一个延迟量并且将延迟的数据信号供应至触发器电路12。控制电路40F3基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLPA1、CTLPA2、CTLPB以及CTLF。
[变型例1-5]
在上述所述第一实施方式中，接收装置1具有所谓的全速率架构配置，其中，时钟信号CK的频率的值与数据信号DT的比特率的值几乎相同；然而，接收装置的配置并不局限于此。可替代地，例如，接收装置可以具有所谓的半速率架构配置，其中，时钟信号的频率的值与数据信号DT的比特率的值的一半几乎相同，或者可以具有所谓的四分之一速率架构配置，其中，时钟信号的频率的值与数据信号DT的比特率的值的1/4几乎相同。下面参考具有半速率架构配置的接收装置1G描述作为实施例的本变型例。
图16示出了接收装置1G的配置实施例。接收装置1G包括振荡器电路30G、触发器电路51至54以及控制电路40G。
振荡器电路30G生成具有根据控制信号CTLF的频率的两个时钟信号CKI和CKQ。时钟信号CKI和CKQ是将相位彼此移位约90度的信号。时钟信号CKI和CKQ的频率的值与数据信号DT的比特率的值的一半几乎相同。
触发器电路51在时钟信号CKI的上升时刻对数据信号DT1进行采样并且由此生成数据信号DT21。触发器电路52在时钟信号CKI的下降时刻对数据信号DT1进行采样并且由此生成数据信号DT22。触发器电路53在时钟信号CKQ的上升时刻对数据信号DT1进行采样并且由此生成信号D11。触发器电路54在时钟信号CKQ的下降时刻对数据信号DT1进行采样并且由此生成信号D12。
图17和图18各自示出了触发器电路51至54的操作。图17示出了将时钟信号CKI和CKQ的相位提前的情况，并且图18示出了将时钟信号CKI和CKQ的相位延迟的情况。换言之，图17对应于上述所述第一实施方式的情况下的图6，并且图18对应于上述所述第一实施方式的情况下的图7。在图17和图18中，(A)示出了数据信号DT1的波形，(B)示出了时钟信号CKI的波形，(C)示出了时钟信号CKQ的波形，(D)示出了数据信号DT21的波形，(E)示出了数据信号DT22的波形，(F)示出了信号D11的波形，并且(G)示出了信号D12的波形。触发器电路51在时钟信号CKI的上升时刻对数据信号DT1进行采样并且由此生成数据信号DT21。触发器电路52在时钟信号CKI的下降时刻对数据信号DT1进行采样并且由此生成数据信号DT22。相应地，如图17和图18中示出的，数据Qn出现在数据信号DT21中，并且数据Qn+1出现在数据信号DT22中。触发器电路53在时钟信号CKQ的上升时刻对数据信号DT1进行采样并且由此生成信号D11。触发器电路54在时钟信号CKQ的下降时刻对数据信号DT1进行采样并且由此生成信号D12。相应地，如图17和图18示出的，根据时钟信号CKI和CKQ的相位的提前或延迟，数据Qn和数据Qn+1出现在信号D11和D12中。
控制电路40G基于数据信号DT21和DT22、信号D11和D12以及时钟信号CKI生成控制信号CTLP和CTLF。更具体地，如同上述所述第一实施方式中的控制电路40，控制电路40G在数据信号DT21和DT22与信号D11和D12之间进行比较并且由此生成控制信号CTLP和CTLF。
[变型例1-6]
在上述所述第一实施方式中，基于数据信号DT控制时钟信号CK的频率。然而，例如，在激活电源之时，基于参考时钟信号REFCK也可以控制时钟信号CK的频率等。下面详细描述根据本变型例的接收装置1H。
图19示出了根据本变型例的接收装置1H的配置实施例。接收装置1H包括控制电路40H。如同根据上述所述第一实施方式的控制电路40，控制电路40H基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLP和CTLF。例如，在激活接收装置1H的电源之时，控制电路40H也具有基于参考时钟信号REFCK生成控制信号CTLF的功能等。在该实施例中，参考时钟信号REFCK的频率的值指数据信号DT的比特率的值的“1/N”。
图20示出了控制电路40H的配置实施例。控制电路40H包括分频器电路47H、频率比较电路48H以及积分电路46H。分频器电路47H将时钟信号CK的频率除以N并且输出具有被划分频率的信号。例如，在激活电源之时等，频率比较电路48H在分频器电路47H的输出信号的频率与参考时钟信号REFCK的频率之间进行比较，并且将比较结果供应至积分电路46H。换言之，由此插入分频器电路47H，以致使输入至频率比较电路48H的两个信号的频率大约相同。如同上述所述第一实施方式中的积分电路46，积分电路46H对信号SIGF的值积分并且基于积分值生成控制信号CTLF。积分电路46H也对从频率比较电路48H供应的比较结果积分并且例如在激活电源之时基于积分值生成控制信号CTLF。
在接收装置1H中，例如，在激活电源之时，该配置允许如此执行负反馈操作，以使得时钟信号CK的频率的值变得更接近于数据信号DT的比特率的值。相应地，在将数据信号DT供应至接收装置1H之前，例如，在激活电源之时等，可以允许时钟信号CK的频率的值更接近于数据信号DT的比特率的值。因此，允许接收装置1H在紧跟其供应数据信号DT之后开始生成所需数据信号DT2和所需时钟信号CK。
在该实施例中，使用参考时钟信号REFCK；然而，所使用的信号并不局限于此。可替代地，例如，在激活电源之时等，发送装置可以发送具有交替图案的数据信号DT，并且接收装置可以基于发送的数据信号DT控制时钟信号CK的频率。下面详细描述根据本变型例的接收装置1J。
图21示出了根据本变型例的接收装置1J的配置实施例。接收装置1J包括控制电路40J。例如，在激活电源之时等，控制电路40J还具有基于具有交替图案的数据信号DT生成控制信号CTLF的功能。在该实施例中，数据信号DT的图案基于单位间隔UI单元交替地切换。在该情况下，该信号的频率的值是假设数据信号DT的比特率的值的1/2。应注意，数据信号DT的交替图案并不局限于此，并且例如可以基于两个单位间隔UI单元交替地切换。在这种情况下，信号的频率的值是假设数据信号DT的比特率的值的1/4。
图22示出了控制电路40J的配置实施例。控制电路40J包括分频器电路47J和频率比较电路49J。分频器电路47J对时钟信号CK执行频率划分并且输出具有被划分频率的信号。频率比较电路49J在分频器电路47J的输出信号的频率与数据信号DT的频率之间进行比较，并且将比较结果供应至积分电路46H。换言之，如此插入分频器电路47J，以致使输入至频率比较电路49J的两个信号的频率大约相同。
此外，当采用该配置时，例如，在激活电源之时，允许时钟信号CK的频率的值更接近于数据信号DT的比特率的值。
[其他变型例]
而且，可以结合采用两种或多种上述所述变型例。
[2.第二实施方式]
接着，描述根据第二实施方式的接收装置2。在控制可变延迟电路20的延迟量和时钟信号CK的频率的方法中，第二实施方式不同于上述所述第一实施方式。应注意，与根据上述所述第一实施方式的接收装置1中的部件大致相同的部件以相同标号表示，并且根据需要，省去其描述。
如图1示出的，如同接收装置1，接收装置2从已接收的数据信号DT再现时钟信号CK和数据信号DT2。在该实施例中，数据信号DT可以包括连续切换的信号部分，例如，“1010”，或者几乎不包括任何该信号部分。接收装置2包括振荡器电路60和控制电路70。
如图4示出的，振荡器电路60包括边沿检测电路67。边沿检测电路67检测数据信号DT的下降沿并且由此生成信号E1。更具体地，当数据信号DT不做出任何转换时，边沿检测电路67将信号E1设置为高电平，并且在数据信号DT做出自高电平至低电平的转换时的时间段PG内，边沿检测电路67将信号E1设置为低电平。时间段PG指具有约数据信号DT的位长度(单位间隔UI)的一半的长度的时间段。由于该配置，在振荡器电路60中，当数据信号DT做出自高电平至低电平的转换时，响应于数据信号DT的转换而改变时钟信号CK的相位。换言之，不同于根据第一实施方式的振荡器电路30，振荡器电路60仅使用数据信号DT的下降转换来校正时钟信号CK的相位。
图23示出了可变延迟电路20和振荡器电路60的操作实施例。在该实施例中，首先，振荡器电路60中的边沿检测电路67在时刻t81检测数据信号DT的下降沿，并且在自时刻t82开始的时间段PG内，即，比时刻t81迟一个电路延迟的时刻，将信号E1设置为低电平(图23中的(B))。响应于在时刻t82将信号E1改变至低电平，在自时刻t83开始的预定时间段内，即，比时刻t82迟一个电路延迟的时刻，振荡器电路60将时钟信号CK设置为低电平。此外，可变延迟电路20延迟在时刻t81下降并且在时刻t84上升的数据信号DT，并且由此生成在时刻t83下降并且在时刻t85上升的数据信号DT1。因此，如根据第一实施方式的接收装置1，在接收装置2中，将可变延迟电路20的延迟量控制成使得时钟信号CK的下降时刻与数据信号DT1的转换时刻相符。
图24示出了控制电路70的配置实施例。控制电路70包括边沿检测电路71、相位判定电路73以及频率判定电路74。
边沿检测电路71基于数据信号DT2和时钟信号CK生成在检测到数据信号DT2的上升沿时启用的上升沿检测信号SE1。边沿检测电路71还基于数据信号DT2和时钟信号CK生成在检测到数据信号DT2的下降沿时启用的下降沿检测信号SE2。
相位判定电路73基于上升沿检测信号SE1、下降沿检测信号SE2、相位比较信号SP以及时钟CK生成信号SIGP。频率判定电路74基于上升沿检测信号SE1、下降沿检测信号SE2、相位比较信号SP以及时钟信号CK生成信号SIGF。
图25示出了接收装置2的操作实施例，其中，(A)示出了数据信号DT1的波形，(B)示出了时钟信号CK的波形，(C)示出了数据信号DT2的波形，(D)示出了信号DI的波形，(E)示出了上升沿检测信号SE1的波形，(F)示出了下降沿检测信号SE2的波形，(G)示出了相位比较信号SP的波形，(H)示出了信号SIGP，并且(I)示出了信号SIGF。应注意，图25中的(A)至(D)示出的波形与根据第一实施方式的图9的(A)至(D)示出的波形相同。
控制电路70中的边沿检测电路71检测数据信号DT2的上升沿并且由此生成上升沿检测信号SE1(图25中的(E))，以及检测数据信号DT2的下降沿并且由此生成下降沿检测信号SE2。更具体地，例如，因为数据信号DT2在时刻t92做出自高电平至低电平的转换，所以边沿检测电路71在自时刻t92至时刻t93的时间段内将下降沿检测信号SE2设置为高电平(待启用)。此外，例如，因为数据信号DT2在时刻t93做出自低电平至高电平的转换，所以边沿检测电路71在自时刻t93至时刻t94的时间段内将上升沿检测信号SE1设置为高电平(待启用)。于是适用于后续时间段。
相位判定电路73基于上升沿检测信号SE1、下降沿检测信号SE2、以及相位比较信号SP生成信号SIGP(图25中的(H))。更具体地，相位判定电路73首次基于上升沿检测信号SE1和下降沿检测信号SE2在紧跟该下降沿之后对包括数据信号DT2的下降沿和数据信号DT2的上升沿的一对PE进行检测(图25中的(E)和(F))。进一步地，在已检测的一对PE中，在下降检测信号SE2是“1”之时的相位比较信号SP与上升检测信号SE1是“1”之时的相位比较信号相同的情况下，相位判定电路73基于相位比较信号SP在上升检测信号SE1是“1”之时生成信号SIGP。换言之，当相位比较信号SP是“1”时，相位判定电路73将信号SIGP设置为“+1”，并且当相位比较信号SP是“0”时，将信号SIGP设置为“-1”。在其他情况下，相位判定电路73将信号SIGP设置为“0”。
在该实施例中，在自时刻t92至时刻t93的时间段内，下降沿检测信号SE2是“1”，并且在自时刻t93至时刻t94的后续时间段内，上升沿检测信号SE1是“1”。相应地，相位判定电路73在自时刻t92至时刻t94的时间段内对该对PE进行检测。在已检测的一对PE中，因为相位比较信号SP在自时刻t92至时刻t93的时间段内是“0”，并且相位比较信号SP在自时刻t93至时刻t94的时间段内是“1”，所以这些相位比较信号SP在相应的时间段内彼此不同。相应地，相位判定电路73将自时刻t93至时刻t94的时间段内的信号SIGP设置为“0”。
在自时刻t94至时刻t95的时间段内，下降沿检测信号SE2是“1”，并且在自时刻t95至时刻t96的后续时间段内，上升沿检测信号SE1是“1”。相应地，相位判定电路73对自时刻t94至时刻t96的时间段内的该对PE进行检测。在已检测的一对PE中，相位比较信号SP在自时刻t94至时刻t95的时间段内与在时刻t95至时刻t96的时间段内皆为“1”。相应地，相位判定电路73将自时刻t95至时刻t96的时间段内的信号SIGP设置为“+1”。
在自时刻t96至时刻t97的时间段内，下降沿检测信号SE2是“1”，并且在自时刻t98至时刻t99的时间段内，上升沿检测信号SE1是“1”。相应地，相位判定电路73在自时刻t96至时刻t99的时间段内对该对PE进行检测，在已检测的一对PE中，因为相位比较信号SP在自时刻t96至时刻t97的时间段内是“1”并且相位比较信号SP在自时刻t98至时刻t99的时间段内是“0”，所以这些相位比较信号SP在相应的时间段内彼此不同。相应地，相位判定电路73将自时刻t98至时刻t99的时间段内的信号SIGP设置为“0”。
在自时刻t99至时刻t100的时间段内，下降沿检测信号SE2是“1”，并且在自时刻t100至时刻t101的后续时间段内，上升沿检测信号SE1是“1”。相应地，相位判定电路73在自时刻t99至时刻t101的时间段内对该对PE进行检测。在已检测的一对PE中，相位比较信号SP在自时刻t99至时刻t100的时间段内与在自时刻t100至时刻t101的时间段内皆为“0”。相应地，相位判定电路73将自时刻t100至时刻t101的时间段内的信号SIGP设置为“-1”。
积分电路45对信号SIGP积分并且由此生成控制信号CTLP。进一步地，可变延迟电路20基于生成的控制信号CTLP改变延迟量。
频率判定电路74基于上升沿检测信号SE1、下降沿检测信号SE2、以及相位比较信号SP生成信号SIGF(图25中的(I))。更具体地，如同相位判定电路73，频率判定电路74首次检测该对PE(图25中的(E)和(F))。进一步地，在已检测的一对PE中，在下降检测信号SE2是“1”之时的相位比较信号SP与在上升检测信号SE1是“1”之时的相位比较信号SP不同的情况下，频率判定电路74基于上升检测信号SE1是“1”之时的相位比较信号SP生成信号SIGP。换言之，当相位比较信号SP是“1”时，频率判定电路74将信号SIGF设置为“+1”，并且当相位比较信号SP是“0”时，将信号SIGF设置为“-1”。在其他情况下，频率判定电路74将信号SIGF设置为“0”。
例如，在自时刻t92至时刻t94的时间段内的一对PE中，因为自时刻t92至时刻t93的时间段内的相位比较信号SP(“0”)与自时刻t93至时刻t94的时间段内的相位比较信号SP(“1”)不同，所以频率判定电路74基于自时刻t93至时刻t94的时间段内的相位比较信号SP(“1”)将自时刻t93至时刻t94的时间段内的信号SIGF设置为“+1”。
在自时刻t94至时刻t96的时间段内的一对PE中，因为相位比较信号SP在自时刻t94至时刻t95的时间段内与在自时刻t95至时刻t96的时间段内皆为“1”，所以频率判定电路74将自时刻t95至时刻t96的时间段内的信号SIGF设置为“0”。
在自时刻t96至时刻t99的时间段内的一对PE中，因为自时刻t96至时刻t97的时间段内的相位比较信号SP(“1”)与自时刻t98至时刻t99的时间段内的相位比较信号SP(“0”)不同，所以频率判定电路74基于自时刻t98至时刻t99的时间段内的相位比较信号SP(“0”)将自时刻t98至时刻t99的时间段内的信号SIGF设置为“-1”。
在自时刻t99至时刻t101的时间段内的一对PE中，因为相位比较信号SP在自时刻t99至时刻t100的时间段内与在自时刻t100至时刻t101的时间段内皆为“0”，所以频率判定电路74将自时刻t100至时刻t101的时间段内的信号SIGF设置为“0”。
积分电路46对信号SIGF积分并且由此生成控制信号CTLF。进一步地，振荡器电路60基于生成的控制信号CTLF改变时钟信号CK的频率。
于是，在接收装置2中，在紧跟该下降沿之后，对包括数据信号DT2的下降沿和数据信号DT2的上升沿的一对PE进行检测，并且基于已检测的一对PE中的相位比较信号SP生成信号SIGP和SIGF。因此，接收装置2可用于各种应用。具体地，例如，因为根据第一实施方式的接收装置1利用数据信号DT中包括的如“1010”连续切换的信号部分进行操作，所以在供应几乎不包括任何该信号部分的数据信号DT的情况下更难以置信所需操作，例如，非加扰信号。另一方面，根据第二实施方式的接收装置2在不利用连续切换的信号部分的情况下进行操作。相应地，可以降低对数据信号DT的约束并且因此允许接收各种格式的数据信号DT。
而且，在接收装置2中，在该对PE中的相位比较信号SP彼此相同的情况下，基于相位比较信号SP生成信号SIGF。因此，可以有效控制时钟信号CK的频率。换言之，振荡器电路60利用数据信号DT的下降转换校正时钟信号CK的相位。相应地，在自数据信号DT2的下降转换至其下一次下降转换的时间段内，振荡器电路60并不校正时钟信号CK的相位并且生成具有根据控制信号CTLF的频率的时钟信号CK。具体地，数据信号DT2下降之时的相位比较信号SP指紧跟校正时钟信号CK的相位之后的相位比较信号SP，并且在数据信号DT2此次下降之后、数据信号DT2上升之时的相位比较信号SP指在此次校正时钟信号CK的相位之后经过一个时间之后之时的相位比较信号SP。相应地，当两个相位比较信号SP彼此不同时，时钟信号CK的频率的值很可能与数据信号DT的比特率的值不同。在接收装置2中，在该对PE中的相位比较信号SP彼此不同的情况下，基于相位比较信号SP生成信号SIGF。因此，在接收装置2中，可以有效控制时钟信号CK的频率。
而且，在接收装置2中，在该对PE中的相位比较信号SP彼此相同的情况下，基于相位比较信号SP生成信号SIGP。因此，可以有效控制可变延迟电路20的延迟量。具体地，在接收装置2中，数据信号DT2下降之时的相位比较信号SP指紧跟校正时钟信号CK的相位之后的相位比较信号SP，并且在数据信号DT2此次下降之后、数据信号DT2上升之时的相位比较信号SP指在此次校正时钟信号CK之后经过的一个时间之后之时的相位比较信号SP。相应地，当两个相位比较信号SP相同时，可变延迟电路20的延迟量很可能与其所需延迟量不同。在接收装置2中，在该对PE中的相位比较信号SP相同的情况下，基于相位比较信号SP生成信号SIGP。因此，在接收装置2中，可以有效控制可变延迟电路20的延迟量。
如上所述，在第二实施方式中，在紧跟下降沿之后，对包括数据信号的下降沿和数据信号的上升沿的一对进行检测，并且基于已检测一对中的相位比较信号生成信号SIGP和SIGF。因此，可以接收各种格式的数据信号。
而且，在第二实施方式中，在该对中的相位比较信号彼此不同的情况下，基于相位比较信号生成信号SIGF。这使得可以有效控制时钟信号的频率。因此，可以改善通信质量。
而且，在第二实施方式中，在该对中的相位比较信号相同的情况下，基于相位比较信号生成信号SIGP。这使得可以有效控制可变延迟电路的延迟量。因此，可以改善通信质量。
[变型例2-1]
在上述所述第二实施方式中，振荡器电路60生成时钟信号CK；然而，所采用的配置并不局限于此。可替代地，例如，如图26中示出的接收装置2A，可以提供利用数据信号DT的下降沿执行频率划分操作的分频器电路80和基于分频器电路80的输出信号操作的振荡器电路30，以生成时钟信号CK。例如，通过分频器电路80被频率除的数可以是二或更大。
[变型例2-2]
在上述所述第二实施方式中，振荡器电路60中的边沿检测电路67检测数据信号DT的下降沿；然而，所采用的配置并不局限于此。可替代地，例如，可以检测数据信号DT的上升沿。在这种情况下，紧跟该对PE的该上升沿之后，相位判定电路73和频率判定电路74检测数据信号DT2的上升沿和数据信号DT2的下降沿。此外，在这种情况下，可以实现与上述所述第二实施方式相似的效果。
上面参考一些实施方式及其变型例对本技术进行了描述；然而，本技术并不局限于上述所述实施方式并且可以做出各种变型。
例如，在上述所述相应的实施方式中，使用所谓的栅极VCO类型的振荡器；然而，所使用的振荡器并不局限于此。可替代地，例如，可以使用注入锁定类型的振荡器。
而且，例如，在上述所述相应的实施方式中，可变延迟电路20的配置并不局限于图2中示出的配置。例如，可以采用图27中示出的配置。可变延迟电路90包括延迟电路99、反相器91和92、反相器93以及控制信号生成部94。延迟电路99将数据信号DT延迟预定的延迟量并且输出延迟的数据信号。例如，预定延迟量可以具有约数据信号DT的位长度(单位间隔UI)的一半的长度。反相器91将数据信号DT反相并且输出反相数据信号。允许根据控制信号C1调整反相器91的驱动功率。更具体地，例如，允许反相器91根据控制信号C1改变所使用的晶体管数目、电流值等。反相器92将延迟电路99的输出信号反相并且输出反相信号。允许根据控制信号C2调整反相器92的驱动功率。反相器91和92的输出端子连接至彼此并且被导向反相器93的输入端子。反相器93将供应信号反相，并且输出反相信号作为数据信号DT1。控制信号生成部94基于控制信号CTLP生成控制信号C1和C2。由于此配置，在可变延迟电路90中，将数据信号DT和从延迟电路99输出的数据信号分别加权反相器91和92并且合计加权信号。相应地，例如，当反相器91的驱动功率增强时，数据信号DT1的相位提前，并且当反相器92的驱动功率增强时，数据信号DT1的相位延迟。
接着，利用该技术，提供关于配置图15A的示出的接收装置1F1中的可变延迟电路20A和20B的情况的描述。图28示出了根据本变型例的接收装置1L的配置实施例。接收装置1L包括可变延迟电路20A和20B以及控制电路40。控制电路40将控制信号CTLP供应至可变延迟电路20A和20B。图29示出了根据本变型例的可变延迟电路20A和20B的配置实施例。反相器101将数据信号DT反相并且输出反相数据信号。允许根据控制信号C1调整反相器101的驱动功率。反相器102将延迟电路99的输出信号反相并且输出反相信号。允许根据控制信号C2调整反相器102的驱动功率。反相器101和102的输出端子连接至彼此并且被导向反相器103的输入端子。反相器111将延迟电路99的输出信号反相并且输出反相信号。允许根据控制信号C1调整反相器111的驱动功率。反相器112将数据信号DT反相并且输出反相数据信号。允许根据控制信号C2调整反相器112的驱动功率。反相器111和112的输出端子连接至彼此并且被导向反相器113的输入端子。包括延迟电路99、反相器101和102、以及反相器103的电路块对应于可变延迟电路20A，并且包括延迟电路99、反相器111和112以及反相器113的电路块对应于可变延迟电路20B。在该配置中，例如，当反相器101和111的驱动功率增强时，可变延迟电路20A的输出信号(数据信号DT1)的相位提前，并且可变延迟电路20B的输出信号的相位延迟。例如，当反相器102和112的驱动功率增强时，可变延迟电路20A的输出信号(数据信号DT1)的相位延迟，并且可变延迟电路20B的输出信号的相位提前。
而且，例如，在上述所述相应实施方式中，提供了可变电路20；然而，所采用的配置并不局限于此。可替代地，例如，如图30中示出的接收装置1K，可以省去可变延迟电路。接收装置1K包括控制电路40K。控制电路40K基于数据信号DT2、信号D1以及时钟信号CK生成控制信号CTLF。
应注意，此处描述的效果仅是实施例。本技术的效果并不局限于此并且可以包括其他效果。
从本公开的上述所述示例性实施方式与变型例至少可以实现下列配置。
(1)一种接收装置，包括：
转换检测部，被配置为检测输入数据信号的转换；
振荡部，被配置为生成时钟信号，并且基于由转换检测部做出的检测结果改变时钟信号的相位，时钟信号具有根据第一控制信号的频率；
第一采样部，被配置为基于时钟信号对输入数据信号进行采样，并且由此生成输出数据信号；以及
控制部，被配置为基于输入数据信号、输出数据信号以及时钟信号生成第一控制信号。
(2)根据(1)所述的接收装置，其中，
控制部包括：
第二采样部，被配置为基于时钟信号在与第一采样部对输入数据信号进行采样的时刻不同的时刻对输入数据信号进行采样，并且由此生成采样信号；以及
信号生成部，被配置为基于输出数据信号和采样信号生成第一控制信号。
(3)根据(2)所述的接收装置，进一步包括：
定时调整部，被配置为根据第二控制信号调整第二采样部中的采样时刻，其中，
信号生成部还生成第二控制信号。
(4)根据(3)所述的接收装置，其中，
定时调整部包括延迟部，延迟部被配置为将输入数据信号延迟根据第二控制信号的延迟量，以及
第二采样部对通过延迟部延迟的输入数据信号进行采样，并且由此生成采样信号。
(5)根据(4)所述的接收装置，其中，第一采样部对通过延迟部延迟的输入数据信号进行采样，并且由此生成输出数据信号。
(6)根据(3)所述的接收装置，其中，
定时调整部包括延迟部，延迟部被配置为将输入数据信号延迟根据第二控制信号的延迟量，以及
转换检测部检测通过延迟部延迟的输入数据信号的转换。
(7)根据(3)所述的接收装置，其中，
定时调整部包括延迟部，延迟部被配置为将时钟信号延迟根据第二控制信号的延迟量，以及第二采样部基于通过延迟部延迟的时钟信号对输入数据信号进行采样，并且由此生成采样信号。
(8)根据(3)至(7)中任一项所述的接收装置，其中，信号生成部在输出数据信号与采样信号之间进行比较，并且基于比较结果之中的第一比较结果生成第二控制信号，第一比较结果指在输出数据信号连续做出预定次数以上的转换时获得的结果。
(9)根据(8)所述的接收装置，其中，信号生成部基于比较结果之中的、所述第一比较结果以外的比较结果生成第一控制信号。
(10)根据(8)所述的接收装置，其中，信号生成部基于比较结果生成第一控制信号。
(11)根据(3)至(7)中任一项所述的接收装置，其中，信号生成部在输出数据信号与采样信号之间进行比较，并且基于比较结果之中的第二比较结果生成第一控制信号，第二比较结果指在输出数据信号的符号连续预定次数以上变得相同之后、输出数据信号做出第一次转换时获得的结果。
(12)根据(11)所述的接收装置，其中，信号生成部基于比较结果之中的、第二比较结果以外的比较结果生成第二控制信号。
(13)根据(11)所述的接收装置，其中，信号生成部基于比较结果生成第二控制信号。
(14)根据(8)至(13)中任一项所述的接收装置，其中，转换检测部检测在第一方向上对输入数据信号做出的转换和在第二方向上对输入数据信号做出的转换。
(15)根据(3)至(7)中任一项所述的接收装置，其中，
转换检测部检测在第一方向上输入数据信号做出的转换，以及
信号生成部在输出数据信号与采样信号之间进行比较，并且基于比较结果之中的第一比较结果和第二比较结果生成第一控制信号和第二控制信号，第一比较结果指当输出数据信号在第一方向上做出转换时获得的结果，并且第二比较结果指当输出数据信号在第一方向上做出转换之后、输出数据信号在第二方向上最初做出转换时获得的结果。
(16)根据(15)所述的接收装置，其中，转换检测部基于输入数据信号在第一方向上的转换对输入数据信号执行频率划分，并且检测经过频率划分的输入数据信号的转换。
(17)根据(15)或(16)所述的接收装置，其中，当第一比较结果与第二比较结果不同时，信号生成部基于比较结果生成第一控制信号。
(18)根据(15)或(16)所述的接收装置，其中，当第一比较结果与第二比较结果相同时，信号生成部基于比较结果生成第二控制信号。
(19)根据(2)至(18)中任一项所述的接收装置，其中，
第一采样部在时钟信号在第一方向上做出转换的时刻对输入数据信号进行采样，以及第二采样部在时钟信号在第二方向上做出转换的时刻对输入数据信号进行采样。
(20)根据(2)至(18)中任一项所述的接收装置，其中，
时钟信号包括具有彼此不同的相位的多个时钟信号，以及
第一采样部和第二采样部基于多个时钟信号对输入数据信号进行采样。
(21)根据(1)至(20)中任一项所述的接收装置，其中，控制部在预定时间段内基于时钟信号和参考时钟信号生成第一控制信号。
(22)根据(1)至(20)中任一项所述的接收装置，其中，控制部在预定时间段内基于时钟信号和输入数据信号生成第一控制信号。
(23)根据(21)或(22)所述的接收装置，其中，预定时间段指激活系统之后的时间段。
(24)一种接收方法，包括：
检测输入数据信号的转换；
生成时钟信号，并且基于输入数据信号的转换改变时钟信号的相位，时钟信号具有根据第一控制信号的频率；
基于时钟信号对输入数据信号进行采样，并且由此生成输出数据信号，以及
基于输入数据信号、输出数据信号以及时钟信号生成第一控制信号。
本申请以2015年3月24日向美国专利商标局申请的美国专利申请第14/666528号为基础要求优先权，该申请全部内容引用于此以供参考。
本领域技术人员应当理解的是，只要在所附权利要求或其等同物范围内，则可以根据设计需求和其他因素做出各种变型、组合、子组合、以及更改。

Claims (20)

1.一种接收数据信号的接收装置，包括：
转换检测部，被配置为检测输入数据信号的转换；
振荡部，被配置为生成时钟信号，并且基于由所述转换检测部做出的检测结果改变所述时钟信号的相位，所述时钟信号具有根据第一控制信号的频率；
第一采样部，被配置为基于所述时钟信号对所述输入数据信号进行采样，并且由此生成输出数据信号；以及
控制部，包括：
第二采样部，被配置为基于所述时钟信号在与所述第一采样部对所述输入数据信号进行采样的时刻不同的时刻对所述输入数据信号进行采样，并且由此生成采样信号；
定时调整部，被配置为根据第二控制信号调整所述第二采样部中的采样时刻；以及
信号生成部，被配置为在所述输出数据信号与所述采样信号之间进行比较，并且基于比较结果生成所述第一控制信号和所述第二控制信号。
2.根据权利要求1所述的接收装置，其中，
所述定时调整部包括延迟部，所述延迟部被配置为将所述输入数据信号延迟根据所述第二控制信号的延迟量，以及
所述第二采样部对通过所述延迟部延迟的所述输入数据信号进行采样，并且由此生成所述采样信号。
3.根据权利要求2所述的接收装置，其中，所述第一采样部对通过所述延迟部延迟的所述输入数据信号进行采样，并且由此生成所述输出数据信号。
4.根据权利要求1所述的接收装置，其中，
所述定时调整部包括延迟部，所述延迟部被配置为将所述输入数据信号延迟根据所述第二控制信号的延迟量，以及
所述转换检测部检测通过所述延迟部延迟的所述输入数据信号的转换。
5.根据权利要求1所述的接收装置，其中，
所述定时调整部包括延迟部，所述延迟部被配置为将所述时钟信号延迟根据所述第二控制信号的延迟量，以及
所述第二采样部基于通过所述延迟部延迟的所述时钟信号对所述输入数据信号进行采样，并且由此生成所述采样信号。
6.根据权利要求1所述的接收装置，其中，所述信号生成部基于所述比较结果之中的第一比较结果生成所述第二控制信号，所述第一比较结果指在所述输出数据信号连续做出预定次数以上的转换时获得的结果。
7.根据权利要求6所述的接收装置，其中，所述信号生成部基于所述比较结果之中的、所述第一比较结果以外的比较结果生成所述第一控制信号。
8.根据权利要求1所述的接收装置，其中，所述信号生成部基于所述比较结果之中的第二比较结果生成所述第一控制信号，所述第二比较结果指在所述输出数据信号的符号连续预定次数以上变得相同之后、所述输出数据信号做出第一次转换时获得的结果。
9.根据权利要求8所述的接收装置，其中，所述信号生成部基于所述比较结果之中的、所述第二比较结果以外的比较结果生成所述第二控制信号。
10.根据权利要求6所述的接收装置，其中，所述转换检测部检测在第一方向上对所述输入数据信号做出的转换和在第二方向上对所述输入数据信号做出的转换。
11.根据权利要求1所述的接收装置，其中，
所述转换检测部检测在第一方向上所述输入数据信号做出的转换，并且所述信号生成部基于所述比较结果之中的第一比较结果和第二比较结果生成所述第一控制信号和所述第二控制信号，所述第一比较结果指当所述输出数据信号在所述第一方向上做出转换时获得的结果，并且所述第二比较结果指当所述输出数据信号在所述第一方向上做出转换之后、所述输出数据信号在第二方向上最初做出转换时获得的结果。
12.根据权利要求11所述的接收装置，其中，所述转换检测部基于所述输入数据信号在所述第一方向上的转换对所述输入数据信号执行频率划分，并且检测经过所述频率划分的所述输入数据信号的转换。
13.根据权利要求11所述的接收装置，其中，当所述第一比较结果与所述第二比较结果不同时，所述信号生成部基于所述比较结果生成所述第一控制信号。
14.根据权利要求11所述的接收装置，其中，当所述第一比较结果与所述第二比较结果相同时，所述信号生成部基于所述比较结果生成所述第二控制信号。
15.根据权利要求1所述的接收装置，其中，
所述第一采样部在所述时钟信号在第一方向上做出转换的时刻对所述输入数据信号进行采样，以及
所述第二采样部在所述时钟信号在第二方向上做出转换的时刻对所述输入数据信号进行采样。
16.根据权利要求1所述的接收装置，其中，
所述时钟信号包括具有彼此不同的相位的多个时钟信号，并且所述第一采样部和所述第二采样部基于所述多个时钟信号对所述输入数据信号进行采样。
17.根据权利要求1所述的接收装置，其中，所述控制部在预定时间段内基于所述时钟信号和参考时钟信号生成所述第一控制信号。
18.根据权利要求1所述的接收装置，其中，所述控制部在预定时间段内基于所述时钟信号和所述输入数据信号生成所述第一控制信号。
19.根据权利要求17所述的接收装置，其中，所述预定时间段指激活系统之后的时间段。
20.一种接收数据信号的接收方法，包括：
检测输入数据信号的转换；
生成时钟信号，并且基于所述输入数据信号的所述转换改变所述时钟信号的相位，所述时钟信号具有根据第一控制信号的频率；
基于所述时钟信号对所述输入数据信号进行采样，并且由此生成输出数据信号；
基于所述时钟信号在与所述第一采样部对所述输入数据信号进行采样的时刻不同的时刻对所述输入数据信号进行采样，并且由此生成采样信号；
根据第二控制信号调整所述第二采样部中的采样时刻；以及
在所述输出数据信号与所述采样信号之间进行比较，并且基于比较结果生成所述第一控制信号和所述第二控制信号。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483989B2 (en) 2015-09-11 2019-11-19 Sony Semiconductor Solutions Corporation Phase-locked loop, phase-locking method, and communication unit
CN109687951B (zh) * 2017-10-19 2021-06-01 创意电子股份有限公司 取样相位调整装置及其调整方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101038310A (zh) * 2007-02-07 2007-09-19 北京航空航天大学 谐振式传感器敏感结构频率特性的数字测试系统
CN101088244A (zh) * 2004-12-23 2007-12-12 皇家飞利浦电子股份有限公司 用于接收和/或用于解码数据信号的接口电路及方法
CN101090270A (zh) * 2006-06-15 2007-12-19 中兴通讯股份有限公司 一种实现高速模/数转换的装置及其方法
CN101627572A (zh) * 2007-04-11 2010-01-13 哉英电子股份有限公司 接收装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970002949B1 (ko) * 1994-05-25 1997-03-13 삼성전자 주식회사 디지탈 통신시스템의 클럭발생방법 및 그 회로
JP3346442B2 (ja) 1995-02-07 2002-11-18 日本電信電話株式会社 タイミング抽出回路
US6901127B1 (en) * 2000-04-26 2005-05-31 Sigmatel, Inc. Method and apparatus for data recovery
US7180966B2 (en) * 2001-10-26 2007-02-20 International Business Machines Corporation Transition detection, validation and memorization circuit
JP3802447B2 (ja) * 2002-05-17 2006-07-26 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
JP4158465B2 (ja) * 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
TWI263408B (en) * 2005-01-18 2006-10-01 Sunext Technology Co Ltd Digital frequency/phase recovery circuit
TWI300293B (en) * 2005-10-07 2008-08-21 Ind Tech Res Inst Clock generator and data recovery circuit utilizing the same
JP2007181000A (ja) 2005-12-28 2007-07-12 Nippon Telegr & Teleph Corp <Ntt> タイミング抽出回路
JP4749168B2 (ja) * 2006-02-01 2011-08-17 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
JP4658097B2 (ja) * 2006-07-27 2011-03-23 パナソニック株式会社 パルス同期復調装置
JP4972580B2 (ja) * 2008-02-19 2012-07-11 株式会社日立製作所 クロック再生回路
JP5100783B2 (ja) * 2010-04-27 2012-12-19 シャープ株式会社 受信機器及び画像形成装置
KR20130092299A (ko) * 2012-02-10 2013-08-20 삼성전자주식회사 레이턴시 제어 회로 및 이를 포함하는 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101088244A (zh) * 2004-12-23 2007-12-12 皇家飞利浦电子股份有限公司 用于接收和/或用于解码数据信号的接口电路及方法
CN101090270A (zh) * 2006-06-15 2007-12-19 中兴通讯股份有限公司 一种实现高速模/数转换的装置及其方法
CN101038310A (zh) * 2007-02-07 2007-09-19 北京航空航天大学 谐振式传感器敏感结构频率特性的数字测试系统
CN101627572A (zh) * 2007-04-11 2010-01-13 哉英电子股份有限公司 接收装置

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