CN102931969A - 数据提取的方法与装置 - Google Patents

Abstract

本发明公开了一种数据提取的方法与装置，该数据提取方法包括步骤：对一信号进行取样以取得多个取样值，当取样值转态时提供参考取样数量值，并依据参考取样数量值提供一单位位元取样数量值，以依据单位位元取样数量值而将各取样值对应至信号中的各位元数据。本发明可以节省晶体振荡器等外接振荡器与外接接脚的高成本。

Description

数据提取的方法与装置

技术领域

本发明涉及一种数据提取的方法与相关装置，且特别涉及一种可以在不锁定数据时钟脉冲的情形下提取数据位元及/或数据时钟脉冲的方法与相关装置。

背景技术

电子装置间会交换接口信号，接口信号中携载有数字数据，以使电子装置间能进行信息资讯的沟通与交流。当一发送端电子装置要将数字数据传输至一接收端电子装置时，发送端电子装置会依据一定的数据时钟脉冲而将数字数据的各个位元串行于一接口信号中，并将此接口信号传输至接收端。接收端电子装置收到此信号后，要对此接口信号进行数据提取，以取回接口信号中的各位元数据，进而解读出发送端电子装置所要传达的信息、资讯。

为使不同电子装置能正确地交换数据，数字数据会依照一定的协议/规格而被携载至接口信号中，例如说是通用串行总线(USB，Universal Serial Bus)的各版本规格、串行高级附件技术(SATA，Serial Advanced TechnologyAttachment)的各版本规格与快速外围组件互联(PCI-E，Peripheral ComponentInterconnect Express)的各版本规格等等。在现代的接口信号规格中，数字数据会被封装于分组中，以分组为单位进行数据交换。不过，在现代的接口信号规格中，数据时钟脉冲不会随接口信号一同传输至接收端电子装置。接收端电子装置需要在没有数据时钟脉冲的情形下提取接口信号中的各个位元。

为适应数据提取的需求，在一些公知技术中，如美国专利US5799050中提及的技术，是在接收端电子装置中使用晶体振荡器来提供精确时钟脉冲，据此来进行数据提取。不过，晶体振荡器无法整合于芯片中，芯片需设置外接接脚来接收晶体振荡器的时钟脉冲，增加公知数据提取技术的成本与功耗。

另一些公知技术，如美国专利US7453958、US6407641等所提及的技术，则是要先提供一个近似于数据时钟脉冲的粗略(rough)时钟脉冲，再设法对粗略时钟脉冲进行微调补偿，使其更逼近数据时钟脉冲。不过，此类公知技术对温度、工作电压与工艺漂移较为敏感；若粗略时钟脉冲偏离数据时钟脉冲太多，粗略时钟脉冲就难以被微调至趋近数据时钟脉冲，或者，要花很长的时间才能将粗略时钟脉冲微调至趋近数据时钟脉冲。再者，此类公知技术也缺乏应用上的弹性，不能以同一数据提取设计适用不同规格的接口。因为不同接口信号规格有不同的时钟脉冲、不同的分组长度，进行数据提取的时钟脉冲精确度要求也有所差异。举例而言，分组长度越长(分组中的位元数目越多)，数据提取所依据的时钟脉冲也要越精准。因此，相同的微调补偿机制无法适用于各种不同规格的接口。

发明内容

本发明有关于一种数据提取的方法与相关装置，对一信号(接口信号)进行数据提取，取回信号中携载的各位元。

本发明的一个目的是提供一种由一信号中提取数据的方法；信号中包括有多个位元数据，而此方法包含：对信号进行取样以取得多个取样值；当取样值转态(transit)时提供一参考取样数量值；依据参考取样数量值提供一单位位元取样数量值，以依据单位位元取样数量值而将取样值对应至各位元数据。

本发明的又一目的是提供一种时序提取的装置，由信号中提取数据，并可提取数据时钟脉冲的时序(频率及/或相位)。一实施例中，此装置包括有一单位位元检测器、一解码器、一缓冲器、一模式辨认器、一计数器、一频率补偿电路与一时钟脉冲产生器。

本发明的有益效果在于，相较于公知技术，本发明可以使用开回路自发振荡的时钟脉冲进行数据提取，不需要精确锁定数据时钟脉冲，所以可以节省晶体振荡器等外接振荡器与外接接脚的高成本，也不需要在芯片中使用高成本、布局面积大的内建式精确修整振荡器；本发明对温度、工作电压与工艺漂移也具有更佳的抵抗力。由于本发明不需以闭回路反馈锁定数据时钟脉冲，故响应速度也较快，不需耗费长时间等待时钟脉冲锁定。再者，本发明也可以广泛适用于不同规格的各种应用，为不同规格的接口信号进行数据提取。本发明也可持续地正确提取许多位元，不受限于取样时钟脉冲对数据时钟脉冲的同步程度。本发明各实施例中的缓冲器也可以增加本发明数据提取的容错能力。本发明数据提取技术也可以进一步延伸，以依据数据提取的结果一并提取数据时钟脉冲的时序。

为了对本发明之上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：

附图说明

图1示意的是依据本发明一实施例的装置。

图2绘示的是图1解码器依据本发明一实施例的运作示意图。

图3示意的是依据本发明另一实施例的装置。

图4示意的是图3单位位元搜寻器依据本发明一实施例的运作流程。

图5示意的是依据本发明又一实施例的装置。

其中，附图标记说明如下：

10a-10b、30：装置

12、12a-12b：单位位元检测器

14：解码器

16：缓冲器

18：取样模块

20：同步检测器

24：位元恢复器

26：低通滤波器

28：单位位元搜寻器

32：模式辨认器

34：计数器

36：频率补偿电路

38：时钟脉冲产生器

40：模式寄存器

42：数据比较器

44：控制处理器

46：数字控制振荡器

48：除频器

100：流程

102-116：步骤

Din、SYNCID、UNC、CTRL：信号

CLK：取样时钟脉冲

CK0：时钟脉冲

Nr、Nub、NrA、NrB：数量值

Ds、D1、D2：数据

Dv1-Dv4：位元串

B(.)、sync：位元

FG：标记

CV：计数值

具体实施方式

请参考图1，其所示意的是依据本发明3实施例的装置10a；装置10a可整合实现于一芯片中，由一信号Din中提取其所携载的数据，分辨出信号Din中的各个位元(即位元数据)。举例而言，信号Din中可以包括一对差分接口信号。装置10a中设有一单位位元检测器(unit bit detector)12a、一解码器(decoder)14与一缓冲器16。单位位元检测器12a中设有一取样模块18、一同步检测器20、一数据长度计算器22a、一位元恢复器(bit refresher)24与一低通滤波器26。

在单位位元检测器12a中，取样模块18耦接信号Din与一取样时钟脉冲CLK，依据取样时钟脉冲CLK的触发而对信号Din进行取样，以取得多个取样值；这些取样值依序排列于数据Ds中。取样模块18亦耦接数据长度计算器22a与解码器14。一实施例中，取样时钟脉冲CLK使取样模块18在每个数据时钟脉冲的周期中对每一个位元取得多个取样值。此取样时钟脉冲CLK可以是由一个自发(free-running)数字振荡器(未图示)所产生的，取样时钟脉冲CLK不必精确地与数据时钟脉冲同步，可以不是数据时钟脉冲的准确倍频。即使如此，本发明装置10a仍可正确进行数据提取。

同步检测器20耦接信号Din与数据长度计算器22a。在现代接口信号规格中，为便于接收端电子装置进行数据提取，每个分组的初始会携载有一同步序列。举例而言，在通用串行总线规格下，信号Din中的同步序列会以单端零(SE0，Single Ended Zero)信号状态启始，再接续一连串具有固定位元长度(位元个数)、以特定模式(pattern)转态的位元串，例如说是使每两个相邻位元间皆发生转态的模式。而单位位元检测器12a中的同步检测器20即是在信号Din中辨识同步序列，并在辨识出同步序列时触发一信号SYNCID。也就是说，当信号SYNCID被触发时，数据Ds中的取样值也会是对同步序列取样而得的取样值。

数据长度计算器22a耦接于取样模块18、同步检测器20、位元恢复器24与低通滤波器26。当同步检测器20产生触发信号SYNCID时，每当数据Ds中的取样值发生转态，数据长度计算器22a会提供一数量值Nr以作为一参考取样数量值。举例而言，当信号SYNCID被触发时，若数据Ds中的第(n+1)个取样值至第(n+Nr1)个取样值皆为相同逻辑值，但第(n+Nr1+1)个取样值转态为另一逻辑值，则数据长度计算器22a会将数量值Nr1提供为一参考取样数量值。同理，若接下来的第(n+Nr1+1)个取样值至第(n+Nr1+Nr2)个取样值为相同逻辑值，但后续的第(n+Nr1+Nr2+1)个取样值转态为另一逻辑值，则数据长度计算器22a会将数量值Nr2提供为另一个参考取样数量值。数据长度计算器22a提供的数量值Nr(如数量值Nr1、Nr2等等)会被传输至低通滤波器26。

一实施例中，低通滤波器26是一数字的低通滤波器(例如一数值累积器)，为数据长度计算器22a提供的数量值Nr进行长期的累计平均以得到一数量值Nub；此数量值Nub即为一单位位元取样数量值，代表信号Din中每一位元所对应的取样值个数。由于同步序列所具备的特定转态模式，可由数据长度计算器22a提供的数量值Nr得出单位位元取样数量值Nub。举例而言，若同步序列的特定模式转态使每两个相邻位元间皆发生转态，则维持未转态的取样值个数就会对应一个位元。例如说，在同步序列中，若第n个取样值与第(n+1)个取样值间有一次转态，第(n+Nr1)个取样值与第(n+Nr1+1)个取样值间发生次一转态，则第(n+1)个取样值至第(n+Nr1)个取样值的这Nr1个取样值就是由同一位元取样而得。依据此原理，单位位元检测器12a就可提供单一位元所对应的取样数量值Nub。

解码器14耦接于取样模块18与低通滤波器26，依据单位位元取样数量值Nub而将数据Ds中的取样值对应至各位元，也就是进行初步的数据提取，并提供对应的数据D1。请参考图2，其所绘示的是解码器14依据本发明一实施例进行解码的示意图。在信号Din中有位元串Dv1至Dv4等等，也有同步序列的各位元sync。各位元串Dv1至Dv4中的位元有相同的逻辑值；在没有数据时钟脉冲的情形下，无法分辨各位元串中有几个位元。不过，单位位元检测器12a会依据同步序列的位元sync检测出各个位元所对应的取样数量值Nub，而解码器14就能将每Nub个取样值对应至一个位元，进而在数据D1中分辨出信号Din内的各个位元。举例而言，依据数量值Nub可分辨出位元串Dv1内有相同逻辑值的位元B(j)至B(j+2)、位元串Dv2中有相同逻辑值的位元B(i)至B(i+2)、位元串Dv3中有位元B(i+3)与B(i+4)，位元串Dv4中则有位元B(i+5)，以此类推。

当解码器14将取样值对应至各位元时，若有第一数量个连续相邻的取样值均为相同逻辑值，但第一数量偏离数量值Nub的整数倍(例如数量值Nub的任一整数倍与第一数量间的差异未小于一预设值)，代表位元的解码出现待解决状况；此时，解码器14可触发一信号UNC来作为指示信号。举例而言，若数量值Nub为10个，第一数量为21个或19个，则第一数量接近数量值Nub的2倍，代表第一数量个取样值中有2个位元的数据，位元的解码可如常进行，未发生待解决状况。相对地，若数量值Nub为10个但第一数量为25个，第一数量就偏离了数量值Nub的整数倍而导致待解决状况，因为数量值Nub的整数倍为20(两倍)或30(三倍)，但第一数量并未接近这两者。待解决状况可能导因于信号Din的抖动(jitter)等因素；当其发生时，解码器14便会触发信号UNC。

待解决状况的发生代表信号Din中各位元所对应的取样值个数有所改变；举例而言，当信号Din受到较为严重的干扰时，会引发上述待解决状况。缓冲器16与位元恢复器24可用以处理上述的待解决状况。请再度参考图1。缓冲器16耦接于解码器14，缓冲存储多个取样值与单位位元。举例而言，当解码器16对第n个取样值与之后的各取样值(如第(n+1)个取样值等等)进行解码时，缓冲器16会缓冲存储先前的N个取样值，即第(n-N)至第(n-1)个取样值；其中N为一预设值。当信号UNC未被触发时，缓冲器16提供的信号D2也就是信号D1的延迟，其延迟程度由缓冲器16所暂存的取样值个数(也就是N)决定。

单位位元检测器12a中的位元恢复器24则耦接数据长度计算器22a、解码器14与低通滤波器26。当信号UNC被触发时，位元恢复器24会依据指示信号UNC而使低通滤波器26重新设定单位位元取样数量值Nub。举例而言，位元恢复器24可以使低通滤波器26将先前(信号UNC被触发前)累计平均的数量值Nub清除，从信号UNC被触发后所得的数量值Nr重新开始进行累计。或者，位元恢复器24可以使低通滤波器26对先前累计所得的数量值Nub赋予一较小的权重后继续累计，减少先前累计值对后续累计值的影响。

当信号UNC被触发后，缓冲器16便会依据位元恢复器24、低通滤波器26所重新设定的单位位元取样数量值Nub重新将缓冲存储的取样值对应至各位元，并将重新解码的结果输出至信号D2。如此，待解决状况便能被解除、修正。也就是说，缓冲器16可作为一恢复缓冲器(refresh buffer)，为装置10a增加容错的能力。

由图2可知，本发明提取数据的技术可以是开回路(open-loop)的，不必反馈控制取样时钟脉冲CLK。若取样时钟脉冲CLK未精确地与数据时钟脉冲同步，信号Din中每个位元所对应的取样值数量也会随时间而逐渐改变，但单位位元检测器12a也会不断地在检测到同步序列时更新单位位元取样数量值，使解码器14能持续依据更新的单位位元取样数量值正确地进行数据提取。也因为如此，本发明数据提取技术对工艺、工作电压与温度漂移的抵抗力会更好；即使取样时钟脉冲CLK的时序有所漂移，但数据提取还是能够正确地进行。同理，本发明数据提取技术也可推广应用至不同的接口信号规格；即使某一接口信号规格下的分组具有很长的位元长度(具有很多位元)，本发明数据提取技术仍可持续地正确提取其位元。

在图1实施例中，单位位元检测器12a是依据同步序列的检测来决定单位位元取样数量值Nub。不过，本发明也可以直接依据信号Din中的各位元数据进行数据提取。请参考图3，其所示意的是依据本发明另一实施例的装置10b；装置10b可整合实现于一芯片中，由一信号Din中提取其所携载的数据，分辨出信号Din中的各个位元。装置10b中设有一单位位元检测器12b、一解码器14与一缓冲器16。单位位元检测器12b中则设有一取样模块18、一数据长度计算器22b、一单位位元搜寻器28(unit bit finder)、一位元恢复器24与一低通滤波器26。

在单位位元检测器12b中，取样模块18耦接信号Din与一取样时钟脉冲CLK，依据取样时钟脉冲CLK的触发而对信号Din进行取样，并将取样值传输于数据Ds中。取样模块18亦耦接数据长度计算器22b与解码器14。一实施例中，取样时钟脉冲CLK使取样模块18在每个位元中取得多个取样值。

数据长度计算器22b耦接于取样模块18与单位位元搜寻器28。每当数据Ds中的取样值发生转态，数据长度计算器22a会提供一数量值NrA以作为一参考取样数量值。举例而言，若数据Ds中的第n个与第(n+1)个取样值间发生转态，第(n+1)个取样值至第(n+Nr1)个取样值皆维持相同逻辑值，但第(n+Nr1+1)个取样值转态为另一逻辑值，则数据长度计算器22b会将数量值Nr1提供为一参考取样数量值。同理，若接下来的第(n+Nr1+1)个取样值至第(n+Nr1+Nr2)个取样值为相同逻辑值，但后续的第(n+Nr1+Nr2+1)个取样值转态为另一逻辑值，则数据长度计算器22a会将数量值Nr2提供为另一个参考取样数量值。数据长度计算器22b提供的数量值NrA(如数量值Nr1、Nr2等等)会被传输至单位位元搜寻器28。

单位位元搜寻器28耦接于数据长度计算器22b与低通滤波器26。为了分辨信号Din中的各个位元，单位位元检测器12b会提供单位位元取样数量值Nub，也就是单一位元中有几个取样值。由于数据长度计算器22b是在取样值转态时提供参考取样数量值NrA，故数量值NrA会是数量值Nub的整数倍。举例而言，若信号Din中的第i个至第(i+1)个位元间转态，第(i+1)至第(i+M1)个位元皆为一第一逻辑值，第(i+M1)与第(i+M1+1)个位元间转态，后续的第(i+M1+1)至第(i+M1+M2)个位元同为一第二逻辑值，第(i+M1+M2)至第(i+M1+M2+1)个位元间又转态，则数据长度计算器22b会分别提供两个数量值Nr1＝M1*Nub以及Nr2＝M2*Nub作为输出的数量值NrA。虽然M1、M2与Nub皆为待解之值，但由此可看出，数量值Nub会是数量值Nr1与Nr2的公因数。只要有数个数量值NrA，就可以快速地利用辗转相除法找出数量值Nub。单位位元搜寻器28即是利用此原理来找出单位位元取样数量值Nub。单位位元搜寻器28可以比较多个参考取样数量值NrA，使单位位元检测器12b可依据比较结果提供单位位元取样数量值Nub。举例而言，单位位元搜寻器28可计算多个参考取样数量值NrA的公因数，使单位位元检测器12b得以依据公因数提供数量值Nub。

请参考图4，其所示意的是单位位元搜寻器28依据本发明一实施例的运作流程100。流程100有下列步骤：

步骤102：开始。当装置10b开始运作，便可开始流程100。

步骤104：将一足标i设定为初始值(如0)。此足标i代表流程100返回的次数。

步骤106：由数据长度计算器22b取得一个数量值NrA(即一数据长度)。

步骤108：比较足标i之值。若足标i仍为初始值，进行至步骤110；若足标已经大于初始值，进行至步骤114。

步骤110：累进足标i之值。

步骤112：记录一数量值B。

步骤114：累进足标i。于步骤106取得的数量值NrA可记为一数量值A。

步骤116：比较数量值A与B，将数量值A、B与A、B间差异的最小值记录为数量值B。然后返回至步骤106与步骤112。

单位位元搜寻器28的运作可举例说明如下。假设数据长度计算器22b依序提供三个数量值3*Nub、6*Nub与4*Nub。第一个数量值3*Nub会经由步骤108、110、112而被记录为数量值B。轮到第二个数量值6*Nub时，其会经历步骤108与114而被当作数量值A，并经由步骤116，使数量值3*Nub被记录为数量值B。等到第三个数量值4*Nub时，其会由步骤108与114而成为数量值A，并在步骤116中与数量值B比较，而数量值1*Nub(4*Nub与3*Nub之差)就会被记录为数量值B；此数量值B就是单位位元取样数量值Nub。在现代的接口信号规格中，会对转态出现的频繁程度订出下限，故流程100可以很快地就收敛至正确的单位位元取样数量值。举例而言，在通用串行总线规格中，每6个数据位元就一定要出现至少一次转态；也就是说，对数据长度计算器22b提供的数量值NrA而言，其值的上限就是6*Nub。

请再度参考图3。单位位元搜寻器28会将流程100的数量值B提供为参考取样数量值NrB；低通滤波器26耦接单位位元搜寻器28，为取样数量值NrB进行长期的累计平均，其结果即为单位位元取样数量值Nub。解码器14耦接取样模块14与低通滤波器26，依据数量值Nub而将数据Ds的各取样值对应至各位元。类似于图1实施例的装置10a，在图3实施例中亦设有缓冲器16与位元恢复器24；解码器14、缓冲器16与位元恢复器24的运作可由图1相关讨论类推。

装置10b可以在不辨识同步序列的情形下进行数据提取。类似于图1的装置10a，图3装置10b不需要对取样时钟脉冲CLK的频率、相位进行反馈控制，取样时钟脉冲CLK也不必精确地同步于数据时钟脉冲。数据长度计算器22b与单位位元搜寻器28会持续运作，使单位位元检测器12b可以持续更新单位位元取样数量值Nub。

本发明数据提取技术也可进一步延伸，一并提取单个或多个特定的时序。请参考图5，其所示意的是依据本发明一实施例的装置30。装置30可整合实现于一芯片中，由一信号Din中提取其所携载的数据，分辨出信号Din中的各个位元，并藉此提取单个或多个特定的时序。信号Din可以是由一对差分接口信号所形成。

装置30中设有一单位位元检测器12、一解码器14、一缓冲器16、一模式辨认器(pattern recognizer)32、一计数器34、一频率补偿电路36与一时钟脉冲产生器38。模式辨认器32中设有一模式寄存器(pattern register)40与一数据比较器(data comparator)42。在一实施例中，时钟脉冲产生器38为一全数字的时钟脉冲产生器，其可包括有一控制处理器(control processor)44、一数字控制振荡器(digital controlled oscillator)46与一除频器48。

在装置30中，单位位元检测器12耦接信号Din、解码器14与时钟脉冲产生器38。解码器14耦接单位位元检测器12与缓冲器16。缓冲器16耦接解码器14与模式辨认器32。模式辨认器32耦接缓冲器16与计数器34；计数器34则耦接模式辨认器32与频率补偿电路36。频率补偿电路36耦接计数器34与时钟脉冲产生器38，时钟脉冲产生器38则耦接单位位元检测器12、计数器34与频率补偿电路36。

在图5中，单位位元检测器12可以是图1中的单位位元检测器12a或是图3中的单位位元检测器12b；图5解码器14及缓冲器16的运作也可以类推自第1、3图中的解码器14及缓冲器16。也就是说，经由单位位元检测器12、解码器14与缓冲器16的运作，信号Din中的各个位元可被分辨出来，并呈现于数据D2中。单位位元检测器12运作所需的取样时钟脉冲CLK则是由时钟脉冲产生器38提供。

依据数据D2，模式辨认器32可辨识出信号Din中会周期性定时出现的定时性分组。举例而言，在通用串行总线规格的接口信号中，每隔一定的时间(如千分之一秒)就会出现一个帧启始(SOF，Start Of Frame)分组；也就是说，每两个帧启始分组间的时间间隔是固定的，而这段时间间隔中涵盖的位元数目(即数据时钟脉冲的周期数目)也会是固定已知的。本发明就是要利用此原理来提取单个或多个特定的时序。

依据解码器14、缓冲器16与数据D2提供的各个位元，模式辨认器32可辨识出信号Din中的定时性分组，并在辨识出定时性分组时触发一标记FG。计数器34依据标记FG计数时钟脉冲产生器38的边缘(如升缘及/或降缘)以提供一计数值CV；频率补偿电路36依据计数值CV提供一信号CTRL。信号CTRL为一控制信号，时钟脉冲产生器38即依据控制信号CTRL调整取样时钟脉冲CLK的时序。

假设取样时钟脉冲CLK的频率为f_clk，数据时钟脉冲则具有频率f_d。使取样时钟脉冲CLK与数据时钟脉冲同步，就是使频率f_clk与频率f_d间有固定的关系f_clk＝L*f_d(L为一定值，可以小于1、等于1或大于1)。由于定时性分组间的时间间隔是固定的，在该时间间隔内中取样时钟脉冲CLK的周期数目也会是已知的。例如说，在该时间间隔中，若数据时钟脉冲有Q个周期，则取样时钟脉冲CLK应该有Q*L个周期。而计数器34就是要依据取样时钟脉冲CLK的触发而计算此时间间隔中取样时钟脉冲CLK的周期个数，并反映于计数值CV中。若计数值CV显示取样时钟脉冲CLK的周期个数小于预期的周期个数Q*L，代表取样时钟脉冲CLK的频率偏低，而频率补偿电路36就会以信号CTRL控制时钟脉冲产生器38，使其提高取样时钟脉冲CLK的频率。相对地，若计数器34的计数值CV显示两定时性分组间的取样时钟脉冲周期个数高于预期的周期个数Q*L，代表取样时钟脉冲CLK的频率偏高，而频率补偿电路36就会使时钟脉冲产生器38降低取样时钟脉冲CLK的频率。在模式辨认器32、计数器34、频率补偿电路36对时钟脉冲产生器38的反馈控制下，取样时钟脉冲CLK会与数据时钟脉冲同步(两者间具有固定的频率、相位关系)，等效上也就是由信号Din中提取出数据时钟脉冲的时序。

在模式辨认器32中，模式寄存器40耦接数据比较器42。模式寄存器40记录有定时性分组(例如帧启始分组)所应具备的位元模式，数据比较器42比较数据D2中是否出现定时性分组的位元模式。若数据D2中出现定时性分组的位元模式，数据比较器42触发标记FG。

在时钟脉冲产生器38中，控制处理器44耦接数字控制振荡器46与除频器48；数字控制振荡器46耦接除频器48与控制处理器44。数字控制振荡器46产生时钟脉冲CK0，除频器48(例如一脉冲吞除器)利用吞除单个或多个时钟脉冲CK0的脉冲而对时钟脉冲CK0的频率进行调整，以产生取样时钟脉冲CLK。控制处理器44则依据信号CTRL控制数字控制振荡器46与除频器48，例如说是使数字控制振荡器46改变时钟脉冲CK0的频率，以及/或者使除频器48改变除频比率。

在图1、图3与图5的实施例中，可以用不同的技术产生取样时钟脉冲CLK，以触发单位位元检测器12a与12b中的取样模块18。假设数据时钟脉冲具有频率f_d，而在取样时钟脉冲CLK的触发下，取样模块18的取样频率f_s为频率f_d的K倍(K可以大于1)。在一倍频取样的实施例中，取样时钟脉冲CLK的频率f_s可以是频率f_d的K倍，以取样时钟脉冲CLK中的每一个周期触发一次取样。在另一种多相位的实施例中，取样时钟脉冲CLK可以包括K个辅助时钟脉冲，这K个辅助时钟脉冲的频率为f_d，第k个辅助时钟脉冲(k＝1至K)与第1个辅助时钟脉冲间的相位差为2*pi*(k-1)/K；每一辅助时钟脉冲的每一周期触发一次取样。在这K个辅助时钟脉冲的触发下，取样模块18同样可以达到K*f_d的取样频率。再又一种混合倍频取样与多相位的实施例中，取样时钟脉冲CLK包括K1个辅助时钟脉冲，K1不等于K，例如说，K1可以大于1但小于K。这K1个辅助时钟脉冲的频率为f_d*K/K1，第k个辅助时钟脉冲(k＝1至K1)与第1个辅助时钟脉冲间的相位差为2*pi*(k-1)/K1，每一辅助时钟脉冲的每一个周期触发一次取样。

一实施例中，本发明装置10a、10b与30皆可以用数字电路加以实现，不需使用模拟电路(像是电容、电感、电阻的振荡器、带隙参考电路与无源元件等等)。总结来说，相较于公知技术，本发明可以使用开回路自发振荡的时钟脉冲进行数据提取，不需要精确锁定数据时钟脉冲，所以可以节省晶体振荡器等外接振荡器与外接接脚的高成本，也不需要在芯片中使用高成本、布局面积大的内建式精确修整(trimmed)振荡器；本发明对温度、工作电压与工艺漂移也具有更佳的抵抗力。由于本发明不需以闭回路反馈锁定数据时钟脉冲，故响应速度也较快，不需耗费长时间等待时钟脉冲锁定。再者，本发明也可以广泛适用于不同规格的各种应用，为不同规格的接口信号进行数据提取。本发明也可持续地正确提取许多位元，不受限于取样时钟脉冲对数据时钟脉冲的同步程度。本发明各实施例中的缓冲器也可以增加本发明数据提取的容错能力。本发明数据提取技术也可以进一步延伸，以依据数据提取的结果一并提取数据时钟脉冲的时序。

综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本发明所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种数据提取方法，用于由一信号中提取数据，该信号中包括有多个位元数据，而该方法包含：

对该信号进行取样以取得多个取样值；

当取样值转态时提供一参考取样数量值；

依据该参考取样数量值提供一单位位元取样数量值；以及

依据该单位位元取样数量值而将该些取样值对应至各该位元数据。

2.如权利要求1所述的数据提取方法，其特征在于，该数据提取方法还包含：

于该信号中辨识一同步序列；

而当提供该单位位元取样数量值时，在该同步序列的取样值转态时提供该单位位元取样数量值。

3.如权利要求1所述的数据提取方法，其特征在于，该数据提取方法还包含：

比较多个参考取样数量值，并依据比较结果提供该单位位元取样数量值。

4.如权利要求1所述的方法，其特征在于，该数据提取方法还包含：

计算多个参考取样数量值的公因数，并依据该公因数提供该单位位元取样数量值。

5.如权利要求1所述的方法，其特征在于，该数据提取方法还包含：

在对应至同一逻辑值的第一数量个连续取样值中，若该单位位元取样数量值的整数倍与该第一数量间的差异不小于一预设值，则触发一指示信号；以及

依据该指示信号重新设定该单位位元取样数量值。

6.如权利要求5所述的方法，其特征在于，该数据提取方法还包含：

缓冲存储多个取样值；

当该指示信号被触发时，依据重新设定的单位位元取样数量值将缓冲存储的所述多个取样值对应至各该位元数据。

7.一种数据提取装置，用于由一信号中提取数据；该数据中包括有多个位元数据，而该装置包含：

一单位位元检测器，包含：

一取样模块，对该信号进行取样以取得多个取样值；以及

一数据长度计算器，当取样值转态时提供一参考取样数量值，使该单位位元检测器得以依据该参考取样数量值提供一单位位元取样数量值；以及

一解码器，依据该单位位元取样数量值与数据而将该些取样值对应至各该位元数据。

8.如权利要求7所述的数据提取装置，其特征在于，该数据提取装置还包含：

一同步检测器，于该信号中辨识一同步序列；其中，当该单位位元检测器提供该单位位元取样数量值时，依据该数据长度计算器在该同步序列的取样值转态时所提供的参考取样数量值提供该单位位元取样数量值。

9.如权利要求7所述的数据提取装置，其特征在于，该数据提取装置还包含：

一单位位元搜寻器，比较多个参考取样数量值，使单位位元检测器依据比较结果提供该单位位元取样数量值。

10.如权利要求7所述的数据提取装置，其特征在于，该数据提取装置还包含：

一单位位元搜寻器，计算多个参考取样数量值的公因数，使单位位元检测器依据该公因数提供该单位位元取样数量值。

11.如权利要求7所述的数据提取装置，其特征在于，当该解码器将所述多个取样值对应至各该位元数据时，在对应至同一逻辑值的第一数量个连续取样值中，若该单位位元取样数量值的整数倍与该第一数量间的差异未小于一预设值，则该解码器触发一指示信号；而该数据提取装置还包含：

一位元恢复器，依据该指示信号重新设定该单位位元取样数量值。

12.如权利要求11所述的数据提取装置，其特征在于，该数据提取装置还包含：

一缓冲器，缓冲存储多个取样值；当该指示信号被触发时，该缓冲器依据重新设定的单位位元取样数量值将缓冲存储的所述多个取样值对应至各该位元数据。

13.如权利要求7所述的数据提取装置，其特征在于，该数据提取装置还包含：

一模式辨认器，依据该解码器提供的各该位元数据而由该信号中辨识一定时性分组，并在辨识出定时性分组时触发一标记；

一计数器，依据该标记计数一计数值；

一频率补偿电路，依据该计数值提供一控制信号；以及

一时钟脉冲产生器，依据该控制信号调整一时钟脉冲的时序；其中，该取样模块依据该时钟脉冲进行取样。

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