CN102739390A

CN102739390A - 一种时钟恢复电路

Info

Publication number: CN102739390A
Application number: CN2011100933819A
Authority: CN
Inventors: 高慧
Original assignee: Beijing CEC Huada Electronic Design Co Ltd
Current assignee: Beijing CEC Huada Electronic Design Co Ltd
Priority date: 2011-04-14
Filing date: 2011-04-14
Publication date: 2012-10-17

Abstract

本发明提出一种时钟恢复电路，主要结构分三个部分：误差提取部分(FD)，逻辑控制部分(CON)和数字控制振荡器(DCO)，FD给出可用于判断输入波形频率和DCO输出波形频率之间大小关系的信息；CON接收到频率误差计数器的内容后即可判断两者的大小关系，并根据校准算法控制DCO频率向目标频率和精度收敛；DCO是定制设计的数字控制振荡器，其频率由CON给出的控制字调节。通过本结构实现在无晶体振荡器的条件下输出高频率精度的时钟并保持时钟频率，用于USB、光纤通信、射频识别等领域时钟的恢复。

Description

一种时钟恢复电路

技术领域：

本发明涉及一种时钟恢复电路及其实现方法，是一种无需外部参考时钟即可恢复嵌入在数据流中时钟信号的结构，实现在无晶体振荡器的条件下输出高频率精度的时钟并保持时钟频率，用于USB、光纤通信、射频识别等领域时钟的恢复。

背景技术：

随着通信技术的不断发展，时钟恢复电路(CRC)的应用越来越广泛。在很多通信系统中，数据传输时并没有附加的时钟参考，而外接晶振一方面会提高成本，一方面在时钟频率较高的条件下无法达到所需的时钟频率，时钟恢复电路在其中的作用就是恢复出嵌入在数据流中的时钟信号，再利用该时钟消除数据的抖动和恢复数据。

常用的时钟恢复电路(CRC)的结构基于锁相环原理实现，用于有数据输入时提取时钟，却无法在无数据输入的情况下保持时钟的频率，因此只能用在接收器中，而不能用在发送器中。

本发明提出的一种时钟恢复电路结构，可以在有数据输入时提取时钟，并一直保持时钟的频率，可以应用在收发器中，应用领域如USB、光纤通信、射频识别等。

发明内容：

本发明提出了一种时钟恢复电路，主要结构分三个部分：误差提取部分(FD)，逻辑控制部分(CON)和数字控制振荡器(DCO)，如图1所示。

FD给出可用于判断输入波形频率和DCO输出波形频率之间大小关系的信息；CON接收到频率误差计数器的内容后即可判断两者的大小关系，并根据校准算法控制DCO频率向目标频率和精度收敛；DCO是定制设计的数字控制振荡器，其频率由CON给出的控制字调节。

误差提取部分(FD)的作用是提取有助于逻辑控制部分(CON)进行频率误差极性判断的信息，即FD内部的误差分析计数器记录的DCO输出信号在规定的一段时间内振荡了多少个周期。误差提取的信息是频率高或低的极性，即只要能够判断出DCO输出频率相对于参考信号是高了还是低了即可，而无须判断出高或低的程度。

时钟频率的校准过程由多个校准步组成，其中每一个校准步的工作原理如图2所示。利用数据通信中的同步信号，对两个连续的同向沿(如上升沿)之间的间隔进行计数，从计数信息中获取频率误差信息。为了提高时钟校准的精度，计数时钟必须与数据信号的翻转沿严格同步。校准步推动着算法将DCO输出向目标频率和精度收敛。校准步的多少反映了算法收敛的速度和稳定性。

每一步FD的误差提取过程如下：当系统处在校准启动状态后，第一个到来的输入数据信号(DATA)的上升沿触发DCO开始有效振荡，并开始记录DCO输出的时钟上升沿数；在第二个到来的DATA信号的上升沿处停止计数，计数器的结果会在同步区间被采到：如果计数结果处在设定的区间1，则认为本地频率尚小于目标频率；如果计数结果处在设定的区间2，则认为本地频率大于目标频率；其余情况被认为异常，不会进行校准算法。计数区间的设定取决于数据速率与DCO目标频率的关系。CON利用DCO的输出时钟同步频率误差极性判断和DCO频率校准；在DATA信号的第三个上升沿处，一次校准步结束，FD需要恢复成待校准状态。

附图说明：

图1CRC系统框图

图2单个校准步的工作原理

图3FD内部结构连接关系图

具体实施方式：

在时钟恢复电路的主要结构中，FD的主要结构是一个异步控制的计数器，此计数器的设计考虑包括频率误差分辨精度、计数器可工作最高频率和有效的计数时长。频率误差分辨精度决定了计数器需要数多少个周期以及由此确定的计数时长。FD内部结构连接关系图如图3所示。该设计在实现过程中需要着重注意以下3点：

1，模块内时序较复杂，同时存在2个同步信号DATA和CLK及一个异步信号clear，并且CLK信号的频率在一定的范围内变化，所以在实现的时候需要特别注意各时序约束条件的满足。

2，注意各信号的初值确认。

3，图中路径P1和P2需要严格匹配，实现时这两条路径上的器件需要根据匹配原则设计和放置。

异步RST信号在FD模块内的功能是生成clear复位信号，当RST信号有效时，clear信号为‘0’，FD模块处在复位状态。RST信号的变化不会停止DCO振荡。

同步STD信号用于控制DCO振荡，当STD信号有效时，DCOen信号为‘0’，DCO停止振荡，模块内所有寄存器值维持不变。下图表示了STD信号失效后，相关顶层端口的信号时序，如果STD信号有效前模块已经完成校准，STD信号失效后，模块直接恢复出校准完成后的频率值。如果STD信号有效前模块未完成校准，STD信号失效后，模块自动继续进行校准。STD信号有效时需要和DCO输出48MHz时钟同步，这样做的目的是保护时钟信号的完整性。

Claims

1.一种时钟恢复电路，其特征在于主要包含三个部分：误差提取部分FD、逻辑控制部分CON和数字控制振荡器DCO，其中FD内部的误差分析计数器记录DCO输出的信号在一段时间内振荡的周期信息；CON接收到误差分析计数器记录的信息后判断输入数据频率和DCO输出的信号频率之间的大小关系，并根据校准算法控制DCO输出的信号频率向输入数据频率和精度收敛。

2.如权利要求1所述的一种时钟恢复电路，其特征在于利用数据通信中的同步信号，对两个连续的同向沿之间的间隔进行计数，从计数信息中获取频率误差信息。

3.如权利要求1或2所述的一种时钟恢复电路，其特征在于为了提高时钟校准的精度，输入数据和DCO输出的信号的翻转沿严格同步。

4.如权利要求1或2所述的一种时钟恢复电路，其特征在于具体步骤如下：

当校准状态启动后，第一个到来的输入数据的上升沿触发DCO开始有效振荡，误差分析计数器记录DCO输出的信号上升沿数；在第二个到来的输入数据的上升沿处停止计数，误差分析计数器记录的结果在同步区间被采到；CON利用DCO输出的信号频率和输入数据频率的误差进行大小判断，并根据校准算法控制DCO进行频率校准；在输入数据的第三个上升沿处，一次校准步结束，FD恢复成待校准状态。