KR101421909B1 - 기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치 및 테스트 시스템 - Google Patents

기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치 및 테스트 시스템 Download PDF

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어드밴테스트 (싱가포르) 피티이. 엘티디.
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Abstract

기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치는, 테스트 패턴 생성기 및 출력 데이터 수정기를 포함한다. 테스트 패턴 생성기는, 스캔 체인 테스트 입력 비트 시퀀스의 사전 결정된 수의 스타트 비트를 사전 결정된 스타트 비트 시퀀스로 대체함으로써 스캔 체인 테스트 입력 비트 시퀀스를 수정한다. 또한 테스트 패턴 생성기는, 수정된 스캔 체인 테스트 입력 비트 시퀀스를 피시험 장치에 제공한다. 출력 데이터 수정기는, 수정된 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생되었으며 피시험 장치로부터 수신한 스캔 체인 테스트 출력 비트 시퀀스를 수정한다. 스캔 체인 테스트 출력 비트 시퀀스는, 스캔 체인 테스트 출력 비트 시퀀스의 사전 결정된 수의 엔드 비트를 사전 결정된 엔드 비트 시퀀스로 대체함으로써 수정되어 상기 기준 스캔 체인 테스트 데이터를 획득한다.

Description

기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치 및 테스트 시스템{TEST APPARATUS FOR GENERATING REFERENCE SCAN CHAIN TEST DATA AND TEST SYSTEM}
본 발명에 따른 실시예는 디지털 장치의 테스트 개념에 관한 것이고, 상세하게는, 기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치 및 방법, 고장 스캔 체인의 고장 위치 및 고장 타입의 정보를 판정하는 테스트 시스템 및 방법에 관한 것이다.
디지털 장치의 테스트를 위해서, 많은 경우에, 디지털 랜덤 로직은 스캔 테스트 혹은 LBiST(Logic Built-in Self Test)를 통해서 테스트된다. 두 테스트 카테고리 모두, 테스트 패턴의 시프트 인 및 테스트 결과의 시프트 아웃을 가능하게 하는 스캔 체인에 의존하고 있다. 결함으로 인해서 스캔 체인을 통한 시프팅이 블록되면, 스캔 테스트 및 LBiST가 방해받고, 그 테스트의 결과로서 종종 범위가 상당히 감소된 것이 된다. 그 사이에 블로킹 결함이 발생한 2개의 연속 스캔 셀을 식별하도록, 신속하게 블록된 체인 스캔을 분석하는 것이 요구된다. 또한, 고장 분석을 이용해서, 결함의 근본적인 원인을 찾아서 문제를 해결하고 생산율을 높일 수 있다.
설계 처리 과정에서 피시험 장치(DUT)에 하드웨어를 추가하는 것은 상당한 비용이 들고, 이는 이러한 기술이 상당한 다이 면적을 필요로 하기 때문이다.
블록된 스캔 체인에서는, 추가 하드웨어가 없다면, 경우에 따라서는 고장 위치가 정확하고 명확하게 식별될 수 없다는 고유한 문제가 있다.
블록된 체인 분석을 실행하는 소프트웨어적인 해법이 있기는 하지만, 이는 분석을 위해서는 정확하게 구성되어야 하는, DUT의 유효한 시뮬레이션 모델을 필요로 한다. 또한, 최근의 설계 동작을 시뮬레이션하기 위해서는 상당한 연산력이 필요하고, 이는 수분, 수시간 심지어 며칠이 걸릴 수도 있다. 불분명한 결과를 처리하기 위해서, 일부 소프트웨어적인 해법에서는 그 결과에 대한 신뢰도를 제공하기도 한다.
블록된 스캔 분석을 위해서, Inovys는 미국 특허 US 7568139호를 출원했으며, 여기서는 영구적인 결함에 의해 블록되는 스캔 체인을 분석하기 위해서, 테스크 장치에 대해 공지된 알고리즘을 실시하는 방법이 개시되어 있다. 이 방법은 불분명한 결과는 처리할 수 없고, 이 경우 잘못된 고장 영역을 보고할 수도 있다.
본 발명의 목적은, 테스트 시간을 줄이고, 하드웨어적인 수고를 줄이며 및/또는 고장 위치 확인의 정확성을 향상시킬 수 있는, 개선된 디지털 장치 테스트 개념을 제공하는 것이다.
상기 목적은 청구항 1에 개시된 테스트 장치, 청구항 8에 개시된 테스트 시스템, 또는 청구항 18 혹은 19에 개시된 방법에 의해 달성된다.
본 발명의 실시예에서는, 테스트 패턴 생성기와 출력 데이터 수정기(modifier)를 포함한, 기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치가 제공된다. 테스트 패턴 생성기는, 스캔 체인 테스트 입력 비트 시퀀스의 사전 결정된 수의 스타트 비트를 사전 결정된 스타트 비트 시퀀스로 대체함으로써 스캔 체인 테스트 입력 비트 시퀀스를 수정하도록 구성된다. 또한, 테스트 패턴 생성기는 수정된 스캔 체인 테스트 입력 비트 시퀀스를 피시험 장치에 제공하도록 구성된다. 출력 데이터 수정기는, 피시험 장치로부터 수신했으며, 수정된 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 스캔 체인 테스트 출력 비트 시퀀스를 수정하도록 구성된다. 스캔 체인 테스트 출력 비트 시퀀스는, 스캔 체인 테스트 출력 비트 시퀀스의 사전 결정된 수의 엔드 비트를 사전 결정된 엔드 비트 시퀀스로 대체함으로써 수정되어서 기준 스캔 체인 테스트 데이터를 획득한다.
본 발명에 따른 실시예는, 고장 스캔 체인을 포함하는 피시험 장치의 동작이, 수정된 테스트 패턴을 고장없는 피시험 장치에 제공함으로써 시뮬레이션된다는 중심 사상에 기초하고 있다. 이를 위해서, 테스트 장치는, 스캔 체인 테스트 입력 비트 시퀀스의 하나 이상의 스타트 비트 및 스캔 체인 테스트 출력 비트 시퀀스의 적어도 하나의 엔드 비트를 사전 결정된 비트 시퀀스로 대체한다. 이로써, 영구적으로 블록된 혹은 일시적으로 블록된 스캔 체인의 출력은 고장없는 장치에 의해 재현될 수 있다. 이 기준 스캔 체인 테스트 데이터를 고장 장치의 출력과 비교해서, 고장 장치의 고장 위치 및 고장 타입(예컨대, 0-고착(stuck-at-0) 혹은 1-고착)에 관한 정보를 얻을 수 있다.
이로써, 예컨대, 피시험 장치에 추가 하드웨어가 필요없고, 비교 결과만 보고하면 되므로 소프트웨어 시뮬레이션 해법에 비해서 테스트 로깅 데이터의 양을 줄일 수 있으며, 테스트 시간을 상당히 감소시킬 수 있고, 랜덤 고장의 체계적인 구별이 가능하며, 물리적인 고장의 분석 시간이 감소된다.
본 발명에 따른 실시예는 일부 테스트 장치를 포함하는 테스트 시스템에 관한 것으로, 이 테스트 장치는 서로 다른 복수의 추정 고장 위치, 서로 다른 고장 타입 및/또는 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 대한 복수의 기준 스캔 체인 테스트 데이터를 결정한다. 또한, 테스트 시스템은 평가 유닛을 포함한다. 이 평가 유닛은, 획득한 복수의 스캔 체인 테스트 데이터를 고장 장치의 출력과 비교해서, 고장 장치의 고장 스캔 체인의 고장 위치 및 고장 타입에 관한 정보를 획득한다.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 실시예를 상세하게 설명한다.
도 1은 기준 스캔 체인 테스트 데이터를 생성하는 테스트 장치의 블록도,
도 2는 고장없는(faultless) 스캔 체인 테스트를 나타내는 개략도,
도 3은 스캔 플립-플롭(3)과 스캔 플립-플롭(4) 사이의 0-고착 고장(stuck-at 0 fault)을 포함하는 고장 스캔 체인의 스캔 체인 테스트를 나타내는 개략도,
도 4는 스캔 플립-플롭(3)과 스캔 플립-플롭(4) 사이의 0-고착 고장을 재현하는 고장없는 장치의 스캔 체인 테스트를 나타내는 개략도,
도 5는 스캔 플립-플롭(3)과 스캔 플립-플롭(4) 사이의 1-고착 고장을 재현하는 고장없는 장치의 스캔 체인 테스트를 나타내는 개략도,
도 6a는 스캔 플립-플롭(3)과 스캔 플립-플롭(4) 사이의 1-고착 고장을 재현하는 홀수개의 인버터를 포함하는 고장없는 스캔 체인의 스캔 체인 테스트를 나타내는 개략도,
도 6b는 스캔 플립-플롭(3)과 스캔 플립-플롭(4) 사이의 0-고착 고장 및 스캔 플립-플롭(3)과 스캔 플립-플롭(4) 사이의 1-고착 고장을 재현하는 고장없는 스캔 체인의 스캔 체인 테스트를 나타내는 개략도,
도 7은 테스트 시스템의 블록도,
도 8은 다른 테스트 시스템의 블록도,
도 9는 기준 스캔 체인 테스트 데이터를 생성하는 방법의 흐름도,
도 10은 고장 스캔 체인의 고장 위치 및 고장 타입에 관한 정보를 판정하는 방법의 흐름도이다.
이하에서는 부분적으로, 동일한 혹은 유사한 기능 특성을 가진 개체 및 기능부에 대해서는 동일한 참조 번호를 붙이고, 이러한 구성 요소에 대한 설명이 어느 한 도면에 대해서 행해졌다면, 실시예에 대한 설명이 중복되지 않도록 다른 도면에서도 마찬가지로 적용될 수 있다.
도 1은 본 발명의 실시예에 따른, 기준 스캔 체인 테스트 데이터(122)를 생성하는 테스트 장치(100)의 블록도이다. 테스트 장치(100)는 테스트 패턴 생성기(110) 및 출력 데이터 수정기(120)를 포함한다. 테스트 장치(100)가 피시험 장치(130)에 접속되어 있어서, 테스트 패턴 생성기(110)는 피시험 장치(130)에 테스트 데이터를 제공할 수 있고, 피시험 장치(130)는 출력 데이터 수정기(120)에 출력 테스트 데이터를 제공할 수 있다. 피시험 장치(130)는 테스트 장치(100)의 일부가 아니다. 테스트 패턴 생성기(110)는, 스캔 체인 테스트 입력 비트 시퀀스(102)의 사전 결정된 수의 스타트 비트를 사전 결정된 스타트 비트 시퀀스로 대체함으로써, 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정한다. 또한, 테스트 패턴 생성기(110)는 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)를 피시험 장치(130)에 제공한다. 출력 데이터 수정기(120)는, 피시험 장치(130)로부터 수신한, 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정한다. 스캔 체인 테스트 출력 비트 시퀀스(132)를, 스캔 체인 테스트 출력 비트 시퀀스(132) 중 사전 결정된 수의 엔드 비트를 사전 결정된 엔드 비트 시퀀스로 대체함으로써 수정해서, 기준 스캔 체인 테스트 데이터(122)를 획득한다.
스캔 체인 테스트 입력 비트 시퀀스(102) 및 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정함으로써, 고장없는 장치(정상적인 장치)가, 고장 스캔 체인을 포함하고 있는 장치의 동작을 재현할 수 있다. 환언하면, 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 스캔 체인 테스트 출력 비트 시퀀스(132)를 출력하는 피시험 장치(130)의 스캔 체인은 고장이 없을 것이다. 이로써, 고장 장치의 스캔 체인 출력 데이터를 평가하기 위한 기준 스캔 체인 테스트 데이터(122)를 매우 신속하게 생성할 수 있다(예컨대, 소프트웨어 시뮬레이션을 이용한 고장 분석에 비해서). 또한, 피시험 장치(130)(DUT)에 대한 어떠한 추가 하드웨어도 필요없다.
스캔 체인 테스트 입력 비트 시퀀스(102) 및 스캔 체인 테스트 출력 비트 시퀀스(132)는, 기준 스캔 체인 테스트 데이터(122)가 판정되는 피시험 장치(130)의 스캔 체인 각각의 스캔 셀(예컨대, 플립-플롭)마다 하나의 비트를 포함할 수 있다. 따라서, 사전 결정된 수의 스타트 비트 및 사전 결정된 수의 엔드 비트는, 0과 스캔 체인 테스트 입력 비트 시퀀스(102)의 비트 수와의 사이, 혹은 0과 스캔 체인 테스트 출력 비트 시퀀스(132)의 비트 수와의 사이가 될 것이다.
테스트 장치(100)는, 피시험 스캔 체인 내의 서로 다른 위치에서의 고장 혹은 서로 다른 고장 타입에 대해, 기준 스캔 체인 테스트 데이터(122)를 결정할 수 있다. 이 경우, 스타트 비트의 수 및 엔드 비트의 수는, 기준 스캔 체인 테스트 데이터(122)가 생성되는 스캔 체인 내의 추정 고장 위치에 따라 달라진다. 환언하면, 각각의 추정 고장 위치마다, 스타트 비트의 수 및 엔드 비트의 수는 달라질 수 있다. 예컨대, 스타트 비트의 수(#sb)와 엔드 비트의 수(#eb)의 합은 스캔 체인 테스트 입력 비트 시퀀스(102)의 비트 수와 같을 수 있고(#ibs=#sb+#eb), 또한 스캔 체인 테스트 출력 비트 시퀀스(132)의 비트 수와 같을 수 있다(#obs=#sb+#eb). 환언하면, 스타트 비트의 수와 엔드 비트의 수의 합은 테스트되는 스캔 체인의 스캔 셀의 수와 같다.
사전 결정된 스타트 비트 시퀀스 및 사전 결정된 엔드 비트 시퀀스는 기준 스캔 체인 테스트 데이터(122)가 생성되는 추정 고장 타입에 따라 달라질 수 있다. 고장 타입은 예컨대, 영구적인 혹은 일시적인 0-고착 고장이나 1-고착 고장이 될 수 있다. 사전 결정된 스타트 비트 시퀀스 및 사전 결정된 엔드 비트 시퀀스는 논리 0만을 혹은 논리 1만을 포함할 수 있다. 이는 추정 고장 타입 및/또는, 피시험 스캔 체인 내의 인버터의 수에 따라 달라질 수 있다. 예컨대, 피시험 스캔 체인 내의 0-고착 고장 및 짝수의 인버터에 대해서는, 사전 결정된 스타트 비트 시퀀스 및 사전 결정된 엔드 비트 시퀀스가 논리 0만을 포함할 수 있고, 혹은, 피시험 스캔 체인 내의 0-고착 고장 및 홀수의 인버터에 대해서는, 사전 결정된 스타트 비트 시퀀스는 논리 1만을 포함하고 사전 결정된 엔드 비트 시퀀스는 논리 0만을 포함할 수도 있다.
이하, 도 2~6은 10개의 스캔 플립 플롭(210)(스캔 셀)을 포함한 스캔 체인(200)에 대해서 설명되는 개념을 나타낸 것으로, 다양한 고장 타입 및 다양한 수의 인버터를 고려하고 있다.
고장없는 DUT를 이용해서, 결함이 있어서 블록된 스캔 체인이 발생되는 것을, 특정 테스트 장치에서 재현할 수 있다. 이를 위해서는, 테스트 장치가 입력 패턴(스캔 체인 테스트 입력 비트 시퀀스) 및 출력 패턴(스캔 체인 테스트 출력 비트 시퀀스)의 수정을 가능하게 하는 새로운 추가 기능을 제공해야 한다.
예컨대, 도 2에 도시된 바와 같은, 스캔 체인 길이가 10개의 스캔 셀이고, 스캔 입력 비트(b0…b9)(스캔 체인 테스트 입력 비트 시퀀스) 및 스캔 출력(응답) 비트(r0…r9)(스캔 체인 테스트 출력 비트 시퀀스)를 가진 정상적인 장치를 고려한다.
블록된 스캔 체인이 있다면, 이는 스캔 체인에서 고착 고장으로 모델화될 수 있다. 예컨대, SFF3(스캔 플립-플롭(3))과 SFF4(스캔 플립-플롭(4)) 사이에 0-고착 고장이 있다면, 도 3에 도시된 바와 같이, 이러한 결함으로 인해서, 스캔 셀에 저장된 스캔 입력값과 테스트 장치에서 관찰되는 스캔 출력값이 달라질 수 있다.
도 4에 도시된 바와 같이, 만약 테스트 장치가 스캔 입력 데이터(102) 및 출력 데이터(132)를 수정할 수 있다면, 정상적인 장치를 이용해서 결과 0…0, r3…r0은 재현될 수 있다("mod. TM", 수정된 테스트 모델 참조).
이 테스트 장치의 새로운 성능은, 임의의 수 N(사전 결정된 수의 스타트 비트)에 대해서, 임의의 스캔 체인으로 시프트된 처음 N개의 값이 사전 결정된 비트 시퀀스(사전 결정된 스타트 비트 시퀀스)로 덮어쓰기(대체)된다는 것으로, 예컨대, 스캔 체인으로 시프트된 처음 4개의 값이 덮어쓰기되어서 상수 '0'으로 설정된다. 이 테스트 장치의 다른 새로운 성능은, 임의의 수 M(사전 결정된 수의 엔드 비트)에 대해서, 임의의 스캔 체인으로부터 시프트된 마지막 M개의 값이 사전 결정된 비트 시퀀스(사전 결정된 엔드 비트 시퀀스)로 덮어쓰기 된다는 것으로, 예컨대, 스캔 체인으로부터 시프트된 마지막 6개의 값이 덮어쓰기되서, '0'으로 설정된다.
유사하게, SFF3와 SFF4 사이에서 1-고착 고장으로서 모델화될 수 있는 스캔 체인 블록은, 도 5에 도시된 바와 같은 특정한 테스트 장치에서 재현될 수 있다.
스캔 입력으로부터 블록된 영역까지의 경로를 따라서 홀수의 인버터(620)가 존재하는 경우에도, 도 6a에 도시된 바와 같이, 이것은 특정 테스트 장치에서 재현될 수 있다.
블록된 영역으로부터 스캔 출력까지의 경로를 따라서 홀수의 인버터가 존재하거나, 혹은 스캔 입력으로부터 고장 영역까지와 고장 영역으로부터 스캔 출력까지의 양쪽 경로를 따라서 홀수의 인버터가 존재하는 경우에, 이러한 시나리오는 유사한 방식으로 재현될 수 있다.
또한, 스캔 체인은 고장 위치를 하나 이상 포함할 수 있다. 예컨대, 도 6b는 2개의 고착 고장을 가진 스캔 체인을 나타내고 있다. 이 경우, 스타트 비트 시퀀스는 0 및 1을 포함할 수 있다.
이상의 설명은 0-고착 고장 및 1-고착 고장의 두가지 타입의 블록 모두에 대해서 성립된다.
이 설명은 특별히 10개의 스캔 셀의 스캔 체인에 관한 것만은 아니며, 스캔 체인의 크기는 다를 수 있다.
이 설명은 특별히 블록된 영역의 위치(예컨대, SFF3과 SFF4 사이에 표시된)에 관한 것만은 아니며, 그 위치는 스캔 체인 내의 임의의 개소가 될 수 있다. 환언하면, 스캔 체인의 임의의 2개의 이웃하는 스캔 셀 사이의 고장 혹은 스캔 셀 자체 내의 고장이 재현될 수 있다. 스캔 셀 자체 내의 고장은 스캔 체인에 있어서 고장 스캔 셀과 그 후속 스캔 셀 사이의 고장과 동일한 동작을 발생시킬 수 있다.
이 설명이 하나의 스캔 체인에 대해서 도시되어 있지만, 장치에 더 많은 (정상적인) 스캔 체인이 있는 경우에도 유효하다. 기준 스캔 체인 데이터는 고장 피시험 장치의 스캔 체인 중 하나, 일부, 혹은 전체에 대해서 생성될 수 있다.
상기 개시된 입력 패턴을 수정하면 DUT가 불확실 상태가 될 수 있으며, 따라서, DUT는 랜덤 상태로부터 계속되면서 파괴되지 않도록 로버스트해야 한다.
상술한 개념에 따라서, 기준 스캔 체인 테스트 데이터(122)는 고장없는 피시험 장치로부터 획득할 수 있다. 이 기준 스캔 체인 테스트 데이터(122)는 고장 장치로부터 획득한 스캔 체인 테스트 데이터와 비교될 수 있다. 이를 위해서, 테스트 장치(100)는 스캔 체인 테스트 입력 비트 시퀀스(102)를 (수정없이) 고장 스캔 체인을 포함하는 피시험 고장 장치에 제공할 수 있으며, 고장 피시험 장치로부터 스캔 체인 테스트 출력 비트 시퀀스를 획득할 수 있다. 스캔 체인 테스트 입력 비트 시퀀스로부터 획득한 이 스캔 체인 테스트 출력 비트 시퀀스 혹은 정보(예컨대, 논리 0 혹은 논리 1의 빈도)는 고장없는 피시험 장치로부터 획득한 기준 스캔 체인 테스트 데이터(122)와 비교될 수 있다.
도 7은 본 발명의 일 실시예에 따른 테스트 시스템(700)의 블록도이다. 테스스트 시스템(700)은 상기 설명한 개념에 따른 테스트 장치(100) 및 평가 유닛(740)을 포함한다. 평가 유닛(740)은, 고장 스캔 체인을 포함한 고장 피시험 장치로부터 획득한 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보를, 기준 스캔 체인 테스트 데이터(122)와 비교해서, 고장 스캔 체인의 고장 위치(742) 및 고장 타입(744)의 정보를 판정한다.
평가 유닛(740)은 도 7에 도시된 바와 같이 테스트 장치(100)에 접속될 수 있으며, 혹은 테스트 장치(100)로부터 독립될 수도 있다. 독립형 평가 유닛(740)은 저장 장치로부터 기준 스캔 체인 테스트 데이터(122) 및/또는 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보를 수신할 수 있다. 이로써, 실시간의 고장 분석, 제조의 모니터링 혹은 양적 검사가 가능하게 될 수 있다.
기준 스캔 체인 테스트 데이터(122)는 예컨대, 수정된 스캔 체인 테스트 출력 비트 시퀀스 자체, 스캔 체인 테스트 출력 비트 시퀀스(132)의 각각의 비트 위치에서의 논리 1 혹은 논리 0의 발생 빈도, 혹은 스캔 체인 테스트 출력 비트 시퀀스 내의 최종 비트의 위치를 나타내는 최종 토클된 비트 위치가 될 수 있으며, 논리 1 및 논리 0이 서로 다른 스캔 체인 테스트 출력 비트 시퀀스로부터 획득된다. 환언하면, (다양한 패턴에 대해서) 고장 DUT의 각각의 하나의 테스트 응답 비트를 다양한 고장 타입 및 다양한 고장 위치에 대해서 고장없는 DUT의 각각의 하나의 테스트 응답 비트와 비교할 수 있다. 이는 결국 많은 양의 데이터가 되어 버릴 것이므로, 비트 빈도 혹은 토글 비트 위치가 바람직하다.
이에 대응해서, 고장 피시험 장치로부터 획득한 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보는 고장 스캔 체인 테스트 출력 비트 시퀀스 자체, 스캔 체인 테스트 출력 비트 시퀀스(132)의 각각의 비트 위치에서의 논리 1 혹은 논리 0의 발생 빈도 혹은 스캔 체인 테스트 출력 비트 시퀀스의 최종 토글 비트 위치가 될 수 있다.
만약 비교 결과가 명확하다면, 고장 스캔 체인의 고장 위치(742) 및 고장 타입(744)에 관한 정보는 정확한 고장 위치(예컨대, 스캔 셀 혹은 2 스캔 셀 사이) 및 고장 타입(0-고착 혹은 1-고착)이 될 수 있다. 특히 일시 블록된 스캔 체인의 경우, 비교 결과는 불명확할 수 있다. 이 경우, 평가 유닛(740)은 고장 위치 및 고장 타입을 포함한 고장 후보 리스트를, 고장 스캔 체인의 고장 위치(742) 및 고장 타입(744)에 관해 결정된 정보를 나타내는, 대응하는 신뢰 레벨 정보(예컨대, 고장 스캔 체인의 실제 고장 위치 및/또는 고장 타입을 나타낼 확률)와 함께 결정할 수 있다.
종종 테스트 패턴이 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(예컨대, 서로 다른 스캔 체인 테스트 입력 비트 시퀀스의 의사 랜덤 비트 시퀀스 혹은 사전 결정된 시퀀스)를 포함한다. 이 경우, 테스트 패턴 생성기(110)는 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102) 각각의 동일한 사전 결정된 수의 스타트 비트를 동일한 사전 결정된 스타트 비트 시퀀스로 대체함으로써 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정할 수 있다. 또한, 출력 데이터 수정기(120)는 복수의 서로 다른 스캔 체인 테스트 출력 비트 시퀀스(132) 각각의 동일한 사전 결정된 수의 엔드 비트를 동일한 사전 결정된 엔드 비트 시퀀스로 대체함으로써, 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 복수의 서로 다른 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정할 수 있다. 수정된 스캔 체인 테스트 출력 비트 시퀀스에 기초해서, 출력 데이터 수정기(120)는 기준 스캔 체인 테스트 데이터를 획득할 수 있다. 환언하면, 테스트 장치(100)는 각각의 스캔 체인 테스트 입력 비트 시퀀스(102)에 대해서, 수정된 기준 스캔 체인 테스트 출력 비트 시퀀스를 결정할 수 있다.
복수의 입력 비트 시퀀스의 각각의 스캔 체인 테스트 입력 비트 시퀀스의 비트 수 및 복수의 스캔 체인 테스트 출력 비트 시퀀스의 각각의 스캔 체인 테스트 출력 비트 시퀀스의 수는 동일할 수 있으며, 테스트될 스캔 체인의 스캔 셀의 수와 같을 수 있다.
획득한 기준 스캔 체인 테스트 데이터(122)는 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스 혹은 이들로부터 획득한 정보가 될 수 있다.
예컨대, 테스트 장치(100) 혹은 평가 유닛(740)은 빈도 판정기(850)를 포함할 수 있다. 빈도 판정기(850)는 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스에 기초해서 스캔 체인 테스트 출력 비트 시퀀스의 각각의 비트 위치에 대해서 논리 1 혹은 논리 0이 발생하는 빈도(852)를 판정할 수 있다. 환언하면, 빈도 판정기(850)는 테스트될 스캔 체인의 각각의 스캔 셀에 대해서 발생하는 논리 1과 발생하는 논리 0의 비율(852)(혹은 논리 1과 논리 0의 비율)을 판정할 수 있다. 이는 고장없는 장치와 고장 장치에 대해서 행해질 수 있으며, 그 결과 평가 유닛(740)은 정상적인 장치와 고장 장치의 논리 1 혹은 논리 0의 발생 빈도(852)를 비교해서 고장 스캔 체인의 고장 위치(742) 및 고장 타입(744)에 관한 정보를 획득할 수 있다. 이와 달리, 스캔 체인의 모든 비트의 빈도를 비교하는 대신, 최대 아웃라이어(biggest outliers)(예컨대, 최대의 16, 32, 64 혹은 다른 수) 혹은 가장 특징적인 비트(예컨대, 가장 특징적인 비트의 16, 32, 64 혹은 다른 수)만이 고장 특성으로서 저장될 수 있고, 대응하는 고장 장치의 빈도와 비교될 수 있다.
논리 1 혹은 논리 0의 발생 빈도를 판정하는 것은, 일시적인 고착 고장(일시적으로 블록된 스캔 체인)의 고장 위치와 고장 타입을 판정하는데 유용할 수 있다.
이와 달리, 테스트 장치(100) 혹은 평가 유닛(740)은 토글 비트 판정기(860)를 포함할 수 있다. 토글 비트 판정기(860)는 스캔 체인 테스트 출력 비트 시퀀스 내에서 최종 토글 비트 위치(862)를 판정할 수 있다. 최종 토글 비트 위치(862)는 테스트될 스캔 체인에 의해 출력되는 스캔 체인 테스트 출력 비트 시퀀스 내에서 마지막 비트의 위치를 나타낼 수 있으며, 이는 복수의 스캔 체인 테스트 출력 비트 시퀀스 중 적어도 하나의 스캔 체인 테스트 출력 비트 시퀀스에 대해서 논리 0을 포함하고, 복수의 스캔 체인 테스트 출력 비트 시퀀스 중 적어도 하나의 스캔 체인 테스트 출력 비트 시퀀스에 대해서 논리 1을 포함한다. 여기서, 고장 위치 이전에 마지막 고장없는 스캔 셀이 결정될 수 있다. 이와 관련해서, 최종 토글 비트 위치(862)는 스캔 체인의 출력으로부터 시작해서 계수될 수 있다. 도 2~6에 도시된 예에서, 최종 토글 비트 위치(862)는 고장 위치(예컨대, 도 3의 SFF3) 이전에 가장 큰 수의 스캔 셀(SFF0 내지 SFF9)이 될 것이다. 이러한 종류의 기준 스캔 체인 테스트 데이터(122)는 영구 고착 고장(영구적으로 블록된 스캔 체인)의 경우에 특히 유용할 수 있다. 이와 달리, 마지막 토클 비트 위치 대신, 제 1 고착 비트 위치(864)가 판정될 수 있다. 제 1 고착 비트 위치(864)는 테스트될 스캔 체인에 의해 출력되는 스캔 체인 테스트 출력 비트 시퀀스 내에서 첫번째 비트의 위치를 나타낼 수 있으며, 이는 복수의 스캔 체인 테스트 출력 비트 시퀀스의 모든 스캔 체인 테스트 출력 비트 시퀀스에 대해서 논리 0을 포함하거나, 복수의 스캔 체인 테스트 출력 비트 시퀀스의 모든 스캔 체인 테스트 출력 비트 시퀀스에 대해서 논리 1을 포함한다.
적절하게, 도 8은 본 발명의 실시예에 따른 테스트 시스템의 블록도를 나타내고 있다. 테스트 시스템(800)은 도 7에 도시된 테스트 시스템과 유사하지만, 테스트 장치(100)의 출력 데이터 수정기(120)와 평가 유닛(740) 사이에 상술한 빈도 판정기(850) 및/또는 토글 비트 판정기(860)를 더 포함하고 있다.
빈도 판정기(850) 및/또는 토글 비트 판정기(860)는 테스트 장치(100)의 일부 혹은 평가 유닛(740)의 일부가 될 수 있다. 도 8에 도시된 예에서, 빈도 판정기(850) 및/또는 토글 비트 판정기(860)는 테스트 장치(100)의 일부로, 상술한 논리 1 혹은 논리 0의 발생 빈도(862), 최종 토글 비트 위치(862) 혹은 제 1 고착 비트 위치(864)를 제공한다.
테스트 장치(100)는 빈도 판정기(850) 및 토글 비트 판정기(860) 모두를 포함하거나 이들 중 하나를 포함한다.
고장 스캔 체인의 고장 위치 및 고장 타입을 알 수 없기 때문에, 복수의 서로 다른 가능한 고장 위치 및/또는 고장 타입에 대해서 혹은 모든 가능한 고장 위치 및 고장 타입에 대해서 기준 스캔 체인 테스트 데이터(122)를 생성할 필요가 있다. 이를 위해서, 테스트 패턴 생성기(110)은 복수의 서로 다른 사전 결정된 수의 스타트 비트를(예컨대, 고장 위치에 따라서) 복수의 서로 다른 스타트 비트 시퀀스로(예컨대, 고장 타입 및/또는 스캔 체인 내의 인버터의 수에 따라서) 대체함으로써, 동일한 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정해서, 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)를 획득할 수 있다. 이로써, 출력 데이터 수정기(120)는 복수의 서로 다른 스타트 비트에 대응하는 복수의 서로 다른 사전 결정된 수의 엔드 비트를(예컨대, 고장 위치에 따라서) 복수의 서로 다른 엔드 비트 시퀀스로(예컨대, 고장 타입 및/또는 스캔 체인 내의 인버터의 수에 따라서) 대체함으로써, 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정해서, 스캔 체인의 서로 다른 추정 고장 위치 혹은 고장 타입을 나타내는 복수의 기준 스캔 체인 테스트 데이터(122)를 획득한다.
환언하면, 사전 결정된 스타트 비트 시퀀스 및 사전 결정된 엔드 비트 시퀀스는 물론 사전 결정된 수의 스타트 비트 및 사전 결정된 수의 엔드 비트는, 서로 다른 고장 위치의 고장 및 서로 다른 고장 타입의 고장을 재현하도록 변경될 수 있다. 복수의 기준 스캔 체인 테스트 데이터를 피시험 고장 장치로부터 획득한 고장 스캔 체인 테스트 출력 비트 시퀀스와 비교해서, 고장 위치(742) 및 고장 타입(744)에 관한 정보를 판정할 수 있다. 환언하면, 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보와 매칭되는(혹은 최상의 매칭되는) 기준 스캔 체인 테스트 데이터(122)는 고장 스캔 체인의 고장 위치 및 고장 타입을 나타낼 수 있으며, 이는 기준 스캔 체인 테스트 데이터(122)가 특정 고장 위치(예컨대, 사전 결정된 수의 스타트 비트 및 사전 결정된 수의 엔드 비트에 의해 고려되는) 및 특정 고장 타입(예컨대, 사전 결정된 스타트 비트 시퀀스 및 사전 결정된 엔드 비트 시퀀스에 의해 고려되는)에 대해 생성되기 때문이다.
본 발명의 일부 실시예에서, 서로 다른 스캔 체인 테스트 입력 비트 시퀀스는 물론 서로 다른 고장 위치 및 고장 타입이 고려된다. 이 경우, 테스트 장치는 복수의 서로 다른 추정 고장 위치, 서로 다른 고장 타입 및 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 대해서 복수의 기준 스캔 체인 테스트 데이터를 생성할 수 있다. 이 데이터에 기초해서, 평가 유닛은 고장 스캔 체인 테스트 출력 비트 시퀀스(혹은 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 대응하는 복수의 고장 스캔 체인 테스트 출력 비트 시퀀스)를 복수의 기준 스캔 체인 테스트 데이터 각각과 비교할 수도 있고, 혹은 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 대해서 결정된 복수의 고장 스캔 체인 테스트 출력 비트 시퀀스의 논리 1 혹은 논리 0의 빈도를 예컨대, 복수의 기준 스캔 체인 테스트 데이터의 각각의 기준 스캔 체인 테스트 데이터의 논리 1 혹은 논리 0의 빈도와 비교할 수 있다. 환언하면, 테스트 장치는 서로 다른 추정 고장 위치에 대해서 기준 스캔 체인 테스트 데이터를 재현할 수 있으며, 이는 고장 장치의 대응 출력과 비교되어서, 고장 피시험 장치의 고장 스캔 체인의 고장 위치 및 고장 타입에 관한 정보를 판정할 수 있다.
때때로, 스캔 체인 내의 고장은 영구적으로 존재하는 것은 아니다. 이러한 고장은 무작위로 나타날 수 있고, 예컨대 데이터에 따라 달라질 수도 있다. 이들 일시적인 고장의 경우에, 고장 위치 및 고장 타입은 판정하기 어렵다. 상술한 개념을 이용해서, 이러한 일시적인 고장을 식별하고, 위치를 파악할 수 있다.
이를 위해서, 테스트 패턴 생성기(110)는 이후에, 복수의 미수정된, 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)를 고장없는 피시험 장치 및 고장 피시험 장치에 제공한다. 이 경우 용어 '미수정된'이란, 사전 결정된 수의 스타트 비트가 사전 결정된 스타트 비트 시퀀스로 대체되지 않는다는 것을 의미한다. 이로써, 고장없는 피시험 장치로부터 수신한 복수의 미수정된 스캔 체인 테스트 출력 비트 시퀀스 및 (복수의 미수정된, 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된)고장 피시험 장치로부터의 복수의 미수정된 스캔 체인 테스트 출력 비트 시퀀스에 기초해서, 고장없는 피시험 장치 및 고장 피시험 장치에 대해서 스캔 체인 테스트 출력 비트 시퀀스의 각각의 비트 위치에서 논리 1 혹은 논리 0의 발생 빈도를 결정한다. 또한, 평가 유닛은, 스캔 체인 테스트 출력 비트 시퀀스의 각각의 위치에서, 고장 피시험 장치에 대해서 판정된 논리 0 혹은 논리 1의 빈도와, 고장없는 피시험 장치에 대해서 판정된 논리 0 혹은 논리 1의 빈도와의 차를 판정해서, 고장 특성을 얻을 수 있다. 이 고장 특성은 이미 고장 피시험 장치의 고장 위치 및/또는 고장 타입을 나타낼 수 있다.
선택적으로, 판정된 차는 정규화될 수 있다(예컨대, 미수정된, 서로 다른 스캔 체인 테스트 입력 비트 시퀀스의 수로 나눔으로써).
나아가, 평가 유닛(740)은, 복수의 서로 다른 추정 고장 위치를 고려해서 획득한 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스로부터 판정한 논리 0 혹은 논리 1의 각각의 빈도와, 고장없는 피시험 장치의 복수의 미수정된 스캔 체인 테스트 출력 비트 시퀀스로부터 판정한 논리 0 혹은 논리 1의 빈도 사이의 차이를 판정해서, 각각의 고려된 고장 위치 및 고장 타입에 대한 기준 특성을 획득한다. 환언하면, 평가 유닛은, 서로 다른 추정 고장 위치 및 서로 다른 고장 타입에 대해서, 수정된 스캔 체인 테스트 입력 비트 시퀀스를 이용한 고장 피시험 장치의 고장없는 동작을, 수정된 스캔 체인 테스트 입력 비트 시퀀스를 이용한 고장없는 피시험 장치의 시뮬레이션된 고장 동작과 비교할 수 있다.
선택적으로 판정된 차는 정규화된다(예컨대, 이 차를 수정된, 혹은 수정되지 않은 서로 다른 스캔 체인 테스트 입력 비트 시퀀스로 나눔으로써).
또한, 평가 유닛(740)은 판정된 고장 특성을 각각의 판정된 기준 특성과 비교해서 고장 위치 및 고장 타입에 관한 정보를 획득할 수 있다.
도 9는 본 발명의 일 실시예에 따른 기준 스캔 체인 테스트 데이터를 생성하는 방법(900)의 흐름도이다. 방법(900)은 스캔 체인 테스트 입력 비트 시퀀스의 사전 결정된 수의 스타트 비트를 사전 결정된 스타트 비트 시퀀스로 대체함으로써 스캔 체인 테스트 입력 비트 시퀀스를 수정하는 단계(910)를 포함한다. 이후, 수정된 스캔 체인 테스트 입력 비트 시퀀스는 피시험 장치에 제공되고(920), 수정된 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 스캔 체인 테스트 출력 비트 시퀀스는 피시험 장치로부터 수신된다(930). 또한, 방법(900)은 스캔 체인 테스트 출력 비트 시퀀스의 사전 결정된 수의 엔드 비트를 사전 결정된 엔드 비트 시퀀스로 대체함으로써 스캔 체인 테스트 출력 비트 시퀀스를 수정해서 기준 스캔 체인 테스트 데이터를 획득하는 단계(940)를 포함한다.
선택적으로, 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스는, 동일한 수의 사전 결정된 스타트 비트를 동일한 사전 결정된 스타트 비트 시퀀스로 대체함으로써, 예컨대, 의사 랜덤 비트 시퀀스로서, 다수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스를 포함한 테스트 패턴을 고려할 수 있다. 따라서, 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스는, 동일한 사전 결정된 수의 엔드 비트를 동일한 사전 결정된 엔드 비트 시퀀스로 대체함으로써 수정될 수 있다.
또한 선택적으로, 서로 다른 고장 위치 및/또는 고장 타입은, 복수의 서로 다른 사전 결정된 수의 스타트 비트를 복수의 서로 다른 사전 결정된 스타트 비트 시퀀스로 대체함으로써 상정되어서, 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스를 획득할 수 있다. 따라서, 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스는 복수의 서로 다른 수의 스타트 비트에 대응하는 복수의 사전 결정된 수의 엔드 비트를 복수의 서로 다른 사전 결정된 엔드 비트 시퀀스로 대체함으로써 수정된다. 선택적으로, 논리 1 혹은 논리 0의 발생 빈도는, 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스에 기초해서 스캔 체인 테스트 출력 비트 시퀀스의 각각의 비트 위치에 대해서 결정될 수 있다.
도 10은 본 발명에 따른 고장 스캔 체인의 고장 위치 및 고장 타입에 관한 정보를 판정하는 방법(1000)의 흐름도이다. 방법(1000)은 도 9와 유사하지만, 고장 스캔 체인을 포함하는 고장 피시험 장치로부터 획득한 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보를, 기준 스캔 체인 테스트 데이터와 비교해서, 고장 스캔 체인의 고장 위치 및 고장 타입에 관한 정보를 판정하는 단계(1050)를 더 포함하고 있다.
예컨대, 상기 설명된 방식은 블록 체인을 6단계로 분석하는데 이용될 수 있다.
처음 3 단계에서는 필요한 데이터를 생성하기 위해서, 정상적인 장치를 이용해서 블록된 체인의 분석을 준비할 수 있다.
1. 적절한 테스트 패턴 SP의 세트를 정의한다(스캔 패턴 SP가 저장 장치에 의해 제공될 수도 있기 때문에, 이 단계는 선택적인 것이다).
2. 정상적인 장치에 대한 특정 테스트 장치에서 세트 SP(스캔 패턴, 테스트 패턴, 복수의 스캔 체인 테스트 입력 비트 시퀀스)를 실행시켜서, 스캔 체인 각각에 대해서 그리고 스캔 체인의 각각의 비트(스캔 체인 테스트 출력 비트 시퀀스의 각각의 비트)에 대해서 관찰된 '1'의 빈도를 저장한다.
3. 각 스캔 체인에 대해서, 각각의 가능한 고장 위치에 대해서, 및 스캔 체인을 따라 각각의 극성 반전에 대해서(짝수 혹은 홀수의 인버터) - 0-고착 혹은 1-고착이라고 가정함 - (즉, 예컨대, 각각의 사전 결정된 스타트 비트 시퀀스 및 사전 결정된 엔드 비트 시퀀스에 의해 고려되는 블록된 체인의 가능한 고장 후보 각각에 대해서), 특정 테스트 장치에 대한 SP의 고장 스캔 결과를 재현한다. 가정한 블로킹 고장 후보를 포함하는 스캔 체인의 각 비트에 대해서, 관찰된 '1'의 빈도를 저장한다.
DUT가 블록된 스캔 체인의 동작을 나타내어서 블록된 체인 분석이 필요하면, 다음 단계들이 실행될 수 있다.
4. 고장 장치의 특정 테스트 장치에서 세트 SP를 실행해서, 고장 스캔 체인의 각 비트에 대해서 관찰된 '1'의 빈도를 저장한다.
5. 먼저 영구적으로 블록된 스캔 체인이 가정될 수 있다. 고장 스캔 체인의 각 비트에 대해서 단계 4에서 획득한 빈도와 단계 3에서 고장 후보의 동작을 재현해서 획득한 빈도와 비교한다. 빈도의 차가 적으면 적을수록, 신뢰율(신뢰도)는 높다. 마지막으로, 이 분석 단계의 출력은 신뢰율에 따라서 저장되는 고장 후보의 리스트가 될 수 있다.
6. 단계 5의 결과가 명확한 지표를 나타내지 않으면, 일시적인 고장이라고 가정될 수 있다. 이 경우, 고장 스캔 체인의 모든 스캔 비트에 대해서, 정상적인 장치의 빈도(단계 2)와 고장 장치의 빈도(4)의 차이를 계산하고, 이 차이를 정규화한다. 각각의 고장 후보에 대해서, 정상적인 장치의 빈도와, 고장 스캔 체인에 대해서 단계 3에서 고장 동작을 재현해서 획득한 값과의 정규화된 차이를 아날로그 계산한다. 고장 장치의 값과 재현된 고장 동작의 값의 차이가 적을수록, 신뢰율은 높다. 또한, 이 분석 단계의 출력은 신뢰율에 따라 저장되는 고장 후보의 리스트가 될 수 있다.
단계 1~3에서 마련된 데이터를 이용해서, 단계 4가 특정 테스트 장치에서 수행될 수 있다. 그 결과로 나온 데이터는 컴퓨터(평가 유닛)로 업로딩될 수 있고, 여기서 이후에 단계 5 및 6을 수행한다. 따라서, 블록된 체인이 발생할 때마다 수행되어야 하는 단계 4~6의 예상 런-타임(테스트 시간)은 수 초에 지나지 않아서, 이 분석은 대량 생산에 적용될 수 있다.
단계 2 및 단계 3은 대량의 데이터를 생성할 것이다. 블록된 스캔 체인을 분석하는데 필요한 데이터 중 일부만이 생성된다면, 블록된 체인 분석에 필요한 데이터의 양이 감소될 수 있다. 그러나, 이 분석은 대량 생산 중에는 수행될 수 없지만, 예컨대, 테스트의 개시(bring-up) 및 DUT의 확인 혹은 특성화 동안에, 시간 소모가 적은 중요한 조치로서는 상당한 의미를 갖고 있다.
수정을 위해서, 단계 2 및 단계 3이 DUT가 블록된 스캔 체인의 동작을 나타내기 전에는 수행되지 않게, 상기 6 단계가 기록될 수 있다. 이후, 고장 스캔 체인만이 고려되고, 단계 2에서 이 체인에 관해서만 정상적인 장치의 "1" 빈도가 판정된다. 단계 3에서, 고장 후보의 동작이 이 체인에 관해서만 재현된다. 단계 2 및 3이 단계 4 이후에 수행될 수도 있다.
영구적으로 블록된 스캔 체인만을 고려한다면, 방법은 간략화될 수 있다. 단계 2 및 6은 생략될 수 있다. 단계 3 및 단계 4에서는 관찰된 "1"의 비트 빈도는 더 이상 저장되지 않고, 체인당 하나의 넘버라면 충분하다. 이 넘버(최종 토글 비트 위치)는 최대(도면에 도시된 바와 같은 스캔 출력으로부터 세어서) 비트가 될 수 있으며, 이를 위해서 패턴 SP를 적용하는 동안 특정 테스트 장치는 '0' 및 '1'을 관찰할 수 있다. 다른 방안으로, 첫번째 고착 비트 위치가 판정될 수 있다. 단계 5의 분석 동안, 넘버를 비교해서 비율이 계산된다. 간략화된 경우의 예상 런 타임(테스트 시간)은 상당히 작다.
본 발명에 따른 일부 실시예는 결과에 대한 신뢰도를 제공하는 블록된 체인 분석에 관한 것이다.
블록된 체인 분석에서는 불명확한 결과를 내놓기도 한다. 가능한 고장 영역을 식별하는 것을 넘어서, 일시적인 그리고 영구적인 결함의 블로킹 스캔 체인에 대해서 분석 결과에 대한 신뢰도를 제공하는 것이 한가지 목적이다. 이 분석에는 수 초만이 걸릴 것이다.
새롭게 블록된 체인 분석을 위해서, 적어도 하나의 장치가 있다고 가정하고, 이를 위해서 스캔 체인 사이의 시프팅이 성공적이도록 스캔 테스트가 설정될 수 있다. 또한, 스캔 체인을 임의의 값을 채우고, 정상 동작 모드에서 실행될 때에는 이 장치에 새로운 결함은 발생하지 않는 것으로 가정한다.
상술한 개념에서는, 일시적인 및 영구적인 결함의 블로킹 스캔 체인 모두를 해결하는 새로운 기능과 새로운 알고리즘을 가진 테스트 장치를 이용한다. 예컨대, 필요한 데이터를 마련하기 위해서 3가지 단계가 한번 만 수행되는 것 이외에, 블록된 체인의 고장 분석을 몇 초간 수행해서, 추가로 분석 결과에 대한 신뢰도를 제공함으로써 불명확성을 해결할 수 있다.
특정 테스트 장치는, 스캔 패턴의 시프트 및 착수/캡쳐 사이클을 구별하기 위해서 스캔 패턴의 구조를 식별하는 방법을 제공할 수 있다. 이를 위해서, 스캔 체인 테스트 입력 비트 시퀀스의 스타트를 식별하도록, 테스트 패턴 생성기가 트리거 핀(클록 신호와 유사함) 혹은 저장 장치에 저장된 벡터 넘버의 리스트에 의해 트리거될 수 있으며, 여기서 벡터는 테스트 장치의 각각의 핀에 대한 현재의 논리값(예컨대, 논리 1 혹은 논리 0)을 나타낸다.
특정 테스트 장치는, 스캔 입력 데이터(스캔 체인 테스트 입력 비트 시퀀스)를, 임의의 수 N에 대해서, 임의의 스캔 체인으로 시프트된 첫번째 N 개의 값이 사전 결정된 비트 시퀀스, 예컨대 상수 '0' 또는 '1'로 덮어쓰기되도록, 수정할 수 있어야 한다.
특정 테스트 장치는, 스캔 출력 데이터(스캔 체인 테스트 출력 비트 시퀀스)를, 임의의 수 M에 대해서, 임의의 스캔 체인 외부로 시프트된 마지막 M 개의 값이 사전 결정된 비트 시퀀스, 예컨대 상수 '0' 또는 '1'로 덮어쓰기되도록, 수정할 수 있어야 한다.
또한, 특정 테스트 장치는 단계 2, 3 및 4에서 '1'의 빈도를 계산할 수 있어야 한다.
분석을 간략화하기 위해서(영구적으로 블록된 스캔 체인을 고려), 특정 테스트 장치는 토글링 출력을 내는 스캔 비트 중 가장 큰 수(최종 토글 비트의 위치)를 판정할 수 있어야 한다.
본 발명에 따른 일부 실시예에서, 테스트 장치는 자동 테스트 기기이다.
본 발명의 일 측면은 정상적인 장치를 이용해서 고장 동작을 재현하도록 셋업하는 것이다. 이는 전체 알고리즘을 지원하거나, 혹은 예컨대, 상술한 요구 조건에 따른 간략화된 알고리즘만을 지원하는 특정 테스트 장치를 포함한다.
본 발명의 다른 측면은, 신뢰도와 관련해서 저장되어 있는, 블록된 스캔 체인 분석 결과를 계산하며, 일시적인 결함에도 적용할 수 있는, 상술한 방법(알고리즘)이다. 이와 달리, 단계의 순서를 바꿔서 저장될 데이터의 양이 감소되게 한 수정된 방법(알고리즘)이 이용될 수도 있다. 선택적으로는, 저장될 데이터의 양 및/또는 런타임(테스트 시간)을 줄이도록 상술한 간략화된 알고리즘이 이용될 수도 있다.
상술한 개념 중 일부 측면을 장치와 관련해서 설명했지만, 이들 측면이 대응하는 방법의 설명도 나타낸다는 점은 분명하며, 여기서 블록 혹은 장치는 방법 단계 혹은 방법 단계의 특성에 대응한다. 유사하게, 방법 단계와 관련해서 설명된 측면은 대응하는 블록 혹은 아이템, 또는 대응하는 장치의 특성의 설명도 나타내는 것이다.
특정한 구현 조건에 따라서, 본 발명의 실시예는 하드웨어로 혹은 소프트웨어로 구현될 수 있다. 이 구현은, 전자적으로 판독 가능한 제어 신호가 저장되어 있는 디지털 저장 매체, 예컨대 플로피 디스크, DVD, 블루레이, CD, ROM, PROM, EPROM, EEPROM 혹은 FLASH 메모리를 이용해서 수행될 수 있으며, 이는 프로그래밍 가능한 컴퓨터 시스템과 함께 각각의 방법이 수행되도록(혹은 수행될 수 있도록) 동작한다. 따라서, 디지털 저장 매체는 컴퓨터 판독 가능한 것이다.
본 발명에 따른 일부 실시예는 전자적으로 판독 가능한 제어 신호를 가진 데이터 캐리어를 포함하며, 이는 상술한 방법 중 하나가 수행되도록 프로그래밍 가능한 컴퓨터 시스템과 함께 동작할 수 있다.
전반적으로, 본 발명의 실시예는 프로그램 코드를 가진 컴퓨터 프로그램 제품으로서 구현될 수 있으며, 이 프로그램 코드는 컴퓨터 프로그램 제품이 컴퓨터에서 수행될 때 방법 중 하나를 수행하도록 동작한다. 프로그램 코드는 예컨대, 머신 판독 가능 캐리어에 저장될 수 있다.
다른 실시예는, 머신 판독 가능 캐리어에 저장되어서, 상술한 방법 중 하나를 수행하는 컴퓨터 프로그램을 포함한다.
환언하면, 상술한 본 발명의 실시예는 따라서, 컴퓨터에서 수행될 때, 상술한 방법 중 하나를 수행하는 프로그램 코드를 가진 컴퓨터 프로그램이다.
따라서, 개선된 방법의 다른 실시예는 상술한 방법 중 하나를 실행하는 컴퓨터 프로그램이 기록되어 있는 데이터 캐리어(혹은 디지털 저장 매체나 컴퓨터-판독 가능 매체)이다.
따라서, 개선된 방법의 또 다른 실시예는, 상술한 방법 중 하나를 수행하도록, 컴퓨터 프로그램을 나타내는 데이터 스트림 혹은 일련의 신호이다. 데이터 스트림 혹은 일련의 신호는 예컨대, 인터넷과 같은 데이터 통신 접속을 통해서 전송되도록 구성될 수 있다.
또 다른 실시예는, 상술한 방법 중 하나를 수행하도록 구성된 혹은 수행하기에 적합한 컴퓨터나 프로그래밍 가능한 로직 장치와 같은 처리 수단을 포함한다.
또 다른 실시예는 상술한 방법 중 하나를 수행하는 컴퓨터 프로그램이 인스톨된 컴퓨터를 포함한다.
일부 실시예에서, 프로그래밍 가능 로직 장치(예컨대, FPGA(Field Programmable Gate Array))는 상술한 방법의 기능 중 일부 혹은 모두를 수행하는데 이용될 수 있다. 일부 실시예에서, FPGA는 마이크로컴퓨터와 함께 상술한 방법 중 하나를 수행하도록 동작할 수 있다. 일반적으로, 본 방법은 임의의 하드웨어 장치에 의해 수행되는 것이 바람직하다.
상술한 실시예는 본 발명의 원리를 단지 예시적으로 나타내는 것이다. 상술한 배치 및 세부 사항의 수정 및 변경이 당업자에게는 자명할 것이다. 따라서, 첨부된 특허 청구의 범위에 의해서만 한정될 뿐, 상술한 실시예의 기재 및 설명에 나타난 특정 세부 사항에 의해 한정되는 것은 아니다.

Claims (22)

  1. 기준 스캔 체인 테스트 데이터(122)를 생성하는 테스트 장치(100)에 있어서,
    스캔 체인 테스트 입력 비트 시퀀스(102)의 사전 결정된 수의 스타트 비트(start bits)를 사전 결정된 스타트 비트 시퀀스로 대체함으로써 상기 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정하고, 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)를 피시험 장치(130)에 제공하도록 구성된 테스트 패턴 생성기(110)와,
    상기 피시험 장치(130)로부터 수신되며 상기 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생되는 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정하도록 구성된 출력 데이터 수정기(120) - 상기 스캔 체인 테스트 출력 비트 시퀀스(132)는, 상기 스캔 체인 테스트 출력 비트 시퀀스(132)의 사전 결정된 수의 엔드 비트(end bits)를 사전 결정된 엔드 비트 시퀀스로 대체함으로써 수정되어 상기 기준 스캔 체인 테스트 데이터(122)를 획득함 - 를 포함하는
    테스트 장치(100).
  2. 제 1 항에 있어서,
    상기 사전 결정된 수의 스타트 비트 및 상기 사전 결정된 수의 엔드 비트는, 상기 기준 스캔 체인 테스트 데이터(122)가 생성되는 스캔 체인 내의 추정 고장 위치에 따라 달라지는
    테스트 장치.
  3. 제 1 항에 있어서,
    상기 사전 결정된 수의 스타트 비트와 상기 사전 결정된 수의 엔드 비트의 합은, 상기 스캔 체인 테스트 입력 비트 시퀀스(102)의 비트 수 및 상기 스캔 체인 테스트 출력 비트 시퀀스(132)의 비트 수와 같은
    테스트 장치.
  4. 제 1 항에 있어서,
    상기 사전 결정된 스타트 비트 시퀀스 및 상기 사전 결정된 엔드 비트 시퀀스는, 상기 기준 스캔 체인 테스트 데이터(122)가 생성되는 추정 고장 타입에 따라 달라지는
    테스트 장치.
  5. 제 1 항에 있어서,
    상기 사전 결정된 스타트 비트 시퀀스 및 상기 사전 결정된 엔드 비트 시퀀스는 논리 0 또는 논리 1 만을 포함하는
    테스트 장치.
  6. 제 1 항에 있어서,
    상기 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 상기 스캔 체인 테스트 출력 비트 시퀀스(132)를 출력하는 상기 피시험 장치(130)의 스캔 체인은 고장이 없는(faultless)
    테스트 장치.
  7. 제 1 항에 있어서,
    상기 테스트 패턴 생성기(110)는 미수정된(unmodified) 스캔 체인 테스트 입력 비트 시퀀스(102)를, 고장 스캔 체인을 포함하는 고장 피시험 장치에 제공하고, 상기 고장 피시험 장치의 상기 고장 스캔 체인으로부터 고장 스캔 체인 테스트 출력 비트 시퀀스를 획득하도록 구성되어 있는
    테스트 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 테스트 장치(100)와,
    고장 스캔 체인을 포함하는 고장 피시험 장치로부터 획득한 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보와 상기 기준 스캔 체인 테스트 데이터(122)를 비교해서, 상기 고장 스캔 체인의 고장 위치 및 고장 타입의 정보를 판정하는 평가 유닛(740)을 포함하는
    테스트 시스템(700, 800).
  9. 제 1 항에 있어서,
    상기 테스트 패턴 생성기(110)는, 동일한 상기 사전 결정된 수의 스타트 비트를 동일한 상기 사전 결정된 스타트 비트 시퀀스로 대체함으로써, 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정하도록 구성되고,
    상기 출력 데이터 수정기(120)는, 동일한 상기 사전 결정된 수의 엔드 비트를 동일한 상기 사전 결정된 엔드 비트 시퀀스로 대체함으로써, 상기 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정하도록 구성되는
    테스트 장치.
  10. 제 9 항에 있어서,
    상기 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스(132)에 기초해서, 상기 스캔 체인 테스트 출력 비트 시퀀스(132)의 각각의 비트 위치에서 논리 1 또는 논리 0의 발생 빈도(852)를 판정하도록 구성된 빈도 판정기(850)를 포함하고,
    상기 논리 1 혹은 논리 0의 발생 빈도(852)는 상기 기준 스캔 체인 테스트 데이터(122)를 나타내는
    테스트 장치.
  11. 제 9 항에 있어서,
    스캔 체인 테스트 출력 비트 시퀀스(132) 내의 최종 토글 비트 위치(862)를 판정하도록 구성된 토글 비트 판정기(860) - 상기 최종 토글 비트 위치는, 복수의 스캔 체인 테스트 출력 비트 시퀀스(132) 중 적어도 하나의 스캔 체인 테스트 출력 비트 시퀀스(132)에 대해서 논리 0을 포함하고 상기 복수의 스캔 체인 테스트 출력 비트 시퀀스(132) 중 적어도 하나의 스캔 체인 테스트 출력 비트 시퀀스(132)에 대해서 논리 1을 포함하는 스캔 체인이 출력하는, 상기 스캔 체인 테스트 출력 비트 시퀀스(132) 내의 최종 비트의 위치를 나타냄 - 를 포함하거나, 혹은,
    상기 토글 비트 판정기(860)가 첫번째 고착 비트 위치(stuck-at bit position)(864)를 판정하도록 구성 - 상기 첫번째 고착 비트 위치(864)는, 상기 복수의 스캔 체인 테스트 출력 비트 시퀀스(132)의 모든 스캔 체인 테스트 출력 비트 시퀀스(132)에 대해서 논리 0을 포함하거나, 상기 복수의 스캔 체인 테스트 출력 비트 시퀀스(132)의 모든 스캔 체인 테스트 출력 비트 시퀀스(132)에 대해서 논리 1을 포함하는, 테스트될 상기 스캔 체인이 출력하는 상기 스캔 체인 테스트 출력 비트 시퀀스(132) 내에서 첫번째 비트의 위치를 나타냄 - 되는
    테스트 장치.
  12. 제 1 항에 있어서,
    테스트 패턴 생성기(110)는, 복수의 서로 다른 사전 결정된 수의 스타트 비트를 복수의 서로 다른 사전 결정된 스타트 비트 시퀀스로 대체함으로써 동일한 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정해서, 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)를 획득하도록 구성되며,
    상기 출력 데이터 수정기(120)는, 상기 복수의 서로 다른 사전 결정된 수의 스타트 비트에 대응하는 복수의 서로 다른 사전 결정된 수의 엔드 비트를 복수의 서로 다른 사전 결정된 엔드 비트 시퀀스로 대체함으로써 상기 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정해서, 스캔 체인의 서로 다른 추정 고장 위치 또는 추정 고장 타입을 나타내는 복수의 기준 스캔 체인 테스트 데이터(122)를 획득하도록 구성되는
    테스트 장치.
  13. 제 8 항에 있어서,
    상기 테스트 장치(100)는, 복수의 서로 다른 추정 고장 위치, 서로 다른 고장 타입 및 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)에 대해서, 복수의 기준 스캔 체인 테스트 데이터(122)를 생성하도록 구성되고,
    상기 평가 유닛(740)은, 상기 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보를 상기 복수의 기준 스캔 체인 테스트 데이터(122)의 각각의 기준 스캔 체인 테스트 데이터(122)와 비교하도록 구성되거나, 혹은 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)에 대해서 판정된, 복수의 고장 스캔 체인 테스트 출력 비트 시퀀스의 논리 1 또는 논리 0의 발생 빈도를, 상기 복수의 기준 스캔 체인 테스트 데이터(122)의 각각의 기준 스캔 체인 테스트 데이터(122)의 논리 1 또는 논리 0의 발생 빈도와 비교하도록 구성되는
    테스트 시스템.
  14. 제 8 항에 있어서,
    상기 평가 유닛(740)은, 가능한 고장 위치 및 고장 타입을 포함하는 고장 후보 리스트를 대응하는 신뢰도 정보와 함께 판정하도록 구성되는
    테스트 시스템.
  15. 제 8 항에 있어서,
    상기 테스트 패턴 생성기(110)는, 동일한 상기 사전 결정된 수의 스타트 비트를 동일한 상기 사전 결정된 스타트 비트 시퀀스로 대체함으로써, 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)를 수정하도록 구성되고,
    상기 출력 데이터 수정기(120)는, 동일한 상기 사전 결정된 수의 엔드 비트를 동일한 상기 사전 결정된 엔드 비트 시퀀스로 대체함으로써, 상기 복수의 수정된 스캔 체인 테스트 입력 비트 시퀀스(112)에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스(132)를 수정하도록 구성되고,
    상기 테스트 시스템은 상기 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스(132)에 기초해서, 상기 스캔 체인 테스트 출력 비트 시퀀스(132)의 각각의 비트 위치에서 논리 1 또는 논리 0의 발생 빈도(852)를 판정하도록 구성된 빈도 판정기(850)를 더 포함하고,
    상기 논리 1 혹은 논리 0의 발생 빈도(852)는 상기 기준 스캔 체인 테스트 데이터(122)를 나타내며,
    상기 테스트 패턴 생성기(110)는, 복수의 미수정된 서로 다른 스캔 체인 테스트 입력 비트 시퀀스(102)를 고장없는 피시험 장치 및 고장 피시험 장치에 제공하도록 구성되고,
    상기 빈도 판정기(850)는, 상기 고장없는 피시험 장치로부터 수신한 복수의 미수정된 스캔 체인 테스트 출력 비트 시퀀스 및 상기 고장 피시험 장치로부터 수신한 복수의 미수정된 스캔 체인 테스트 출력 비트 시퀀스에 기초해서, 상기 고장없는 피시험 장치 및 상기 고장 피시험 장치에 대해서, 상기 스캔 체인 테스트 출력 비트 시퀀스의 각각의 비트 위치에서의 논리 0 혹은 논리 1의 발생 빈도를 판정하도록 구성되며,
    상기 평가 유닛(740)은, 상기 스캔 체인 테스트 출력 비트 시퀀스의 각각의 위치에 대해서, 상기 고장 피시험 장치에 대해서 판정된 논리 0 혹은 논리 1의 빈도와, 상기 고장없는 피시험 장치에 대해서 판정된 논리 0 혹은 논리 1의 빈도의 차이를 판정해서, 고장 특성을 획득하도록 구성되는
    테스트 시스템.
  16. 제 15 항에 있어서,
    상기 평가 유닛(740)은, 복수의 서로 다른 추정 고장 위치 및 서로 다른 고장 타입을 고려함으로써 획득한, 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스(132)로부터 판정한 논리 0 혹은 논리 1의 각각의 빈도와, 상기 스캔 체인 테스트 출력 비트 시퀀스(132)의 각각의 위치에 대해서 상기 고장없는 피시험 장치의 복수의 미수정된 스캔 체인 테스트 출력 비트 시퀀스로부터 판정한 논리 0 혹은 논리 1의 빈도의 차이를 판정해서, 각각의 고려된 고장 위치 및 고장 타입에 대한 기준 특성을 획득하도록 구성되는
    테스트 시스템.
  17. 제 16 항에 있어서,
    상기 평가 유닛(740)은 상기 획득한 고장 특성을 각각의 획득한 기준 특성과 비교해서, 상기 고장 위치 및 상기 고장 타입의 정보를 획득하도록 구성되는
    테스트 시스템.
  18. 기준 스캔 체인 테스트 데이터를 생성하는 방법(900)에 있어서,
    스캔 체인 테스트 입력 비트 시퀀스의 사전 결정된 수의 스타트 비트를 사전 결정된 스타트 비트 시퀀스로 대체함으로써 상기 스캔 체인 테스트 입력 비트 시퀀스를 수정하는 단계(910)와,
    상기 수정된 스캔 체인 테스트 입력 비트 시퀀스를 피시험 장치에 제공하는 단계(920)와,
    상기 수정된 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 스캔 체인 테스트 출력 비트 시퀀스를 상기 피시험 장치로부터 수신하는 단계(930)와,
    상기 스캔 체인 테스트 출력 비트 시퀀스의 사전 결정된 수의 엔드 비트를 사전 결정된 엔드 비트 시퀀스로 대체함으로써, 상기 스캔 체인 테스트 출력 비트 시퀀스를 수정해서 기준 스캔 체인 테스트 데이터를 획득하는 단계(940)를 포함하는
    방법(900).
  19. 고장 스캔 체인의 고장 위치 및 고장 타입의 정보를 판정하는 방법(1000)에 있어서,
    제 18 항에 따른 기준 스캔 체인 테스트 데이터를 생성하는 방법과,
    상기 고장 스캔 체인을 포함하는 고장 피시험 장치로부터 획득한 고장 스캔 체인 테스트 출력 비트 시퀀스의 정보를 상기 기준 스캔 체인 테스트 데이터와 비교해서, 상기 고장 스캔 체인의 상기 고장 위치 및 상기 고장 타입의 정보를 판정하는 단계(1050)를 포함하는
    방법(1000).

  20. 제 18 항에 있어서,
    상기 스캔 체인 테스트 입력 비트 시퀀스를 수정하는 단계(910)는,
    동일한 사전 결정된 수의 스타트 비트를 동일한 사전 결정된 스타트 비트 시퀀스로 대체함으로써 복수의 서로 다른 스캔 체인 테스트 입력 비트 시퀀스를 수정해서, 복수의 수정된 서로 다른 스캔 체인 테스트 입력 비트 시퀀스를 획득하는 단계와,
    복수의 서로 다른 사전 결정된 수의 스타트 비트를 복수의 서로 다른 사전 결정된 스타트 비트 시퀀스로 대체함으로써 동일한 상기 스캔 체인 테스트 입력 비트 시퀀스를 수정해서, 복수의 수정된 동일한 스캔 체인 테스트 입력 비트 시퀀스를 획득하는 단계를 포함하고,
    상기 스캔 체인 테스트 출력 비트 시퀀스를 수정해서 상기 기준 스캔 체인 테스트 데이터를 획득하는 단계(940)는,
    동일한 사전 결정된 수의 엔드 비트를 동일한 사전 결정된 엔드 비트 시퀀스로 대체함으로써 상기 복수의 수정된 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스를 수정해서, 하나의 추정 고장 위치 및 고장 타입에 대한 기준 스캔 체인 테스트 데이터를 획득하는 단계와,
    상기 복수의 서로 다른 수의 스타트 비트에 대응하는 복수의 서로 다른 사전 결정된 수의 엔드 비트를 복수의 서로 다른 사전 결정된 엔드 비트 시퀀스로 대체함으로써 상기 복수의 수정된 동일한 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스를 수정해서, 상기 스캔 체인의 서로 다른 추정 고장 위치 혹은 고장 타입을 나타내는 복수의 기준 스캔 체인 테스트 데이터를 획득하는 단계를 포함하는
    방법.
  21. 제 20 항에 있어서,
    상기 복수의 수정된 서로 다른 스캔 체인 테스트 입력 비트 시퀀스에 의해 발생된 복수의 스캔 체인 테스트 출력 비트 시퀀스를 수정해서, 하나의 추정 고장 위치 및 고장 타입에 대한 기준 스캔 체인 테스트 데이터를 획득하는 단계는, 상기 복수의 수정된 스캔 체인 테스트 출력 비트 시퀀스에 기초해서, 상기 스캔 체인 테스트 출력 비트 시퀀스의 각각의 비트 위치에서의 논리 1 또는 논리 0의 발생 빈도를 판정하는 단계를 포함하고,
    상기 판정된 논리 1 또는 논리 0의 발생 빈도는 하나의 추정 고장 위치 및 고장 타입에 대한 상기 기준 스캔 체인 테스트 데이터를 나타내는
    방법.
  22. 컴퓨터 혹은 마이크로컨트롤러에서 실행될 때, 제18 항 내지 제 21 항 중 어느 한 항에 따른 방법을 수행하는 프로그램 코드를 구비한 컴퓨터 프로그램을 갖는 컴퓨터 판독가능한 저장매체.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9465071B2 (en) 2014-03-04 2016-10-11 Mediatek Inc. Method and apparatus for generating featured scan pattern
CN105372582B (zh) * 2015-12-14 2018-05-25 浪潮(北京)电子信息产业有限公司 一种模块级边界扫描链的生成方法及系统
US11342914B2 (en) * 2020-06-19 2022-05-24 Juniper Networks, Inc. Integrated circuit having state machine-driven flops in wrapper chains for device testing
KR102412817B1 (ko) * 2020-12-18 2022-06-23 연세대학교 산학협력단 X 필링 방법 및 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774477A (en) * 1995-12-22 1998-06-30 Lucent Technologies Inc. Method and apparatus for pseudorandom boundary-scan testing
KR19980032196A (ko) * 1996-10-18 1998-07-25 윤종용 디버그 및 제조 테스트 목적을 위한 적응적 스캔 체인
US6061818A (en) * 1997-05-08 2000-05-09 The Board Of Trustees Of The Leland Stanford Junior University Altering bit sequences to contain predetermined patterns
JP2013508731A (ja) 2009-10-23 2013-03-07 日本テキサス・インスツルメンツ株式会社 パーティションを設けたスキャン・チェーンを備えた集積回路のスキャンテストにおける向上した制御

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3678503A (en) 1970-07-06 1972-07-18 Honeywell Inc Two phase encoder system for three frequency modulation
US4568881A (en) 1983-05-03 1986-02-04 Magnetic Peripherals Inc. Phase comparator and data separator
JPS6055767A (ja) 1983-08-25 1985-04-01 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション イメージのビット数を減少する方法及び装置
US4700347A (en) 1985-02-13 1987-10-13 Bolt Beranek And Newman Inc. Digital phase adjustment
US4687988A (en) * 1985-06-24 1987-08-18 International Business Machines Corporation Weighted random pattern testing apparatus and method
JPS6255737A (ja) * 1985-09-04 1987-03-11 Nec Corp スキヤンパス回路
US5247161A (en) 1990-03-05 1993-09-21 Spectra-Physics, Inc. Bar code scanning system with converter means and microprocessor means contained in a single integrated circuit
JPH07260886A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 集積回路装置の試験方法
US5905769A (en) 1996-05-07 1999-05-18 Silicon Image, Inc. System and method for high-speed skew-insensitive multi-channel data transmission
US6122335A (en) 1999-10-01 2000-09-19 Quantum Bridge Communications, Inc. Method and apparatus for fast burst mode data recovery
GB2359706B (en) 2000-02-28 2004-03-10 Mitel Corp Integrated data clock extractor
US6498440B2 (en) 2000-03-27 2002-12-24 Gentex Corporation Lamp assembly incorporating optical feedback
US6501288B1 (en) * 2000-09-28 2002-12-31 Schlumberger Technologies, Inc. On-chip optically triggered latch for IC time measurements
US6801003B2 (en) 2001-03-13 2004-10-05 Color Kinetics, Incorporated Systems and methods for synchronizing lighting effects
US20030061564A1 (en) 2001-09-27 2003-03-27 Maddux John T. Serial data extraction using two cycles of edge information
EP1355443A1 (en) 2002-08-02 2003-10-22 Agilent Technologies Inc. a Delaware Corporation Oversampling bit stream recovery
US7113560B1 (en) 2002-09-24 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Serial link scheme based on delay lock loop
JP4148827B2 (ja) 2003-04-28 2008-09-10 株式会社小糸製作所 車両用灯具
US20050015213A1 (en) * 2003-07-15 2005-01-20 Kevin Somervill Method and apparatus for testing an electronic device
EP3223587A3 (en) 2004-03-15 2017-11-08 Philips Lighting North America Corporation Power control methods and apparatus
KR100615597B1 (ko) 2004-05-27 2006-08-25 삼성전자주식회사 데이터 입력회로 및 방법
US7203610B2 (en) 2004-08-31 2007-04-10 Guide Technology, Inc. System and method of obtaining data-dependent jitter (DDJ) estimates from measured signal data
US7668235B2 (en) 2005-11-10 2010-02-23 Teradyne Jitter measurement algorithm using locally in-order strobes
US8067896B2 (en) 2006-05-22 2011-11-29 Exclara, Inc. Digitally controlled current regulator for high power solid state lighting
US7248982B1 (en) 2006-06-29 2007-07-24 Agilent Technologies, Inc. Finding data dependent jitter with a DDJ calculator configured by regression
KR100736675B1 (ko) 2006-08-01 2007-07-06 주식회사 유니테스트 반도체 소자 테스트 장치
US7671631B2 (en) 2006-09-20 2010-03-02 Explore Semiconductor, Inc. Low voltage differential signal receiving device
US7945405B2 (en) 2008-05-08 2011-05-17 Advantest Corporation Jitter measurement apparatus, jitter measurement method, recording media, communication system and test apparatus
US7568139B2 (en) 2006-12-12 2009-07-28 Inovys Corporation Process for identifying the location of a break in a scan chain in real time
US7650547B2 (en) * 2007-02-28 2010-01-19 Verigy (Singapore) Pte. Ltd. Apparatus for locating a defect in a scan chain while testing digital logic
CN101285871B (zh) * 2008-05-09 2010-07-28 中国科学院计算技术研究所 一种扫描链诊断向量生成方法和装置及扫描链诊断方法
CN101315412A (zh) * 2008-06-12 2008-12-03 中国科学院计算技术研究所 一种扫描链故障诊断方法及系统
CN101369000A (zh) * 2008-09-12 2009-02-18 北京中星微电子有限公司 一种数字芯片测试方法和测试系统
US8886987B2 (en) 2008-09-19 2014-11-11 Advantest (Singapore) Pte Ltd Data processing unit and a method of processing data
CN102985837B (zh) 2010-05-10 2016-04-27 爱德万测试公司 用于确定比特流内的边缘之前的连续相等比特的数目的装置和用于重建重复比特序列的装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774477A (en) * 1995-12-22 1998-06-30 Lucent Technologies Inc. Method and apparatus for pseudorandom boundary-scan testing
KR19980032196A (ko) * 1996-10-18 1998-07-25 윤종용 디버그 및 제조 테스트 목적을 위한 적응적 스캔 체인
US6061818A (en) * 1997-05-08 2000-05-09 The Board Of Trustees Of The Leland Stanford Junior University Altering bit sequences to contain predetermined patterns
JP2013508731A (ja) 2009-10-23 2013-03-07 日本テキサス・インスツルメンツ株式会社 パーティションを設けたスキャン・チェーンを備えた集積回路のスキャンテストにおける向上した制御

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10613144B2 (en) 2018-02-12 2020-04-07 Samsung Electronics Co., Ltd. Semiconductor device

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US20160356847A1 (en) 2016-12-08
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JP5695743B2 (ja) 2015-04-08
US9885752B2 (en) 2018-02-06
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