KR102412817B1

KR102412817B1 - X 필링 방법 및 장치

Info

Publication number: KR102412817B1
Application number: KR1020200178043A
Authority: KR
Inventors: 강성호; 이인환
Original assignee: 연세대학교 산학협력단
Priority date: 2020-12-18
Filing date: 2020-12-18
Publication date: 2022-06-23

Abstract

본 실시예에 의한 테스트 방법은 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 제1 테스트 패턴 및 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴의 가중 전이 메트릭(WTM, weighted transition metric)를 연산하는 단계와, X 비트 값이 반전된 제2 테스트 패턴을 형성하고, 제2 테스트 패턴의 WTM 값 및 제2 테스트 패턴에 의한 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계 및 제1 테스트 패턴의 WTM 값과 제2 테스트 패턴의 WTM 값의 차이와, 제1 시프트 아웃 패턴의 WTM 값과 예상 시프트 아웃 패턴의 WTM 예상값의 차이를 합산하는 개선도 값(improvement value) 연산 단계를 포함한다.

Description

X 필링 방법 및 장치{X FILLING METHOD AND APPARATUS}

본 기술은 X 필링 방법 및 장치와 관련된다.

스캔 구조는 테스트 고장 검출 및 진단에 강점을 가지며 대부분의 반도체 회로 설계 및 테스트에 사용되고 있다. 그러나 공정이 미세화되고 칩의 집적도 및 복잡성이 점차 증가되며 이에 따라 스캔 구조 역시 복잡성이 증가하게 되었다.

스캔 구조에서 테스트 중 발생하는 전력 소모는 일반적인 동작보다 크므로, 이로 인해 신뢰성 문제나 지속적인 회로 손상 등의 문제가 될 수 있다. 따라서 과도한 전력 소모를 줄이기 위한 저전력 스캔 테스트에 대한 연구가 많이 진행되고 있다.

종래 기술의 X 필링 방법으로는 스캔 셀에 제공되는 테스트 패턴의 X bit 들을 0으로 채우는 0-fill, 1로 채우는 1-fill 및 인접한 비트들과 동일한 값으로 채우는 adj-fill이 있다. 종래 기술에 의한 X 필링 방법은 스캔 셀로 제공되는 테스트 패턴에서의 비트 천이를 감소시키는 것에 주안점을 가지고 있으며, 테스트 대상 로직 회로에서 출력되는 스캔 아웃에서의 비트 천이를 감소시키는 것과는 거리가 멀었다.

본 실시예로 해결하고자 하는 과제 중 하나는, 스캔 인(scan in)뿐만 아니라 스캔 아웃(scan out)에서의 비트 천이를 감소시켜 테스트 시 소모되는 전력을 감소시키고자 하는 것이다.

본 실시예에 의한 테스트 방법은, 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 상기 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴을 구하는 단계와, 상기 초기값이 반전된 제2 테스트 패턴을 형성하고, 예상 시프트 아웃 패턴을 연산하는 단계 및 상기 제1 테스트 패턴의 가중 천이 메트릭(WTM, weighted transition metric) 값과 상기 제2 테스트 패턴의 WTM 값의 차이와, 상기 제1 시프트 아웃 패턴의 WTM 값과 상기 예상 시프트 아웃 패턴의 WTM 예상값의 차이를 합산하는 개선도 값(improvement value) 연산 단계를 포함한다.

본 실시예의 일 태양에 의하면, 상기 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하는 단계는, 상기 X 비트에 0 필, 1 필 및 adj 필을 수행하는 단계 및 상기 0 필, 1 필 및 adj 필의 수행 결과 가장 낮은 WTM값을 가지는 것을 선택하여 상기 제1 테스트 패턴으로 선택한다.

본 실시예의 일 태양에 의하면, 상기 가중 천이 메트릭를 연산하는 단계는, 패턴에 포함되며 서로 인접하고 서로 다른 두 비트가 스캔 셀을 전파하면서 발생시키는 비트 천이의 수를 합산하여 연산한다.

본 실시예의 일 태양에 의하면, 상기 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계는, 상기 제2 테스트 패턴으로부터 상기 예상 시프트 아웃 패턴을 형성하는 단계와, 상기 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계를 포함하여 수행된다.

본 실시예의 일 태양에 의하면, 상기 예상 시프트 아웃 패턴을 형성하는 단계는, 천이성 팬 아웃(Transitive Fanout) 및 팬 아웃 로직 깊이(Fanout logic depth)에 따라 분류된 테스트 대상 로직 게이트의 출력에 할당된 값과 상기 제1 시프트 아웃 패턴을 논리 연산하여 상기 초기값이 반전됨에 따라 상기 제1 시프트 아웃 패턴의 각 비트의 변화 가능성을 연산하는 단계 및 상기 변화 가능성이 있는 비트에 대하여 adj 필을 수행하여 상기 예상 시프트 아웃 패턴을 형성한다.

본 실시예의 일 태양에 의하면, 테스트 대상 게이트가 AND 게이트 및 OR 게이트인 경우에는 동일 천이성 게이트로 분류하고, 테스트 대상 게이트가 NAND 게이트 및 NOR 게이트인 경우에는 반전 천이성 게이트로 분류하며, 이외의 대상 게이트는 기타 게이트로 분류하여 수행한다.

본 실시예의 일 태양에 의하면, 상기 로직 게이트를 팬 아웃 로직 깊이에 따라 분류하는 단계는, 로직 깊이가 5 이상인 경우에는 0을 할당하여 수행한다.

본 실시예의 일 태양에 의하면, 상기 제1 시프트 아웃 패턴의 각 비트의 변화 가능성을 연산하는 단계는, 수학식

을 연산하여 수행하는 테스트 방법(Zi: X 비트의 팬 아웃, Ai: 제1 시프트 아웃 패턴, Bi: 반전 제1 시프트 아웃 패턴, STF: 동일 천이성 팬아웃 게이트. OTF: 반전 천이성 팬아웃 게이트, Li: 로직 깊이)

본 실시예의 일 태양에 의하면, 상기 테스트 방법은,상기 제1 테스트 패턴에 복수의 X 비트들을 포함하며, 상기 복수의 X 비트들에 대한 복수의 상기 개선도 값을 연산하는 단계를 포함한다.

본 실시예의 일 태양에 의하면, 상기 테스트 방법은, 상기 복수의 상기 개선도 값들 중 제일 높은 상기 개선도 값을 가지는 상기 X 비트들을 포함하는 상기 제1 테스트 패턴을 이용하여 테스트 대상 회로를 테스트한다.

본 실시예에 의한 반도체 칩의 고장을 검사하는 테스트 장치는: 적어도 하나 이상의 프로세서; 및 상기 프로세서에 의해 실행되는 하나 이상의 프로그램을 저장하는 메모리를 포함하며, 상기 프로그램들은 하나 이상의 프로세서에 의해 실행될 때, 상기 하나 이상의 프로세서들에서, 로직 회로에 대한 테스트 방법이 수행되며, 상기 테스트 방법은: 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 상기 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴을 구하는 단계와, 상기 초기값이 반전된 제2 테스트 패턴을 형성하고, 예상 시프트 아웃 패턴을 연산하는 단계 및 상기 제1 테스트 패턴의 가중 천이 메트릭(WTM, weighted transition metric) 값과 상기 제2 테스트 패턴의 WTM 값의 차이와, 상기 제1 시프트 아웃 패턴의 WTM 값과 상기 예상 시프트 아웃 패턴의 WTM 예상값의 차이를 합산하는 개선도 값(improvement value) 연산 단계를 포함한다.

본 실시예의 일 태양에 의하면, 상기 테스트 방법은, 상기 제1 테스트 패턴에 복수의 X 비트들을 포함하며, 상기 복수의 X 비트들에 대한 복수의 상기 개선도 값을 연산하는 단계를 포함한다.

본 실시예의 일 태양에 의하면, 상기 테스트 방법은,상기 복수의 상기 개선도 값들 중 제일 높은 상기 개선도 값을 가지는 상기 X 비트들을 포함하는 상기 제1 테스트 패턴을 이용하여 테스트 대상 회로를 테스트한다.

본 실시예에 의하면, 테스트 대상 회로를 테스트하기 위한 테스트 패턴에 X 비트들을 포함하는 경우에 이들에 대한 시뮬레이션 없이 테스트 대상 회로의 게이트 연결 및 그 특성에 따라 시프트 아웃 패턴을 예상할 수 있어 테스트 수행 시간을 단축시킬 수 있으며, 이들에 대한 시프트 인 및 시프트 아웃시 소모되는 전력을 감소시킬 수 있다는 장점이 제공된다.

도 1은 본 실시예에 의한 테스트 방법의 개요를 도시한 순서도이다.
도 2는 본 실시예에 의한 테스트 장치의 개요를 나타낸 블록도이다.
도 3은 스캔 셀(미도시)로 시프트 인(shift in)되는 테스트 패턴(Ta)의 개요를 도시한 도면이다.
도 4(a)는 X 비트에 1 필을 수행한 테스트 패턴(Tb)에서 WTM을 연산한 예를 예시한 도면이고, 도 4(b)는 X 비트에 0 필 또는 adj 필을 수행한 테스트 패턴(Tc)에서 WTM을 연산한 예를 예시한 도면이다.
도 5는 제1 테스트 패턴(T1)이 시프트 인 되어 형성된 시프트 아웃 패턴(To)과 WTM을 연산한 과정을 예시한다.
도 6은 제2 테스트 패턴(T2)을 예시한 도면이다.
도 7은 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 과정을 예시한 도면이다.
도 8은 분류된 결과로 논리 연산을 수행하여 예상 시프트 아웃 패턴을 형성하는 과정을 설명하기 위한 도면이다.
도 9는 개선도를 연산하는 과정을 도시한 도면이다.

이하에서는 첨부된 도면들을 참조하여 본 실시예들을 설명한다. 도 1은 본 실시예에 의한 테스트 방법의 개요를 도시한 순서도이다. 도 1을 참조하면, 본 실시예에 의한 테스트 방법은, 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴을 구하는 단계(S100)와, 초기값이 반전된 제2 테스트 패턴을 형성하고, 예상 시프트 아웃 패턴을 연산하는 단계(S200) 및 제1 테스트 패턴의 가중 천이 메트릭(WTM, weighted transition metric) 값과 제2 테스트 패턴의 WTM 값의 차이와, 제1 시프트 아웃 패턴의 WTM 값과 예상 시프트 아웃 패턴의 WTM 예상값의 차이를 합산하는 개선도 값(improvement value) 연산 단계를 포함한다.

도 2는 본 실시예에 의한 테스트 장치(1)의 개요를 나타낸 블록도이다. 도 2를 참조하면, 도 2는 본 실시예에 의한 테스트 장치(1)의 개요를 도시한 블록도이다. 도 2를 참조하면, 본 실시예에 따른 테스트 장치(1)는 입력부(21), 출력부(22), 프로세서(25), 메모리(24) 및 데이터베이스(23)를 포함한다. 도 2의 테스트 장치(1)는 일 실시예에 따른 것으로서, 도 2에 도시된 모든 블록이 필수 구성요소는 아니며, 다른 실시예에서 테스트 장치(1)에 포함된 일부 블록이 추가, 변경 또는 삭제될 수 있다. 한편, 테스트 장치(1)는 X 비트 필링을 수행하는 컴퓨팅 장치로 구현될 수 있으며, 테스트 장치(1)에 포함된 각 구성 요소들은 각각 별도의 소프트웨어 장치로 구현되거나, 소프트웨어가 결합된 별도의 하드웨어 장치로 구현될 수 있다.

테스트 장치(1)는 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴을 구하는 단계(S100, 도 1 참조)와, 초기값이 반전된 제2 테스트 패턴을 형성하고, 예상 시프트 아웃 패턴을 연산하는 단계(S200, 도 1 참조) 및 개선도 값 연산 단계(S300, 도 1 참조)를 수행한다.

입력부(21)는 고장 정보에 상응하는 신호 또는 데이터를 입력받는 수단을 의미한다. 입력부(21)는 외부 장치로부터 테스트 대상 회로의 고장 정보를 제공받을 수 있다. 또한, 입력부(21)는 프로세서(25)과 연동하여 다양한 형태의 신호 또는 데이터를 입력하거나, 외부 장치와 연동하여 직접 데이터를 획득하여 프로세서(25)로 전달할 수도 있다. 입력부(21)는 로그 정보(log), 다양한 조건 정보 또는 제어신호 등을 입력하거나 입력 받기 위한 장치 또는 서버일 수 있으나 반드시 이에 한정되는 것은 아니다.

출력부(22)는 프로세서(25)과 연동하여 X 필링 결과, 성공 또는 실패 로그정보 등을 표시할 수 있다. 출력부(22)는 소정의 정보를 출력하기 위하여 테스트 장치(1)에 구비된 디스플레이(미도시), 스피커 등을 통해 다양한 정보를 표시하는 것이 바람직하나 반드시 이에 한정되는 것은 아니다.

프로세서(25)은 메모리(24)에 포함된 적어도 하나의 명령어 또는 프로그램을 수행한다. 본 실시예에 따른 프로세서(25)는 입력부(21) 또는 데이터베이스(23)로부터 획득한 데이터를 기반으로 각 단계를 수행하기 위한 데이터를 연산하고, 리던던시 분석한다.

메모리(24)는 프로세서(25)에 의해 실행 가능한 적어도 하나의 명령어 또는 프로그램을 포함한다. 메모리(24)는 처리를 수행하기 위한 명령어 또는 프로그램을 포함할 수 있다. 메모리(24)는 각 단계에서 수행된 결과, 중간값 등의 연관된 값들을 저장할 수 있다.

데이터베이스(23)는 데이터베이스 관리 프로그램(DBMS)을 이용하여 컴퓨터 시스템의 저장공간(하드디스크 또는 메모리)에 구현된 일반적인 데이터구조를 의미하는 것으로, 데이터의 검색(추출), 삭제, 편집, 추가 등을 자유롭게 행할 수 있는 데이터 저장형태를 뜻하는 것으로, 오라클(Oracle), 인포믹스(Infomix), 사이베이스(Sybase), DB2와 같은 관계형 데이타베이스 관리 시스템(RDBMS)이나, 겜스톤(Gemston), 오리온(Orion), O2 등과 같은 객체 지향 데이타베이스 관리 시스템(OODBMS) 및 엑셀론(Excelon), 타미노(Tamino), 세카이주(Sekaiju) 등의 XML 전용 데이터베이스(XML Native Database)를 이용하여 본 발명의 일 실시예의 목적에 맞게 구현될 수 있고, 자신의 기능을 달성하기 위하여 적당한 필드(Field) 또는 엘리먼트들을 가지고 있다.

본 실시예에 따른 데이터베이스(23)은 로그정보, 값이 할당된 X 비트 정보, 조건 정보, 고장 진단 결과정보 등을 저장하고, 저장된 데이터를 제공할 수 있다. 한편, 데이터베이스(24)는 테스트 장치(1) 내에 구현되는 것으로 기재하고 있으나 반드시 이에 한정되는 것은 아니며, 별도의 데이터 저장장치로 구현될 수도 있다.

도 3은 스캔 셀로 시프트 인(shift in)되는 테스트 패턴(Ta)의 개요를 도시한 도면이다. 테스트 패턴(Ta)의 시퀀스는 테스트 대상 회로에 발생한 고장에 대한 고장 검출율(fault coverage)을 향상시키도록 형성될 수 있다. 다만, 도 3으로 도시된 것과 같이 테스트 패턴(Ta)에는 그 값이 0 또는 1 중 어느 것이어도 고장 검출에 무방한 X 비트(X bit, X)를 포함할 수 있다.

테스트 패턴(Ta)에 X 비트(X)가 포함된 경우에 스캔 셀로 시프트 인(shift in)하는 과정에서 전력 소모를 감소시키기 위하여 X 비트(X)를 0 으로 채우는 0 필(0-fill), 1로 채우는 1 필(1-fill) 또는 인접한 값과 동일한 값으로 채우는 adj-필(adjacent fill)이 수행될 수 있다.

본 실시예에서, 시프트 인 과정에서 전력 소모를 감소시키기 위하여 X 비트(X)를 0 필, 1 필 또는 adj-필을 수행한 결과에서 가장 낮은 WTM 값을 가지는 방식으로 형성된 테스트 패턴을 제1 테스트 패턴(T1)으로 선정한다.

도 4(a)는 X 비트에 1 필을 수행한 테스트 패턴(Tb)에서 WTM을 연산한 예를 예시한 도면이다. 도 4(a)를 참조하면, 1 필이 수행되어 X 비트(X)에 값 1이 할당된 상태에서 가중 전이 메트릭(WTM, weighted transition metric)을 연산한다. 0, 0 이후 시프트 인(shift in)되는 1에 의하여 7번 비트 천이(실선 화살표)가 발생하고, 1, 1, 1, 1 이후 시프트 인되는 0에 의하여 3번 비트 천이(점선 화살표)가 발생한다. 이어서 초기값으로 1이 설정된 X비트가 시프트 인되며, 그에 따라 발생하는 비트 천이의 회수는 2이고, 뒤따른 0에 의한 비트 천이의 회수는 1이다. 따라서, X 비트에 1로 채우는 1 필의 결과로 WTM값은 13이다.

도 4(b)는 X 비트에 0 필 또는 adj 필을 수행한 테스트 패턴(Tc)에서 WTM을 연산한 예를 예시한 도면이다. 도 4(b)를 참조하면, 0 필 또는 adj 필이 수행되어 X 비트(X)에 값 0이 할당된 상태에서 WTM을 연산한다. 위의 예시와 동일하나, X 비트에 초기값으로 0이 할당되므로, WTM 값은 10이다. 따라서, 0 필 혹은 adj 필이 수행된 테스트 패턴(Tc)가 제1 테스트 패턴(T1)으로 선정된다.

도 5는 시프트 아웃 패턴(To)를 예시한 도면이다. 제1 테스트 패턴(T1)으로 테스트 대상 회로에 대한 시뮬레이션을 수행하고, 도 5와 같이 시프트 아웃(shift out)된 제1 시프트 아웃 패턴(To)를 구한다.

도 6은 제2 테스트 패턴(T2)을 예시한 도면이고, 도 7은 예상 시프트 아웃 패턴을 연산하는 과정을 예시한 도면이다. 도 6 및 도 7을 참조하면, 제1 테스트 패턴에서 X 비트에 설정된 초기값을 반전하여 제2 테스트 패턴(T2)을 형성한다. 도 7의 상단에는 제1 테스트 패턴(T1)이 도시되었으며, 하단에는 시프트 아웃 패턴(To)이 도시되었다. 제1 테스트 패턴에서 X 비트는 굵은 테두리로 표시되었고, 후술할 바와 같이 X 비트의 값이 반전됨에 따라 시프트 아웃 패턴(To)에서 변화할 가능성이 있는 비트는 적색 사각형으로 표시되었다.

또한, X 비트를 포함하는 제1 테스트 패턴이 인가되는 테스트 대상 논리 회로는 제1 테스트 패턴(T1)과 시프트 아웃 패턴(To) 사이에 도시되었으며, X 비트와 논리적으로 연결된 게이트들의 입력 및/또는 출력은 굵은 선으로 도시되었다.

X 비트가 직접적으로 입력되거나 다른 게이트를 거쳐 입력되는 게이트를 천이성 팬아웃(Transitive Fanout) 특징 및 팬아웃 로직 깊이(Fanout logic depth)에 따라 분류한다. 일 실시예로, 천이성 팬아웃 특성에 따르면 로직 게이트는 아래의 표와 같이 분류될 수 있다.

일 예로, 동일 천이성 팬아웃 게이트(STF, Same Transitive Fanout)는 출력과 같은 입력에 대해 해당 입력이 변화하면 출력이 동일하게 변화하는 게이트로, AND, OR 게이트를 포함한다. STF의 특성은 입력과 출력이 다른 값을 가질 경우, 해당 입력이 바뀌어도 출력은 바뀌지 않는다. 이 특성을 이용하여 변화하지 않을 스캔 아웃의 셀을 제외시킨다. 또한, 반전 천이성 팬아웃 게이트(OTF, Opposite Transitive Fanout)는 출력과 다른 입력에 대해 해당 입력이 변화할 때 출력은 반전하여 변화하는 게이트로, NAND, NOR게이트를 포함한다. 다만, 이에 속하지 않는 게이트는 기타(OTHER)로 분류되며, XOR게이트를 포함할 수 있다.

도 7에서 예시된 것과 같이, STF 게이트들의 출력은 굵은 파란색으로 도시되었고, OTF 게이트 들의 출력은 연한 녹색으로 도시되었으며, 기타 게이트의 출력은 진한 녹색으로 도시되었다.

일 실시예로, 팬아웃 로직 깊이는 X 비트가 입력된 게이트의 출력이 다른 게이트로 입력될 때, X 비트가 직접적으로 연결된 게이트의 팬 아웃 로직 깊이는 1로 정해지고, 로직 깊이 1의 게이트 출력이 입력으로 제공되는 게이트의 로직 깊이는입력을 제공한 게이트의 로직 깊이에 1이 더해진다. 따라서, X 비트가 직접 제공되는 AND 게이트의 팬 아웃 로직 깊이는 1이나, 노란 상자에서 굵게 도시된 OR 게이트의 팬 아웃 로직 깊이는 5로 정해진다.

이와 같이 분류된 결과를 이용하여 예상 시프트 아웃 패턴을 형성한다. 도 8은 분류된 결과로 논리 연산을 수행하여 예상 시프트 아웃 패턴을 형성하는 과정을 설명하기 위한 도면이다. 도 7과 도 8을 참조하면, (A2)는 제1 테스트 패턴(T1)이제공되어 형성된 시프트 아웃 패턴(To)이고, (B2)는 시프트 아웃 패턴이 반전된 반전 시프트 아웃 패턴이다. (X2)는 동일 천이성 팬아웃 게이트의 출력 비트를 1로, 그 외 게이트들의 출력을 0으로 표시한 패턴이다. (Y2)는 반전 천이성 팬아웃 게이트의 출력 비트를 1로, 그외의 게이트들의 출력을 0으로 표시한 패턴이다. (Z2)는 X 비트와 논리적으로 연결된 게이트의 출력임을 표시하며, (L2)는 X 비트가 제공된 게이트의 로직 깊이를 표시한다. 로직 깊이가 5 이상인 경우에는 X 비트가 변환하여도 그 출력이 변화할 가능성이 감소하므로 0으로 설정한다.

이와 같이 분류된 결과에 대하여 아래의 수학식을 연산하여 제1 테스트 패턴(T1)의 i 번째 비트인 X 비트(X)가 반전되었을 때의 변화 가능성(Φi)을 연산한다.

도 7 및 도 8로 예시된 실시예에서, 수학식 1로 X 비트(X)가 반전되었을 때의 변화 가능성(Φi)을 연산하면, 도 8의 (Φ₂)와 같다. Φ₂는 1 0 0 0 1 1 0 1 0으로, 이것은 제1 테스트 패턴(T1)의 X 비트(X)가 반전됨에 따라, 시프트 아웃 패턴(To)의 좌측 1 번째 비트, 5 번째 비트, 6번째 비트 및 8번째 비트가 반전될 수 있다는 것을 나타낸다.

도 9는 개선도를 연산하는 과정을 도시한 도면이다. 도 9를 참조하면, 제1 테스트 패턴의 X 비트의 값은 가장 낮은 WTM 값을 가지도록 초기값이 0(굵은 박스)으로 설정되고, 이에 의하여 형성되는 비트 천이의 수는 0이다. 다만, X 비트의 값이 반전된 제2 테스트 패턴(T2)에서, 반전된 1과 뒤따르는 0에 의하여 형성되는 비트 천이의 합은 3이다.

시프트 아웃 패턴(To)에서 변화 가능한 것으로 파악된 1, 5, 6, 8 번째 비트가 시프트 인되면서 발생하는 비트 천이의 합(WTM)은 13이다. 또한, X 비트 값이 반전되었을 때 시프트 아웃 패턴(To)은 1, 5, 6, 8 번째 비트가 반전될 수 있다. 도 9 예상 시프트 아웃 패턴에서 적색 화살표로 도시된 것처럼 변화 가능한 비트에 대하여 adj 필을 수행하여 값을 할당하여 예상 시프트 아웃 패턴을 형성한다.

이로부터 아래의 수학식과 같이 WTM 값의 개선도(IP, improvement value)를 연산할 수 있다.

(IP: 개선도, SIPW:제2 테스트 패턴의 WTM 값, SICW: 제1 테스트 패턴의 WTM 값, SOPW: 예상 시프트 아웃 패턴의 예상 WTM 값, SOCW: 시프트 아웃 패턴의 WTM 값)

수학식 2를 연산하면, 제2 테스트 패턴의 WTM 값은 3, 제1 테스트 패턴의 WTM값은 0이므로 차이는 3이다. 예상 시프트 아웃 패턴의 WTM은 4이고, 시프트 아웃 패턴(To)의 WTM값은 13 이므로 차이는 -9 이다. 두 차이들을 합산하면 -6을 얻을 수 있다. 이로부터 제1 테스트 패턴의 X 비트를 반전함에 따라 전체적으로 WTM을 6 감소시킬 수 있는 것으로 예상된다. 실제 시뮬레이션이 수행되어 얻은 시프트 아웃 패턴은 도 9에서 simulation 으로 도시된 것과 같으며, 1, 5, 6, 8 비트에 의한 WTM 값은 7이다.

이어서, 실제 시뮬레이션을 수행하여 개선 여부를 파악하여 X 비트의 값을 설정할 수 있으며, 복수의 X 비트 값들이 있는 경우에, 스캔 인을 위한 시프트 인 과정에서의 전력을 감소시키기 위하여 최후에 스캔 셀에 시프트 인되는 값들을 반전하여 X 비트 값들을 전환한다.

이어서, 각 X 비트들에 대하여는 상기한 과정들을 반복 수행하여 가장 우수한 WTM 값을 가지는 X 비트의 값을 선택하여 테스트를 수행할 수 있다.

본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.

S100~S300: 본 실시예에 의한 테스트 방법의 개요적 각 단계
1: 테스트 장치 21: 입력부
22: 출력부 23: 데이터 베이스
24: 메모리 25: 프로세서
T1: 제1 테스트 패턴 T2: 제2 테스트 패턴
To: 시프트 아웃 패턴

Claims

초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 상기 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴을 구하는 단계와,
상기 초기값이 반전된 제2 테스트 패턴을 형성하고, 예상 시프트 아웃 패턴을 연산하는 단계 및
상기 제1 테스트 패턴의 가중 천이 메트릭(WTM, weighted transition metric) 값과 상기 제2 테스트 패턴의 WTM 값의 차이와, 상기 제1 시프트 아웃 패턴의 WTM 값과 상기 예상 시프트 아웃 패턴의 WTM 예상값의 차이를 합산하는 개선도 값(improvement value) 연산 단계를 포함하는 테스트 방법.
제1항에 있어서,
상기 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하는 단계는,
상기 X 비트에 0 필, 1 필 및 adj 필을 수행하는 단계 및
상기 0 필, 1 필 및 adj 필의 수행 결과 가장 낮은 WTM값을 가지는 것을 선택하여 상기 제1 테스트 패턴으로 선택하는 테스트 방법.
제1항에 있어서,
상기 가중 천이 메트릭를 연산하는 단계는,
패턴에 포함되며 서로 인접하고 서로 다른 두 비트가 스캔 셀을 전파하면서 발생시키는 비트 천이의 수를 합산하여 연산하는 테스트 방법.
제1항에 있어서,
상기 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계는,
상기 제2 테스트 패턴으로부터 상기 예상 시프트 아웃 패턴을 형성하는 단계와,
상기 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계를 포함하여 수행되는 테스트 방법.
제4항에 있어서,
상기 예상 시프트 아웃 패턴을 형성하는 단계는,
천이성 팬 아웃(Transitive Fanout) 및 팬 아웃 로직 깊이(Fanout logic depth)에 따라 분류된 테스트 대상 로직 게이트의 출력에 할당된 값과 상기 제1 시프트 아웃 패턴을 논리 연산하여 상기 초기값이 반전됨에 따라 상기 제1 시프트 아웃 패턴의 각 비트의 변화 가능성을 연산하는 단계 및
상기 변화 가능성이 있는 비트에 대하여 adj 필을 수행하여 상기 예상 시프트 아웃 패턴을 형성하는 테스트 방법.
제5항에 있어서,
테스트 대상 게이트가 AND 게이트 및 OR 게이트인 경우에는 동일 천이성 게이트로 분류하고,
테스트 대상 게이트가 NAND 게이트 및 NOR 게이트인 경우에는 반전 천이성 게이트로 분류하며,
이외의 대상 게이트는 기타 게이트로 분류하여 수행하는 테스트 방법.
제5항에 있어서,
상기 로직 게이트를 팬 아웃 로직 깊이에 따라 분류하는 단계는,
로직 깊이가 5 이상인 경우에는 0을 할당하여 수행하는 테스트 방법.
제5항에 있어서,
상기 제1 시프트 아웃 패턴의 각 비트의 변화 가능성을 연산하는 단계는,
수학식
을 연산하여 수행하는 테스트 방법(Zi: X 비트의 팬 아웃, Ai: 제1 시프트 아웃 패턴, Bi: 반전 제1 시프트 아웃 패턴, STF: 동일 천이성 팬아웃 게이트. OTF: 반전 천이성 팬아웃 게이트, Mi: 로직 깊이)
제1항에 있어서,
상기 테스트 방법은,
상기 제1 테스트 패턴에 복수의 X 비트들을 포함하며,
상기 복수의 X 비트들에 대한 복수의 상기 개선도 값을 연산하는 단계를 포함하는 테스트 방법.
제9항에 있어서,
상기 테스트 방법은,
상기 복수의 상기 개선도 값들 중 제일 높은 상기 개선도 값을 가지는 상기 X 비트들을 포함하는 상기 제1 테스트 패턴을 이용하여 테스트 대상 회로를 테스트하는 테스트 방법.
반도체 칩의 고장을 검사하는 테스트 장치로, 상기 테스트 장치는:
적어도 하나 이상의 프로세서; 및
상기 프로세서에 의해 실행되는 하나 이상의 프로그램을 저장하는 메모리를 포함하며, 상기 프로그램들은 하나 이상의 프로세서에 의해 실행될 때, 상기 하나 이상의 프로세서들에서,
로직 회로에 대한 테스트 방법이 수행되며, 상기 테스트 방법은:
초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하고, 상기 제1 테스트 패턴이 제공되어 시프트 아웃된 제1 시프트 아웃 패턴을 구하는 단계와,
상기 초기값이 반전된 제2 테스트 패턴을 형성하고, 예상 시프트 아웃 패턴을 연산하는 단계 및
상기 제1 테스트 패턴의 가중 천이 메트릭(WTM, weighted transition metric) 값과 상기 제2 테스트 패턴의 WTM 값의 차이와, 상기 제1 시프트 아웃 패턴의 WTM 값과 상기 예상 시프트 아웃 패턴의 WTM 예상값의 차이를 합산하는 개선도 값(improvement value) 연산 단계를 포함하는 테스트 장치.
제11항에 있어서,
상기 초기값이 할당된 X 비트를 포함하는 제1 테스트 패턴을 형성하는 단계는,
상기 X 비트에 0 필, 1 필 및 adj 필을 수행하는 단계 및
상기 0 필, 1 필 및 adj 필의 수행 결과 가장 낮은 WTM값을 가지는 것을 선택하여 상기 제1 테스트 패턴으로 선택하는 테스트 장치.
제11항에 있어서,
상기 가중 천이 메트릭를 연산하는 단계는,
패턴에 포함되며 서로 인접하고 서로 다른 두 비트가 스캔 셀을 전파하면서 발생시키는 비트 천이의 수를 합산하여 연산하는 테스트 장치.
제11항에 있어서,
상기 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계는,
상기 제2 테스트 패턴으로부터 상기 예상 시프트 아웃 패턴을 형성하는 단계와,
상기 예상 시프트 아웃 패턴의 WTM 예상값을 연산하는 단계를 포함하여 수행되는 테스트 장치.
제14항에 있어서,
상기 예상 시프트 아웃 패턴을 형성하는 단계는,
천이성 팬 아웃(Transitive Fanout) 및 팬 아웃 로직 깊이(Fanout logic depth)에 따라 분류된 테스트 대상 로직 게이트의 출력에 할당된 값과 상기 제1 시프트 아웃 패턴을 논리 연산하여 상기 초기값이 반전됨에 따라 상기 제1 시프트 아웃 패턴의 각 비트의 변화 가능성을 연산하는 단계 및
상기 변화 가능성이 있는 비트에 대하여 adj 필을 수행하여 상기 예상 시프트 아웃 패턴을 형성하는 테스트 장치.
제15항에 있어서,
테스트 대상 게이트가 AND 게이트 및 OR 게이트인 경우에는 동일 천이성 게이트로 분류하고,
테스트 대상 게이트가 NAND 게이트 및 NOR 게이트인 경우에는 반전 천이성 게이트로 분류하며,
이외의 대상 게이트는 기타 게이트로 분류하여 수행하는 테스트 장치.
제15항에 있어서,
상기 로직 게이트를 팬 아웃 로직 깊이에 따라 분류하는 단계는,
로직 깊이가 5 이상인 경우에는 0을 할당하여 수행하는 테스트 장치.
제15항에 있어서,
상기 제1 시프트 아웃 패턴의 각 비트의 변화 가능성을 연산하는 단계는,
수학식
을 연산하여 수행하는 테스트 장치.(Zi: X 비트의 팬 아웃, Ai: 제1 시프트 아웃 패턴, Bi: 반전 제1 시프트 아웃 패턴, STF: 동일 천이성 팬아웃 게이트. OTF: 반전 천이성 팬아웃 게이트, Mi: 로직 깊이)
제11항에 있어서,
상기 테스트 방법은,
상기 제1 테스트 패턴에 복수의 X 비트들을 포함하며,
상기 복수의 X 비트들에 대한 복수의 상기 개선도 값을 연산하는 단계를 포함하는 테스트 장치.
제19항에 있어서,
상기 테스트 방법은,
상기 복수의 상기 개선도 값들 중 제일 높은 상기 개선도 값을 가지는 상기 X 비트들을 포함하는 상기 제1 테스트 패턴을 이용하여 테스트 대상 회로를 테스트하는 테스트 장치.