KR100687669B1 - 기가보 속도의 데이터 통신을 위한 ｃｍｏｓ 구동기와온칩 단자 - Google Patents

기가보 속도의 데이터 통신을 위한 ｃｍｏｓ 구동기와온칩 단자 Download PDF

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Abstract

아주 고속의 CMOS 신기술을 이용하여 기가보(gigabaud)의 속도로 동작하는 CMOS 구동기를 구현하게 된다. 이러한 구동기는 GaAs나 바이폴라 기술을 사용하는 구동기보다 제작이 용이할 뿐만 아니라 여타의 CMOS 회로와의 집적화도 용이하다. 기가보의 CMOS 구동기를 이용하는 통신 시스템은 외부 성단(external termination)을 갖는 수신기에 비해 기생 커패시턴스와 인덕턴스가 존재하는 경우의 왜곡을 상당히 저감시키는 온-칩 성단(on-chip termination)을 갖는 수신기를 더 포함할 수도 있다. 게다가, 통신 시스템은 위상 추적기(phase tracker)와 프레임 정렬기(frame aligner)를 포함할 수도 있다. 위상 추적기는 오버샘플링된 데이터에서 최고 빈도의 천이 엣지를 계속하여 모니터링함으로써 수신기 클럭의 위상이 송신기 클럭의 위상을 추적하도록 한다. 프레임 정렬기는 데이터 워드를 직렬 데이터 스트림내의 한 콤마 문자와 즉각 동기할 수 있도록 해주는 콤마 검출기를 포함한다.
온칩 성단(on-chip termination), 기가보 CMOS 구동기(gigabaud CMOS driver), 기가보 데이터 통신, 위상 추적기, 프레임 정렬기

Description

기가보 속도의 데이터 통신을 위한 ＣＭＯＳ 구동기와 온칩 단자{CMOS DRIVER AND ON-CHIP TERMINATION FOR GIGABAUD SPEED DATA COMMUNICATION}
본 발명은 데이터 통신 시스템에 관한 것이다. 보다 상세하게는, 본 발명은 고속 송신기와 고속 수신기를 포함하는 고속 통신 시스템에 관한 것이다.
전자, 컴퓨터 기술이 계속 발달해옴에 따라 인접하여 위치하거나, 원격지에 있는 각종의 장치들간에 정보를 통신하는 것이 점차 중요해지고 있다. 예를 들면, 근래에는 하나의 회로 기판상의 각종의 칩들간에, 하나의 시스템내의 각종의 회로 기판들간에, 그리고 각종의 시스템들간에 고속의 통신을 제공하는 것이 그 어느 때보다도 더욱 요망되고 있다. 이러한 통신을 아주 고속으로 제공하는 것이 점점 더 요망되고 있는데, 특히 그래픽 또는 영상 정보를 사용하여 엄청난 양의 데이터를 처리하는 시스템, 다중 입출력 채널(multiple input-output channel), 근거리 통신망 등에서 대량의 데이터를 통신해야 할 필요가 있는 경우를 고려한다면 더욱 그렇다.
그 내부에서 데이터를 전송하는데 병렬 데이터 버스를 사용하는 것이 보통인 개인용 컴퓨터, 워크스테이션 또는 기타 컴퓨팅 장치들이 비교적 간단한 전송 선로를 통해 그들 상호간에 통신을 할 수 있도록 하는 것이 특히 요망된다. 현재 일반 적으로 사용되는 컴퓨팅 시스템이 64비트 또는 그 이상의 폭을 갖는 데이터 경로를 구비하는 것과는 대조적으로, 상기 전송 선로는 하나 또는 두 개의 도선으로만 이루어져 있는 것이 보통이다.
오버샘플링(oversampling)을 포함하는 통신 시스템을 이용하여 전송된 데이터를 복원하는 경우가 많다. 이러한 시스템에는 착신 직렬 데이터 스트림을 심볼(비트)의 전송 속도보다 더 높은 속도로 샘플링하는 수신기가 포함되어 있다. 예를 들면, 3배속 오버샘플링 수신기에서는 착신 데이터 스트림을 심볼 속도의 약 세 배의 속도로 샘플링한다. 그러나, 데이터 전송 속도가 매우 높을 경우 이러한 수신기를 효과적으로 구현하기 위해서는 해결해야 할 문제점들이 많다. 예를 들면, 기생 커패시턴스와 인덕턴스가 수신된 신호에 상당한 왜곡을 일으키는 것이 보통이다.
기가비트 이더넷 표준안(Gigabit Ethernet Standard)(IEEE 802.3z)의 물리 계층(physical layer)에서는 기가보의 속도로 동작하는 소위 PHY 칩이 필요하다. 전통적으로, PHY 칩을 구현하는데 GaAs나 바이폴라(bipolar) 기술을 사용해 왔다. 그러나, GaAs와 바이폴라 회로는 다른 CMOS(상보형 금속 산화물 반도체) 회로와 같이 집적화하는 것이 용이하지 않고, CMOS 회로에 비해 제작 비용이 더 많이 드는 것이 일반적이다.
<발명의 요약>
본 발명은 이상 설명한 필요에 부응하고 각종의 문제점들을 해결하였다. 아 주 고속의 CMOS 신기술을 이용하여 기가보의 속도로 동작하는 CMOS 구동기를 구현하게 된다. 이러한 구동기는 GaAs나 바이폴라 기술을 사용하는 구동기보다 제작이 용이할 뿐만 아니라 여타의 CMOS 회로와의 집적화도 용이하다. 기가보의 CMOS 구동기를 이용하는 통신 시스템은 외부 성단(external termination)을 갖는 수신기에 비해 기생 커패시턴스와 인덕턴스가 존재하는 경우의 왜곡을 상당히 저감시키는 온-칩 성단(on-chip termination)을 갖는 수신기를 더 포함할 수도 있다. 게다가, 통신 시스템은 위상 추적기(phase tracker)와 프레임 정렬기(frame aligner)를 포함할 수도 있다. 위상 추적기는 오버샘플링된 데이터에서 가장 빈번한 천이 엣지를 계속하여 모니터링함으로써 수신기 클럭의 위상이 송신기 클럭의 위상을 추적하게 된다. 프레임 정렬기는 데이터 워드를 직렬 데이터 스트림내의 한 콤마 문자와 즉각 동기할 수 있도록 해주는 콤마 검출기를 포함한다.
도1은 본 발명의 양호한 실시예에 따른 기가보의 CMOS 구동기를 이용하는 통신 시스템의 블럭도.
도2는 본 발명의 양호한 실시예에 따른 고속 직렬화기의 회로도.
도3은 본 발명의 양호한 실시예에 따른 차동 전압 구동기(differential voltage driver)의 회로도.
도4는 본 발명의 양호한 실시예에 따른 (a) 전류 모드 구동기(current mode driver)와 (b) 전압 모드 구동기(voltage mode driver)의 일반적인 회로 구성을 나타낸 도면.
도5는 본 발명의 양호한 실시예에 따른 도4의 구성에서 시뮬레이션된 파형(simulated waveform)을 나타낸 도면.
도6은 본 발명의 양호한 실시예에 따른 온칩 성단 회로의 회로도.
도7은 본 발명의 양호한 실시예에 따른 75 오옴의 전송 선로에 대해 도6에 도시한 온칩 성단 회로의 특성을 나타낸 도면.
도8은 (a) 종래 기술의 수신기 외부에 외부 성단을 사용한 종래 기술의 수신기의 구성과 (b) 본 발명의 양호한 실시예에 따른 수신기 내부에 온칩 성단을 사용한 수신기의 구성을 대비하여 나타낸 도면.
도9는 (a) 도8(a)에 따른 외부 성단을 사용한 수신기에서의 시뮬레이션된 파형과 (b) 도8(b)에 따른 온칩 성단을 사용한 수신기에서의 시뮬레이션된 파형을 대비하여 나타낸 도면.
도10은 본 발명의 양호한 실시예에 따른 (a) 위상 추적기와 (b) 프레임 정렬기의 블럭도.
도1은 본 발명의 양호한 실시예에 따른 기가보(gigabaud) CMOS 구동기(CMOS driver, 108)를 사용한 통신 시스템(100)의 블럭도이다. 이 시스템(100)은 송신기(TX, 102), 수신기(RX, 104) 및 위상 동기 루프(PLL, 106)를 포함하고 있다.
도1에서 알 수 있는 바와 같이, 송신기(102)는 송신 매체로 초당 1.25 기가비트(1.25Gbps)의 신호를 출력한다. 물론, 이 신호의 특정 속도는 본 발명의 범위 내에서 변경할 수 있다. 송신기(102)는 차동 전압 구동기(differential voltage driver)(기가보 CMOS 구동기)(108)와 직렬화기(serializer, 110) 및 데이터 리타이머(data retimer)(112)를 포함한다.
본 발명의 양호한 실시예에 따르면, 상기 데이터 리타이머(112)는 인코더로부터 125MHz의 외부 클럭과 DC-평형되고 DC-제한된 런-렝스 10비트의 병렬 데이터 스트림(a DC-balanced and limited run-length 10-bit parallel data stream)을 수신한다. 데이터 리타이머(112)는 외부 클럭을 사용하여 이 데이터 스트림의 타이밍을 조정한다.
직렬화기(110)는 데이터 리타이머(112)로부터 타이밍 조정된 10비트의 병렬 데이터 스트림을 수신한다. 직렬화기(110)는 또한 PLL(106)로부터 10개의 위상 클럭을 수신한다. 직렬화기(110)는 10개의 위상 클럭을 사용하여 10비트의 병렬 데이터 스트림을 직렬 비트 스트림으로 변환한다.
차동 전압 구동기(108)는 직렬화기(110)로부터 직렬 비트 스트림을 수신한다. 차동 전압 구동기(108)는 125MHz의 외부 클럭 속도의 10배인 1.25Gbps의 속도로 직렬 비트 스트림을 전송 매체로 송출시킨다.
1.25Gbps의 신호를 전달하는 전송 매체는 종래의 외부저항(external resistor)으로 성단 처리되어 있지 않다. 그 대신에, 전파 매체는 수신기(104) 내부의 온칩 성단 회로(114)에 의하여 성단 처리되어 있다. 온칩 성단 회로(114)를 사용하면 외부 성단에 비해 신호의 왜곡을 저감시킬 수 있다. 수신기(104)는 온칩 성단(114) 외에 3배속 오버샘플러(3-times oversampler)(116), 위상 추적기(phase tracker)(118), 수신기 클럭 선택기(RX clock selector)(120), 및 프레임 정렬기(frame aligner)(122) 등을 포함한다.
오버샘플러(116)는 온칩 성단(114)으로부터 데이터 신호를 수신한다. 오버샘플러(116)는 PLL(106)이 공급하는 30개의 위상 클럭을 이용하여 데이터 신호를 오버샘플링하여 30개의 샘플링된 비트를 병렬로 생성한다. 3배속 오버샘플러(116)는 30개의 샘플링된 비트를 위상 추적기(118)에 병렬로 제공한다. 위상 추적기(118)와 수신기 클럭 선택기(120)는 오버샘플링된 데이터로부터 클럭과 데이터를 복원하여 복원된 데이터 스트림을 프레임 정렬기(122)에 제공하는 기능을 한다. 양호한 실시예에서는, 프레임 정렬기(122)는 복원된 데이터 스트림에서 콤마 문자를 탐색하고, 콤마가 발견되면 워드들간의 경계를 거의 순간적으로 정렬하게 된다(make a near instant alignment).
본 발명의 양호한 실시예(100)에 따르면, 송신기(102)와 수신기(104)의 클럭 주파수 차이는 0.1% 이하의 범위에서 허용된다. PLL(106)은 클럭 주파수의 차이를 이 허용범위 이내로 유지시키는 기능을 한다.
도2는 본 발명의 양호한 실시예에 따른 고속 직렬화기(110)의 회로도를 나타낸다. 직렬화기(110)는 스위칭 소자로 사용되는 NMOS(n-형 금속산화물 반도체) 트랜지스터와 부하(load)로 사용되는 PMOS(p-형 금속산화물 반도체) 트랜지스터(M1, M2, M3)로 구성된다. 이들 트랜지스터를 사용하여 차동 의사-NMOS(differential pseudo-NMOS) 논리 회로를 구성하게 된다.
PMOS 트랜지스터를 살펴보면, M1의 소오스는 전원 전압에 연결되어 있고, 그의 게이트는 전기적 접지(electrical ground)에 연결되어 있으며, 그의 드레인은 M2와 M3의 소오스 단자에 연결되어 있다. 그 동작에 대해서 설명하면, M1은 공통모드(common mode)의 전압을 풀-다운(pull down)시켜 출력 전압이 전원 전압의 절반(Vdd/2) 부근에서 작은 스윙을 가지고 움직이게 한다. M2의 게이트는 전기적 접지에 연결되어 있고, 그의 드레인은 제1 NMOS 트랜지스터 회로망(202)에 연결되어 있다. M3의 게이트는 전기적 접지에 연결되어 있고, 그의 드레인은 제2 NMOS 회로망(204)에 연결되어 있다.
제1의 회로망(202)의 제1 노드(206)는 M2의 드레인에 연결되어 있다. 제1 노드(206)는 또한 차동 전압 구동기(108)의 부 입력 단자(negative input terminal)에 연결되어 있다. 게다가, 제1 노드(206)는 다수의 NMOS 트랜지스터로 구성된 10개의 열(column)(210, 211, ..., 219)에 연결되어 있다. 각 열(210-219)에는 3개의 NMOS 트랜지스터가 제1의 노드와 전기적 접지 사이에 직렬로 접속되어 있다. 예를 들면, 제1 열(210)에서, 제1 NMOS 트랜지스터(210a)의 소오스는 제1 노드(206)에 연결되어 있고, 제2 NMOS 트랜지스터(210b)의 소오스는 제1 NMOS 트랜지스터(210a)의 드레인에 연결되어 있으며, 제3 NMOS 트랜지스터(210c)의 소오스는 제2 NMOS 트랜지스터(210b)의 드레인에 연결되어 있고 그의 드레인은 전기적 접지에 연결되어 있다. 제1 NMOS 트랜지스터(210a)의 게이트는 PLL(106)로부터 제5 위상 클럭 신호(ck4)를 수신하도록 연결되어 있다. 제2 NMOS 트랜지스터(210b)의 게이트는 PLL(106)로부터 제1 위상 클럭 신호(ck0)를 수신하도록 연결되어 있다. 끝으로, 제3 NMOS 트랜지스터(210c)의 게이트는 데이터 리타이머(112)로부터 제1 데이터 신호(d0)를 수신하도록 연결되어 있다.
이와 마찬가지로, 제2 열(211)에도 세 개의 NMOS 트랜지스터(211a-211c)가 제1 노드(206)와 전기적 접지 사이에 직렬로 연결되어 있다. 제1 NMOS 트랜지스터(211a)의 게이트는 PLL(106)로부터 제6 위상 클럭 신호(ck5)를 수신하도록 연결되어 있다. 제2 NMOS 트랜지스터(211b)의 게이트는 PLL(106)로부터 제2 위상 클럭 신호(ck1)를 수신하도록 연결되어 있다. 끝으로, 제3 NMOS 트랜지스터(211c)의 게이트는 데이터 리타이머(112)로부터 제2 데이터 신호(d1)를 수신하도록 연결되어 있다.
나머지 열(212-219)에 대해서도 이와 같이 계속하여 게이트 단자에 인가되는 신호를 적절히 증가시켜 준다. 예를 들면, 제10 열(219)의 경우, 제1 NMOS 트랜지스터(219a)의 게이트는 PLL(106)로부터 제4 위상 클럭 신호(ck3)를 수신하도록 연결되어 있다. 제2 NMOS 트랜지스터(219b)의 게이트는 PLL(106)로부터 제10 위상 클럭 신호(ck9)를 수신하도록 연결되어 있다. 끝으로, 제3 NMOS 트랜지스터(219c)의 게이트는 데이터 리타이머(112)로부터 제10 데이터 신호(d9)를 수신하도록 연결되어 있다.
제2 회로망(204)에서는 제2 노드(208)가 M3의 드레인에 연결되어 있다. 제2 노드(208)는 또한 차동 전압 구동기(108)의 정 입력 단자(positive input terminal)에 연결되어 있다. 게다가, 제2 노드(208)는 다수의 NMOS 트랜지스터로 구성된 10개의 열(column)(220, 221, ..., 229)에 연결되어 있다. 각 열(220-229)에는 3개의 NMOS 트랜지스터가 제2 노드(208)와 전기적 접지 사이에 직렬로 연결되어 있다. 예를 들면, 제1 열(220)에서, 제1 NMOS 트랜지스터(220a)의 소오스는 제2 노드(208)에 연결되어 있고, 제2 NMOS 트랜지스터(220b)의 소오스는 제2 NMOS 트랜지스터(220a)의 드레인에 연결되어 있으며, 제3 NMOS 트랜지스터(220c)의 소오스 단자는 제2 NMOS 트랜지스터(220b)의 드레인 단자에 연결되어 있고 그의 드레인 단자는 전기적 접지에 연결되어 있다. 제1 NMOS 트랜지스터(220a)의 게이트 단자는 PLL(106)로부터 제5 위상 클럭 신호(ck4)를 수신하도록 연결되어 있다. 제2 NMOS 트랜지스터(220b)의 게이트 단자는 PLL(106)로부터 제1 위상 클럭 신호(ck0)를 수신하도록 연결되어 있다. 끝으로, 제3 NMOS 트랜지스터(220c)의 게이트 단자는 데이터 리타이머(112)로부터 제1 데이터 신호의 반전된 값(d0의 반전된 값)을 수신하도록 연결되어 있다.
이와 마찬가지로, 제2 열(221)에도 세 개의 NMOS 트랜지스터(221a-221c)가 제2 노드(208)와 전기적 접지 사이에 직렬로 연결되어 있다. 제1 NMOS 트랜지스터(221a)의 게이트는 PLL(106)로부터 제6 위상 클럭 신호(ck5)를 수신하도록 연결되어 있다. 제2 NMOS 트랜지스터(221b)의 게이트는 PLL(106)로부터 제2 위상 클럭 신호(ck1)를 수신하도록 연결되어 있다. 끝으로, 제3 NMOS 트랜지스터(221c)의 게이트는 데이터 리타이머(112)로부터 제2 데이터 신호의 반전된 값(d1의 반전된 값)을 수신하도록 연결되어 있다.
나머지 열(222-229)에 대해서도 이와 같이 계속하여 게이트 단자에 인가되는 신호를 적절히 증가시켜 준다. 예를 들면, 제10 열(229)의 경우, 제1 NMOS 트랜지스터(229a)의 게이트는 PLL(106)로부터 제4 위상 클럭 신호(ck3)를 수신하도록 연결되어 있다. 제2 NMOS 트랜지스터(229b)의 게이트는 PLL(106)로부터 제10 위상 클럭 신호(ck9)를 수신하도록 연결되어 있다. 끝으로, 제3 NMOS 트랜지스터(229c)의 게이트는 데이터 리타이머(112)로부터 제10 데이터 신호(d9)의 반전된 값을 수신하도록 연결되어 있다.
도3은 본 발명의 양호한 실시예에 따른 차동 전압 구동기(108)(differential voltage driver)의 회로도를 나타낸 것이다. 통신 시스템(100)은 전류 모드 구동기 대신에 이러한 차동 전압 구동기(108)를 사용하는데, 이것은 본딩 와이어(bonding wire)나 패드(pad)에 의한 기생 커패시턴스와 인덕턴스가 존재할 경우 고속의 신호를 전송 선로로 송출하는데 전류 모드 구동기가 적합하지 않기 때문이다. 차동 전압 구동기(108)는 제1 인버터 회로(302a)와 제2 인버터 회로(302b)로 구성된다.
제1 인버터 회로(302a)는 NMOS 트랜지스터 M1, PMOS 트랜지스터 M2, 그리고 인버터(304a)로 구성된다. NMOS 트랜지스터 M1의 게이트는 전원 전압에 연결되어 있고, 드레인은 제1 노드(306a)에 연결되어 있으며, 소오스는 제2 노드(308a)에 연결되어 있다. PMOS 트랜지스터 M2의 게이트는 전기적 접지에 연결되어 있고, 드레인은 제1 노드(306a)에 연결되어 있으며, 소오스는 제2 노드(308a)에 연결되어 있다. 인버터(304a)의 입력은 제1 노드(306a)에, 출력은 제2 노드(308a)에 연결되어 있다. 제1 노드(306a)는 또한 직렬화기(110)로부터 부극성(-) 출력값(negative polarity output)을 수신하도록 연결되어 있다. 제2 노드(308a)는 또한 전송 매체(예, 케이블)로 정극성(+) 출력(positive polarity output)을 출력하도록 연결되어 있다. 이와 같이, 제1 인버터 회로(302a)는 직렬화기(110)로부터 부극성 데이터 신호를 받아 이 신호를 반전시켜 정극성 데이터 신호를 전송 매체로 출력하는 기능을 한다. M1과 M2는 출력 임피던스의 저감뿐만 아니라 인버터(304a)의 전압 스윙을 저감시키는 피드백 저항(feedback resistor)으로 사용된다.
제2 인버터 회로(302b)는 NMOS 트랜지스터 M1, PMOS 트랜지스터 M2, 그리고 인버터(304b)로 구성된다. NMOS 트랜지스터 M1의 게이트는 전원 전압에 연결되어 있고, 드레인은 제1 노드(306b)에 연결되어 있으며, 소오스는 제2 노드(308b)에 연결되어 있다. PMOS 트랜지스터 M2의 게이트는 전기적 접지에 연결되어 있고, 드레인은 제1 노드(306b)에 연결되어 있으며, 소오스는 제2 노드(308b)에 연결되어 있다. 인버터(304b)의 입력은 제1 노드(306b)에, 출력은 제2 노드(308b)에 연결되어 있다. 제1 노드(306b)는 또한 직렬화기(110)로부터 정극성(+) 출력값을 수신하도록 연결되어 있다. 제2 노드(308b)는 또한 부극성(-) 출력을 전송 매체(예를 들어, 케이블)로 출력하도록 연결되어 있다. 이와 같이, 제2 인버터 회로(302b)는 직렬화기(110)로부터 정극성 데이터 신호를 받아 이 신호를 반전시켜 부극성 데이터 신호를 전송 매체로 출력하는 동작을 한다. M1과 M2는 출력 임피던스의 저감뿐만 아니라 인버터(304b)의 전압 스윙을 저감시키는 피드백 저항(feedback resistors)으로 사용된다.
도4는 (a) 전류 모드 구동기(408)와 (b) 전압 모드 구동기(108)의 전형적인 회로 구성을 나타낸 도면이다. 전압 모드 구동기(108)는 본 발명의 양호한 실시예에 따른 것이다.
이 두 경우 모두에서, 구동기(408 또는 108)는 본딩 와이어와 패드로 이루어져 있는 것이 보통인 접속부를 통하여 전송 매체로 연결되어 있다. 전송 매체와 그에 대한 접속부는 두 개의 선로에 각각에 대한 등가 커패시터 C1과 C2, 인덕터 L을 사용하여 모델링된다. C2는 각 전송 선로의 커패시턴스를 나타내며, 각 커패시터 C2는 전송 선로와 전기적 접지 사이에 연결되어 있다. 각 LC회로(인덕터 L과 커패시터 C1로 구성됨)는 본딩 와이어와 패드에 의한 기생 커패시턴스와 인덕턴스를 나타낸다. 전송 매체의 다른 쪽 단부는 적절한 접속부(성단을 포함)를 통해 수신기에 연결된다. 이 적절한 접속부는 구동기가 전류 모드 구동기(408)인지 또는 전압 모드 구동기(108)인지에 따라 달라진다.
도5는 본 발명의 양호한 실시예에 따른 도4에 도시된 구성에서 시뮬레이션된 파형(simulated waveform)을 나타낸 도면이다. 시뮬레이션 목적상 전송 매체와 그에 대한 접속부의 기생 효과(parasitic effect)를 모델링하기 위해, 인덕턴스 L은 4nH로 설정하였고, 두개의 커패시터 C1과 C2는 각각 2pF과 4pF으로 설정하였다.
도5a에서 알 수 있는 바와 같이, 전류 모드 구동기(408) 구성에서는 심볼간 간섭(inter-symbol interference)이 상당히 발생한다. 이 심볼간 간섭은 느리고 수동적인 풀업(slow, passive pull-up)과 정전류 풀다운(constant current pull-down)때문에 생겨날 수도 있다. 반면에, 도5b에서 알 수 있는 바와 같이, 전압 모드 구동기(108) 구성에서는 왜곡이 약간 일어날 뿐이다. 이것은 전압 모드 구동기(108)가 신호를 양방향(업 방향과 다운 방향)으로 능동적으로 구동하기 때문이다.
도6은 본 발명의 양호한 실시예에 따른 온칩 성단 회로(114)의 회로도이다. 도6에서 보듯이, 온칩 성단 회로는 게이트 공통 CMOS(common gate CMOS) 구성을 기본으로 한다. 특히, 상기 온칩 성단 회로(114)는 내부 분압기(internal voltage divider)(602), 임피던스 정합 바이어스 회로(impedance matching bias circuit)(604), 외부 저항(606), 그리고 게이트 공통 MOS 트랜지스터 구성(608)을 포함한다.
양호한 실시예에 따르면, 내부 분압기(602)는 네 개의 저항(610, 612, 614, 616)과 세 개의 노드(Vh, Vm, Vl)를 포함한다. 네 개의 저항은 전원 전압과 전기적 접지 사이에 직렬로 연결되어 있다. 세 개의 노드는 네 개의 저항 사이에 위치한다. 제1 저항(610)은 전원 전압과 제1 노드 Vh를 연결한다. 제2 저항(612)은 제1 노드 Vh와 제2 노드 Vm을 연결한다. 제3 저항(614)은 제2 노드 Vm와 제3 노드 Vl을 연결한다. 제4 저항(616)은 제3 노드 Vl과 전기적 접지를 연결한다. Vh의 전압은 비교적 높은 값을, Vl의 전압은 비교적 낮은 값을, 그리고 Vm의 전압은 그 중간값을 갖는다. 끝으로, 세 개의 노드 각각은 바이어스 회로(604)에 연결되어 있다. 이와 같은 방식으로, 내부 분압기(602)는 세 개의 기준 전압을 생성한다.
양호한 실시예에 따르면, 바이어스 회로(602)는 세 개의 연산 증폭기(opamp) (618, 620, 622)와 일곱 개의 트랜지스터(M0-M6)를 포함한다. 제1 연산 증폭기(618)의 부극성 입력은 분압기(602)의 Vm에, 정극성 입력은 제1 노드(624)에, 그리고 출력은 제2 노드(626)에 연결되어 있다. 제2 연산 증폭기(620)의 정극성 입력은 분압기(602)의 Vh에, 부극성 입력은 제3 노드(628)에, 그리고 출력은 제4 노드(630)에 연결되어 있다. 제4 노드는 또한 Vp로 표시된다. 제3 연산 증폭기(622)의 정극성 입력은 Vl에, 부극성 입력은 제5 노드(632)에, 그리고 출력은 제6 노드(634)에 연결되어 있다. 제6 노드(634)는 또한 VN으로 표시된다.
제1 트랜지스터(M0)는, 소오스는 전원 전압에 연결되고, 드레인은 제1 노드(624)에 연결되며, 게이트는 제2 노드(626)에 연결되어 있는 PMOS 트랜지스터로 구성된다. 제2 트랜지스터(M1)는, 소오스는 전원 전압에 연결되고, 드레인은 제7 노드(636)에 연결되며, 게이트는 제2 노드(626)에 연결되어 있는 PMOS 트랜지스터로 구성된다. 제3 트랜지스터(M2)는, 소오스는 전원 전압에 연결되고, 드레인은 제3 노드(628)에 연결되며, 게이트는 제2 노드(626)에 연결되어 있는 PMOS 트랜지스터로 구성된다. 이처럼, 처음 세 개의 트랜지스터(M0-M2) 각각은 제1 연산 증폭기(618)의 출력에 의해 제어되는 게이트를 갖는 PMOS 트랜지스터로 구성된다.
제4 트랜지스터(M3)는, 소오스가 전원 전압에 연결되고, 드레인이 제5 노드(632)에 연결되며, 게이트가 제6 노드(634)(VN)에 연결되는 NMOS 트랜지스터로 구성된다. 제5 트랜지스터(M4)는, 소오스가 제3 노드(628)에 연결되고, 드레인이 전기적 접지에 연결되며, 게이트가 제4 노드(630)(VP)에 연결되는 PMOS 트랜지스터로 구성된다. 제6 트랜지스터(M5)는, 소오스와 게이트가 모두 제7 노드(636)에 연결되고, 드레인이 전기적 접지에 연결된 NMOS 트랜지스터로 구성된다. 끝으로, 제7 트랜지스터(M6)는, 소오스가 제5 노드(632)에 연결되고, 드레인이 전기적 접지에 연결되며, 게이트가 제7 노드(636)(VN)에 연결되는 NMOS 트랜지스터로 구성된다.
외부 저항(606)은 저항값이 Re이고, 바이어스 회로(604)의 제1 노드(624)와 전기적 접지 사이에 연결되어 있는 저항을 포함한다. 외부 저항(606)은 기준 임피던스(reference impedance)로 사용된다.
게이트 공통 MOS 트랜지스터(608)는 두 개의 NMOS 트랜지스터(M7, M9)와 두 개의 PMOS 트랜지스터(M8, M10)를 포함한다. 제1 NMOS 트랜지스터(M7)의 소오스는 전원 전압에 연결되어 있고, 드레인은 제1 출력 노드(638)에 연결되어 있으며, 게이트는 바이어스 회로(604)의 제6 노드(634)에 연결되어 있다. 제1 PMOS 트랜지스터(M8)의 소오스는 제1 출력 노드(638)에 연결되어 있고, 드레인은 전기적 접지에 연결되어 있으며, 게이트는 바이어스 회로(604)의 제4 노드(630)에 연결되어 있다. 제1 출력 노드(638)는 성단 목적상 전송 매체의 정극성 선로에 연결되어 있다. 제2 NMOS 트랜지스터(M9)의 소오스는 전원 전압에 연결되어 있고, 드레인은 제2 출력 노드(640)에 연결되어 있으며, 게이트는 바이어스 회로(604)의 제6 노드(634)에 연결되어 있다. 제2 PMOS 트랜지스터(M10)의 소오스는 제2 출력 노드(640)에 연결되어 있고, 드레인은 전기적 접지에 연결되어 있으며, 게이트는 바이어스 회로(604)의 제4 노드(630)에 연결되어 있다. 제2 출력 노드(640)는 성단 목적상 전송 매체의 부극성 선로에 연결되어 있다.
동작 원리를 살펴보면, 바이어스 회로(604)는 바이어스 전압 VP와 VN을 상기 게이트 공통 MOS 트랜지스터(608)에 제공함으로써 성단 전압과 임피던스 (termination voltage and impedance)를 제어한다. 바이어스 회로(604) 내에서, 트랜지스터 M0, M1, M2, M5, M6은 전류 미러(current mirror)를 구성하게 연결되 어 있다. 상기 전류 미러의 모든 전류들은 Vm/Re로 고정되어 있다. 트랜지스터 M7과 M9는 M3의 복제 형태이다. 트랜지스터 M8과 M10은 M4의 복제 형태이다. M3는 Vl에서 전류 Io를 생성한다. M4는 Vh에서 전류 Io를 생성한다.
도7은 본 발명의 양호한 실시예에 따른 75 오옴의 전송 선로에 대한 도6의 온칩 성단 회로(114)의 특성도이다. 전압(702)과 전류(704) 양자의 특성을 모두 나타내고 있다. 추가로, 전압-전류의 그래프(706)도 도시되어 있다.
상기 전압-전류 그래프(706)에는 유효 전류(net current, 706a)와 PMOS 트랜지스터 전류(706b), 그리고 NMOS 트랜지스터 전류(706c)가 도시되어 있다. 이 그래프(706)는 비록 PMOS 트랜지스터나 NMOS 트랜지스터의 임피던스가 선형이 아니라 하더라도, PMOS와 NMOS의 결합 특성은 전압이 Vdd/2 부근일 경우, 거의 선형임을 보여준다. 특히, 분압기 내부의 저항값을 (Vh - Vm) = (Vm - Vl)이 되도록 설정한 경우, 성단 저항 RT와 외부 저항 Re 간의 관계는 다음과 같이 주어진다.
RT = (Vh - Vm)/Io = Re·(Vh - Vm)/Vm
(Vh - Vm)과 Vm이 모두 Vdd에 비례하기 때문에, 상기 식은 임피던스가 전원 전압에 대해 독립적이라는 것을 보여준다. 전력 소모와 성단 저항의 범위 간에는 트레이드 오프가 있다.
도8은 (a) 종래 기술의 수신기(804) 외부에 외부 성단(806)을 사용한 종래의 수신기의 구성(801)과 (b) 본 발명의 양호한 실시예에 따라 수신기(104) 내부에 온 칩 성단(114)을 사용한 수신기의 구성(802)의 대비하여 나타낸 도면이다. 도8에서 보듯이, 종래 기술의 수신기 구성(801)에서 외부 성단(806)은 전송 매체의 커패시턴스 C2와 종래 기술의 수신기의 LC회로(L과 C1) 사이에 위치하고 있다. 반면에, 수신기 구성(802)에서는, 온칩 성단이 종래 기술의 수신기(804)의 LC 회로(L과 C1)와 종래 기술의 수신기(804)의 나머지 부분 사이에 위치한다.
도9는 (a) 도8a에 따른 외부 성단을 사용한 수신기에서 시뮬레이션된 제1 파형(901)과 (b) 도8b에 따른 온칩 성단을 사용한 수신기에서 시뮬레이션된 제2 파형(902)을 대비하여 나타낸 도면이다. 시뮬레이션은 이하의 값을 갖는 것으로 하여 수행되었다: L=4nH, C1=2pF, C2=4pF. 시뮬레이션은 또한 이상적인 장방형 펄스열이 75 오옴의 매체를 통해 송출되는 것으로 가정하였다. 도9에서 보듯이, 제1 시뮬레이션 파형(901)에 비해 제2 시뮬레이션 파형(902)에서 왜곡이 상당히 줄어들었음을 알 수 있다. 이처럼, 온칩 성단(114)을 사용하게 되면 수신된 신호의 왜곡이 저감된다.
도10은 본 발명의 양호한 실시예에 따른 (a) 위상 추적기(118)와 (b) 프레임 정렬기(122)의 블럭도이다. 도10a의 양호한 실시예에 의하면, 위상 추적기(118)는 샘플 회전기(sample rotator)(1002), 제1 D형 플립플롭(DFF) 어레이(1004), 제2 D형 플립플롭(DFF) 어레이(1006), 최고 빈도 천이 엣지 탐색기(most frequent transition-edge finder)(1008), 위상 결정 회로(phase decision circuit)(1010), 및 위상 카운터(phase counter)(1012)를 포함한다.
양호한 실시예에서, 회전기(1002)는 샘플러(116)로부터 30개의 샘플을 병렬로 수신한다. 회전기(1002)는 위상 카운터(1012)로부터의 신호를 사용하여 샘플들을 재편성하여(shuffle) 샘플의 타이밍을 수신기 클럭 도메인에 맞추게 된다. 회전된 샘플은 회전기(1002)로부터 DFF 어레이(1004, 1006)로 제공된다. 이 두 DFF 어레이(1004, 1006)는 또한 제어 목적상 수신기 클럭 선택기(120)로부터 수신기 클럭 신호도 수신한다. 특히, 처음 15개의 샘플은 제1 DFF 어레이(1004)로 제공되고, 나머지 15개의 샘플은 제2 DFF 어레이(1066)의 제2 부분에 제공된다. 제1 DFF 어레이(1004)는 그 내용을 제2 DFF 어레이(1006)의 제1 부분에 제공한다. 제2 DFF 어레이(1006)는 프레임 정렬기(122)로 10비트의 데이터를 병렬로 출력하고, 또한 그의 내용을 탐색기(1008)로 출력한다.
양호한 실시예에 의하면, 탐색기(1008)는 제2 DFF 어레이(1006)로부터 제공되는 내용에서 최고 빈도의 천이 엣지를 결정한다. 최고 빈도의 엣지 정보는 탐색기로부터 위상 결정 회로(1010)로 전달된다. 오버샘플링된 데이터에서 최고 빈도의 천이 엣지를 계속하여 모니터링함으로써, 수신기의 클럭의 위상은 송출기의 클럭을 추적하게 된다. 양호한 실시예에 의하면, 위상 결정 회로(1010)는 최고 빈도의 천이 엣지 정보를 사용하여 위상 카운터(1012)에 업 신호를 보낼 것인지 다운 신호를 보낼 것인지를 결정한다. 위상 카운터(1012)는 위상 결정 회로(1010)로부터 수신한 업(up) 또는 다운(down) 신호를 이용하여 10비트의 위상 포인터를 회전기(1002)와 클럭 선택기(120)에 제공한다. 위상 포인터는 30개의 PLL 클럭 중 어떤 클럭이 송신기(102)의 클럭에 가장 가까운지를 나타낸다.
도10b의 양호한 실시예에 의하면, 프레임 정렬기(122)는 D형 플립플롭(DFF) 어레이(1016), 콤마 검출기(comma detector)(1018), 콤마 포인터(1020), 및 데이터 선택기(1022)를 포함한다. DFF 어레이(1016)는 위상 추적기(118)로부터의 워드-정렬되지 않은 이전의 9비트 데이터를 기억하고, 이를 콤마 검출기 (1018)로 보낸다. 콤마 검출기(1018)는 또한 위상 추적기(118)로부터 워드-정렬 안된 현재의 10비트 데이터를 수신한다. 콤마 검출기(1018)는 19비트의 데이터 시퀀스를 탐색하여 0011111010의 비트 시퀀스로 구성된 콤마를 검출한다. 콤마의 검출 위치는 콤마 포인터(1020)를 이용하여 기억된다. 데이터 선택기(1022)는 콤마 포인터(1020)를 이용하여 새로운 콤마가 검출되기 전까지 워드-정렬된 10비트 데이터를 추출하게 된다.

Claims (15)

  1. 제1 단부와 제2 단부를 포함하는 전송 매체;
    상기 전송 매체의 상기 제1 단부에 결합되어, 디지털 데이터를 직렬 데이터 신호로 변환하여 상기 직렬 데이터를 상기 전송 매체로 송출하는 송신기; 및
    상기 전송 매체의 상기 제2 단부에 결합되어, 상기 전송 매체로부터 상기 직렬 데이터 신호를 수신하여 상기 직렬 데이터 신호로부터 상기 디지털 데이터를 복원하는 수신기를 포함하되,
    상기 송신기는 상보형 금속 산화물 반도체(CMOS) 구동기를 포함하고,
    상기 수신기는 상기 데이터 신호의 왜곡을 상당히 저감시키는 온칩 성단(on-chip termination)을 포함하는 고속 디지털 데이터 통신 시스템.
  2. 제1항에 있어서, 상기 송신기는 고속 직렬화기(high speed serializer)를 더 포함하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  3. 제1항에 있어서, 상기 CMOS 구동기는 차동 전압 구동기를 포함하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  4. 제1항에 있어서, 상기 CMOS 구동기는 상기 데이터 신호를 상기 전송 매체로 적어도 기가보(gigabaud)의 속도로 송출하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  5. 제1항에 있어서,
    상기 송신기와 상기 수신기에 결합되어, 상기 송신기로부터 클럭 신호를 수신하고 상기 클럭 신호에 근거하여 여러 가지 위상을 갖는 복수의 클럭 신호를 생성하여 상기 여러 가지 위상을 갖는 복수의 클럭 신호를 상기 수신기에 제공하는 위상 동기 루프(phase-locked loop)를 더 포함하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  6. 제5항에 있어서, 상기 위상 동기 루프는 상기 여러 가지 위상을 갖는 복수의 클럭 신호 중의 한 클럭 신호를 상기 송신기에 추가로 제공하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  7. 제6항에 있어서, 상기 수신기는 상기 여러 가지 위상을 갖는 복수의 클럭 신호를 수신하고, 상기 여러 가지 위상을 갖는 복수의 클럭 신호를 이용해 상기 데이터 신호를 오버샘플링하여, 오버샘플링된 데이터 신호를 생성하는 오버샘플러를 더 포함하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  8. 제7항에 있어서, 상기 수신기는, 상기 오버샘플링된 데이터 신호를 수신하고 상기 오버샘플링된 데이터 신호에서 최고 빈도의 천이 엣지(most frequent transition edge)를 모니터링하여 상기 송신기로부터의 클럭 신호를 추적하는 위상 추적 회로(phase tracking circuitry)를 더 포함하는 것을 특징으로 하는 고속 디지털 데이터 통신 시스템.
  9. 디지털 데이터를 직렬 데이터 신호로 변환하여 상기 직렬 데이터 신호를 전송 매체상으로 송출하는 송신기에 있어서,
    상기 데이터 신호를 상기 전송 매체상으로 적어도 기가보(gigabaud)의 속도로 송출하는 CMOS 구동기를 포함하는 것을 특징으로 하는 송신기.
  10. 제9항에 있어서, 상기 송신기는 고속 직렬화기(high speed serializer)를 더 포함하는 것을 특징으로 하는 송신기.
  11. 제9항에 있어서, 상기 CMOS 구동기는 차동 전압 구동기를 포함하는 것을 특징으로 하는 송신기.
  12. 전송 매체로부터 직렬 데이터 신호를 수신하고 상기 직렬 데이터 신호로부터 디지털 데이터를 복원하는 수신기에 있어서,
    상기 데이터 신호의 왜곡을 상당히 저감시키는 온칩 성단(on-chip termination)을 포함하는 것을 특징으로 하는 수신기.
  13. 제12항에 있어서,
    여러 가지 위상을 갖는 복수의 클럭 신호를 이용해 상기 직렬 데이터 신호를 오버샘플링하여 오버샘플링된 데이터 신호를 생성하는 오버샘플러를 더 포함하고,
    상기 수신기는 제9 내지 11항 중 어느 한 항의 송신기에 의해 상기 전송 매체상으로 송출되는 상기 직렬 데이터 신호를 수신하도록 구성되는 것을 특징으로 하는 수신기.
  14. 제13항에 있어서, 상기 수신기는 상기 오버샘플링된 데이터에서 최고 빈도의 천이 엣지(most frequent transmission edge)를 모니터링하여 상기 전송 매체상으로 상기 직렬 데이터 신호를 송출하는 송신기로부터의 클럭 신호를 추적하는 위상 추적 회로를 더 포함하는 것을 특징으로 하는 수신기.
  15. 제12항에 있어서,
    데이터 워드를 동기시킬 목적으로 상기 직렬 데이터 신호에서 콤마 문자를 탐색하는 콤마 검출기(comma detector)를 더 포함하는 것을 특징으로 하는 수신기.
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