DE69930371T2

DE69930371T2 - Cmos treiber und on-chip abschluss für gigabaud schnelle datenkommunikation

Info

Publication number: DE69930371T2
Application number: DE69930371T
Authority: DE
Inventors: Gijung Mountain View AHN; Deog-Kyoon Sungnam-shi JEONG; Gyudong Sunnyvale KIM
Original assignee: Silicon Image Inc
Current assignee: Silicon Image Inc
Priority date: 1998-01-20
Filing date: 1999-01-20
Publication date: 2006-11-30
Anticipated expiration: 2019-01-21
Also published as: JP4344475B2; CA2308493A1; JP2002510166A; DE69930371D1; WO1999037067A1; AU2560299A; EP1050138A1; KR100687669B1; EP1050138B1; KR20010034228A

Description

Bezugnahme auf verwandte Anwendungen
Die vorliegende Erfindung beansprucht Priorität aus der vorläufigen Anmeldung US 60/071,879 mit dem Titel "1.25 GBaud CMOS Driver and On-Chip Termination for Gigabit Ethernet PHY Chip" von Gijung Ahn, Deog-Kyoon Jeong und Gyudong Kim, eingereicht am 20. Januar 1998. Die vorliegende Erfindung bezieht sich ferner auf die US-Patentanmeldung US 09/146,818, die dem Patent US 6,229,859 entspricht, mit dem Titel: "System and Method for High-Speed, Synchronized Data Communication" von Deog-Kyoon Jeong and Gijung Ahn, eingereicht am 4. September 1998.
Hintergrund der Erfindung
Technisches Gebiet
Diese Erfindung betrifft Datenkommunikationssysteme. Insbesondere betrifft diese Erfindung Hochgeschwindigkeits-Kommunikationssysteme mit Hochgeschwindigkeitssendern und -empfängern.
Beschreibung verwandten Stands der Technik
Mit der kontinuierlichen Entwicklung von Elektronik und Computertechnik gewinnt die Ubermittlung von Information zwischen verschiedenen Einrichtungen, die entweder nahe beieinander oder entfernt voneinander angeordnet sind, zunehmend an Bedeutung. Beispielsweise ist es mehr denn je wünschenswert, Hochgeschwindigkeitsübertragungen zwischen verschiedenen Chips auf einer Platine, zwischen verschiedenen Platinen in einem System und zwischen verschiedenen Systemen untereinander vorzusehen. Es ist auch zunehmend wünschenswert, solche Übertragungen bzw. Kommunikationen mit sehr hohen Geschwindigkei ten vorzusehen, insbesondere hinsichtlich der großen Datenmenge, die zur Datenkommunikation innerhalb von in starkem Maße datenkonsumierenden Systemen unter Verwendung von Graphik- oder Videoinformation mehreren Eingangs-/Ausgangskanälen, LANs und ähnliches erforderlich sind.
In dem Dokument "High speed CMOS chip to chip communication circuit" von Christer Svensson et al., 1991, IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS; SINGAPORE, 11.-14. Juni 1991, Seiten 2228-2231, Vol. 4, wird eine Hochgeschwindigkeits-CMOS-Ansteuereinrichtung für binäre serielle Datensignale beschrieben. Mit dieser Ansteuereinrichtung läßt sich eine Datenrate von 700 Mbit/s erreichen, die an eine 75 Ohm-Leitung angelegt wird, die von chipseitigen oder außerhalb des Chips vorliegenden Widerständen abgeschlossen werden kann.
Die Veröffentlichung "622Mbit/s board-to-board link in 0,5μm CMOS technology" von Gogaert et al., PROCEEDINGS OF THE IEEE 1995 CUSTOM INTEGRATED CIRCUITS CONFERENCE, SANTA CLARA, 1.-4. Mai 1995, Seiten 447-450 wird ein weiterer Hochgeschwindigkeits-Digitalverarbeitungschip beschrieben. Ein Chip umfaßt eine Ansteuereinrichtung für ein symmetrisches zweistufiges analoges Signal, welches aus einer doppelaxial abgeschirmten Leitung entnommen bzw. an diese angelegt wird.
Das Dokument WO 97/42731 offenbart ein Verfahren und eine Vorrichtung zum Empfangen eines digitalen Multikanal-Signals, welches synchronisiert ist, um parallele Datensignale vorzusehen. Die Vorrichtung und das Verfahren eignen sich insbesondere für ein Videosignal, welches ein Composite-RGB-Signal verwendet, welches aus je einem Signal für rot, grün und blau besteht, die zusammen das RGB-Signal bilden.
Es ist insbesondere wünschenswert, einzelne PCs, Workstations oder andere Computereinrichtungen, in denen Daten üblicherweise intern mittels parallelen Datenbussen übertragen werden, in die Lage zu versetzen, miteinander über relativ einfache Übertragungsleitungen zu kommunizieren. Solche Übertragungsleitungen umfassen typischerweise ein oder zwei Leiter, im Gegensatz zu den Daten wegen mit Breiten von 64 Bit oder mehr innerhalb der Computersysteme, die momentan erhältlich sind.
Zum Wiederherstellen übertragener Daten wird häufig ein Kommunikationssystem verwendet, welches Oversampling umfaßt. Ein solches System umfaßt einen Empfänger, der den hereinkommenden seriellen Datenstrom mit einer Rate abtastet, die größer als die Rate ist, mit der Symbole (Bits) übertragen werden. Beispielsweise wird in einem Dreifach-Oversampling-Empfänger der hereinkommende Datenstrom mit einer Rate abgetastet, die ungefähr dem dreifachen der Symbolrate entspricht. Jedoch bestehen zahlreiche zu lösende Probleme, um einen solchen Empfänger effektiv zu implementieren, wenn die Datenübertragungsrate sehr hoch ist. Beispielsweise werden dem empfangenen Signal durch parasitäre Kapazitäten und Induktivitäten typischerweise deutliche Störungen zugefügt.
Die physikalische Schicht des Gigabit Ethernet Standards (IEEE 802.3z) erfordert einen sogenannten PHY-Chip, der in Gigabaud-Geschwindigkeiten betrieben wird. Traditionell werden entweder GaAs- oder Bipolartechniken verwendet, um solche PHY-Chips zu implementieren. Jedoch können GaAs- und Bipolarschaltungen nicht einfach mit anderen CMOS (komplementäre Metalloxid-Halbleiter)-Schaltungen integriert werden und führen typischerweise zu höheren Herstellungskosten als CMOS-Schaltungen.
ABRISS DER ERFINDUNG
Die oben beschriebenen Aufgaben werden von der vorliegenden Erfindung gelöst. Es werden neue CMOS-Techniken mit sehr hohen Geschwindigkeiten verwendet, um eine CMOS-Ansteuereinrichtung vorzusehen, die bei Gigabaud-Geschwindigkeit betrieben wird. Eine solche Ansteuereinheit kann einfacher als Ansteuereinheiten hergestellt werden, die GaAs- oder Bipolartechiken verwenden, und kann in andere CMOS-Schaltungen einfacher integriert werden. Ein Kommunikationssystem, welches die Gigabaud-CMOS-Ansteuereinrichtung verwendet, kann zusätzlich einen Empfänger mit chipseitigem Abschluß umfassen, um bei vorliegenden parasitären Kapazitäten und Induktivitäten die Verzerrung im Vergleich zu einem Empfänger mit externem Abschluß wesentlich verringern. Ferner kann das Kommunikationssystem einen Phasenverfolger (phase tracker) und einen Rahmenausrichter (frame aligner) umfassen. Der Phasenverfolger überwacht kontinuierlich die häufigsten Übergangsflanken in den überabgetasteten Daten, so daß die Phase des Empfängertakts den Sendetakt verfolgen kann. Der Rahmenausrichter umfaßt einen Kommadetektor, der die sofortige Synchronisierung von Datenworten mit einem einzelnen Kommazeichen innerhalb des Seriendatenstroms ermöglicht.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die 1 zeigt ein Blockdiagramm eines Kommunikationssystems, welches eine Gigabaud-CMOS-Ansteuereinrichtung gemäß einer bevorzugten Ausführung der vorliegenden Erfindung verwendet.
Die 2 zeigt ein Schaltungsdiagramm eines Hochgeschwindigkeits-Parallel/Seriell-Umwandlers gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
Die 3 zeigt ein Schaltungsdiagramm einer Differenz-Spannungsansteuereinrichtung gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
Die 4 zeigt typische Schaltungskonfigurationen (a) einer Strommodus-Ansteuereinrichtung und (b) einer Spannungsmodus-Ansteuereinrichtung gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
Die 5 zeigt simulierte Wellenformen gemäß den in 4 dargestellten Konfigurationen gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
Die 6 zeigt ein Schaltungsdiagramm einer chipseitigen Abschlußschaltung gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
Die 7 zeigt die Eigenschaften des in 6 dargestellten chipseitigen Abschlußwiderstands für eine 75 Ohm-Übertagungsleitung gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
Die 8 stellt die Unterschiede zwischen (a) einer übliche Empfängerkonfiguration unter Verwendung externer Abschlüsse außerhalb des übliche Empfängers und (b) der Empfängerkonfiguration dar, welche einen chipseitigen Abschluß innerhalb des Empfängers gemäß einer bevorzugten Ausführung der vorliegenden Erfindung verwendet.
Die 9 zeigt die Unterschiede zwischen (a) einer simulierten Wellenform in einem Empfänger, der einen externen Abschluß gemäß 8(a) verwendet, und (b) eine simulierte Wellenform in einem Empfänger, der einen chipseitigen Abschluß gemäß 8(b) verwendet.
Die 10 zeigt ein Blockdiagramm (a) eines Phasenverfolgers und (b) eines Rahmenausrichters gemäß einer bevorzugten Ausführung der vorliegenden Erfindung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGEN
Die 1 zeigt ein Blockdiagramm eines Kommunikationssystems 100, welches eine Gigabaud-CMOS-Ansteuereinrichtung 108 gemäß einer bevorzugten Ausführung der vorliegenden Erfindung verwendet. Das System 100 umfaßt einen Sender (TX) 102, einen Empfänger (RX) 104 und einen Phasenregelkreis (PLL) 106.
Wie in 1 dargestellt ist, gibt der Sender 102 ein Signal mit 1,25 Gigabit pro Sekunde (Gbps) an ein Übertragungsmedium aus. Die genaue Geschwindigkeit des Signals kann sich innerhalb des Umfangs der vorliegenden Erfindung ändern. Der Sender 102 umfaßt einen Differenz-Spannungsansteuereinrichtung (die Gigabaud-CMOS-Ansteuereinrichtung) 108, einen Parallel/Seriell-Umwandler (Serializer) 110 und einen Daten-Retimer 112.
Gemäß einer bevorzugten Ausführung empfängt der Daten-Retimer 112 einen externen Takt mit 125 MHz und einen gleichanteilsausgeglichenen parallelen 10-Bit-Datenstrom mit beschränkter Lauflänge von einem Codierer. Der Daten-Retimer 112 verwendet den externen Takt, um das Timing des Datenstroms einzustellen.
Der Parallel/Seriell-Umwandler 110 empfängt den eingestellten parallelen 10 Bit-Datenstrom von dem Daten-Retimer 112. Der Parallel/Seriell-Umwandler 110 empfängt ferner 10 Phasentakte von dem Phasenregelkreis 106. Der Parallel/Seriell-Umwandler 110 verwendet die 10 Phasentakte, um den parallelen 10-Bit-Datenstrom in einen seriellen Bit-Strom umzuwandeln. Die Differenzspannungs-Ansteuereinheit 108 empfängt einen seriellen Bit-Strom von dem Parallel/Seriell-Umwandler 110. Die Differenzspannungs-Ansteuereinheit 108 legt den seriellen Bit-Strom an das Medium mit 1,25 Gbps an, wobei dies dem Zehnfachen der 125 MHz-Geschwindigkeit des externen Takts entspricht.
Das Ubertragungsmedium, welches das 1,25 Gbps-Signal trägt, ist nicht mit einem üblichen externen Widerstand abgeschlossen. Statt dessen ist das Übertragungsmedium mit einer chipseitigen Abschlußschaltung 114 innerhalb des Empfängers 104 abgeschlossen. Die Verwendung der chipseitigen Abschlußschaltung 114 verringert im Vergleich zu einem internen Abschluß die Signalverzerrung. Der Empfänger 104 umfaßt zusätzlich zu dem chipseitigen Abschluß 114 einen Dreifach-Oversampler bzw. Dreifach-Überabtaster 116, einen Phasenverfolger 118, einen RX-Taktwähler 120 und einen Rahmenausrichter 122.
Der Überabtaster bzw. Oversampler 116 empfängt ein Datensignal von dem chipseitigen Abschluß 114. Der Überabtaster 116 verwendet 30 Phasentakte, die von dem Phasenregelkreis 106 vorgesehen werden, um das Datensignal überabzutasten und erzeugt parallel 30 abgetastete Bits. Der Dreifach-Überabtaster 116 versorgt den Phasenverfolger 118 mit 30 parallelen abgetasteten Bits. Der Phasenverfolger 118 und der RX-Taktauswähler 120 werden betrieben, um den Takt und die Daten aus den überabgetasteten Daten wiederherzustellen und versorgen den Rahmenausrichter 122 mit dem wiederhergestellten Datenstrom. In einer bevorzugten Ausführung sucht der Rahmenausrichter 122 in dem wiederhergestellten Datenstrom ein Kommazeichen und führt eine nahezu sofortige Ausrichtung der Grenzen zwischen Worten durch, wenn ein Kommazeichen gefunden wird.
Gemäß einer bevorzugten Ausführung des Systems 100 muß ein Unterschied in der Taktfrequenz zwischen dem TX 102 und dem RX 104 von weniger als 0,1 % toleriert werden. Der Phasenregelkreis 106 wird betrieben, um den Unterschied in der Taktfrequenz innerhalb dieser Toleranz zu halten.
2 zeigt ein Schaltungsdiagramm eines Hochgeschwindigkeits-Parallel/Seriell-Umwandlers 110 gemäß einer bevorzugten Ausführung der vorliegenden Erfindung. Der Parallel/Seriell-Umwandler 110 umfaßt NMOS(n-Typ-Metalloxidhalbleiter)-Transistoren, die als Schaltelement verwendet werden, sowie PMOS(p-Typ-Metalloxidhalbleiter)-Transistoren (M1, M2, M3), die als Last verwendet werden. Diese Transistoren werden verwendet, um eine Pseudodifferenz-NMOS-Logik zu bilden.
Hinsichtlich der PMOS-Transistoren ist die Source von M1 mit einer Spannungsversorgung verbunden, sein Gate ist mit elektrischer Masse verbunden und seine Drain ist mit den Sources von M2 und M3 verbunden. Im Betrieb zieht M1 die Gleichtaktspannung nach unten, so daß die Ausgangsspannung mit einer kleinen Schwingung um die Hälfte der Versorgungsspannung (Vdd/2) bewegt wird. Das Gate von M2 ist mit einer elektrischen Masse verbunden, und seine Drain ist mit dem ersten NMOS-Transistornetzwerk 202 verbunden. Das Gate von M3 ist mit einer elektrischen Masse verbunden, und seine Drain ist mit einem zweiten NMOS-Transistornetzwerk 204 verbunden.
Das erste Netz 202 umfaßt einen ersten Knoten 206, der mit dem Drain von M2 verbunden ist. Der erste Knoten 206 ist ferner mit dem negativen Eingangsanschluß der Differenzspannungs-Ansteuereinheit 108 verbunden. Ferner ist der erste Knoten 206 mit 10 NMOS-Transistorzweigen (210, 211, ..., 219) verbunden. Jeder Zweig 210-219 umfaßt drei NMOS-Transistoren, die seriell zwischen dem ersten Knoten 206 und der elektrischen Masse angeschlossen sind. Beispielsweise umfaßt der erste Zweig 210 einen ersten NMOS-Transistor 210a, dessen Source mit dem ersten Knoten 206 verbunden ist, einen zweiten NMOS-Transistor 210b, dessen Source mit dem Drain des ersten NMOS-Transistors 210a verbunden ist, und einen dritten NMOS-Transistor 210c, dessen Source mit dem Drain des zweiten NMOS-Transistors 210 verbunden ist, und dessen Drain mit einer elektrischen Masse verbunden ist. Das Gate des ersten Transistors 210a ist verbunden, um von dem Phasenregelkreis 106 ein fünftes Phasentaktsignal (ck4) zu empfangen. Das Gate des zweiten NMOS-Transistors 210b ist angeschlossen, um von dem Phasenregelkreis 106 ein erstes Phasentaktsignal (ck0) zu empfangen. Schließlich ist das Gate des dritten NMOS-Transistors 210c angeschlossen, um von dem Daten-Retimer 116 ein erstes Datensignal (d0) zu empfangen.
In gleicher Weise umfaßt der zweite Zweig 211 drei NMOS-Transistoren (210a, 210c), die seriell zwischen dem ersten Knoten 206 und einer elektrischen Masse angeschlossen sind. Das Gate des ersten NMOS-Transistors 210a ist angeschlossen, um von dem Phasenregelkreis 106 ein sechstes Phasentaktsignal (ck5) zu empfangen. Das Gate des zweiten NMOS-Transistors 211b ist angeschlossen, um von dem Phasenregelkreis 106 ein zweites Phasentaktsignal (ck1) zu empfangen. Schließlich ist das Gate des dritten NMOS-Transistors 211c angeschlossen, um von dem Daten-Retimer 112 ein zweites Datensignal (d1) zu empfangen.
Dies gilt ferner für die Zweige 212-219, wobei die Signale an den Gates entsprechend weitergezählt werden. Beispielsweise hinsichtlich des zehnten Zweigs 219 ist das Gate des NMOS-Transistors 219a angeschlossen, um von dem Phasenregelkreis 106 ein viertes Taktsignal (ck3) zu empfangen. Das Gate des zweiten NMOS-Transistors 219b ist angeschlossen, um von dem Phasenregelkreis 106 ein zehntes Phasentaktsignal (ck9) zu empfangen. Schließlich ist das Gate des dritten NMOS-Transistors 219c angeschlossen, um von dem Daten-Retimer 112 ein zehntes Datensignal (d9) zu empfangen.
Das zweite Netzwerk 204 umfaßt einen zweiten Knoten 208, der mit dem Drain von M3 verbunden ist. Der zweite Knoten 208 ist ferner mit dem positiven Eingangsanschluß der Differenzspannungs-Ansteuereinheit 108 verbunden. Ferner ist der zweite Knoten 208 mit zehn NMOS-Transistorzweigen (220, 221 bis 229) verbunden. Jeder Zweig 220 bis 229 umfaßt drei NMOS-Transistoren, die seriell zwischen dem zweiten Knoten 208 und der elektrischen Masse angeschlossen sind. Beispielsweise umfaßt der erste Zweig 220 einen ersten NMOS-Transistor 220a, dessen Source mit dem zweiten Knoten 208 verbunden ist, einen zweiten NMOS-Transistor 220b, dessen Source mit dem Drain des ersten NMOS-Transistors 220a verbunden ist, und einen dritten NMOS-Transistor 220c, dessen Source mit dem Drain des zweiten NMOS-Transistors 220b verbunden ist, und dessen Drain mit einer elektrischen Masse verbunden ist. Das Gate des ersten NMOS-Transistors 220a ist angeschlossen, um von dem Phasenregelkreis 106 ein fünftes Phasentaktsignal (ck4) zu empfangen. Das Gate des zweiten NMOS-Transistors 220b ist angeschlossen, um von dem Phasenregelkreis 106 das erste Phasentaktsignal (ck0) zu empfangen. Schließlich ist das Gate des dritten NMOS-Transistors 220c angeschlossen, um von dem Daten-Retimer 112 eine invertierte Version des ersten Datensignals (invertiertes d0) zu empfangen.
In gleicher Weise umfaßt der zweite Zweig 221 drei NMOS-Transistoren (221a-221c), die zwischen dem zweiten Knoten 208 und einer elektrischen Masse seriell angeschlossen sind. Das Gate des ersten NMOS-Transistors 221a ist angeschlossen, um von dem Phasenregelkreis 106 ein sechstes Phasentaktsignal (ck5) zu empfangen. Das Gate des zweiten NMOS-Transistors 221b ist angeschlossen, um von dem Phasenregelkreis 106 ein zweites Phasentaktsignal (ck1) zu empfangen. Schließlich ist das Gate des dritten NMOS-Transistors 221c angeschlossen, um von dem Daten-Retimer 112 eine invertierte Version des zweiten Datensignals (invertiertes D1) zu empfangen.
Dies gilt weiterhin für die anderen Zweige 222-229, wobei das Gate des ersten NMOS Transistors 229a angeschlossen ist, um von dem Phasenregelkreis 106 ein viertes Phasentaktsignal (ck3) zu empfangen. Das Gate des zweiten NMOS-Transistors 229b ist angeschlossen, um von dem Phasenregelkreis 106 ein zehntes Phasentaktsignal (ck9) zu empfangen. Schließlich ist das Gate des dritten NMOS-Transistors 229c angeschlossen, um von dem Daten-Retimer 112 eine invertierte Version des zehnten Datensignals (d9) zu empfangen.
Die 3 zeigt ein Schaltungsdiagramm einer Differenzspannungs-Ansteuereinheit 108 gemäß einer bevorzugten Ausführung der vorliegenden Erfindung. Das Kommunikationssystem 100 verwendet eine solche Differenzspannungs-Ansteuereinheit 108 statt einer Gleichtakt-Ansteuereinheit, da die Gleichtakt-Ansteuereinheit nicht geeignet ist, ein Hochgeschwindigkeitssignal auf eine Übertragungsleitung in Anwesenheit von durch Bondingdrähten und Leiterflächen (pads) hervorgerufene großen parasitären Kapazitäten und Induktivitäten anzulegen. Die Differenzspannungs-Ansteuereinheit 108 umfaßt eine erste Invertiererschaltung 302a und eine zweite Invertiererschaltung 302b.
Die erste Invertiererschaltung 302a umfaßt einen NMOS-Transistor M1, einen PMOS-Transistor M2 und einen Invertierer 304a. Das Gate des NMOS-Transistors M1 ist mit einer Versorgungsspannung verbunden, sein Drain ist mit einem ersten Knoten 306a verbunden und seine Source ist mit seinem zweiten Knoten 308a verbunden. Das Gate des PMOS-Transistors M2 ist mit einer elektrischen Masse verbunden, sein Drain ist mit dem ersten Knoten 306a verbunden, und seine Source ist mit dem zweiten Knoten 308a verbunden. Der Eingang des Invertierers 304a ist mit dem ersten Knoten 306a verbunden, und sein Ausgang ist mit dem zweiten Knoten 308a verbunden. Der erste Knoten 306a ist ferner angeschlossen, um von dem Parallel/Seriell-Umwandler 110 die Ausgabe mit negativer Polarität (-) zu empfangen. Der zweite Knoten 308a ist ferner angeschlossen, um eine Ausgabe mit positiver Polarität (+) an das Übertragungsmedium (beispielsweise ein Kabel) auszugeben. Daher wird der Schaltkreis der ersten Invertiererschaltung 208a betrieben, um von dem Parallel/Seriell-Umwandler 110 das Datensignal mit negativer Polarität zu empfangen, das Signal zu invertieren und ein Datensignal mit positiver Polarität an das Übertragungsmedium auszugeben. M1 und M2 werden als Rückkopplungswiderstände verwendet, um die Spannungsschwingungen des Invertierers 304a zu verringern, und um die Ausgangsimpedanz zu verringern.
Die zweite Invertiererschaltung 302b umfaßt einen NMOS-Transistor M1, einen PMOS-Transistor M2 und einen Invertierer 304b. Das Gate des NMOS-Transistors M1 ist mit einer Versorgungsspannung verbunden, sein Drain ist mit einem ersten Knoten 306b verbunden, und seine Source ist mit seinem zweiten Knoten 308b verbunden. Das Gate des PMOS-Transistors M2 ist mit einer elektrischen Masse verbunden, sein Drain ist mit dem ersten Knoten 306b verbunden, und seine Source ist mit dem zweiten Knoten 308b verbunden. Der Eingang des Invertierers 304b ist mit dem ersten Knoten 306b verbunden, und sein Ausgang ist mit dem zweiten Knoten 308b verbunden. Der erste Knoten 306b ist ferner angeschlossen, um von dem Parallel/Seriell-Umwandler 110 die Ausgabe mit positiver Polarität (+) zu empfangen. Der zweite Knoten 308b ist ferner angeschlossen, um eine Ausgabe mit negativer Polarität (-) an das Übertragungsmedium (beispielsweise ein Kabel) auszugeben. Daher wird der Schaltkreis der zweiten Invertiererschaltung 302b betrieben, um von dem Parallel/Seriell-Umwandler 110 das Datensignal mit positiver Polarität zu empfangen, das Signal zu invertieren und ein Datensignal mit negativer Polarität an das Übertragungsmedium auszugeben. M1 und M2 werden als Rückkopplungswiderstände verwendet, um die Spannungsschwingungen des Invertierers 304b zu verringern, und um die Ausgangsimpedanz zu verringern.
Die 4 zeigt typische Schaltungskonfigurationen (a) einer Strommodus-Ansteuereinrichtung 408 und (b) eine Spannungsmodus-Ansteuereinrichtung 108. Die Spannungsmodus-Ansteuereinrichtung 108 ist gemäß einer bevorzugten Ausführung der vorliegenden Erfindung vorgesehen.
In beiden Fällen ist die Ansteuereinrichtung (408 oder 108) mit einem Übertragungsmedium über eine Verbindung angeschlossen, die typischerweise Bondingdrähte und Kontaktflächen (Pads) umfaßt. Das Übertragungsmedium und die Verbindung zu diesem werden mittels zweier Kapazitäten C₁ und C₂ und einer Induktivität L für jede der zwei Leitungen modelliert. C₂ stellt die Kapazität jeder Übertragungsleitung dar, und jede der Kapazitäten C₂ ist zwischen einer Übertragungsleitung und einer elektrischen Masse angeschlossen. Jede LC-Schaltung (die die Induktivität L und die Kapazität C₁ umfaßt) stellt die parasitäre Induktivität und Kapazität aufgrund der Bondingdrähte und Kontaktstellen dar. Das andere Ende des Übertragungsmediums ist mit einem Empfänger über eine entsprechende Verbindung (einschließlich Abschluß) verbunden. Die geeignete Verbindung ist abhängig davon veränderlich, ob die Ansteuereinrichtung eine Strommodus-Ansteuereinrichtung 408 oder eine Spannungsmodus-Ansteuereinrichtung 108 ist.
Die 5 zeigt simulierte Wellenformen für die in 4 dargestellten Konfigurationen gemäß einer bevorzugten Ausführung der vorliegenden Erfindung. Zu Simulationszwecken, und um die parasitären Effekte des Übertragungsmediums und der zu dieser hinführenden Verbin dung zu modellieren, wurde für die Induktivität L ein Wert von 2 nH angenommen, und für die zwei Kapazitäten C₁ und C₂ wurden Werte von 2 pF bzw. 4 pF angenommen.
Wie in der 5(a) dargestellt ist, tritt eine wesentliche Intersymboldifferenz in der Konfiguration als Strommodus-Ansteuereinrichtung 408 auf. Diese Intersymbolinterferenz kann langsamem passivem Heraufziehen (pull-up) und konstantem Herunterziehen (pull-down) des Stroms zugerechnet werden. Im Gegensatz hierzu tritt, wie in 5(b) dargestellt ist, nur ein unwesentlicher Anteil an Störung in der Konfiguration als Spannungsmodus-Ansteuereinheit 108 auf. Dies ergibt sich dadurch, daß die Spannungsmodus-Ansteuereinheit 108 das Signal aktiv in beide Richtungen (hoch und herunter) zieht.
Die 6 zeigt ein Schaltungsdiagramm einer chipseitigen Abschlußschaltung 114 gemäß einer bevorzugten Ausführung der vorliegenden Erfindung. Wie in der 6 dargestellt ist, basiert die chipseitige Abschlußschaltung auf einer CMOS-Konfiguration mit gemeinsamem Gate. Insbesondere umfaßt die chipseitige Abschlußschaltung 114 einen internen Spannungsteiler 602, eine Impedanzanpassungs-Vorspannungsschaltung 604, einen externen Widerstand 606 und eine MOS-Transistorkonfiguration 608 mit gemeinsamen Gate.
Gemäß einer bevorzugten Ausführung umfaßt der interne Spannungsteiler 604 vier Widerstände (610, 612, 614, 614) und drei Knoten (V_h, V_m und V_l). Die vier Widerstände sind seriell zwischen einer Versorgungsspannung und einer elektrischen Masse angeschlossen. Die drei Knoten sind zwischen den vier Widerständen vorgesehen. Der erste Widerstand 610 verbindet die Versorgungsspannung mit dem ersten Knoten V_h. Der zweite Widerstand 612 verbindet den ersten Knoten V_h mit dem zweiten Knoten V_m. Der dritte Transistor 614 verbindet den zweiten Knoten V_m mit dem dritten Knoten V_l. Der vierte Transistor 616 verbindet den dritten Knoten V_l mit einer elektrischen Masse. Die Spannung V_h ist relativ hoch, die Spannung bei V_l ist relativ gering, und die Spannung bei V_m liegt zwischen diesen. Schließlich werden die drei Knoten jeweils mit der Vorspannungsschaltung 604 verbunden. Daher erzeugt der interne Spannungsteiler 602 drei Referenzspannungen.
In einer bevorzugten Ausführung umfaßt die Vorspannungsschaltung 604 drei Operationsverstärker (opamps) 618, 620 und 622, sowie sieben Transistoren (M0–M6). Der erste Opamp 618 weist einen negativen Anschluß auf, der mit V_m des Spannungsteilers 602 verbunden ist, sowie einen positiven Anschluß, der mit einem ersten Knoten 624 verbunden ist, sowie einen Ausgangsanschluß, der mit einem zweiten Knoten 626 verbunden ist. Der zweite Opamp 620 weist einen positiven Anschluß auf, der mit dem Spannungsteiler 602 verbunden ist, sowie einen negativen Anschluß, der mit einem dritten Knoten 628 verbunden ist, und einen Ausgangsanschluß, der mit einem vierten Knoten 630 verbunden ist. Der vierte Knoten 630 wird ferner als Spannung V_p bezeichnet. Der dritte Opamp 622 weist einen positiven Anschluß auf, der mit V_l verbunden ist, einen negativen Anschluß, der mit einem fünften Knoten 632 verbunden ist, und einen Ausgangsanschluß, der mit einem sechsten Knoten 634 verbunden ist. Der sechste Knoten 634 wird auch als Spannung V_N bezeichnet.
Der erste Transistor M0 umfaßt einen PMOS-Transistor, der eine Source aufweist, die mit der Versorgungsspannung verbunden ist, einen Drain, der mit dem ersten Knoten 624 verbunden ist, und ein Gate, das mit dem zweiten Knoten 626 verbunden ist. Der zweite Transistor M1 umfaßt einen PMOS-Transistor mit einer Source, die mit einer Versorgungsspannung verbunden ist, einem Drain, das mit einem siebten Knoten 636 verbunden ist, und einem Gate, das mit dem zweiten Knoten 626 verbunden ist. Der dritte Transistor M2 umfaßt einen PMOS-Transistor mit einer Source, die mit einer Versorgungsspannung verbunden ist, einen Drain, der mit dem dritten Knoten 628 verbunden ist, und ein Gate, das mit dem zweiten Knoten 626 verbunden ist. Daher umfaßt jeder einzelne der ersten drei Transistoren M0-M2 PMOS-Transistoren, die Gates aufweisen, die von dem Ausgang des ersten Opamps 618 gesteuert werden.
Der vierte Transistor M3 umfaßt einen NMOS-Transistor mit einer Source, die mit einer Versorgungsspannung verbunden ist, einem Drain, der mit dem fünften Knoten 632 verbunden ist, und einem Gate, das mit dem sechsten Knoten 634 (V_N) verbunden ist. Der fünfte Transistor M4 umfaßt einen PMOS-Transistor mit einer Source, die mit dem dritten Knoten 628 verbunden ist, sowie eine Drain, die mit einer elektrischen Masse verbunden ist, und einem Gate, das mit dem vierten Knoten 630 (V_p) verbunden ist. Der sechste Transistor M5 umfaßt einen NMOS-Transistor, dessen Source und dessen Gate beide mit dem siebten Knoten 636 verbunden sind, wobei dessen Drain mit einer elektrischen Masse verbunden ist. Schließlich umfaßt der siebte Transistor M6 einen NMOS-Transistor mit einer Source, die mit dem fünften Knoten 632 verbunden ist, einem Drain, die mit einer elektrischen Masse verbunden ist, und einem Gate, das mit dem siebten Knoten 636 verbunden ist.
Der externe Widerstand 606 umfaßt einen Widerstand, der mit einem Widerstandswert Re bezeichnet wird, der zwischen dem ersten Knoten 624 der Vorspannungsschaltung 604 und einer elektrischen Masse angeschlossen ist. Der externe Widerstand 606 wird als Referenzimpedanz verwendet.
Die MOS-Transistoren 608 mit gemeinsamem Gate umfassen zwei NMOS-Transistoren M7 und M9, sowie zwei PMOS-Transistoren M8 und M10. Der erste NMOS-Transistor M7 weist eine Source auf, die mit einer Versorgungsspannung verbunden ist, sowie ein Drain, das mit einem ersten Ausgangsknoten 638 verbunden ist, und ein Gate, das mit dem sechsten Knoten 634 der Vorspannungsschaltung 604 verbunden ist. Der erste PMOS-Transistor M8 weist eine Source auf, die mit dem ersten Ausgangsknoten 638 verbunden ist, ein Drain, das mit einer elektrischen Masse verbunden ist, sowie ein Gate, das mit dem vierten Knoten 630 der Vorspannungsschaltung 604 verbunden ist. Der erste Ausgangsknoten 638 ist aus Abschlußzwekken mit der Leitung verbunden, die positive Polarität aufweist. Der zweite NMOS-Transistor M9 weist eine Source auf, die mit einer Versorgungsspannung verbunden ist, sowie eine Drain, die mit einem zweiten Ausgangsknoten 640 verbunden ist, und ein Gate, das mit dem sechsten Knoten 634 der Vorspannungsschaltung 604 verbunden ist. Der zweite PMOS-Transistor 610 weist eine Source auf, die mit dem zweiten Ausgangsknoten 640 verbunden ist, sowie ein Drain, der mit einer elektrischen Masse verbunden ist, und ein Gate, das mit dem vierten Knoten 630 der Vorspannungsschaltung 604 verbunden ist. Der zweite Ausgangsknoten 640 ist aus Abschlußzwecken mit derjenigen Leitung des Übertragungsmediums verbunden, welche negative Polarität aufweist.
Hinsichtlich des Betriebs steuert die Vorspannungsschaltung 604 die Abschlußspannung und Impedanz durch Versorgen der gemeinsamen Gates der Transistoren 608 mit den Spannungen V_p und V_N. Innerhalb der Vorspannungsschaltung 604 sind die Transistoren M0, M1, M2, M5 und M6 als Stromspiegel verbunden. Alle Ströme in dem Stromspiegel sind auf V_m/Re eingestellt. Die Widerstände M7 und M9 sind Repliken von M3. Die Transistoren M8 und M10 sind Repliken von M4. M3 erzeugt an V_l einen Strom I₀. M4 erzeugt an V₄ einen Strom von I₀.
Die 7 zeigt die Merkmale der in 6 dargestellten chipseitigen Abschlußschaltungen 114 für eine 75 Ohm-Übertragungsleitung gemäß einer bevorzugten Ausführung der vorliegenden Erfindung. Sowohl die spannungsbezogenen 702 als auch die strombezogenen 704 Merkmale sind dargestellt. Ferner ist auch die Spannung gegenüber dem Strom in der graphischen Darstellung 706 aufgetragen.
Die Darstellung 706 des Stroms gegenüber der Spannung zeigt einen Nettostrom 706a, einen PMOS-Transistorstrom 706b und einen NMOS-Transistorstrom 706c. Die graphische Darstellung 706 zeigt, daß der kombinierte Effekt der PMOS- und NMOS-Transistoren nahezu linear ist, wenn die Spannung ungefähr Vdd/2 beträgt, obwohl die Impedanz sowohl des PMOS-Transistors als auch des NMOS-Transistors nicht linear ist. Insbesondere, wenn die Widerstandswerte im Spannungsteiler so sind, daß (V_h– V_m) = (V_m – V_l) gilt, dann ergibt sich die Beziehung zwischen den Abschlußwiderständen R_T und den externen Widerständen Re wie folgt: RT = (Vh – Vm)/0 = Re·(Vh – Vm)/Vm.
Die oben dargestellte Gleichung zeigt, daß die Impedanz unabhängig von der Versorgungsspannung ist, da sowohl (V_h – V_m) als auch V_m proportional zu Vdd sind. Es gibt einen Kompromiß zwischen Leistungsverbrauch und Bereichsbreite des Abschlußwiderstands.
Die 8 stellt (a) eine übliche Empfängerkonfiguration 801, die den externen Abschluß 806 außerhalb des üblichen Empfängers 804 verwendet, der (b) Empfängerkonfiguration 802 gegenüber, die einen chipseitigen Abschluß 114 innerhalb des Empfängers 104 gemäß einer bevorzugten Ausführung der vorliegenden Erfindung verwendet. Wie in der 8 dargestellt ist, hat die übliche Empfängerkonfiguration 801 einen externen Abschluß 806, der zwischen der Kapazität C₂ des Übertragungsmediums und der LC-Schaltung (L und C1) auf dem üblichen Empfänger 804 angeordnet ist. Im Gegensatz hierzu ist der chipseitige Abschluß 114 zwischen der LC-Schaltung (L und C1) an dem üblichen Empfänger 804 und dem Rest des üblichen Empfängers 804 angeordnet.
Die 9 stellt (a) eine erste simulierte Wellenform 901 in einem Empfänger, der gemäß der 8(a) einen externen Abschluß verwendet, (b) einer zweiten simulierten Wellenform 902 in einem Empfänger gegenüber, der gemäß der 8(b) einen chipseitigen Abschluß verwendet. Die Simulationen liefen unter Annahme der folgenden Werte ab: L = 4 nH, C₁ = 2 pF und C₂ = 4 pF. Die Simulationen können als einen idealen rechteckigen Impulszug angenommen werden, der durch ein 75 Ohm Medium läuft. Wie in 9 dargestellt ist, ist eine we sentlich verringerte Störung in der zweiten simulierten Wellenform 902 im Vergleich zu der ersten simulierten Wellenform 901 zu erkennen. Daher verringert die Verwendung des chipseitigen Abschlusses 114 die Störung des empfangenen Signals.
Die 10 zeigt ein Blockdiagramm (a) eines Phasenverfolgers 118 und (b) eines Rahmenanordners (frame aligner) 122 gemäß einer bevorzugten Ausführung der Erfindung. In der in 10(a) dargestellten bevorzugten Ausführung umfaßt der Phasenverfolger 118 eine Abtast-Dreheinrichtung (sample rotator) 1002, eine erste D-Flip-Flop(DFF)-Gruppe 1004, eine zweite D-Flip-Flop(DFF)-Gruppe 1006, eine Auffindeeinrichtung 1008 für die häufigste Übergangsflanke, eine Phasenentscheidungsschaltung 1010 und einen Phasenzähler 1012.
In einer bevorzugten Ausführung empfängt die Dreheinrichtung 1002 parallel dreißig Abtastwerte von dem Abtaster 116. Die Dreheinrichtung 1002 wendet ein von dem Phasenzähler 1012 stammendes Signal an, um die Abtastwerte sowie das Timing der Abtastwerte in einen RX-Taktbereich umzuordnen. Die gedrehten Abtastwerte werden von der Dreheinrichtung 1002 an die DFF-Gruppen 1004 und 1006 geliefert. Beide DFF-Gruppen 1004 und 1006 empfangen ferner RX-Taktsignale von dem RX-Taktauswähler 120 zu Steuerzwecken. Insbesondere werden die ersten fünfzehn Abtastwerte an die erste DFF-Gruppe 1004 vorgesehen, und die zweiten fünfzehn Abtastwerte werden an eine zweite Hälfte der zweiten DFF-Gruppe 1006 geliefert. Die erste DFF-Gruppe 1004 liefert ihren Inhalt an eine erste Hälfte der zweiten DFF-Gruppe 1006. Die zweite DFF-Gruppe 1006 gibt zehn Datenbits parallel an den Rahmenausrichter 122 aus, und gibt ferner seine Ausgaben an die Auffindeeinrichtung 1008 aus.
In einer bevorzugten Ausführung ermittelt die Auffindeeinrichtung 1008 die häufigste Übergangsflanke in den Inhalten, die von der zweiten DFF-Gruppe 1006 vorgesehen werden. Die Information über die häufigste Flanke wird von der Auffindeeinrichtung an die Phasenentscheidungsschaltung 1010 geleitet. Durch kontinuierliches Überwachen der häufigsten Übergangsflanke in den abgetasteten Daten verfolgt die Phase des RX-Takts den Takt des Senders. In einer bevorzugten Ausführung verwendet die Phasenentscheidungsschaltung 1010 die Information über die häufigste Übergangsflanke, um zu ermitteln, ob ein Erhöhungssignal (Up-Signal) oder ein Verringerungssignal (Down-Signal) an den Phasenzähler 1012 gesendet werden soll. Der Phasenzähler 1012 wendet jedes Erhöhungs- oder Verringerungssignal an, das dieser von der Phasenentscheiderschaltung 1010 empfängt, um dies als einen 10-Bit-Phasenzeiger an die Dreheinrichtung 1002 und an den Taktauswähler 120 zu geben. Der Pha senzeiger 1012 gibt an, welcher Takt unter den dreißig Phasenregelkreistakten dem Takt des Senders 102 am nächsten liegt.
In der in 10(b) dargestellten bevorzugten Ausführung umfaßt der Rahmenausrichter 122 eine D-Flip-Flop(DFF)-Gruppe 1016, einen Kommadetektor 1018, einen Kommazeiger 1020 und einen Datenauswähler 1022. Die DFF-Gruppe 1016 speichert die letzten neun Bits der Daten, die nicht in einem Wort angeordnet sind, und die von dem Phasenverfolger 118 stammen, und liefert diese an einen Kommadetektor 1018. Der Kommadetektor 1018 empfängt ferner die aktuellen zehn Bits von Daten, die nicht in einem Wort angeordnet sind, von dem Phasenverfolger 118. Der Kommadetektor 1018 durchläuft die 19-Bit-Datensequenz, um jedes Komma zu entdecken, welches die Bitsequenz 0011111010 umfassen würden. Die detektierte Position eines Kommas wird unter Verwendung eines Kommazeigers 1020 gespeichert. Der Kommazeiger 1020 wird von dem Datenauswähler 1022 verwendet, um die in einem Wort angeordneten zehn Datenbits zu extrahieren, bis das nächste Komma detektiert wird.

Claims

System (100) zur Hochgeschwindigkeitsübertragung digitaler Daten, umfassend: ein Übertragungsmedium mit einem ersten Ende und einem zweiten Ende; einen Sender (102), der mit dem ersten Ende des Übertragungsmediums verbunden ist, um die digitalen Daten in ein serielles Datensignal umzuwandeln und um das serielle Datensignal an das Übertragungsmedium anzulegen, wobei der Sender eine CMOS-Ansteuereinheit (108; 408) umfaßt; und einen Empfänger (104), der mit dem zweiten Ende des Übertragungsmediums verbunden ist, um das serielle Datensignal von dem Übertragungsmedium zu empfangen und um die digitalen Daten aus dem seriellen Datensignal wiederherzustellen, wobei der Empfänger (104) einen chipseitigen Abschluß umfaßt, um Störungen innerhalb des seriellen Datensignals weitgehend zu verringern, wobei die CMOS-Ansteuereinheit (108; 408) eingerichtet ist, das serielle Datensignal mit mindestens Gigabaud-Geschwindigkeit an das Übertragungsmedium anzulegen.
System nach Anspruch 1, wobei der Sender ferner einen Hochgeschwindigkeits-Parallel/Seriell-Umwandler (110) umfaßt.
System nach Anspruch 1 oder 2, wobei die CMOS-Ansteuereinheit eine Differenz-Spannungsansteuereinheit (108) umfaßt.
System nach einem der vorangegangenen Ansprüche, das ferner umfaßt: einen Phasenregelkreis (106), der mit dem Sender (102) und dem Empfänger (104) verbunden ist, wobei der Phasenregelkreis (106) ein Taktsignal von dem Sender (102) empfängt, eine Vielzahl von Taktsignalen mit verschiedenen Phasen basierend auf dem Taktsignal erzeugt und den Empfänger (104) mit der Vielzahl von Taktsignalen, die verschiedene Phasen aufweisen, versorgt.
System nach Anspruch 4, wobei der Phasenregelkreis (106) den Sender (102) mit einer Untermenge der Vielzahl von Taktsignalen, die verschiedene Phasen aufweisen, versorgt.
System nach Anspruch 5, wobei der Empfänger (104) ferner einen Überabtaster (116) umfaßt, um die Vielzahl von Taktsignalen, die verschiedene Phasen aufweisen, zu empfangen, und um die Vielzahl von Taktsignalen, die verschiedene Phasen aufweisen, an dem Überabtaster (116) anzulegen, um das serielle Datensignal überabzutasten, um dadurch ein überabgetastetes Datensignal zu erzeugen.
System nach Anspruch 6, wobei der Empfänger (104) eine Phasenverfolgungsschaltung (118) umfaßt, um das überabgetastete Datensignal zu empfangen und um eine häufigste Übergangsflanke in den überabgetasteten Daten zu überwachen, um das von dem Sender (102) stammende Taktsignal zu verfolgen.
Sender (102) zum Umwandeln digitaler Daten in ein serielles Datensignal und zum Anlegen des seriellen Datensignals an ein Kommunikationsmedium, wobei der Sender (102) umfaßt: eine CMOS-Ansteuereinheit (108), die eingerichtet ist, das serielle Datensignal an das Übertragungsmedium bei mindestens Gigabaud-Geschwindigkeit anzulegen.
Sender nach Anspruch 8, wobei der Sender (102) ferner einen Hochgeschwindigkeits-Seriell/Parallel-Umwandler (110) umfaßt.
Sender nach Anspruch 8 oder 9, wobei die CMOS-Ansteuereinheit eine Differenz-Spannungsansteuereinheit (108) umfaßt.
Empfänger (104) zum Empfangen eines seriellen Datensignals von einem Übertragungsmedium bei mindestens Gigabaud-Geschwindigkeit und zum Wiederherstellen digitaler Daten aus dem seriellen Datensignal, wobei der Empfänger (104) umfaßt: einen chipseitigen Abschluß (114), um eine Störung innerhalb des seriellen Datensignals weitgehend zu verringern, wobei der Empfänger eingerichtet ist, das serielle Datensignal zu empfangen, welches von dem Sender nach einem der Ansprüche 8 bis 10 an das Übertragungsmedium angelegt wurde.
Empfänger nach Anspruch 11, der ferner umfaßt: einen Überabtaster (116), um an diesen eine Vielzahl von Taktsignalen, die verschiedenen Phasen aufweisen, anzulegen, um das serielle Datensignal überabzutasten und dadurch ein überabgetastetes Datensignal zu erzeugen.
Empfänger nach Anspruch 12, wobei der Empfänger (104) ferner eine Phasenverfolgungsschaltung (118) umfaßt, um die häufigste Übergangsflanke innerhalb der überabgetasteten Daten zu überwachen, um ein von dem Sender (102) stammendes Datensignal zu verfolgen, mit dem das serielle Datensignal an das Übertragungsmedium angelegt wurde.
Empfänger nach einem der Ansprüche 11 bis 13, ferner umfassend: einen Kommadetektor (1018) zum Auffinden von Kommazeichen in dem seriellen Datensignal zum Zwecke der Datenwort-Synchronisierung.