DE602004008308T2 - Leitungstreiber auf dac-basis mit wählbaren präemphase-signalpegeln - Google Patents

Leitungstreiber auf dac-basis mit wählbaren präemphase-signalpegeln Download PDF

Info

Publication number
DE602004008308T2
DE602004008308T2 DE602004008308T DE602004008308T DE602004008308T2 DE 602004008308 T2 DE602004008308 T2 DE 602004008308T2 DE 602004008308 T DE602004008308 T DE 602004008308T DE 602004008308 T DE602004008308 T DE 602004008308T DE 602004008308 T2 DE602004008308 T2 DE 602004008308T2
Authority
DE
Germany
Prior art keywords
current
preemphasis
driver
emphasis
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE602004008308T
Other languages
English (en)
Other versions
DE602004008308D1 (de
Inventor
Eric D. Ankeny GROEN
Charles W. Ames BOECKER
William C. Ames BLACK
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xilinx Inc
Original Assignee
Xilinx Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=34273590&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE602004008308(T2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Xilinx Inc filed Critical Xilinx Inc
Publication of DE602004008308D1 publication Critical patent/DE602004008308D1/de
Application granted granted Critical
Publication of DE602004008308T2 publication Critical patent/DE602004008308T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/028Arrangements specific to the transmitter end
    • H04L25/0282Provision for current-mode coupling
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/028Arrangements specific to the transmitter end
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/0292Arrangements specific to the receiver end

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Description

  • HINTERGRUND DER ERFINDUNG
  • TECHNISCHES GEBIET DER ERFINDUNG
  • Diese Erfindung betrifft im Allgemeinen Kommunikationssysteme und insbesondere darin verwendete Leitungstreiberschaltungen.
  • BESCHREIBUNG DER VERWANDTEN TECHNIK
  • Es ist bekannt, dass Kommunikationssysteme große Datenmengen zwischen einer Vielzahl von Endbenutzergeräten transportieren, die beispielsweise Telefone, Faxgeräte, Computer, Fernsehgeräte, zellulare Telefone, persönliche digitale Assistenten usw. umfassen. Wie auch bekannt ist, können derartige Kommunikationssysteme lokale Netze (LANs) und/oder Fernverkehrsnetze (WANs) sein, die unabhängige Kommunikationssysteme sind oder mit anderen LANs und/oder WANs als Teil eines öffentlichen Telefonnetzes (PSTN), paketvermittelten Datennetzes (PSDN), diensteintegrierenden Digitalnetzes (ISDN) oder Internets verschaltet sind. Wie weiterhin bekannt ist, enthalten Kommunikationssysteme eine Vielzahl von Systemausrüstung, um den Transport von Daten zu erleichtern. Derartige Systemausrüstung enthält, ist aber nicht darauf beschränkt, Router, Vermittlungseinrichtungen, Brücken, Gateways, Protokollumsetzer, Rahmen-Relays, Nebenstelleneinrichtungen usw.
  • Der Transport von Daten innerhalb von Kommunikationssystemen wird durch einen oder mehr Standards geregelt, die die Integrität von Datenbeförderungen und Zugangsfairness für Datenbeförderung gewährleisten. Beispielsweise gibt es eine Reihe von Ethernet-Standards, die serielle Übertragungen in einem Kommunikationssystem bei Datenraten von 10 Megabit pro Sekunde, 100 Megabit pro Sekunde, 1 Gigabit pro Sekunde und darüber regeln. Das synchrone optische Netz (SONET) erfordert beispielsweise 10 Gigabit pro Sekunde. In Übereinstimmung mit derartigen Standards transportieren viele Systemkomponenten und Endbenutzergeräte eines Kommunikationssystems Daten über serielle Übertragungswege. Intern verarbeiten die Systemkomponenten und Endbenutzergeräte Daten jedoch in einer parallelen Weise. Jede Systemkomponente und jedes Endbenutzergerät muss die seriellen Daten als solche empfangen und die seriellen Daten ohne Informationsverlust in parallele Daten umwandeln.
  • Genaue Wiederherstellung von Informationen von seriellen Hochgeschwindigkeitsübertragungen erfordert normalerweise Transceiverkomponenten, die bei Taktgeschwindigkeiten arbeiten, die gleich der oder höher als die empfangene serielle Datenrate sind. Höhere Taktgeschwindigkeiten begrenzen die Nützlichkeit von Taktwiederherstellungsschaltungen nach dem Stand der Technik, die eine präzise Ausrichtung der Signale erfordern, um den Takt und/oder die Daten wiederherzustellen. Höhere Datenraten erfordern eine größere Bandbreite für eine Rückkopplungsschleife der Wiederherstellungsschaltungen, um nach einer Ausführungsform der Erfindung richtig zu arbeiten. Einige Konstruktionen nach dem Stand der Technik sind bandbreitenbegrenzt.
  • Einhergehend mit der Steigerung der Nachfrage nach Datendurchsatz steigen die Anforderungen an einen seriellen Hochgeschwindigkeitstransceiver. Die erhöhten Anforderungen an den Durchsatz drücken einige gegenwärtige integrierte Schaltungsherstellungsprozesse an ihre Operationsgrenzen, wobei die Grenzen von integrierter Schaltungsverarbeitung (z. B. Geräte-Störeinflüsse, Leiterbahngrößen, Ausbreitungsverzögerungen, Vorrichtungsgrößen usw.) und die Grenzen bei der Herstellung integrierter Schaltungen (IC) (z. B. IC-Layout, Frequenzgang von Packungen, Frequenzgang von Anschlussdrähten usw.) die Geschwindigkeit begrenzen, mit der der serielle Hochgeschwindigkeitstransceiver ohne übermäßige Jitterleistung und/oder Rauschleistung operieren kann.
  • Eine weitere Alternative für serielle Hochgeschwindigkeitstransceiver besteht in der Verwendung einer IC-Technologie, die von sich aus höhere Geschwindigkeiten bereitstellt. Beispielsweise würde Wechseln von einem Prozess eines komplementären Metalloxid-Halbleiters (CMOS) zu einem Silicium-Germanium- oder Galliumarsenid-Prozess es Transceivern mit integrierten Schaltungen gestatten, mit höheren Geschwindigkeiten zu operieren, jedoch zu beträchtlich höheren Herstellungskosten. CMOS ist kostengünstiger und bietet einfachere Systemintegration. Gegenwärtig sind derartige alternative Herstellungsprozesse für integrierte Schaltungen für die meisten kommerziellen Anwendungen einschließlich von Kommunikationssystemen zu unerschwinglich teuer für weit verbreitete Verwendung.
  • Moderne Kommunikationssysteme einschließlich von Kommunikationssystemen mit hoher Datenrate enthalten normalerweise eine Vielzahl von Leiterplatten, die miteinander über Signalleiterbahnen, gebündelten Datenleitungen, Rückwandplatinen usw. kommunizieren. Dementsprechend haben Designer von Kommunikationstransceivergeräten mit hoher Datenrate oft miteinander in Konflikt stehende Konstruktionsziele, die zur Leistung des jeweiligen Geräts in Bezug stehen. Beispielsweise gibt es viele verschiedene Kommunikationsprotokolle, die für Datenraten spezifiziert sind, die von 2,48832 Gigabit pro Sekunde für OC48 bis 9,95 Gigabit pro Sekunde für OC192 reichen. Andere bekannte Standards definieren Datenraten von 2,5 Gigabit pro Sekunde (INFINIBAND) oder 3,125 Gigabit pro Sekunde (XAUI). Diese verschiedenen Datenraten haben Auswirkungen auf die zulässige Anstiegs- und Abfallzeit des Signals, die Spitzenamplitude des Signals und die Ansprechzeit von einem Ruhezustand. Beispielsweise kann ein Protokoll einen Spitzenspannungsbereich von 200-400 Millivolt vorgeben, während ein anderer Standard einen gegenseitig ausschließenden Spannungsbereich von 500-700 Millivolt spezifiziert. Folglich kann ein Designer entweder diese sich gegenseitig ausschließenden Anforderungen erfüllen oder muss ein Transceivergerät mit hoher Datenrate konstruieren, das sich entsprechend dem für Kommunikation verwendeten Protokoll anpassen kann.
  • Vor diesem Hintergrund steigt die Popularität von feldprogrammierbaren Gate-Array-(FPGA)-Schaltungen, weil sie den Designern, die ein Gerät bauen möchten, das nach mehreren Protokollen operieren kann, die oben beschriebene erforderliche Flexibilität und anpassungsfähige Leistung bereitstellen. Während daher die FPGA-Technologie einem Designer eine Gelegenheit bietet, flexible und konfigurierbare Hardwareschaltungen zu entwickeln, müssen spezifische Designs, die die gewünschten Operationen realisieren, noch entwickelt werden.
  • Eine Konstruktionsherausforderung für Kommunikation mit hoher Datenrate betrifft das physikalische Medium der Kommunikation. Beispielsweise ist bekannt, dass lange gedruckte Leiterbahnen von Leiterplatten (PCB) und Kommunikationsleitungen durch einen oder mehr Verbinder bei Kommunikation mit hoher Datenrate die Signalstärke und -qualität beträchtlich verringern. Unter anderen Faktoren wird nicht nur die Signalstärke herabgesetzt, sondern auch der relative Signaltakt. Der Kreuzungspunkt eines Signals wird verschoben und beeinträchtigt dadurch den Takt seiner richtigen Erfassung und Interpretation. Folglich ist es wünschenswert, Schaltungen zu produzieren, die dem vorher erwähnten Kanalfrequenzgang und assoziierten Effekten entgegenwirken, um ein Signal wiederherzustellen.
  • US 6125415 beschreibt ein Benutzersteuersystem, das es einem Benutzer ermöglicht, den Pegel eines übertragenen Signals zu steuern. Das Steuersystem enthält einen digitalen Stromabnehmer, der elektrisch mit einem Vorspannungsgenerator verbunden ist und aus einem binär gewichteten Transistorarray gebildet ist, das gemäß Benutzereingängen geschaltet wird. Das System enthält außerdem einen Manchester-Kodierer zur Bereitstellung eines Präemphasissignals für einen Strommodus-Digital-Analog-Umsetzer, um das Signal zu erhöhen, wenn das in den Manchester-Kodierer eingegebene Signal steigt oder fällt.
  • US 2002/0125933 beschreibt eine Treiberschaltung mit einem Ausgangstreiber, einem Vortreiber und einem Pegeleinsteller. Der Pegeleinsteller und der Vortreiber kompensieren zusammen die Dämpfung von Hochpegelfrequenzkomponenten während der Übertragung, indem sie ein Ausgangssignal erzeugen, das die Hochfrequenzkomponenten eines Eingangssignals betont.
  • US 2002/0186048 beschreibt eine Schaltung für Präemphasisentzerrung eines Datenkommunikationssystems durch programmierbare Impulsformung. Impulsformung kann ausgeführt werden, indem der effektive Ausgangswiderstand einer Reihe von Invertern durch Steuerung einer Vielzahl von seriellen Schaltern geändert wird.
  • KURZE ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Übertragungs-(Tx)-Leitungstreiber mit auswählbaren Präemphasis- und Treibersignalgrößen umfasst einen Primärstromtreiber zur Einstellung eines Primärstrompegels und einen Präemphasisstromtreiber, der einen zusätzlichen Strom bereitstellt, dem der von dem Primärstromtreiber erzeugte Primärstrompegel überlagert wird oder der diesem hinzugefügt wird. Ein erstes Stromauswahlmodul definiert ein Referenzsignal, das verwendet wird, um die Größe des Primärstromtreiber-Ausgangssignals in einem ersten Stromspiegel einzustellen, während ein zweites Stromauswahlmodul verwendet wird, um ein zweites Referenzsignal zu definieren, das eine Präemphasisstromtreiber-Signalgröße in einem zweiten Stromspiegel auswählt, der die von dem Primärstromtreiber erzeugte Primärstromgröße zu überlagern ist. Ein Stromsteuerlogikblock erzeugt ein Binärsignal für sowohl das erste als auch das zweite Stromauswahlmodul, um die korrespondierenden Strompegel auszuwählen. Zusätzlich ist der Stromsteuerlogikblock verbunden, um einen Eingangsdatenstrom zu empfangen und um ein Präemphasissteuersignal zu übertragen, wann immer ein Übergang in dem Eingangsdatenstrom stattgefunden hat. Derart stellt das Stromauswahlmodul für den Präemphasisstromtreiber einen Referenzstrom bereit, um den Präemphasisstromtreiber nur so lange zu (aktivieren), wie das Präemphasissteuersignal von dem Stromsteuerlogikblock empfangen wird.
  • Jedes der Stromauswahlmodule für den Primärstromtreiber und den Präemphasisstromtreiber umfasst eine Vielzahl von skalierten MOSFET-Vorrichtungen, die verschiedene Größen von Stromfluss erzeugen. Die skalierten Vorrichtungen sind auswählbar und werden als Reaktion auf ein Binärsignal ausgewählt, das von dem Stromsteuerlogikblock empfangen wird. Dementsprechend können als Reaktion auf Übertragungskanalbedingungen sowohl der Primärstrompegel als auch der Präemphasisstrompegel, die von dem Primärstromtreiber bzw. dem Präemphasisstromtreiber erzeugt werden, ausgewählt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt ein schematisches Blockdiagramm einer programmierbaren Logikvorrichtung, die programmierbare Logikstrukturen, eine Vielzahl von programmierbaren Multi-Gigabit-Transceivern (PMGTs) und ein Steuermodul enthält;
  • 2 zeigt ein schematisches Blockdiagramm einer Ausführungsform, das einen der programmierbaren Multi-Gigabit-Transceiver repräsentiert;
  • 3 zeigt ein alternatives schematisches Blockdiagramm, das einen der programmierbaren Multi-Gigabit-Transceiver repräsentiert;
  • 4A zeigt ein schematisches Blockdiagramm eines programmierbaren Empfangs-PMA-Moduls, das eine programmierbare Eingangsstufe, ein Daten- und Takt-Wiederherstellungsmodul und ein Seriell-zu-Parallel-Modul enthält;
  • 4B zeigt ein schematisches Blockdiagramm eines programmierbaren Übertragungs-PMA-Moduls, das einen Phasenregelkreis, ein Parallel-zu-Seriell-Modul und einen Leitungstreiber enthält;
  • 5 zeigt ein funktionales Blockdiagramm eines Tx-Leitungstreibers, der nach einer Ausführungsform der vorliegenden Erfindung gebildet ist;
  • 6 zeigt ein Signaldiagramm, das ein Signal ohne Präemphasis und ein Signal mit Präemphasis darstellt;
  • 7 zeigt einen Signaldatenstrom in einem Kommunikationskanal mit und ohne Präemphasis;
  • 8 zeigt ein funktionales schematisches Diagramm eines Präemphasis- und Primärstromtreibers, die nach eine Ausführungsform der vorliegenden Erfindung gebildet sind;
  • 9 zeigt Präemphasis- und Übergangslogik zur Bestimmung und Erzeugung eines Präemphasissteuersignals sowie eines synchronisierten seriellen Datenstroms;
  • 10A und 10B zeigen Schaltungen und eine Wahrheitstabelle in Bezug auf ein Verfahren zum Bestimmen und Erzeugen eines Präemphasissteuersignals; und
  • 11 zeigt ein Ablaufdiagramm, das ein Verfahren zum Erzeugen eines Präemphasisstroms darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • 1 zeigt ein schematisches Blockdiagramm einer programmierbaren Logikvorrichtung 10, die programmierbare Logikstrukturen 12, eine Vielzahl von programmierbaren Multi-Gigabit-Transceivern (PMGTs) 14-28 und ein Steuermodul 30 enthält. Die programmierbare Logikvorrichtung 10 kann eine programmierbare Logikarrayvorrichtung, eine programmierbare Arraylogikvorrichtung, eine löschbare programmierbare Logikvorrichtung und/oder ein feldprogrammierbares Gate-Array (FPGA) sein. Wenn die programmierbare Logikvorrichtung 10 ein FPGA ist, kann die programmierbare Logikstruktur 12 als eine symmetrische Arraykonfiguration, eine reihenbasierte Konfiguration, eine Sea-of-Gates-Konfiguration und/oder eine hierarchische programmierbare Logikvorrichtungskonfiguration implementiert werden. Die programmierbare Logikstruktur 12 kann weiterhin mindestens einen dedizierten festen Prozessor enthalten, beispielsweise einen Mikroprozessorkern, um die von der programmierbaren Logikvorrichtung 10 gebotene programmierbare Flexibilität weiter zu erleichtern.
  • Das Steuermodul 30 kann in der programmierbaren Logikstruktur 12 enthalten sein oder kann ein separates Modul sein. In beiden Implementierungen erzeugt das Steuermodul 30 die Steuersignale zur Programmierung jedes der Übertragungs- und Empfangsabschnitte der programmierbaren Multi-Gigabit-Transceiver 14-28. Im Allgemeinen führt jeder der programmierbaren Multi-Gigabit-Transceiver 14-28 eine Seriell-zu-Parallel-Umwandlung mit empfangenen Daten und eine Parallel-zu-Seriell-Umwandlung mit Übertragungsdaten durch. Die parallelen Daten können 8 Bit, 16 Bit, 32 Bit, 64 Bit usw. breit sein.
  • Normalerweise werden die seriellen Daten ein 1-Bit-Strom von Daten sein, der ein binäres Pegelsignal, ein Mehrpegelsignal usw. sein kann. Weiterhin können zwei oder mehr programmierbare Multi-Gigabit-Transceiver verbunden sein, um höhere Übertragungsgeschwindigkeiten zu bieten. Wenn beispielsweise die PMGT 14, 16 und 18 Daten bei 3,125 Gigabit pro Sekunde senden und übertragen, können die PMGT 14-18 derart verbunden sein, dass die effektive serielle Rate 3 Mal 3,125 Gigabit pro Sekunde beträgt.
  • Jeder der programmierbaren Multi-Gigabit-Transceiver 14-28 kann individuell programmiert werden, um separaten Standards zu entsprechen. Außerdem kann der Übertragungsweg und Empfangsweg von jedem programmierbaren Multi-Gigabit-Transceiver 14-28 separat programmiert werden, so dass der Übertragungsweg eines Transceivers einen Standard unterstützt, während der Empfangsweg desselben Transceivers einen anderen Standard unterstützt. Zudem können die seriellen Raten des Übertragungswegs und Empfangswegs von 1 Gigabit pro Sekunde bis mehrere zehn Gigabit pro Sekunde programmiert werden. Die Größe der parallelen Daten in den Übertragungs- und Empfangsabschnitten oder Wegen ist auch programmierbar und kann 8 Bit, 16 Bit, 32 Bit, 64 Bit usw. betragen.
  • 2 zeigt ein schematisches Blockdiagramm einer Ausführungsform, die einen der programmierbaren Multi-Gigabit-Transceiver 14-28 repräsentiert. Wie dargestellt, enthält der programmierbare Multi-Gigabit-Transceiver ein programmierbares physikalisches Medienanschalt-(PMA)-Modul 32, ein programmierbares physikalisches Codierungs-Teilschicht-(PCS)-Modul 34, eine programmierbare Schnittstelle 36, ein Steuermodul 35, ein PMA-Speicherabbildungsregister 45 und ein PCS-Register 55. Das Steuermodul 35 erzeugt, basierend auf dem gewünschten Betriebsmodus für den individuellen programmierbaren Multi-Gigabit-Transceiver 14-28, eine programmierte Deserialisierungseinstellung 66, eine programmierte Serialisierungseinstellung 64, eine Empfangs-PMA_PCS-Schnittstelleneinstellung 62, eine Übertragungs-PMA_PCS-Schnittstelleneinstellung 60 und eine Logikschnittstelleneinstellung 58. Das Steuermodul 35 kann als eine separate Vorrichtung in jedem der programmierbaren Multi-Gigabit-Transceiver und/oder in dem Steuermodul 30 von 1 enthalten sein. In beiden Ausführungsformen des PMGT-Steuermoduls 35 bestimmt das programmierbare Logikvorrichtungssteuermodul 30 die korrespondierenden gesamten gewünschten Betriebsbedingungen für die programmierbare Logikvorrichtung 10 und stellt die korrespondierenden Betriebsparameter für einen gegebenen programmierbaren Multi-Gigabit-Transceiver an sein Steuermodul 35 bereit, das die Einstellungen 58-66 erzeugt.
  • Das programmierbare physikalische Medienanschalt-(PMA)-Modul 32 enthält ein programmierbares Übertragungs-PMA-Modul 38 und ein programmierbares Empfangs-PMA-Modul 40. Das programmierbare Übertragungs-PMA-Modul 38, das ausführlicher unter Bezugnahme auf 4B beschrieben werden wird, ist operativ gekoppelt, um parallele Übertragungsdaten 48 gemäß der programmierten Serialisierungseinstellung 64 in serielle Übertragungsdaten 50 umzuwandeln. Die programmierte Serialisierungseinstellung 64 gibt die gewünschte Rate der seriellen Übertragungsdaten 50, die gewünschte Rate der parallelen Übertragungsdaten 48 und die Datenbreite der parallelen Übertragungsdaten 48 an. Das programmierbare Empfangs-PMA-Modul 40 ist operativ gekoppelt, um serielle Empfangsdaten 52 basierend auf der programmierten Deserialisierungseinstellung 66 in parallele Empfangsdaten 54 umzuwandeln. Die programmierte Deserialisierungseinstellung 66 gibt die Rate der seriellen Empfangsdaten 52, die gewünschte Rate der parallelen Empfangsdaten 54 und die Datenbreite der parallelen Empfangsdaten 54 an. Das PMA-Speicherabbildungsregister 45 kann die programmierte Serialisierungseinstellung 64 und die programmierte Deserialisierungseinstellung 66 speichern.
  • Das programmierbare physikalische Codierungs-Teilschicht-(PCS)-Modul 34 enthält ein programmierbares Übertragungs-PCS-Modul42 und ein programmierbares Empfangs-PCS-Modul 44. Das programmierbare Übertragungs-PCS-Modul 42 empfangt Übertragungsdatenwörter 46 über die programmierbare Schnittstelle 36 von der programmierbaren Logikstruktur 12 (von 1) und wandelt sie gemäß der Übertragungs-PMA_PCS-Schnittstelleneinstellung 60 in die parallelen Übertragungsdaten 48 um. Die Übertragungs-PMA_PCS-Schnittstelleneinstellung 60 gibt die Rate der Übertragungsdatenwörter 46, die Größe der Übertragungsdatenwörter (z. B. 1 Byte, 2 Byte, 3 Byte, 4 Byte usw.) und die korrespondierende Übertragungsrate der parallelen Übertragungsdaten 48 an. Das programmierbare Empfangs-PCS-Modul 44 wandelt die parallelen Empfangsdaten 54 gemäß der Empfangs-PMA_PCS-Schnittstelleneinstellung 62 in Empfangsdatenwörter 56 um. Die Empfangs-PMA_PCS-Schnittstelleneinstellung 62 gibt die Rate an, mit der die parallelen Empfangsdaten 54 empfangen werden, die Breite der parallelen Empfangsdaten 54, die Übertragungsrate der empfangenen Datenwörter 56 und die Wortgröße der Empfangsdatenwörter 56.
  • Das Steuermodul 35 erzeugt außerdem die Logikschnittstelleneinstellung 58, die die Raten bereitstellt, mit der die Übertragungsdatenwörter 46 und die Empfangsdatenwörter 56 von der programmierbaren Logikstruktur 12 (von 1) übertragen/empfangen werden. Es muss beachtet werden, dass die Übertragungsdatenwörter 46 von der programmierbaren Logikstruktur 12 mit einer anderen Rate als die, mit der die Empfangsdatenwörter 56 der programmierbaren Logikstruktur 12 bereitgestellt werden, empfangen werden können.
  • Wie ein Durchschnittsfachmann erkennen wird, kann jedes der Module in dem programmierbaren PMA 32 und dem programmierbaren PCS 34 individuell programmiert werden, um eine gewünschte Datenübertragungsrate zu unterstützen. Die Datenübertragungsrate kann einem bestimmten Standard derart entsprechen, dass der Empfangsweg, d. h. das programmierbare Empfangs-PMA-Modul 40 und das programmierbare Empfangs-PCS-Modul 44, in Übereinstimmung mit einem Standard programmiert werden kann, während der Übertragungsweg, d. h. das programmierbare Übertragungs-PCS-Modul 42 und das programmierbare Übertragungs-PMA-Modul 38, in Übereinstimmung mit einem anderen Standard programmiert werden kann.
  • 3 zeigt ein alternatives schematisches Blockdiagramm, das einen der programmierbaren Multi-Gigabit-Transceiver 14-28 repräsentiert. In dieser Ausführungsform enthält der programmierbare Multi-Gigabit-Transceiver 14-28 einen Übertragungsabschnitt 70, einen Empfangsabschnitt 72, das Steuermodul 35 und die programmierbare Schnittstelle 36. Der Übertragungsabschnitt 70 enthält das programmierbare Übertragungs-PMA-Modul 38 und das programmierbare Übertragungs-PCS-Modul 42. Der Empfangsabschnitt 72 enthält das programmierbare Empfangs-PMA-Modul 40 und das programmierbare Empfangs-PCS-Modul 44.
  • In dieser Ausführungsform programmiert das Steuermodul 35 separat den Übertragungsabschnitt und den Empfangsabschnitt über die Übertragungseinstellung 74 bzw. die Empfangseinstellung 76. Das Steuermodul 35 programmiert außerdem die programmierbare Schnittstelle 36 über die Logikschnittstelleneinstellung 58. Folglich kann das Steuermodul 35 den Empfangsabschnitt 72 programmieren, nach einem Standard zu funktionieren, während es den Übertragungsabschnitt 70 nach einem anderen Standard programmiert. Weiterhin kann die Logikschnittstelleneinstellung 58 angeben, dass die Übertragungsdatenwörter 46 mit einer anderen Rate von der programmierbaren Logikstruktur 12 empfangen werden, als die Empfangsdatenwörter 56 der programmierbaren Logikstruktur 12 bereitgestellt werden. Wie ein Durchschnittsfachmann anerkennen wird, kann die programmierbare Schnittstelle 36 einen Übertragungspuffer und einen Empfangspuffer und/oder einen elastischen Speicherpuffer enthalten, um die Bereitstellung und den Empfang der Übertragungsdatenwörter 46 und der Empfangsdatenwörter 56 zu und von der programmierbaren Logikstruktur 12 zu erleichtern.
  • 4A zeigt ein schematisches Blockdiagramm des programmierbaren Empfangs-PMA-Moduls 40, das eine programmierbare Eingangsstufe 100, ein Daten- und Takt-Wiederherstellungsmodul 102 und ein Seriell-zu-Parallel-Modul 104 enthält. Die programmierbare Eingangsstufe 100 enthält eine Empfangsterminierungsschaltung 106 und einen Empfangsverstärker 108. Das Daten- und Takt-Wiederherstellungsmodul 102 enthält eine Datendetektionsschaltung 110 und einen Phasenregelkreis 112. Der Phasenregelkreis 112 enthält ein Phasendetektionsmodul 114, einen Schleifenfilter 116, einen spannungsgesteuerten Oszillator (VCO) 118, ein 1. Teilermodul 120 und ein 2. Teilermodul 122.
  • Die programmierbare Eingangsstufe 100 ist operativ verbunden, um die seriellen Empfangsdaten 52 zu empfangen und davon verstärkte und entzerrte serielle Empfangsdaten 124 zu erzeugen. Um dies zu realisieren, wird die Empfangsterminierungsschaltung 106 gemäß einer Empfangsterminierungseinstellung 126 programmiert, um die passende Terminierung für die Übertragungsleitung zwischen dem programmierbaren Empfangs-PMA-Modul 40 und der Quelle, die die seriellen Empfangsdaten 52 ursprünglich übertragen hat, bereitzustellen. Die Empfangsterminierungseinstellung 126 kann angeben, ob die seriellen Empfangsdaten 52 ein unsymmetrisches Signal, ein Differenzsignal ist, kann die Impedanz der Terminierungsleitung angeben und kann die Vorspannung der Empfangsterminierungsschaltung 106 angeben.
  • Die Empfangsterminierungsschaltung 106 bewirkt eine weitere Vorspannung der seriellen Empfangsdaten 52 und stellt dem Empfangsverstärker 108 das vorspannungsangepasste Signal bereit. Die Verstärkungs- und Entzerrungseinstellungen des Empfangsverstärkers 108 können gemäß der Entzerrungseinstellung 128 bzw. der Verstärkungseinstellung 130 angepasst werden. Es ist zu beachten, dass die Empfangsterminierungseinstellung 126, die Entzerrungseinstellung 128 und die Verstärkungseinstellung 130 Teil der vom Steuermodul 35 bereitgestellten programmierten Deserialisierungseinstellung 66 sind.
  • Das Daten- und Takt-Wiederherstellungsmodul 102 empfangt die verstärkten und entzerrten seriellen Empfangsdaten 124 über das Phasendetektionsmodul 114 des Phasenregelkreises 112 und über die Datendetektionsschaltung 110. Das Phasendetektionsmodul 114 wurde vor dem Empfang der verstärkten und entzerrten seriellen Empfangsdaten 124 initialisiert, indem die Phase und/oder Frequenz eines Referenztakts 86 mit einem vom Teilermodul 120 erzeugten Rückkopplungsreferenztakt verglichen wurde. Basierend auf dieser Phasen- und/oder Frequenzdifferenz erzeugt das Phasendetektionsmodul 114 einen korrespondierenden Strom, der dem Schleifenfilter 116 zugeführt wird. Der Schleifenfilter 116 wandelt den Strom in eine Steuerspannung um, die die Ausgangsfrequenz des VCO 118 einstellt. Das Teilermodul 120 teilt die von dem VCO 118 erzeugte Ausgangsoszillation basierend auf einer seriellen Empfangstakteinstellung 132, um das Rückkopplungssignal zu erzeugen. Sobald die verstärkten und entzerrten seriellen Empfangsdaten 124 empfangen wurden, vergleicht das Phasendetektionsmodul 114 die Phase der verstärkten und entzerrten seriellen Empfangsdaten 124 mit der Phase der verstärkten und entzerrten seriellen Empfangsdaten 124. Aufgrund einer Phasendifferenz zwischen den verstärkten und entzerrten seriellen Empfangsdaten 124 und dem Rückkopplungssignal wird ein Stromsignal erzeugt.
  • Das Phasendetektionsmodul 114 führt das Stromsignal dem Schleifenfilter 116 zu, der es in eine Steuerspannung umwandelt, die die Ausgangsfrequenz des VCO 118 steuert. An diesem Punkt korrespondiert der Ausgang des VCO 118 mit dem wiederhergestellten Takt 138. Der wiederhergestellte Takt 138, auf den in 4 als der serielle Empfangstakt 98 Bezug genommen wurde, wird dem Teilermodul 122, der Datendetektionsschaltung 110 und dem Seriell-zu-Parallel-Modul 104 zugeführt. Die Datendetektionsschaltung 110 nutzt den wiederhergestellten Takt 138 zur Erzeugung von wiederhergestellten Daten 136 aus den verstärkten und entzerrten seriellen Empfangsdaten 124. Das Teilermodul 122 teilt den wiederhergestellten Takt 138 nach einer parallelen Empfangs- und programmierbaren Logiktakteinstellung 134, um einen parallelen Empfangstakt 94 und einen programmierbaren Logikempfangstakt 96 zu erzeugen. Es ist zu beachten, dass die serielle Empfangstakteinstellung 132 und die parallele Empfangs- und programmierbare Logiktakteinstellung 134 Teil der programmierten Deserialisierungseinstellung 66 sind, die dem programmierbaren Empfangs-PMA-Modul 40 von dem Steuermodul 35 bereitgestellt wird.
  • Das Seriell-zu-Parallel-Modul 104, das einen elastischen Speicherpuffer enthalten kann, empfangt die wiederhergestellten Daten 136 bei einer seriellen Rate gemäß dem wiederhergestellten Takt 138. Das Seriell-zu-Parallel-Modul 104 gibt die parallelen Empfangsdaten 54 basierend auf einer Seriell-zu-Parallel-Einstellung 135 und dem parallelen Empfangstakt 94 am. Die Seriell-zu-Parallel-Einstellung 135, die Teil der programmierten Deserialisierungseinstellung 66 sein kann, gibt die Rate und Datenbreite der parallelen Empfangsdaten 54 an.
  • 4B zeigt ein schematisches Blockdiagramm eines programmierbaren Übertragungs-PMA-Moduls 38, das einen Phasenregelkreis 144, ein Parallel-zu-Seriell-Modul 140 und einen Leitungstreiber 142 enthält. Der Phasenregelkreis 144 enthält ein Phasendetektionsmodul 146, eine Ladungspumpe 147, einen Schleifenfilter 148, einen spannungsgesteuerten Oszillator (VCO) 150, ein Teilermodul 154 und ein Teilermodul 152.
  • Das Phasendetektionsmodul 146 vergleicht die Phase und/oder Frequenz des Referenztakts 86 mit der Phase und/oder Frequenz einer Rückkopplungsoszillation, die von dem Teilermodul 154 erzeugt wird. Das Phasendetektionsmodul 146 erzeugt Steuersignale zur Ladungspumpe 147, die wiederum ein Stromsignal erzeugt, um die Phasen- und/oder Frequenzdifferenz zwischen dem Referenztakt 86 und der Rückkopplungsoszillation in einer Ausführungsform der Erfindung darzustellen. Der Schleifenfilter 148 wandelt das Stromsignal in eine Steuerspannung um, die die von dem VCO 150 erzeugte Ausgangsoszillation regelt. Das Teilermodul 154 teilt, basierend auf einer seriellen Übertragungstakteinstellung 158, die Ausgangsoszillation des VCO 150, die mit einem seriellen Übertagungstakt 92 korrespondiert, um die Rückkopplungsoszillation zu erzeugen. Es ist zu beachten, dass die serielle Übertragungstakteinstellung 158 Teil der programmierten Serialisierungseinstellung 64 sein kann, die dem programmierbaren Übertragungs-PMA-Modul 38 von dem Steuermodul 35 bereitgestellt wird.
  • Das Teilermodul 152 empfangt den seriellen Übertragungstakt 92 basierend auf der parallelen Übertragungs- und programmierbaren Logiktakteinstellung 160, erzeugt einen parallelen Übertragungstakt 88 und einen programmierbaren Übertragungslogiktakt 90. Die parallele Übertragungs- und programmierbare Logiktakteinstellung 160 kann Teil der programmierten Serialisierungseinstellung 64 sein.
  • Das Parallel-zu-Seriell-Modul 140 empfängt die parallelen Übertragungsdaten 48 und erzeugt davon einen seriellen Datenstrom 156. Zur Erleichterung der Parallel-zu-Seriell-Umwandlung empfangt das Parallel-zu-Seriell-Modul 140, das einen elastisch gespeicherten Puffer enthalten kann, eine Parallel-zu-Seriell-Einstellung, um die Breite der parallelen Übertragungsdaten 48 und die Rate der parallelen Übertragungsdaten anzugeben, die mit dem parallelen Übertragungstakt 88 korrespondiert. Das Parallel-zu-Seriell-Modul 140 erzeugt basierend auf der Parallel-zu-Seriell-Einstellung, dem seriellen Übertragungstakt 92 und dem parallelen Übertragungstakt 88 den seriellen Datenstrom 156 aus den parallelen Übertragungsdaten 48.
  • Der Leitungstreiber 142 erhöht die Leistung des seriellen Datenstroms 156, um die seriellen Übertragungsdaten 50 zu erzeugen. Der Leitungstreiber 142 kann programmiert sein, um seine Präemphasiseinstellungen, Anstiegsgeschwindigkeitseinstellungen und Primärstromtreibereinstellungen über ein Präemphasissteuersignal 161, ein Präemphasiseinstellsignal 162, ein Anstiegsgeschwindigkeitseinstellsignal 164, ein Ruhezustandseinstellsignal 165 und eine Primärstromeinstellung 166 anzupassen. Das Präemphasissteuersignal 161, das Präemphasiseinstellsignal 162, das Anstiegsgeschwindigkeitseinstellsignal 164, das Ruhezustandseinstellsignal 165 und die Primärstromeinstellung 166 kennen Teil der programmierten Serialisierungseinstellung 64 sein. Wie ein Durchschnittsfachmann erkennen wird, kann das gesamte System, während das Diagramm von 4B als ein unsymmetrisches System dargestellt ist, Differenzsignalisierung und/oder eine Kombination aus Differenzial- und unsymmetrischer Signalisierung sein.
  • 5 zeigt ein funktionales Blockdiagramm eines Tx-Leitungstreibers, der nach einer Ausführungsform der vorliegenden Erfindung gebildet ist. Bezug nehmend auf 5, enthält ein Tx-Leitungstreiber 170 ein Paar Vortreiber 172 und 174. Der Vortreiber 172 ist verbunden, um serielle Daten von der Präemphasis- und Übergangslogik 175 zu empfangen, während der Vortreiber 174 verbunden ist, um ein synchronisiertes Präemphasissignal von der Präemphasis- und Übergangslogik 175 zu empfangen. Ein Ausgang des Vortreiben 172 ist an einen Eingang eines Primärstromtreiber 176 gekoppelt, während ein Ausgang des Vortreiben 174 an einen Eingang des Präemphasisstromtreibers 178 gekoppelt ist. Die Ausgänge des Primärstromtreibers 176 und des Präemphasisstromtreibers 178 werden einem gemeinsamen Knoten 180 zugeführt, wo sie summiert und vom Tx-Leitungstreiber 170 ausgegeben werden.
  • Der Tx-Leitungstreiber 170 enthält weiterhin ein Paar Stromauswahlmodule 182 und 184, die Strompegel definieren, die vom Primärstromtreiber 176 bzw. Präemphasisstromtreiber 178 erzeugt werden. Der Stromsteuerlogikblock 186 ist verbunden, um Primärstromeinstellungen für das Stromauswahlmodul 182 und Präemphasisstromeinstellungen für das Stromauswahlmodul 184 zu erzeugen, um die Strompegel zu definieren, die vom Primärstromtreiber 176 bzw. Präemphasisstromtreiber 178 erzeugt werden.
  • Im Allgemeinen sind die Ausführungsformen der Erfindung, die einen Stromsteuerlogikblock zur Einstellung von Ausgangsstrompegeln des Primär- bzw. Präemphasisstromtreibers 176 und 178 enthalten, dahingehend vorteilhaft, dass sie eine große Kombination von verschiedenen Präemphasisstrompegel-Einstellungen im Verhältnis zu den Primärstrompegel-Einstellungen gestatten. In Übereinstimmung mit bestimmten Kanalbedingungen gestattet die Zulassung von individueller Einstellung der Primär- und Präemphasisstrompegel die Maximierung einer Präemphasis- und Primärstromeinstellung, um am Ende eines Kommunikationskanals ein Signal zu erzeugen, das auf einfache Weise von seriellen Datenströmen mit hoher Datenrate erfasst und interpretiert werden kann.
  • Die Operation des Tx-Leitungstreibers 170 kann durch eine Erläuterung der Präemphasis besser verstanden werden. 6 zeigt ein Signaldiagramm, das ein Signal ohne Präemphasis und ein Signal mit Präemphasis nach einer Ausführungsform der Erfindung darstellt. 6 zeigt ein Signaldiagramm, das ein Signal ohne Präemphasis und ein Signal mit Präemphasis darstellt. Wie aus den Signaldiagrammen in 6 ersichtlich ist, wird eine Signalgröße für ein erstes Bit nach einem Übergang in den Signaldatenstrom mit Präemphasis erhöht. Durch Auswertung des Signaldatenstroms ohne Präemphasis ergibt sich insbesondere, dass ein Signaldatenstrom an den Bitperioden 2, 5 und 8 von einer logischen 0 zu einer logischen 1 übergeht.
  • Zudem werden die Bits 3 und 9 außerdem als eine logische 1 dargestellt, obwohl sie nicht auf einen Signalzustand einer logischen 0 folgen, weil kein Übergang vorhanden ist. Folglich zeigt der Signaldatenstrom mit Präemphasis, dass die Signale an den Bitperioden 2, 5 und 8, den Übergangsbitperioden, relativ zu einem Nichtübergangsbit eine zusätzliche Signalgröße enthalten. Außerdem wird Präemphasis in der beschriebenen Ausführungsform für Übergänge von logisch 1 zu logisch 0 hinzugefügt (folglich für alle Übergänge). Weiterhin wird eine logische 0 in der beschriebenen Ausführungsform durch ein Signal repräsentiert, das eine gleiche Größe, aber eine entgegengesetzte Polarität im Vergleich mit einer logischen 1 hat. Dementsprechend haben Signale einer logischen 0 nach einem Übergang eine zusätzliche Signalgröße (negativer) als Nichtübergangssignale eine logischen 0. Damit bezieht sich Präemphasis auf die Erhöhung einer Signalgröße für ein erstes Bit nach einem Übergang von einem logischen Zustand in einen anderen.
  • Im Beispiel von 6 wird Präemphasis überlagert, um eine Signalgröße für einen spezifizierten Übergang zu erhöhen und eine Signalgröße anderenfalls zu vermindern. In einer Ausführungsform der Erfindung, in der Signale sowohl einer logischen Eins als auch einer logischen Null durch Werte ungleich null repräsentiert werden, z. B. Signale mit entgegengesetzten Größen, wobei eine logische Eins durch eine Spannung positiver Größe repräsentiert wird und eine logische Null durch eine Spannung negativer Größe repräsentiert wird, wird bei jedem Übergang Präemphasisstrom hinzugefügt (hinsichtlich der Größe). Folglich wird Präemphasisstrom in dieser Ausführungsform auch bei einem Übergang von einer logischen Eins zu einer logischen Null hinzugefügt.
  • 7 zeigt einen Signaldatenstrom in einem Kommunikationskanal mit und ohne Präemphasis. Insbesondere zeigt 7 einen Signaldatenstrom in einem Kommunikationskanal und das Erfordernis von Präemphasis und die positiven Auswirkungen, die durch die Nutzung von Präemphasis erreicht werden. Ein Differenzsignal ist bei 190 dargestellt, um eine häufige Kanalbeeinflussung für Übertragungen mit hoher Datenrate zu veranschaulichen. Genauer ausgedrückt, wird ein Kreuzungspunkt während der Kommunikation mit hoher Datenrate aufgrund einer Vielzahl von Faktoren einschließlich von Kanalbedingungen und einem logischen Zustand eines vorhergehenden Signalbits rückwärts und vorwärts verlagert. Daher kann, wie bei 192 ersichtlich, eine bei 190 dargestellte Signalwellenform sich gemäß diesen Faktoren in beide Richtungen, die bei 192 dargestellt sind, verlagern.
  • Eine bei 196 dargestellte Signalwellenform repräsentiert die gleichen Kanalauswirkungen in einem größeren Maßstab. Wie ersichtlich ist, entwickeln sich die Signalwellenmuster zu einem so genannten Augenmuster mit einer bei 198 dargestellten Augenhöhe und einer bei 200 dargestellten Augenbreite. Im Allgemeinen können verbesserte Signalübertragungseigenschaften eine Vergrößerung der bei 198 dargestellten Augenhöhe enthalten und werden eine Vergrößerung der bei 200 dargestellten Augenbreite enthalten. Noch allgemeiner ausgedrückt, repräsentiert die bei 196 dargestellte Signalwellenform einen Signalkanal ohne Präemphasis. Wenn Präemphasis genutzt wird, kann das Signalwellenformmuster daher etwas darstellen, das dem ähnlicher ist, das durch die Signalwellenform 202 dargestellt wird. Wie hier ersichtlich ist, ist die Augenhöhe 204 gegenüber der Augenhöhe 198 vergrößert, während eine Augenbreite 206 im Verhältnis zur Augenbreite 200 vergrößert ist. Präemphasis, wie sie hierin genutzt wird, kann die Augenhöhe vergrößern oder nicht, wird jedoch die Augenbreite vergrößern.
  • Die spezifischen Eigenschaften der Präemphasis können basierend auf einer bestimmten Datenrate oder Kanalbedingung nach Wunsch variiert werden. Beispielsweise können die Platzierung eines Präemphasissignals sowie eine Signalgröße für das Präemphasissignal verändert werden. Daher wird, wie in 6 dargestellt, in der beschriebenen Ausführungsform der Erfindung ein Präemphasissignal auf einem ersten Bit nach einem Übergang verwendet. Der Betrag der Präemphasis kann der Designimplementierung überlassen bleiben und wird eine Funktion des bestimmten Kanals sein, durch den der Datenstrom mit hoher Datenrate zu leiten ist. Ein Durchschnittsfachmann kann die Lehren hierin nutzen, um ein System mit Präemphasis zu implementieren, das für spezifische Kanalbedingungen geeignet ist. Erneut Bezug nehmend auf die 5 und 6, kann der Betrag der Präemphasis durch den Stromsteuerlogikblock 186 verändert werden, nach dem Strompegel in den Primär- und Präemphasisstromeinstellungen ausgewählt werden, die an die Stromauswahlmodule 182 bzw. 184 übertragen werden.
  • 8 zeigt ein funktionales schematisches Diagramm eines Präemphasis- und Primärstromtreibers, der nach einer Ausführungsform der vorliegenden Erfindung gebildet wurde. Bin Stromtreiber mit Präemphasis 210 enthält einen Primärstromtreiber 212 und eine Präemphasisstromtreiber 214, deren Ausgänge gekoppelt sind, um VOUT zu erzeugen. Ein Paar von Vortreibern 216 und 218 stellen das Eingangssignal für den Primärstromtreiber 212 (serielle Daten) und den Präemphasisstromtreiber 214 (Präemphasissignal) bereit. Bin Stromauswahlmodul 220 stellt einen Referenzstrom für einen Stromspiegel bereit, allgemein bei 222 dargestellt, der einen Strompegel für den Primärstromtreiber 212 einstellt. Gleichermaßen stellt ein Stromauswahlmodul 224 einen Referenzstrom für einen Stromspiegel bereit, allgemein bei 226 dargestellt, der einen Strompegel für den Präemphasisstromtreiber 214 einstellt. Ein Stromsteuerlogikblock 228 stellt Logik zur Auswahl der Referenzströme bereit, die von den Stromauswahlmodulen 220 und 224 erzeugt werden. Schließlich sind die Vortreiber 216 und 218 gekoppelt, um ein Vorspannungssignal von einem Stromspiegel 230 zu empfangen. Die Spiegelvorrichtungen des Stromspiegels 230 (d. h. MOSFETs 236 und 233) sind skaliert, um einen gewünschten Vorspannungsstrompegel basierend auf dem von einer Stromquelle 232 erzeugten Referenzstrom bereitzustellen.
  • Genauer ausgeführt, erzeugt die Stromquelle 232 einen Referenzstrom für den Stromspiegel 230 zum Einstellen eines Vorspannungsstrompegels für die Vortreiber 216 und 218. Der MOSFET 236 stellt eine Vorspannung für den Vortreiber 216 bereit und der MOSFET 233 stellt eine Vorspannung für den Vortreiber 218 bereit. Der MOSFET 234 des Stromspiegels 230 stellt den Strompegel für die MOSFETs 236 und 233 des Stromspiegels 230 ein, um sie zu veranlassen, eine spezifizierte Ausgangsspannung auszugeben, wenn ein Eingangssignal an den Gates der Eingangs-MOSFETs der Vortreiber 216 und 218 empfangen wird. In einer Ausführungsform der Erfindung sind die MOSFETs 236 und 233 verschieden skaliert und stellen daher unterschiedliche Spiegelstrompegel bereit, die im Verhältnis zu einem vom MOSFET 234 geleiteten Referenzstrom proportional sind.
  • Bei Betrachtung beispielsweise des Vortreibers 216 ist ein Differenzpaar dargestellt, bei dem die Eingangsvorrichtungen 238 und 240 gekoppelt sind, um einen Differenzspannungseingang zu empfangen, nämlich den seriellen Eingangsdatenstrom Vdata. Dementsprechend stellt die Stromquelle 232 den Referenzstrompegel für den Stromspiegel 230 ein, um das Differenzpaar, das die Vorrichtungen 238 und 240 umfasst, auf einen spezifizierten Strompegel vorzuspannen, wenn eine Eingangsspannung an den Gates der Vorrichtungen 238 und 240 empfangen wird. Dann resultiert eine Ausgangsspannung aus dem Strom, der zu den Widerständen 239 und 241, die zwischen den Drainanschlüssen der Eingangsvorrichtungen 238 bzw. 240 und VDD verbunden sind, durchgeleitet wird, und wird als Eingänge zum Primärstromtreiber 212 erzeugt.
  • Gleichermaßen stellt der Stromspiegel 230 einen Vorspannungspegel für die Vorrichtungen 242 und 244 des Differenzpaars des Vortreiben 218 ein. Die Stromquelle 232 stellt außerdem den Referenzstrompegel für den Stromspiegel 230 ein, um das Differenzpaar, das die Vorrichtungen 242 und 244 umfasst, auf einen spezifizierten Strompegel vorzuspannen, wenn eine Eingangsspannung (Vemphasis) an den Gates der Vorrichtungen 242 und 244 empfangen wird. Dann resultiert eine Ausgangsspannung aus dem Strom, der zu den Widerständen 243 und 245, die zwischen den Drainanschlüssen der Eingangsvorrichtungen 242 bzw. 244 und VDD verbunden sind, durchgeleitet wird, und wird als Eingänge zum Präemphasisstromtreiber 214 erzeugt. Die Eingangsspannung (Vemphasis) ist lediglich ein Differenzsignal, das von der Präemphasislogik 266 von 9 (unten) und allgemeiner aus der Präemphasis- und Übergangslogik 175 von 5 erzeugt wird. Ein Durchschnittsfachmann kann leicht ein Design implementieren, bei dem die von der Präemphasis- und Übergangslogik 175 erzeugte Eingangsspannung (Vemphasis) ein Differenzsignal ist, wie es für der Ausführungsform von 8 erforderlich ist.
  • Im Allgemeinen erscheint ein Eingangssignal, das an den Differenzeingängen der Vortreiber 216 und 218 empfangen wurde, als Eingänge an die Differenzpaare des Primärstromtreibers 212 und des Präemphasisstromtreibers 214. Die Ausgänge von den Drains der Vortreiber 216 und 218 werden zu den Gates der Vorrichtungen des Differenzpaars des Primärstromtreibers 212 und Präemphasisstromtreibers 214 erzeugt. Insbesondere sind die Drains der Eingangsvorrichtungen 238 und 240 (des Vortreiben 216) mit den Gates der Vorrichtungen 246 und 248 des Differenzpaars des Primärstromtreibers 212 verbunden. Gleichermaßen sind die Drains der Vorrichtungen 242 und 244 des Vortreibers 218 mit den Gates der Vorrichtungen 250 und 252 des Präemphasisstromtreibers 214 verbunden.
  • Jedes der Differenzpaare des Primärstromtreibers 212 und Präemphasisstromtreibers 214 wird durch die Stromspiegel 222 bzw. 226 vorgespannt. Die Strompegel der Stromspiegel 222 und 226 werden durch die Stromauswahlmodule 220 bzw. 224 eingestellt. In einer Ausführungsform der Erfindung wird der Strompegel des Primärstromtreibers 212 auf neun Milliampere eingestellt und der Strompegel des Präemphasisstromtreibers 214 wird auf +/– ein Milliampere in Abhängigkeit davon, ob das Präemphasissignal eine logische Eins oder eine logische Null ist, eingestellt. Wenn das Präemphasissignal eine logische Eins ist, wird +1 Milliampere Präemphasisstrom hinzugefügt. Wenn das Präemphasissignal eine logische Null ist, wird –1 Milliampere Präemphasisstrom hinzugefügt (der Ausgangsknoten wird um 1 Milliampere abgesenkt). Die Lastwiderstände, die zwischen der Zuführung und den Drains der Differenzpaare der Primär- und Präemphasisstromtreiber verbunden sind, werden in einer Ausführungsform auf fünfzig Ohm eingestellt. Folglich ist VOUT (angehoben) gleich 500 Millivolt und VOUT (verringert) ist gleich 400 Millivolt. Der vom Treiber erzeugte gesamte Strom ist in dieser Ausführungsform gleich zehn Milliampere (angehoben) und acht Milliampere (verringert).
  • In der beschriebenen Ausführungsform der Erfindung umfassen die Stromauswahlmodule 220 und 224 je einen Digital-Analog-Umsetzer (DAC), der über auswählbare Vorrichtungen verfügt, die zum Einstellen der Referenzstrompegel für die Stromspiegel 222 bzw. 226 dienen. Die Konstruktion und Verwendung eines DAC für die Stromauswahlmodule 220 oder 226, wie hierin dargestellt, erleichtert die Auswahl der erforderlichen Ausgangssignalgrößen basierend auf den Kanalbedingungen. Beispielsweise resultiert ein durch das Stromauswahlmodul 220 definierter Referenzstrom in einem korrespondierenden proportionalen (abhängig von der relativen Skalierung) Strom, der von der Spiegelvorrichtung 247 erzeugt wird, um einen Strompegel für den Primärstromtreiber 212 einzustellen. Gleichermaßen resultiert ein durch das Stromauswahlmodul 224 definierter Referenzstrom in einem korrespondierenden proportionalen Strom, der von der Spiegelvorrichtung 251 erzeugt wird, um einen Strompegel für den Präemphasisstromtreiber 214 einzustellen.
  • In der beschriebenen Ausführungsform der Erfindung umfasst der DAC, der jedes der Stromauswahlmodule 220 und 224 bildet, eine Vielzahl von MOSFET-Vorrichtungen, die parallel verbunden sind, die selektiv aktiviert werden, um einen Referenzstrompegel bereitzustellen. In der gegenwärtigen Ausführungsform enthält der DAC, der die Stromauswahlmodule 220 und 224 bildet, zwei MOSFET-Vorrichtungen, wobei einer skaliert ist, um die zweifache Strommenge der anderen Vorrichtung zu leiten. Dementsprechend erzeugt der Stromsteuerlogikblock 228 ein Zwei-Bit-Binärsignal, um selektiv einen der oder beide MOSFET-Vorrichtungen gemäß des gewünschten Betrags des Vorspannungsstrompegels zu aktivieren. Wie weiterhin ersichtlich ist, sind die Stromauswahlmodule 220 und 224 selektiv verbunden, um ein Vorspannungssignal zu empfangen, das von einer Stromspiegel-Referenzvorrichtung 235 und einer Stromspiegel-Stromquelle 237 eingestellt wird, das den Referenzstrompegel spezifiziert.
  • Basierend auf dem Wert des Binärsignals, das vom Stromsteuerlogikblock 228 eingestellt wird, kann der Betrag des Stroms für den DAC, der als Stromauswahlmodul 220 und 224 verwendet wird, entweder 0, 1x, 2x oder 3x sein. Der tatsächliche Wert von „x" ist von Designerfordernissen abhängig und kann auf einfache Weise von einem Durchschnittsfachmann durch Implementierung der hierin gegebenen Lehren bestimmt werden. Allgemeiner ausgedrückt, ist der Wert von „x" eine Funktion der Vorrichtungsskalierung. Folglich verbindet das Stromauswahlmodul, das auf ein vom Präemphasislogikblock empfangenes Zwei-Bit-Signal reagiert, mindestens zwei MOSFET-Vorrichtungen, um einen Referenzstrom für entweder den Stromspiegel 222 oder den Stromspiegel 226 für den Primärstromtreiber 212 bzw. den Präemphasisstromtreiber 214 bereitzustellen. Wie einem Durchschnittsfachmann bekannt ist, wird für jedes dieser Schaltungselemente, aus denen ein Stromspiegel besteht, ein Strombetrag oder Vorspannungssignal, das einer Referenzvorrichtung bereitgestellt wird, hier der linksseitigen Vorrichtung des Stromspiegels, in einer korrespondierenden Spiegelvorrichtung reflektiert. Durch Nutzung der DACs mit auswählbaren Vorrichtungen kann der Referenzstrom folglich auf einfache Weise eingestellt werden, um in einem korrespondierenden Strompegel in den damit gekoppelten Spiegelvorrichtungen zu resultieren.
  • Ein zusätzlicher Aspekt der vorliegenden Ausführungsform der Erfindung betrifft die Erzeugung von Präemphasis. In der beschriebenen Ausführungsform der Erfindung erzeugt der Stromsteuerlogikblock 228 kontinuierlich ein Treibervorspannungssignal für das Stromauswahlmodul 220, um das Modul 220 zu veranlassen, ein korrespondierendes Referenzsignal zu erzeugen, um den Primärstromtreiber 212 in die Lage zu versetzen, einen Strom anzutreiben, wenn ein Eingangsdatensignal an seinen Gate-Anschlüssen anliegt.
  • Das Stromauswahlmodul 224 stellt in der beschriebenen Ausführungsform der Erfindung außerdem einen Präemphasisstrom für jedes Bit bereit, aber die Polarität des Präemphasisstroms ist von einem Übergang in einen logischen Zustand eines Datenbits im Verhältnis zu einem vorherigen Datenbit des empfangenen Datenstroms abhängig. Anders ausgedrückt, stellt der Präemphasisstromtreiber 214 einen positiven Strom bereit, der dem Ausgang des Primärstromtreibers 212 hinzuzufügen ist, wenn ein Datenbit einer logischen 1 einem Datenbit einer logischen 0 in einem Datenstrom, der vom Primärstromtreiber 212 angetrieben wird, folgt (oder umgekehrt in der beschriebenen Ausführungsform), oder einen negativen Strom für Nichtübergangsbitperioden, um den Ausgangsstrompegel zu reduzieren. Der Primärstromtreiber 212 kann folglich zum Beispiel für eine Ausführungsform immer gleich bleibende 9 Milliampere erzeugen, während der Präemphasisstromtreiber 214 entweder +1 oder –1 Milliampere erzeugt, wodurch ein gesamter Ausgangsstrom resultiert, der gleich 10 bzw. 8 Milliampere ist. Dementsprechend wird in einer Ausführungsform der Erfindung ein positiver Präemphasisstrom nur nach einem Übergang von einer logischen 0 zu einer logischen 1 hinzugefügt. In einer anderen Ausführungsform wird ein positiver Präemphasisstrom auch für Übergänge von logisch 1 zu logisch 0 hinzugefügt (d. h. für alle Übergänge).
  • 9 zeigt Präemphasis- und Übergangslogik zur Bestimmung und Erzeugung eines Präemphasissteuersignals sowie eines synchronisierten seriellen Datenstroms. Bezug nehmend auf 9, enthält die Präemphasis- und Übergangslogik 175 einen Inverter 260, der verbunden ist, um einen empfangenen seriellen Datenstrom zu empfangen und zu invertieren. Ein invertierter serieller Datenstrom wird dann für ein Verzögerungselement 262 erzeugt, das eine Verzögerungsperiode von einem Bit einführt. Der Ausgang des Verzögerungselements 262 wird für ein getaktetes Flip-Flop 264 erzeugt, um Vdata und Vemphasis zu synchronisieren. Der Ausgang des Flip-Flops 264 wird an den Vortreiber 174 gesandt. Ein Inverter 268 ist angeschlossen, um den seriellen Datenstrom zu empfangen und zu invertieren und um den invertierten seriellen Datenstrom für einen zweiten Inverter 270 zu erzeugen, der den Datenstrom erneut invertiert. Die zwei Inverter fungieren zur Nutzung eines kleinen Betrags einer Ansprechzeit, die mit den Ansprechzeiten des Inverters 260 und des Verzögerungselements 262 korrespondiert, um die Synchronisation des seriellen Datenstroms mit hoher Rate mit dem invertierten und verzögerten seriellen Bitstrom aufrechtzuerhalten. Der Ausgangs des Inverters 270 (der serielle Datenstrom) wird dann dem getakteten Flip-Flop 272 zugeführt, um Vdata und Vemphasis zu synchronisieren. Der Ausgang des Flip-Flops 272 wird dann an den Vortreiber 172 gesandt. Wie vorher beschrieben, resultiert eine logische Eins in einem Strom positiver Größe, der dem Primärstromausgang hinzugefügt wird, während eine logische Null in einem Strom negativer Größe resultiert, der dem Primärstromausgang in der beschriebenen Ausführungsform der Erfindung hinzugefügt wird. Wie auch ersichtlich ist, wird der Ausgang des Flip-Flops 272 außerdem extern als die seriellen Daten erzeugt (der in die Gates des Vortreiben 172 von 5 und den Vortreibern 216 und 218 von 8 eingegeben wird). Während 9 eine unsymmetrische Operation zeigt, versteht es sich, dass die Schaltung auch auf einfache Weise für Differenzanwendung angepasst werden kann.
  • 10A zeigt eine Wahrheitstabelle, die die Operation der Logikschaltung von 9 in Kombination mit der Schaltung von 8 ausführlich darstellt. Präemphasisstrom zur Erhöhung einer Signalgröße (ein positives Signal, das einen logischen Zustand repräsentiert, oder ein negatives Signal, das einen anderen logischen Zustand repräsentiert), wenn die seriellen Daten und die verzögerten und invertierten seriellen Daten beide gleich einer logischen Eins sind, wie in der mit „Präemphasis" bezeichneten Reihe dargestellt. Das „y" reflektiert, dass eine Signalgröße durch Präemphasis erhöht wird, während ein „n" reflektiert, dass eine Signalgröße verringert wird. Im Allgemeinen zeigt die Wahrheitstabelle von 10A, dass die Präemphasislogik 266 in der Präemphasis- und Übergangslogik 175 ein Präemphasissignal erzeugt, wenn ein Übergang von einer logischen Null zu einer logischen Eins erfolgt. 10B ist ähnlich zu 10A, außer dass sie eine Logik zur Erzeugung eines Präemphasisstroms zur Erhöhung einer Signalgröße darstellt, wenn ein Übergang stattdessen von nur für Übergänge zu einer logischen Eins von einer logischen Null erfolgt.
  • In der beschriebenen Ausführungsform der Erfindung wird ein gleicher Strombetrag an jeder Bitperiode addiert oder subtrahiert, um eine Signalgröße entweder zu erhöhen oder zu verringern. In einer alternativen Ausführungsform der Erfindung resultiert eine logische Null darin, dass kein Strom hinzugefügt wird. Die alternative Ausführungsform hat jedoch den Nachteil, dass sie erfordert, dass ein Strompegel unverzüglich entwickelt wird, um zum Primärstrom hinzugefügt zu werden, wenn das Präemphasissignal anzuwenden ist. Die Entwicklung eines derartigen momentanen Stroms ist schwierig. Daher wird der Primärstrom in den beschriebenen Ausführungsformen auf einen mittleren Punkt zwischen dem Strompegel mit Präemphasis und dem Strompegel ohne Präemphasis eingestellt. Der Präemphasisstrompegel kann dann einfach addiert oder subtrahiert werden, um das gewünschte Ergebnis zu erreichen.
  • 11 zeigt ein Ablaufdiagramm, das ein Verfahren zum Erzeugen eines Präemphasisstroms darstellt. Anfangs überträgt ein Stromsteuerlogikblock Präemphasisstromeinstellsignale an ein erstes Stromauswahlmodul (an ein Präemphasisstromeinstellmodul) und Primärstromeinstellsignale an ein zweites Stromauswahlmodul (Primärstromeinstellmodul), um den Präemphasis- bzw. Primärstrompegel einzustellen (Schritt 274). Danach überwacht ein Präemphasis- und Übergangslogikblock einen Eingangsdatenstrom und erkennt, dass ein Übergang stattgefunden hat (Schritt 272). Nach der Detektion, dass ein Übergang stattgefunden hat, überträgt der Übergangs- und Präemphasislogikblock ein Präemphasissignal mit einem spezifizierten Wert an das erste Stromauswahlmodul. Das erste Stromauswahlmodul erzeugt dann einen korrespondierenden Präemphasisstrom für das Übergangsbit.
  • In der beschriebenen Ausführungsform der Erfindung übertragt, wenn kein Übergang erfolgt ist, der Präemphasis- und Übergangslogikblock ein Präemphasissignal mit einem zweiten spezifizierten Wert. In der beschriebenen Ausführungsform der Erfindung wird ein Präemphasissignal für jede Bitperiode übertragen. Wenn das Präemphasisbit einen ersten logischen Wert hat, erzeugt der Präemphasisstromblock einen positiven Strom zum Summieren mit dem Primärstrom. Wenn das Präemphasisbit einen zweiten logischen Wert hat, erzeugt der Präemphasisstromblock einen negativen Strom zum Summieren mit dem Primärstrom. Wenn ein Übergang festgestellt wird, wird ein positiver Strom zum Summieren mit dem Primärstrom erzeugt (Schritt 278). Wenn kein Übergang erfolgt ist, wird ein negativer Präemphasisstrom zum Summieren mit dem Primärstrom erzeugt (Schritt 280). Schließlich enthält die Erfindung Summieren eines Primärstrompegels mit einem Präemphasisstrompegel an einem Tx-Leitungstreiberausgang (Schritt 282), um einen Ausgangsstrom zu erzeugen.
  • Die hierin offenbarte Erfindung lässt verschiedene Abwandlungen und alternative Formen zu. Daher wurden spezifische Ausführungsformen als Beispiel in den Zeichnungen und der ausführlichen Beschreibung dargestellt. Es versteht sich jedoch, dass die Zeichnungen und ausführliche Beschreibung nicht dazu vorgesehen sind, um die Erfindung auf die bestimmte offenbarte Form zu beschränken, sondern dass die Erfindung im Gegenteil alle Abwandlungen, Äquivalente und Alternativen einschließen soll, die in den Rahmen der vorliegenden Erfindung fallen, wie durch die Patentansprüche definiert.

Claims (10)

  1. Übertragungsleitungstreiber (170), umfassend: einen Primärstromtreiber (176), der angekoppelt ist, um Treiberstrom für einen ausgehenden Datenstrom an einem Ausgangsknoten bereitzustellen; einen Präemphasisstromtreiber (178), der angekoppelt ist, um Präemphasisstrom für ein ausgehendes Bit des Datenstroms an dem Ausgangsknoten bereitzustellen; ein Primärstromauswahlmodul (182) zur Erzeugung eines spezifizierten Betrags eines Referenzstroms, um den Primärstromtreiber (176) zu veranlassen, den Treiberstrom zu erzeugen; und ein Präemphasisstromauswahlmodul (184) zur Bereitstellung eines auswählbaren Referenzstrompegels, unabhängig von dem Referenzstrompegel für den Primärstromtreiber (176), für den Präemphasisstromtreiber als Reaktion auf einen Übergang in dem ausgehenden Datenstrom, um den Präemphasisstromtreiber (178) zu veranlassen, einen korrespondierenden Betrag von Präemphasisstrom zu erzeugen.
  2. Übertragungsleitungstreiber nach Anspruch 1, weiterhin enthaltend Logikschaltungen (186) zur Auswahl des auswählbaren Referenzstrompegels und zur Bereitstellung eines Präemphasissteuerungssignals, um den Referenzstrom und den korrespondierenden Präemphasisstrom zu erzeugen.
  3. Übertragungsleitungstreiber nach Anspruch 2, wobei die Logikschaltungen (186) Präemphasisstromeinstellungen als ein Binärsignal an das Präemphasisstromauswahlmodul (184) übertragen, um mindestens eine skalierte Vorrichtung zur Erzeugung des Referenzstrompegels für den Präemphasisstromtreiber (178) auszuwählen.
  4. Übertragungsleitungstreiber nach Anspruch 3, wobei das Präemphasisstromauswahlmodul (184) einen Digital-Analog-Umsetzer, DAC, mit auswählbaren skalierten Vorrichtungen zur Erzeugung von unterschiedlichen Referenzstrompegeln umfasst.
  5. Übertragungsleitungstreiber nach Anspruch 4, weiterhin enthaltend erste (172) und zweite (174) Vortreiber, die ersten (172) und zweiten (174) Vortreiber zur Bereitstellung eines Eingangsdatenstroms, der von dem Übertragungsleitungstreiber an die Primär-(176) bzw. Präemphasis-(178)-Stromtreiber übertragen wird.
  6. Übertragungsleitungstreiber nach Anspruch 5, wobei der von dem Präemphasisstromtreiber (178) bereitgestellte Präemphasisstrom nach einem spezifizierten Übergang eine positive und anderenfalls eine negative Größenordnung hat.
  7. Übertragungsleitungstreiber nach Anspruch 1, weiterhin enthaltend Logik zur Bestimmung, dass ein Übergang in einem Eingangsdatenstrom erfolgt ist, und zur Erzeugung eines Präemphasissignals, um zu bewirken, dass durch den Primärstromtreiber (176) für jedes Bit, das von dem Übertragungsleitungstreiber ausgegeben wird, Strom zu dem Ausgangsstrom addiert oder davon subtrahiert wird.
  8. Verfahren in einem Übertragungsleitungstreiber (170) zur Erzeugung eines Präemphasissignals für ein erstes Bit nach einem Übergang in einem Datenstrom, wobei der Übertragungsleitungstreiber (170) einen Primärstromtreiber (212) und einen Präemphasisstromtreiber (214) enthält, das Verfahren umfassend: Bereitstellung von Primärstromeinstellungssignalen für ein Primärstromauswahlmodul (220), um das Primärstromauswahlmodul (220) zu veranlassen, einen spezifizierten Betrag von Referenzstrom zu erzeugen, um den Primärstromtreiber (212) zu veranlassen, einen Primärstrom zu erzeugen; Bereitstellung von Präemphasisstromeinstellungssignalen für ein Präemphasisstromauswahlmodul (224), um das Präemphasisstromauswahlmodul (224) zu veranlassen, einen spezifizierten Betrag von Referenzstrom nach Empfang eines Präemphasissteuerungssignals zu erzeugen; Bestimmung, ob ein Übergang von einem Bit zu einem anderen in dem Datenbitstrom stattgefunden hat; Erzeugung des Präemphasissteuerungssignals auf der Grundlage der Ergebnisse der Bestimmung und Bereitstellung des Präemphasissteuerungssignals für das Präemphasisstromauswahlmodul (224); Erzeugung eines Präemphasisstroms in dem Präemphasisstromtreiber (214) als Reaktion auf Änderungen in dem Referenzstrom von dem Präemphasisstromauswahlmodul (224); und Summierung des Präemphasisstroms und des Primärstroms in einem ausgehenden Datenstrom.
  9. Verfahren nach Anspruch 8, wobei die Schritte der Bereitstellung von Primär- und Präemphasisstromeinstellungssignalen enthalten, ein Binärsignal zu erzeugen, das mit einer Kombination von skalierten Vorrichtungen in jedem der Primär-(220) und Präemphasis-(224)-Stromauswahlmodule korrespondiert, wobei die skalierten Vorrichtungen und Stromauswahlvorrichtungen in den Stromauswahlmodulen unterschiedliche Stromleitungseigenschaften haben.
  10. Verfahren nach Anspruch 8, weiterhin enthaltend, einen positiven Präemphasisstrom für einen ersten logischen Zustand des Präemphasissteuerungssignals und einen negativen Präemphasisstrom für einen zweiten Zustand des Präemphasissteuerungssignals zu erzeugen.
DE602004008308T 2003-09-11 2004-09-10 Leitungstreiber auf dac-basis mit wählbaren präemphase-signalpegeln Expired - Lifetime DE602004008308T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US660062 1984-10-12
US10/660,062 US6975132B2 (en) 2003-09-11 2003-09-11 DAC based driver with selectable pre-emphasis signal levels
PCT/US2004/029762 WO2005027442A1 (en) 2003-09-11 2004-09-10 Dac based line driver with selectable pre-emphasis signal levels

Publications (2)

Publication Number Publication Date
DE602004008308D1 DE602004008308D1 (de) 2007-09-27
DE602004008308T2 true DE602004008308T2 (de) 2008-05-08

Family

ID=34273590

Family Applications (1)

Application Number Title Priority Date Filing Date
DE602004008308T Expired - Lifetime DE602004008308T2 (de) 2003-09-11 2004-09-10 Leitungstreiber auf dac-basis mit wählbaren präemphase-signalpegeln

Country Status (6)

Country Link
US (2) US6975132B2 (de)
EP (1) EP1665689B1 (de)
JP (1) JP4437138B2 (de)
CA (1) CA2536626C (de)
DE (1) DE602004008308T2 (de)
WO (1) WO2005027442A1 (de)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3791498B2 (ja) * 2003-01-17 2006-06-28 日本電気株式会社 プリエンファシス機能を有する出力バッファ回路
US20040234338A1 (en) * 2003-05-19 2004-11-25 Monroe Thomas K. Secondary containment monitoring system
US7015838B1 (en) 2003-09-11 2006-03-21 Xilinx, Inc. Programmable serializing data path
US7224951B1 (en) * 2003-09-11 2007-05-29 Xilinx, Inc. PMA RX in coarse loop for high speed sampling
US7519747B1 (en) 2003-09-11 2009-04-14 Xilinx, Inc. Variable latency buffer and method of operation
US7885320B1 (en) 2003-09-11 2011-02-08 Xilinx, Inc. MGT/FPGA clock management system
US7362864B2 (en) 2003-09-11 2008-04-22 Xilinx, Inc. Framing of transmit encoded data and linear feedback shifting
US7196557B1 (en) * 2004-01-13 2007-03-27 Altera Corporation Multitap fractional baud period pre-emphasis for data transmission
JP2005203945A (ja) * 2004-01-14 2005-07-28 Mitsubishi Electric Corp ディジタル信号のバッファ回路
US7196551B2 (en) * 2004-05-28 2007-03-27 Lattice Semiconductor Corporation Current mode logic buffer
US7155164B1 (en) 2004-06-03 2006-12-26 Marvell International Ltd. Method and apparatus for performing transmit pre-emphasis
JP2006074228A (ja) * 2004-08-31 2006-03-16 Renesas Technology Corp 電流駆動型d/aコンバータおよびそのバイアス回路
US7626422B2 (en) * 2004-10-08 2009-12-01 Samsung Electronics Co., Ltd. Output driver and method thereof
KR100640593B1 (ko) * 2004-10-26 2006-11-01 삼성전자주식회사 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로
US7411422B2 (en) * 2005-04-12 2008-08-12 International Business Machines Corporation Driver/equalizer with compensation for equalization non-idealities
JP4680003B2 (ja) * 2005-08-23 2011-05-11 ルネサスエレクトロニクス株式会社 出力バッファ回路
KR100666177B1 (ko) * 2005-09-30 2007-01-09 삼성전자주식회사 모드 레지스터 셋트를 이용하여 초기강화 드라이버의 임피던스 및 강도를 제어하는 출력 드라이버
JP5109278B2 (ja) * 2006-03-30 2012-12-26 日本電気株式会社 プリエンファシス自動調整方法及びデータ伝送システム
JP5017903B2 (ja) * 2006-03-30 2012-09-05 日本電気株式会社 プリエンファシス調整方式及び方法
US7348911B2 (en) 2006-08-08 2008-03-25 Atmel Corporation Common mode management between a current-steering DAC and transconductance filter in a transmission system
US7949041B2 (en) 2006-12-05 2011-05-24 Rambus Inc. Methods and circuits for asymmetric distribution of channel equalization between devices
US20080136256A1 (en) * 2006-12-11 2008-06-12 Amit Gattani Network devices with solid state transformer and electronic load circuit to provide termination of open-drain transmit drivers of a physical layer module
US7710295B2 (en) * 2006-12-22 2010-05-04 Intel Corporation Inverter based return-to-zero (RZ)+non-RZ (NRZ) signaling
US8228096B2 (en) 2007-03-02 2012-07-24 Kawasaki Microelectronics, Inc. Circuit and method for current-mode output driver with pre-emphasis
JP5098617B2 (ja) * 2007-12-12 2012-12-12 横河電機株式会社 プリエンファシス回路
KR100945873B1 (ko) * 2007-12-27 2010-03-05 주식회사 동부하이텍 디지털-아날로그 변환기에서의 전류 셀 회로
US8315303B1 (en) * 2008-04-25 2012-11-20 Pmc-Sierra, Inc. Phase pre-emphasis for a serial data transmitter
US7683656B1 (en) * 2008-11-17 2010-03-23 Intel Corporation Predriver equalization for common mode noise reduction in a semi-differential current mode driver
US8030967B1 (en) * 2009-01-30 2011-10-04 Xilinx, Inc. Method and apparatus involving a receiver with a selectable performance characteristic
US9246715B1 (en) * 2009-04-29 2016-01-26 Altera Corporation Pre-emphasis circuitry including a pre-emphasis voltage variation compensation engine
JP5368190B2 (ja) * 2009-07-01 2013-12-18 株式会社日立製作所 パルス幅調整型波形等化回路
US8296578B1 (en) 2009-08-03 2012-10-23 Xilinx, Inc. Method and apparatus for communicating data between stacked integrated circuits
US7924046B1 (en) * 2010-05-10 2011-04-12 Altera Corporation Configurable emphasis for high-speed transmitter driver circuitry
JP2012049784A (ja) * 2010-08-26 2012-03-08 Renesas Electronics Corp 出力バッファ回路及び半導体装置
US8446172B2 (en) * 2011-05-06 2013-05-21 Altera Corporation Apparatus and methods of reducing pre-emphasis voltage jitter
KR20130033698A (ko) * 2011-09-27 2013-04-04 에스케이하이닉스 주식회사 반도체 장치
US8581760B2 (en) * 2011-10-03 2013-11-12 Blackberry Limited Digital to analog converter
KR101839884B1 (ko) * 2011-11-08 2018-03-20 에스케이하이닉스 주식회사 반도체 장치
US8836381B2 (en) * 2012-06-20 2014-09-16 Mosys, Inc. Pseudo-supply hybrid driver
US9054578B2 (en) 2012-06-20 2015-06-09 Mosys, Inc. Hybrid driver including a turbo mode
US9924246B2 (en) * 2015-12-17 2018-03-20 Credo Technology Group Limited Transition replacement for current leveling in a high-speed transmitter
US9503115B1 (en) 2016-02-19 2016-11-22 Xilinx, Inc. Circuit for and method of implementing a time-interleaved analog-to-digital converter
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
US10038647B1 (en) 2016-05-13 2018-07-31 Xilinx, Inc. Circuit for and method of routing data between die of an integrated circuit
US10447512B2 (en) * 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10530617B2 (en) 2017-08-07 2020-01-07 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
JP2019041346A (ja) 2017-08-29 2019-03-14 セイコーエプソン株式会社 送信回路、集積回路装置及び電子機器
KR102366972B1 (ko) * 2017-12-05 2022-02-24 삼성전자주식회사 전류 제어 발진기를 이용한 클럭 및 데이터 복구장치 및 방법
JP7051425B2 (ja) * 2017-12-25 2022-04-11 株式会社メガチップス 送信回路及び該送信回路の制御方法
US10659089B2 (en) * 2018-04-03 2020-05-19 Teledyne Scientific & Imaging, Llc Differential data transmitter with pre-emphasis
JP2020177435A (ja) 2019-04-18 2020-10-29 セイコーエプソン株式会社 回路装置、回路装置の判定方法および電子機器
KR102656564B1 (ko) * 2019-09-24 2024-04-12 주식회사 엘엑스세미콘 데이터 전송 회로

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10065A (en) * 1853-10-04 Improvement in machines for topping cotton jn the field
US660448A (en) * 1898-08-22 1900-10-23 Charles H Metz Bicycle.
US659971A (en) * 1899-09-01 1900-10-16 William Worth Teter Heating-stove.
US659803A (en) * 1900-01-03 1900-10-16 Chester A Weller Soap-holder attachment.
JP3118472B2 (ja) * 1991-08-09 2000-12-18 富士通株式会社 出力回路
JP2922028B2 (ja) * 1991-08-30 1999-07-19 株式会社東芝 半導体集積回路の出力回路
US5777944A (en) * 1996-09-27 1998-07-07 Cypress Semiconductor Corp. Circuit and method for instruction controllable slewrate of bit line driver
TW440767B (en) * 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
US6125415A (en) * 1998-06-10 2000-09-26 Lsi Logic Corporation Transmission system having adjustable output signal levels utilizing transistors selectable between open and closed states in accordance with control input state
US6265920B1 (en) * 2000-06-07 2001-07-24 Sun Microsystems, Inc. Power/area efficient method for high-frequency pre-emphasis for intra-chip signaling
WO2002039684A2 (en) * 2000-11-13 2002-05-16 Primarion, Inc. Method and circuit for pre-emphasis equalization in high speed data communications
US6518792B2 (en) * 2001-06-11 2003-02-11 Sun Microsystems, Inc. Method and circuitry for a pre-emphasis scheme for single-ended center taped terminated high speed digital signaling
US6940302B1 (en) * 2003-01-07 2005-09-06 Altera Corporation Integrated circuit output driver circuitry with programmable preemphasis
US7280590B1 (en) * 2003-09-11 2007-10-09 Xilinx, Inc. Receiver termination network and application thereof
US6870390B1 (en) * 2003-09-11 2005-03-22 Xilinx, Inc. Tx line driver with common mode idle state and selectable slew rates

Also Published As

Publication number Publication date
JP4437138B2 (ja) 2010-03-24
US7227375B2 (en) 2007-06-05
WO2005027442A1 (en) 2005-03-24
EP1665689B1 (de) 2007-08-15
DE602004008308D1 (de) 2007-09-27
CA2536626A1 (en) 2005-03-24
JP2007505575A (ja) 2007-03-08
CA2536626C (en) 2011-08-23
US6975132B2 (en) 2005-12-13
US20060006901A1 (en) 2006-01-12
EP1665689A1 (de) 2006-06-07
US20050057280A1 (en) 2005-03-17

Similar Documents

Publication Publication Date Title
DE602004008308T2 (de) Leitungstreiber auf dac-basis mit wählbaren präemphase-signalpegeln
DE69925747T2 (de) Internet-gigabit-ethernet-sender-architektur
DE69737731T2 (de) Integrierte Schaltung mit adaptivem Eingangs/Ausgangstor
DE19919140B4 (de) Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung
US6956442B2 (en) Ring oscillator with peaking stages
US6870390B1 (en) Tx line driver with common mode idle state and selectable slew rates
DE3906927C2 (de)
DE60103142T2 (de) Stromgesteuerte cmos schaltungen mit induktiver bandbreitenerweiterung
DE60224478T2 (de) Schaltung zur Serialisierung von synchronen Daten
DE112006001684B4 (de) Digitale Isolationsbarriere mit einzelnem Transformator
DE69432587T2 (de) Verzögerungsleitungsseparator für datenbus
DE102007052129A1 (de) Vorrichtung und Verfahren zum Übertragen von Signalen über eine Signalleitung
DE602004011241T2 (de) Analog-frontend mit eingebauter entzerrung
DE102017107329A1 (de) Differentialbusempfänger
DE60309462T2 (de) Seriell-parallel und parallel-seriell umwandlungsvorrichtung
EP1428364B1 (de) Verfahren und schaltungsanordnung zur anpassung des spannungspegels für die übertragung von daten
DE60315806T2 (de) Jitter-armer takt für einen multigigabit-sender/-empfänger auf einem am einsatzort programmierbaren gate-array
DE69930371T2 (de) Cmos treiber und on-chip abschluss für gigabaud schnelle datenkommunikation
DE112021006535T5 (de) Übertragungseinrichtung und elektronikvorrichtung
WO2023280488A1 (de) Sendemodul und verfahren zum senden von differentiellen signalen in einem seriellen bussystem
DE60318449T2 (de) Kontrollierte frequenzsignale
US5633602A (en) Low voltage CMOS to low voltage PECL converter
EP1432125B1 (de) Ein Konverter von ECL nach CMOS für ein digitales Netzwerk
DE10084448B4 (de) Selbstkompensierender Ausgangspuffer
DE19633723C1 (de) Verzögerungsarmer Pegelumsetzer mit Schutzschaltung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition