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HINTERGRUND DER ERFINDUNG
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TECHNISCHES GEBIET DER ERFINDUNG
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Diese
Erfindung betrifft im Allgemeinen Kommunikationssysteme und insbesondere
darin verwendete Leitungstreiberschaltungen.
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BESCHREIBUNG DER VERWANDTEN
TECHNIK
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Es
ist bekannt, dass Kommunikationssysteme große Datenmengen zwischen einer
Vielzahl von Endbenutzergeräten
transportieren, die beispielsweise Telefone, Faxgeräte, Computer,
Fernsehgeräte, zellulare
Telefone, persönliche
digitale Assistenten usw. umfassen. Wie auch bekannt ist, können derartige
Kommunikationssysteme lokale Netze (LANs) und/oder Fernverkehrsnetze
(WANs) sein, die unabhängige
Kommunikationssysteme sind oder mit anderen LANs und/oder WANs als
Teil eines öffentlichen
Telefonnetzes (PSTN), paketvermittelten Datennetzes (PSDN), diensteintegrierenden
Digitalnetzes (ISDN) oder Internets verschaltet sind. Wie weiterhin
bekannt ist, enthalten Kommunikationssysteme eine Vielzahl von Systemausrüstung, um
den Transport von Daten zu erleichtern. Derartige Systemausrüstung enthält, ist
aber nicht darauf beschränkt,
Router, Vermittlungseinrichtungen, Brücken, Gateways, Protokollumsetzer,
Rahmen-Relays, Nebenstelleneinrichtungen usw.
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Der
Transport von Daten innerhalb von Kommunikationssystemen wird durch
einen oder mehr Standards geregelt, die die Integrität von Datenbeförderungen
und Zugangsfairness für
Datenbeförderung
gewährleisten.
Beispielsweise gibt es eine Reihe von Ethernet-Standards, die serielle Übertragungen
in einem Kommunikationssystem bei Datenraten von 10 Megabit pro
Sekunde, 100 Megabit pro Sekunde, 1 Gigabit pro Sekunde und darüber regeln. Das
synchrone optische Netz (SONET) erfordert beispielsweise 10 Gigabit
pro Sekunde. In Übereinstimmung
mit derartigen Standards transportieren viele Systemkomponenten
und Endbenutzergeräte
eines Kommunikationssystems Daten über serielle Übertragungswege.
Intern verarbeiten die Systemkomponenten und Endbenutzergeräte Daten
jedoch in einer parallelen Weise. Jede Systemkomponente und jedes
Endbenutzergerät
muss die seriellen Daten als solche empfangen und die seriellen
Daten ohne Informationsverlust in parallele Daten umwandeln.
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Genaue
Wiederherstellung von Informationen von seriellen Hochgeschwindigkeitsübertragungen
erfordert normalerweise Transceiverkomponenten, die bei Taktgeschwindigkeiten
arbeiten, die gleich der oder höher
als die empfangene serielle Datenrate sind. Höhere Taktgeschwindigkeiten
begrenzen die Nützlichkeit
von Taktwiederherstellungsschaltungen nach dem Stand der Technik,
die eine präzise
Ausrichtung der Signale erfordern, um den Takt und/oder die Daten
wiederherzustellen. Höhere Datenraten
erfordern eine größere Bandbreite
für eine
Rückkopplungsschleife
der Wiederherstellungsschaltungen, um nach einer Ausführungsform
der Erfindung richtig zu arbeiten. Einige Konstruktionen nach dem
Stand der Technik sind bandbreitenbegrenzt.
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Einhergehend
mit der Steigerung der Nachfrage nach Datendurchsatz steigen die
Anforderungen an einen seriellen Hochgeschwindigkeitstransceiver.
Die erhöhten
Anforderungen an den Durchsatz drücken einige gegenwärtige integrierte
Schaltungsherstellungsprozesse an ihre Operationsgrenzen, wobei
die Grenzen von integrierter Schaltungsverarbeitung (z. B. Geräte-Störeinflüsse, Leiterbahngrößen, Ausbreitungsverzögerungen,
Vorrichtungsgrößen usw.)
und die Grenzen bei der Herstellung integrierter Schaltungen (IC)
(z. B. IC-Layout, Frequenzgang von Packungen, Frequenzgang von Anschlussdrähten usw.)
die Geschwindigkeit begrenzen, mit der der serielle Hochgeschwindigkeitstransceiver
ohne übermäßige Jitterleistung
und/oder Rauschleistung operieren kann.
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Eine
weitere Alternative für
serielle Hochgeschwindigkeitstransceiver besteht in der Verwendung einer
IC-Technologie, die von sich aus höhere Geschwindigkeiten bereitstellt.
Beispielsweise würde Wechseln
von einem Prozess eines komplementären Metalloxid-Halbleiters
(CMOS) zu einem Silicium-Germanium-
oder Galliumarsenid-Prozess es Transceivern mit integrierten Schaltungen
gestatten, mit höheren
Geschwindigkeiten zu operieren, jedoch zu beträchtlich höheren Herstellungskosten. CMOS ist
kostengünstiger
und bietet einfachere Systemintegration. Gegenwärtig sind derartige alternative
Herstellungsprozesse für
integrierte Schaltungen für
die meisten kommerziellen Anwendungen einschließlich von Kommunikationssystemen
zu unerschwinglich teuer für
weit verbreitete Verwendung.
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Moderne
Kommunikationssysteme einschließlich
von Kommunikationssystemen mit hoher Datenrate enthalten normalerweise
eine Vielzahl von Leiterplatten, die miteinander über Signalleiterbahnen,
gebündelten
Datenleitungen, Rückwandplatinen usw.
kommunizieren. Dementsprechend haben Designer von Kommunikationstransceivergeräten mit
hoher Datenrate oft miteinander in Konflikt stehende Konstruktionsziele,
die zur Leistung des jeweiligen Geräts in Bezug stehen. Beispielsweise
gibt es viele verschiedene Kommunikationsprotokolle, die für Datenraten
spezifiziert sind, die von 2,48832 Gigabit pro Sekunde für OC48 bis
9,95 Gigabit pro Sekunde für OC192
reichen. Andere bekannte Standards definieren Datenraten von 2,5
Gigabit pro Sekunde (INFINIBAND) oder 3,125 Gigabit pro Sekunde
(XAUI). Diese verschiedenen Datenraten haben Auswirkungen auf die
zulässige
Anstiegs- und Abfallzeit des Signals, die Spitzenamplitude des Signals
und die Ansprechzeit von einem Ruhezustand. Beispielsweise kann
ein Protokoll einen Spitzenspannungsbereich von 200-400 Millivolt
vorgeben, während
ein anderer Standard einen gegenseitig ausschließenden Spannungsbereich von
500-700 Millivolt spezifiziert. Folglich kann ein Designer entweder
diese sich gegenseitig ausschließenden Anforderungen erfüllen oder muss
ein Transceivergerät
mit hoher Datenrate konstruieren, das sich entsprechend dem für Kommunikation
verwendeten Protokoll anpassen kann.
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Vor
diesem Hintergrund steigt die Popularität von feldprogrammierbaren
Gate-Array-(FPGA)-Schaltungen,
weil sie den Designern, die ein Gerät bauen möchten, das nach mehreren Protokollen operieren
kann, die oben beschriebene erforderliche Flexibilität und anpassungsfähige Leistung
bereitstellen. Während
daher die FPGA-Technologie einem Designer eine Gelegenheit bietet,
flexible und konfigurierbare Hardwareschaltungen zu entwickeln, müssen spezifische
Designs, die die gewünschten Operationen
realisieren, noch entwickelt werden.
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Eine
Konstruktionsherausforderung für
Kommunikation mit hoher Datenrate betrifft das physikalische Medium
der Kommunikation. Beispielsweise ist bekannt, dass lange gedruckte
Leiterbahnen von Leiterplatten (PCB) und Kommunikationsleitungen durch
einen oder mehr Verbinder bei Kommunikation mit hoher Datenrate
die Signalstärke
und -qualität
beträchtlich
verringern. Unter anderen Faktoren wird nicht nur die Signalstärke herabgesetzt,
sondern auch der relative Signaltakt. Der Kreuzungspunkt eines Signals
wird verschoben und beeinträchtigt
dadurch den Takt seiner richtigen Erfassung und Interpretation.
Folglich ist es wünschenswert,
Schaltungen zu produzieren, die dem vorher erwähnten Kanalfrequenzgang und
assoziierten Effekten entgegenwirken, um ein Signal wiederherzustellen.
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US 6125415 beschreibt ein
Benutzersteuersystem, das es einem Benutzer ermöglicht, den Pegel eines übertragenen
Signals zu steuern. Das Steuersystem enthält einen digitalen Stromabnehmer,
der elektrisch mit einem Vorspannungsgenerator verbunden ist und
aus einem binär
gewichteten Transistorarray gebildet ist, das gemäß Benutzereingängen geschaltet
wird. Das System enthält
außerdem
einen Manchester-Kodierer zur Bereitstellung eines Präemphasissignals
für einen
Strommodus-Digital-Analog-Umsetzer,
um das Signal zu erhöhen, wenn
das in den Manchester-Kodierer eingegebene Signal steigt oder fällt.
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US 2002/0125933 beschreibt
eine Treiberschaltung mit einem Ausgangstreiber, einem Vortreiber
und einem Pegeleinsteller. Der Pegeleinsteller und der Vortreiber
kompensieren zusammen die Dämpfung
von Hochpegelfrequenzkomponenten während der Übertragung, indem sie ein Ausgangssignal
erzeugen, das die Hochfrequenzkomponenten eines Eingangssignals
betont.
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US 2002/0186048 beschreibt
eine Schaltung für
Präemphasisentzerrung
eines Datenkommunikationssystems durch programmierbare Impulsformung.
Impulsformung kann ausgeführt
werden, indem der effektive Ausgangswiderstand einer Reihe von Invertern
durch Steuerung einer Vielzahl von seriellen Schaltern geändert wird.
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KURZE ZUSAMMENFASSUNG DER
ERFINDUNG
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Ein Übertragungs-(Tx)-Leitungstreiber
mit auswählbaren
Präemphasis-
und Treibersignalgrößen umfasst
einen Primärstromtreiber
zur Einstellung eines Primärstrompegels
und einen Präemphasisstromtreiber,
der einen zusätzlichen
Strom bereitstellt, dem der von dem Primärstromtreiber erzeugte Primärstrompegel überlagert
wird oder der diesem hinzugefügt
wird. Ein erstes Stromauswahlmodul definiert ein Referenzsignal,
das verwendet wird, um die Größe des Primärstromtreiber-Ausgangssignals
in einem ersten Stromspiegel einzustellen, während ein zweites Stromauswahlmodul
verwendet wird, um ein zweites Referenzsignal zu definieren, das
eine Präemphasisstromtreiber-Signalgröße in einem zweiten
Stromspiegel auswählt,
der die von dem Primärstromtreiber
erzeugte Primärstromgröße zu überlagern
ist. Ein Stromsteuerlogikblock erzeugt ein Binärsignal für sowohl das erste als auch
das zweite Stromauswahlmodul, um die korrespondierenden Strompegel
auszuwählen.
Zusätzlich
ist der Stromsteuerlogikblock verbunden, um einen Eingangsdatenstrom
zu empfangen und um ein Präemphasissteuersignal
zu übertragen,
wann immer ein Übergang
in dem Eingangsdatenstrom stattgefunden hat. Derart stellt das Stromauswahlmodul
für den
Präemphasisstromtreiber
einen Referenzstrom bereit, um den Präemphasisstromtreiber nur so
lange zu (aktivieren), wie das Präemphasissteuersignal von dem Stromsteuerlogikblock
empfangen wird.
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Jedes
der Stromauswahlmodule für
den Primärstromtreiber
und den Präemphasisstromtreiber umfasst
eine Vielzahl von skalierten MOSFET-Vorrichtungen, die verschiedene
Größen von
Stromfluss erzeugen. Die skalierten Vorrichtungen sind auswählbar und
werden als Reaktion auf ein Binärsignal ausgewählt, das
von dem Stromsteuerlogikblock empfangen wird. Dementsprechend können als
Reaktion auf Übertragungskanalbedingungen
sowohl der Primärstrompegel
als auch der Präemphasisstrompegel,
die von dem Primärstromtreiber
bzw. dem Präemphasisstromtreiber
erzeugt werden, ausgewählt
werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 zeigt
ein schematisches Blockdiagramm einer programmierbaren Logikvorrichtung, die
programmierbare Logikstrukturen, eine Vielzahl von programmierbaren
Multi-Gigabit-Transceivern (PMGTs) und ein Steuermodul enthält;
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2 zeigt
ein schematisches Blockdiagramm einer Ausführungsform, das einen der programmierbaren
Multi-Gigabit-Transceiver repräsentiert;
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3 zeigt
ein alternatives schematisches Blockdiagramm, das einen der programmierbaren Multi-Gigabit-Transceiver
repräsentiert;
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4A zeigt
ein schematisches Blockdiagramm eines programmierbaren Empfangs-PMA-Moduls, das eine
programmierbare Eingangsstufe, ein Daten- und Takt-Wiederherstellungsmodul
und ein Seriell-zu-Parallel-Modul enthält;
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4B zeigt
ein schematisches Blockdiagramm eines programmierbaren Übertragungs-PMA-Moduls, das einen
Phasenregelkreis, ein Parallel-zu-Seriell-Modul und einen Leitungstreiber
enthält;
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5 zeigt
ein funktionales Blockdiagramm eines Tx-Leitungstreibers, der nach
einer Ausführungsform
der vorliegenden Erfindung gebildet ist;
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6 zeigt
ein Signaldiagramm, das ein Signal ohne Präemphasis und ein Signal mit
Präemphasis
darstellt;
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7 zeigt
einen Signaldatenstrom in einem Kommunikationskanal mit und ohne
Präemphasis;
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8 zeigt
ein funktionales schematisches Diagramm eines Präemphasis- und Primärstromtreibers,
die nach eine Ausführungsform
der vorliegenden Erfindung gebildet sind;
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9 zeigt
Präemphasis-
und Übergangslogik
zur Bestimmung und Erzeugung eines Präemphasissteuersignals sowie
eines synchronisierten seriellen Datenstroms;
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10A und 10B zeigen
Schaltungen und eine Wahrheitstabelle in Bezug auf ein Verfahren zum
Bestimmen und Erzeugen eines Präemphasissteuersignals;
und
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11 zeigt
ein Ablaufdiagramm, das ein Verfahren zum Erzeugen eines Präemphasisstroms darstellt.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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1 zeigt
ein schematisches Blockdiagramm einer programmierbaren Logikvorrichtung 10, die
programmierbare Logikstrukturen 12, eine Vielzahl von programmierbaren
Multi-Gigabit-Transceivern (PMGTs) 14-28 und ein
Steuermodul 30 enthält. Die
programmierbare Logikvorrichtung 10 kann eine programmierbare
Logikarrayvorrichtung, eine programmierbare Arraylogikvorrichtung,
eine löschbare programmierbare
Logikvorrichtung und/oder ein feldprogrammierbares Gate-Array (FPGA)
sein. Wenn die programmierbare Logikvorrichtung 10 ein
FPGA ist, kann die programmierbare Logikstruktur 12 als eine
symmetrische Arraykonfiguration, eine reihenbasierte Konfiguration,
eine Sea-of-Gates-Konfiguration und/oder eine hierarchische programmierbare Logikvorrichtungskonfiguration
implementiert werden. Die programmierbare Logikstruktur 12 kann
weiterhin mindestens einen dedizierten festen Prozessor enthalten, beispielsweise
einen Mikroprozessorkern, um die von der programmierbaren Logikvorrichtung 10 gebotene
programmierbare Flexibilität
weiter zu erleichtern.
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Das
Steuermodul 30 kann in der programmierbaren Logikstruktur 12 enthalten
sein oder kann ein separates Modul sein. In beiden Implementierungen
erzeugt das Steuermodul 30 die Steuersignale zur Programmierung
jedes der Übertragungs-
und Empfangsabschnitte der programmierbaren Multi-Gigabit-Transceiver 14-28.
Im Allgemeinen führt
jeder der programmierbaren Multi-Gigabit-Transceiver 14-28 eine
Seriell-zu-Parallel-Umwandlung mit empfangenen Daten und eine Parallel-zu-Seriell-Umwandlung
mit Übertragungsdaten
durch. Die parallelen Daten können
8 Bit, 16 Bit, 32 Bit, 64 Bit usw. breit sein.
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Normalerweise
werden die seriellen Daten ein 1-Bit-Strom von Daten sein, der ein
binäres
Pegelsignal, ein Mehrpegelsignal usw. sein kann. Weiterhin können zwei
oder mehr programmierbare Multi-Gigabit-Transceiver verbunden sein,
um höhere Übertragungsgeschwindigkeiten
zu bieten. Wenn beispielsweise die PMGT 14, 16 und 18 Daten
bei 3,125 Gigabit pro Sekunde senden und übertragen, können die
PMGT 14-18 derart verbunden sein, dass die effektive
serielle Rate 3 Mal 3,125 Gigabit pro Sekunde beträgt.
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Jeder
der programmierbaren Multi-Gigabit-Transceiver 14-28 kann
individuell programmiert werden, um separaten Standards zu entsprechen. Außerdem kann
der Übertragungsweg
und Empfangsweg von jedem programmierbaren Multi-Gigabit-Transceiver 14-28 separat
programmiert werden, so dass der Übertragungsweg eines Transceivers
einen Standard unterstützt,
während
der Empfangsweg desselben Transceivers einen anderen Standard unterstützt. Zudem
können
die seriellen Raten des Übertragungswegs
und Empfangswegs von 1 Gigabit pro Sekunde bis mehrere zehn Gigabit
pro Sekunde programmiert werden. Die Größe der parallelen Daten in
den Übertragungs-
und Empfangsabschnitten oder Wegen ist auch programmierbar und kann
8 Bit, 16 Bit, 32 Bit, 64 Bit usw. betragen.
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2 zeigt
ein schematisches Blockdiagramm einer Ausführungsform, die einen der programmierbaren
Multi-Gigabit-Transceiver 14-28 repräsentiert.
Wie dargestellt, enthält
der programmierbare Multi-Gigabit-Transceiver ein programmierbares
physikalisches Medienanschalt-(PMA)-Modul 32, ein programmierbares
physikalisches Codierungs-Teilschicht-(PCS)-Modul 34, eine
programmierbare Schnittstelle 36, ein Steuermodul 35,
ein PMA-Speicherabbildungsregister 45 und ein PCS-Register 55.
Das Steuermodul 35 erzeugt, basierend auf dem gewünschten
Betriebsmodus für den
individuellen programmierbaren Multi-Gigabit-Transceiver 14-28,
eine programmierte Deserialisierungseinstellung 66, eine
programmierte Serialisierungseinstellung 64, eine Empfangs-PMA_PCS-Schnittstelleneinstellung 62,
eine Übertragungs-PMA_PCS-Schnittstelleneinstellung 60 und
eine Logikschnittstelleneinstellung 58. Das Steuermodul 35 kann
als eine separate Vorrichtung in jedem der programmierbaren Multi-Gigabit-Transceiver
und/oder in dem Steuermodul 30 von 1 enthalten
sein. In beiden Ausführungsformen
des PMGT-Steuermoduls 35 bestimmt das programmierbare Logikvorrichtungssteuermodul 30 die
korrespondierenden gesamten gewünschten
Betriebsbedingungen für
die programmierbare Logikvorrichtung 10 und stellt die
korrespondierenden Betriebsparameter für einen gegebenen programmierbaren
Multi-Gigabit-Transceiver an sein Steuermodul 35 bereit, das
die Einstellungen 58-66 erzeugt.
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Das
programmierbare physikalische Medienanschalt-(PMA)-Modul 32 enthält ein programmierbares Übertragungs-PMA-Modul 38 und
ein programmierbares Empfangs-PMA-Modul 40. Das programmierbare Übertragungs-PMA-Modul 38,
das ausführlicher
unter Bezugnahme auf 4B beschrieben werden wird,
ist operativ gekoppelt, um parallele Übertragungsdaten 48 gemäß der programmierten
Serialisierungseinstellung 64 in serielle Übertragungsdaten 50 umzuwandeln.
Die programmierte Serialisierungseinstellung 64 gibt die
gewünschte
Rate der seriellen Übertragungsdaten 50, die
gewünschte
Rate der parallelen Übertragungsdaten 48 und
die Datenbreite der parallelen Übertragungsdaten 48 an.
Das programmierbare Empfangs-PMA-Modul 40 ist operativ
gekoppelt, um serielle Empfangsdaten 52 basierend auf der
programmierten Deserialisierungseinstellung 66 in parallele Empfangsdaten 54 umzuwandeln.
Die programmierte Deserialisierungseinstellung 66 gibt
die Rate der seriellen Empfangsdaten 52, die gewünschte Rate der
parallelen Empfangsdaten 54 und die Datenbreite der parallelen
Empfangsdaten 54 an. Das PMA-Speicherabbildungsregister 45 kann
die programmierte Serialisierungseinstellung 64 und die programmierte
Deserialisierungseinstellung 66 speichern.
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Das
programmierbare physikalische Codierungs-Teilschicht-(PCS)-Modul 34 enthält ein programmierbares Übertragungs-PCS-Modul42 und
ein programmierbares Empfangs-PCS-Modul 44. Das programmierbare Übertragungs-PCS-Modul 42 empfangt Übertragungsdatenwörter 46 über die
programmierbare Schnittstelle 36 von der programmierbaren Logikstruktur 12 (von 1)
und wandelt sie gemäß der Übertragungs-PMA_PCS-Schnittstelleneinstellung 60 in
die parallelen Übertragungsdaten 48 um. Die Übertragungs-PMA_PCS-Schnittstelleneinstellung 60 gibt
die Rate der Übertragungsdatenwörter 46,
die Größe der Übertragungsdatenwörter (z.
B. 1 Byte, 2 Byte, 3 Byte, 4 Byte usw.) und die korrespondierende Übertragungsrate
der parallelen Übertragungsdaten 48 an.
Das programmierbare Empfangs-PCS-Modul 44 wandelt die parallelen
Empfangsdaten 54 gemäß der Empfangs-PMA_PCS-Schnittstelleneinstellung 62 in Empfangsdatenwörter 56 um.
Die Empfangs-PMA_PCS-Schnittstelleneinstellung 62 gibt die
Rate an, mit der die parallelen Empfangsdaten 54 empfangen
werden, die Breite der parallelen Empfangsdaten 54, die Übertragungsrate
der empfangenen Datenwörter 56 und
die Wortgröße der Empfangsdatenwörter 56.
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Das
Steuermodul 35 erzeugt außerdem die Logikschnittstelleneinstellung 58,
die die Raten bereitstellt, mit der die Übertragungsdatenwörter 46 und die
Empfangsdatenwörter 56 von
der programmierbaren Logikstruktur 12 (von 1) übertragen/empfangen
werden. Es muss beachtet werden, dass die Übertragungsdatenwörter 46 von
der programmierbaren Logikstruktur 12 mit einer anderen
Rate als die, mit der die Empfangsdatenwörter 56 der programmierbaren
Logikstruktur 12 bereitgestellt werden, empfangen werden
können.
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Wie
ein Durchschnittsfachmann erkennen wird, kann jedes der Module in
dem programmierbaren PMA 32 und dem programmierbaren PCS 34 individuell
programmiert werden, um eine gewünschte Datenübertragungsrate
zu unterstützen.
Die Datenübertragungsrate
kann einem bestimmten Standard derart entsprechen, dass der Empfangsweg,
d. h. das programmierbare Empfangs-PMA-Modul 40 und das
programmierbare Empfangs-PCS-Modul 44, in Übereinstimmung
mit einem Standard programmiert werden kann, während der Übertragungsweg, d. h. das programmierbare Übertragungs-PCS-Modul 42 und
das programmierbare Übertragungs-PMA-Modul 38,
in Übereinstimmung
mit einem anderen Standard programmiert werden kann.
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3 zeigt
ein alternatives schematisches Blockdiagramm, das einen der programmierbaren Multi-Gigabit-Transceiver 14-28 repräsentiert.
In dieser Ausführungsform
enthält
der programmierbare Multi-Gigabit-Transceiver 14-28 einen Übertragungsabschnitt 70,
einen Empfangsabschnitt 72, das Steuermodul 35 und
die programmierbare Schnittstelle 36. Der Übertragungsabschnitt 70 enthält das programmierbare Übertragungs-PMA-Modul 38 und
das programmierbare Übertragungs-PCS-Modul 42.
Der Empfangsabschnitt 72 enthält das programmierbare Empfangs-PMA-Modul 40 und
das programmierbare Empfangs-PCS-Modul 44.
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In
dieser Ausführungsform
programmiert das Steuermodul 35 separat den Übertragungsabschnitt und
den Empfangsabschnitt über
die Übertragungseinstellung 74 bzw.
die Empfangseinstellung 76. Das Steuermodul 35 programmiert
außerdem
die programmierbare Schnittstelle 36 über die Logikschnittstelleneinstellung 58.
Folglich kann das Steuermodul 35 den Empfangsabschnitt 72 programmieren,
nach einem Standard zu funktionieren, während es den Übertragungsabschnitt 70 nach
einem anderen Standard programmiert. Weiterhin kann die Logikschnittstelleneinstellung 58 angeben,
dass die Übertragungsdatenwörter 46 mit
einer anderen Rate von der programmierbaren Logikstruktur 12 empfangen
werden, als die Empfangsdatenwörter 56 der
programmierbaren Logikstruktur 12 bereitgestellt werden. Wie
ein Durchschnittsfachmann anerkennen wird, kann die programmierbare
Schnittstelle 36 einen Übertragungspuffer
und einen Empfangspuffer und/oder einen elastischen Speicherpuffer
enthalten, um die Bereitstellung und den Empfang der Übertragungsdatenwörter 46 und
der Empfangsdatenwörter 56 zu
und von der programmierbaren Logikstruktur 12 zu erleichtern.
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4A zeigt
ein schematisches Blockdiagramm des programmierbaren Empfangs-PMA-Moduls 40,
das eine programmierbare Eingangsstufe 100, ein Daten-
und Takt-Wiederherstellungsmodul 102 und ein Seriell-zu-Parallel-Modul 104 enthält. Die
programmierbare Eingangsstufe 100 enthält eine Empfangsterminierungsschaltung 106 und
einen Empfangsverstärker 108.
Das Daten- und Takt-Wiederherstellungsmodul 102 enthält eine
Datendetektionsschaltung 110 und einen Phasenregelkreis 112. Der
Phasenregelkreis 112 enthält ein Phasendetektionsmodul 114,
einen Schleifenfilter 116, einen spannungsgesteuerten Oszillator
(VCO) 118, ein 1. Teilermodul 120 und ein 2. Teilermodul 122.
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Die
programmierbare Eingangsstufe 100 ist operativ verbunden,
um die seriellen Empfangsdaten 52 zu empfangen und davon
verstärkte
und entzerrte serielle Empfangsdaten 124 zu erzeugen. Um
dies zu realisieren, wird die Empfangsterminierungsschaltung 106 gemäß einer
Empfangsterminierungseinstellung 126 programmiert, um die
passende Terminierung für
die Übertragungsleitung
zwischen dem programmierbaren Empfangs-PMA-Modul 40 und der
Quelle, die die seriellen Empfangsdaten 52 ursprünglich übertragen
hat, bereitzustellen. Die Empfangsterminierungseinstellung 126 kann
angeben, ob die seriellen Empfangsdaten 52 ein unsymmetrisches
Signal, ein Differenzsignal ist, kann die Impedanz der Terminierungsleitung
angeben und kann die Vorspannung der Empfangsterminierungsschaltung 106 angeben.
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Die
Empfangsterminierungsschaltung 106 bewirkt eine weitere
Vorspannung der seriellen Empfangsdaten 52 und stellt dem
Empfangsverstärker 108 das
vorspannungsangepasste Signal bereit. Die Verstärkungs- und Entzerrungseinstellungen
des Empfangsverstärkers 108 können gemäß der Entzerrungseinstellung 128 bzw.
der Verstärkungseinstellung 130 angepasst
werden. Es ist zu beachten, dass die Empfangsterminierungseinstellung 126,
die Entzerrungseinstellung 128 und die Verstärkungseinstellung 130 Teil
der vom Steuermodul 35 bereitgestellten programmierten
Deserialisierungseinstellung 66 sind.
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Das
Daten- und Takt-Wiederherstellungsmodul 102 empfangt die
verstärkten
und entzerrten seriellen Empfangsdaten 124 über das
Phasendetektionsmodul 114 des Phasenregelkreises 112 und über die
Datendetektionsschaltung 110. Das Phasendetektionsmodul 114 wurde
vor dem Empfang der verstärkten
und entzerrten seriellen Empfangsdaten 124 initialisiert,
indem die Phase und/oder Frequenz eines Referenztakts 86 mit
einem vom Teilermodul 120 erzeugten Rückkopplungsreferenztakt verglichen wurde.
Basierend auf dieser Phasen- und/oder Frequenzdifferenz erzeugt
das Phasendetektionsmodul 114 einen korrespondierenden
Strom, der dem Schleifenfilter 116 zugeführt wird.
Der Schleifenfilter 116 wandelt den Strom in eine Steuerspannung
um, die die Ausgangsfrequenz des VCO 118 einstellt. Das
Teilermodul 120 teilt die von dem VCO 118 erzeugte
Ausgangsoszillation basierend auf einer seriellen Empfangstakteinstellung 132,
um das Rückkopplungssignal
zu erzeugen. Sobald die verstärkten und
entzerrten seriellen Empfangsdaten 124 empfangen wurden,
vergleicht das Phasendetektionsmodul 114 die Phase der
verstärkten
und entzerrten seriellen Empfangsdaten 124 mit der Phase
der verstärkten
und entzerrten seriellen Empfangsdaten 124. Aufgrund einer
Phasendifferenz zwischen den verstärkten und entzerrten seriellen
Empfangsdaten 124 und dem Rückkopplungssignal wird ein
Stromsignal erzeugt.
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Das
Phasendetektionsmodul 114 führt das Stromsignal dem Schleifenfilter 116 zu,
der es in eine Steuerspannung umwandelt, die die Ausgangsfrequenz
des VCO 118 steuert. An diesem Punkt korrespondiert der
Ausgang des VCO 118 mit dem wiederhergestellten Takt 138.
Der wiederhergestellte Takt 138, auf den in 4 als der serielle Empfangstakt 98 Bezug
genommen wurde, wird dem Teilermodul 122, der Datendetektionsschaltung 110 und
dem Seriell-zu-Parallel-Modul 104 zugeführt. Die Datendetektionsschaltung 110 nutzt
den wiederhergestellten Takt 138 zur Erzeugung von wiederhergestellten
Daten 136 aus den verstärkten
und entzerrten seriellen Empfangsdaten 124. Das Teilermodul 122 teilt
den wiederhergestellten Takt 138 nach einer parallelen Empfangs-
und programmierbaren Logiktakteinstellung 134, um einen
parallelen Empfangstakt 94 und einen programmierbaren Logikempfangstakt 96 zu erzeugen.
Es ist zu beachten, dass die serielle Empfangstakteinstellung 132 und
die parallele Empfangs- und programmierbare Logiktakteinstellung 134 Teil der
programmierten Deserialisierungseinstellung 66 sind, die
dem programmierbaren Empfangs-PMA-Modul 40 von dem Steuermodul 35 bereitgestellt
wird.
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Das
Seriell-zu-Parallel-Modul 104, das einen elastischen Speicherpuffer
enthalten kann, empfangt die wiederhergestellten Daten 136 bei
einer seriellen Rate gemäß dem wiederhergestellten
Takt 138. Das Seriell-zu-Parallel-Modul 104 gibt
die parallelen Empfangsdaten 54 basierend auf einer Seriell-zu-Parallel-Einstellung 135 und
dem parallelen Empfangstakt 94 am. Die Seriell-zu-Parallel-Einstellung 135,
die Teil der programmierten Deserialisierungseinstellung 66 sein
kann, gibt die Rate und Datenbreite der parallelen Empfangsdaten 54 an.
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4B zeigt
ein schematisches Blockdiagramm eines programmierbaren Übertragungs-PMA-Moduls 38,
das einen Phasenregelkreis 144, ein Parallel-zu-Seriell-Modul 140 und
einen Leitungstreiber 142 enthält. Der Phasenregelkreis 144 enthält ein Phasendetektionsmodul 146,
eine Ladungspumpe 147, einen Schleifenfilter 148,
einen spannungsgesteuerten Oszillator (VCO) 150, ein Teilermodul 154 und
ein Teilermodul 152.
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Das
Phasendetektionsmodul 146 vergleicht die Phase und/oder
Frequenz des Referenztakts 86 mit der Phase und/oder Frequenz
einer Rückkopplungsoszillation,
die von dem Teilermodul 154 erzeugt wird. Das Phasendetektionsmodul 146 erzeugt Steuersignale
zur Ladungspumpe 147, die wiederum ein Stromsignal erzeugt,
um die Phasen- und/oder Frequenzdifferenz zwischen dem Referenztakt 86 und
der Rückkopplungsoszillation
in einer Ausführungsform
der Erfindung darzustellen. Der Schleifenfilter 148 wandelt
das Stromsignal in eine Steuerspannung um, die die von dem VCO 150 erzeugte Ausgangsoszillation
regelt. Das Teilermodul 154 teilt, basierend auf einer
seriellen Übertragungstakteinstellung 158,
die Ausgangsoszillation des VCO 150, die mit einem seriellen Übertagungstakt 92 korrespondiert,
um die Rückkopplungsoszillation
zu erzeugen. Es ist zu beachten, dass die serielle Übertragungstakteinstellung 158 Teil
der programmierten Serialisierungseinstellung 64 sein kann,
die dem programmierbaren Übertragungs-PMA-Modul 38 von dem
Steuermodul 35 bereitgestellt wird.
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Das
Teilermodul 152 empfangt den seriellen Übertragungstakt 92 basierend
auf der parallelen Übertragungs-
und programmierbaren Logiktakteinstellung 160, erzeugt
einen parallelen Übertragungstakt 88 und
einen programmierbaren Übertragungslogiktakt 90.
Die parallele Übertragungs-
und programmierbare Logiktakteinstellung 160 kann Teil
der programmierten Serialisierungseinstellung 64 sein.
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Das
Parallel-zu-Seriell-Modul 140 empfängt die parallelen Übertragungsdaten 48 und
erzeugt davon einen seriellen Datenstrom 156. Zur Erleichterung
der Parallel-zu-Seriell-Umwandlung empfangt das Parallel-zu-Seriell-Modul 140,
das einen elastisch gespeicherten Puffer enthalten kann, eine Parallel-zu-Seriell-Einstellung,
um die Breite der parallelen Übertragungsdaten 48 und
die Rate der parallelen Übertragungsdaten
anzugeben, die mit dem parallelen Übertragungstakt 88 korrespondiert.
Das Parallel-zu-Seriell-Modul 140 erzeugt
basierend auf der Parallel-zu-Seriell-Einstellung, dem seriellen Übertragungstakt 92 und
dem parallelen Übertragungstakt 88 den
seriellen Datenstrom 156 aus den parallelen Übertragungsdaten 48.
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Der
Leitungstreiber 142 erhöht
die Leistung des seriellen Datenstroms 156, um die seriellen Übertragungsdaten 50 zu
erzeugen. Der Leitungstreiber 142 kann programmiert sein,
um seine Präemphasiseinstellungen,
Anstiegsgeschwindigkeitseinstellungen und Primärstromtreibereinstellungen über ein
Präemphasissteuersignal 161,
ein Präemphasiseinstellsignal 162,
ein Anstiegsgeschwindigkeitseinstellsignal 164, ein Ruhezustandseinstellsignal 165 und
eine Primärstromeinstellung 166 anzupassen. Das
Präemphasissteuersignal 161,
das Präemphasiseinstellsignal 162,
das Anstiegsgeschwindigkeitseinstellsignal 164, das Ruhezustandseinstellsignal 165 und
die Primärstromeinstellung 166 kennen
Teil der programmierten Serialisierungseinstellung 64 sein.
Wie ein Durchschnittsfachmann erkennen wird, kann das gesamte System,
während
das Diagramm von 4B als ein unsymmetrisches System
dargestellt ist, Differenzsignalisierung und/oder eine Kombination
aus Differenzial- und unsymmetrischer Signalisierung sein.
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5 zeigt
ein funktionales Blockdiagramm eines Tx-Leitungstreibers, der nach
einer Ausführungsform
der vorliegenden Erfindung gebildet ist. Bezug nehmend auf 5,
enthält
ein Tx-Leitungstreiber 170 ein
Paar Vortreiber 172 und 174. Der Vortreiber 172 ist
verbunden, um serielle Daten von der Präemphasis- und Übergangslogik 175 zu
empfangen, während
der Vortreiber 174 verbunden ist, um ein synchronisiertes
Präemphasissignal
von der Präemphasis-
und Übergangslogik 175 zu
empfangen. Ein Ausgang des Vortreiben 172 ist an einen Eingang
eines Primärstromtreiber 176 gekoppelt, während ein
Ausgang des Vortreiben 174 an einen Eingang des Präemphasisstromtreibers 178 gekoppelt
ist. Die Ausgänge
des Primärstromtreibers 176 und
des Präemphasisstromtreibers 178 werden
einem gemeinsamen Knoten 180 zugeführt, wo sie summiert und vom
Tx-Leitungstreiber 170 ausgegeben werden.
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Der
Tx-Leitungstreiber 170 enthält weiterhin ein Paar Stromauswahlmodule 182 und 184,
die Strompegel definieren, die vom Primärstromtreiber 176 bzw.
Präemphasisstromtreiber 178 erzeugt
werden. Der Stromsteuerlogikblock 186 ist verbunden, um
Primärstromeinstellungen
für das
Stromauswahlmodul 182 und Präemphasisstromeinstellungen
für das
Stromauswahlmodul 184 zu erzeugen, um die Strompegel zu
definieren, die vom Primärstromtreiber 176 bzw.
Präemphasisstromtreiber 178 erzeugt werden.
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Im
Allgemeinen sind die Ausführungsformen der
Erfindung, die einen Stromsteuerlogikblock zur Einstellung von Ausgangsstrompegeln
des Primär- bzw.
Präemphasisstromtreibers 176 und 178 enthalten,
dahingehend vorteilhaft, dass sie eine große Kombination von verschiedenen
Präemphasisstrompegel-Einstellungen im
Verhältnis
zu den Primärstrompegel-Einstellungen
gestatten. In Übereinstimmung
mit bestimmten Kanalbedingungen gestattet die Zulassung von individueller
Einstellung der Primär-
und Präemphasisstrompegel
die Maximierung einer Präemphasis-
und Primärstromeinstellung,
um am Ende eines Kommunikationskanals ein Signal zu erzeugen, das
auf einfache Weise von seriellen Datenströmen mit hoher Datenrate erfasst
und interpretiert werden kann.
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Die
Operation des Tx-Leitungstreibers 170 kann durch eine Erläuterung
der Präemphasis
besser verstanden werden. 6 zeigt
ein Signaldiagramm, das ein Signal ohne Präemphasis und ein Signal mit
Präemphasis
nach einer Ausführungsform der
Erfindung darstellt. 6 zeigt ein Signaldiagramm,
das ein Signal ohne Präemphasis
und ein Signal mit Präemphasis
darstellt. Wie aus den Signaldiagrammen in 6 ersichtlich
ist, wird eine Signalgröße für ein erstes
Bit nach einem Übergang
in den Signaldatenstrom mit Präemphasis
erhöht.
Durch Auswertung des Signaldatenstroms ohne Präemphasis ergibt sich insbesondere,
dass ein Signaldatenstrom an den Bitperioden 2, 5 und 8 von einer
logischen 0 zu einer logischen 1 übergeht.
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Zudem
werden die Bits 3 und 9 außerdem als
eine logische 1 dargestellt, obwohl sie nicht auf einen Signalzustand
einer logischen 0 folgen, weil kein Übergang vorhanden ist. Folglich
zeigt der Signaldatenstrom mit Präemphasis, dass die Signale
an den Bitperioden 2, 5 und 8, den Übergangsbitperioden, relativ
zu einem Nichtübergangsbit
eine zusätzliche Signalgröße enthalten.
Außerdem
wird Präemphasis in
der beschriebenen Ausführungsform
für Übergänge von
logisch 1 zu logisch 0 hinzugefügt
(folglich für alle Übergänge). Weiterhin
wird eine logische 0 in der beschriebenen Ausführungsform durch ein Signal
repräsentiert,
das eine gleiche Größe, aber
eine entgegengesetzte Polarität
im Vergleich mit einer logischen 1 hat. Dementsprechend haben Signale
einer logischen 0 nach einem Übergang
eine zusätzliche Signalgröße (negativer)
als Nichtübergangssignale eine
logischen 0. Damit bezieht sich Präemphasis auf die Erhöhung einer
Signalgröße für ein erstes
Bit nach einem Übergang
von einem logischen Zustand in einen anderen.
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Im
Beispiel von 6 wird Präemphasis überlagert, um eine Signalgröße für einen
spezifizierten Übergang
zu erhöhen
und eine Signalgröße anderenfalls
zu vermindern. In einer Ausführungsform der Erfindung,
in der Signale sowohl einer logischen Eins als auch einer logischen
Null durch Werte ungleich null repräsentiert werden, z. B. Signale
mit entgegengesetzten Größen, wobei
eine logische Eins durch eine Spannung positiver Größe repräsentiert wird
und eine logische Null durch eine Spannung negativer Größe repräsentiert
wird, wird bei jedem Übergang
Präemphasisstrom
hinzugefügt
(hinsichtlich der Größe). Folglich
wird Präemphasisstrom
in dieser Ausführungsform
auch bei einem Übergang von
einer logischen Eins zu einer logischen Null hinzugefügt.
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7 zeigt
einen Signaldatenstrom in einem Kommunikationskanal mit und ohne
Präemphasis. Insbesondere
zeigt 7 einen Signaldatenstrom in einem Kommunikationskanal
und das Erfordernis von Präemphasis
und die positiven Auswirkungen, die durch die Nutzung von Präemphasis
erreicht werden. Ein Differenzsignal ist bei 190 dargestellt,
um eine häufige
Kanalbeeinflussung für Übertragungen mit
hoher Datenrate zu veranschaulichen. Genauer ausgedrückt, wird
ein Kreuzungspunkt während
der Kommunikation mit hoher Datenrate aufgrund einer Vielzahl von
Faktoren einschließlich
von Kanalbedingungen und einem logischen Zustand eines vorhergehenden
Signalbits rückwärts und
vorwärts
verlagert. Daher kann, wie bei 192 ersichtlich, eine bei 190 dargestellte
Signalwellenform sich gemäß diesen Faktoren
in beide Richtungen, die bei 192 dargestellt sind, verlagern.
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Eine
bei 196 dargestellte Signalwellenform repräsentiert
die gleichen Kanalauswirkungen in einem größeren Maßstab. Wie ersichtlich ist,
entwickeln sich die Signalwellenmuster zu einem so genannten Augenmuster
mit einer bei 198 dargestellten Augenhöhe und einer bei 200 dargestellten
Augenbreite. Im Allgemeinen können
verbesserte Signalübertragungseigenschaften
eine Vergrößerung der
bei 198 dargestellten Augenhöhe enthalten und werden eine
Vergrößerung der
bei 200 dargestellten Augenbreite enthalten. Noch allgemeiner
ausgedrückt,
repräsentiert
die bei 196 dargestellte Signalwellenform einen Signalkanal
ohne Präemphasis.
Wenn Präemphasis
genutzt wird, kann das Signalwellenformmuster daher etwas darstellen,
das dem ähnlicher
ist, das durch die Signalwellenform 202 dargestellt wird.
Wie hier ersichtlich ist, ist die Augenhöhe 204 gegenüber der
Augenhöhe 198 vergrößert, während eine
Augenbreite 206 im Verhältnis
zur Augenbreite 200 vergrößert ist. Präemphasis,
wie sie hierin genutzt wird, kann die Augenhöhe vergrößern oder nicht, wird jedoch
die Augenbreite vergrößern.
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Die
spezifischen Eigenschaften der Präemphasis können basierend auf einer bestimmten
Datenrate oder Kanalbedingung nach Wunsch variiert werden. Beispielsweise
können
die Platzierung eines Präemphasissignals
sowie eine Signalgröße für das Präemphasissignal
verändert
werden. Daher wird, wie in 6 dargestellt,
in der beschriebenen Ausführungsform
der Erfindung ein Präemphasissignal auf
einem ersten Bit nach einem Übergang
verwendet. Der Betrag der Präemphasis
kann der Designimplementierung überlassen
bleiben und wird eine Funktion des bestimmten Kanals sein, durch
den der Datenstrom mit hoher Datenrate zu leiten ist. Ein Durchschnittsfachmann
kann die Lehren hierin nutzen, um ein System mit Präemphasis
zu implementieren, das für
spezifische Kanalbedingungen geeignet ist. Erneut Bezug nehmend
auf die 5 und 6, kann
der Betrag der Präemphasis
durch den Stromsteuerlogikblock 186 verändert werden, nach dem Strompegel
in den Primär-
und Präemphasisstromeinstellungen
ausgewählt
werden, die an die Stromauswahlmodule 182 bzw. 184 übertragen
werden.
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8 zeigt
ein funktionales schematisches Diagramm eines Präemphasis- und Primärstromtreibers,
der nach einer Ausführungsform
der vorliegenden Erfindung gebildet wurde. Bin Stromtreiber mit Präemphasis 210 enthält einen
Primärstromtreiber 212 und
eine Präemphasisstromtreiber 214,
deren Ausgänge
gekoppelt sind, um VOUT zu erzeugen. Ein Paar
von Vortreibern 216 und 218 stellen das Eingangssignal
für den
Primärstromtreiber 212 (serielle Daten)
und den Präemphasisstromtreiber 214 (Präemphasissignal)
bereit. Bin Stromauswahlmodul 220 stellt einen Referenzstrom
für einen
Stromspiegel bereit, allgemein bei 222 dargestellt, der
einen Strompegel für
den Primärstromtreiber 212 einstellt. Gleichermaßen stellt
ein Stromauswahlmodul 224 einen Referenzstrom für einen
Stromspiegel bereit, allgemein bei 226 dargestellt, der
einen Strompegel für den
Präemphasisstromtreiber 214 einstellt.
Ein Stromsteuerlogikblock 228 stellt Logik zur Auswahl der
Referenzströme
bereit, die von den Stromauswahlmodulen 220 und 224 erzeugt
werden. Schließlich
sind die Vortreiber 216 und 218 gekoppelt, um
ein Vorspannungssignal von einem Stromspiegel 230 zu empfangen.
Die Spiegelvorrichtungen des Stromspiegels 230 (d. h. MOSFETs 236 und 233)
sind skaliert, um einen gewünschten
Vorspannungsstrompegel basierend auf dem von einer Stromquelle 232 erzeugten
Referenzstrom bereitzustellen.
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Genauer
ausgeführt,
erzeugt die Stromquelle 232 einen Referenzstrom für den Stromspiegel 230 zum
Einstellen eines Vorspannungsstrompegels für die Vortreiber 216 und 218.
Der MOSFET 236 stellt eine Vorspannung für den Vortreiber 216 bereit
und der MOSFET 233 stellt eine Vorspannung für den Vortreiber 218 bereit.
Der MOSFET 234 des Stromspiegels 230 stellt den
Strompegel für
die MOSFETs 236 und 233 des Stromspiegels 230 ein,
um sie zu veranlassen, eine spezifizierte Ausgangsspannung auszugeben,
wenn ein Eingangssignal an den Gates der Eingangs-MOSFETs der Vortreiber 216 und 218 empfangen
wird. In einer Ausführungsform
der Erfindung sind die MOSFETs 236 und 233 verschieden skaliert
und stellen daher unterschiedliche Spiegelstrompegel bereit, die
im Verhältnis
zu einem vom MOSFET 234 geleiteten Referenzstrom proportional sind.
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Bei
Betrachtung beispielsweise des Vortreibers 216 ist ein
Differenzpaar dargestellt, bei dem die Eingangsvorrichtungen 238 und 240 gekoppelt
sind, um einen Differenzspannungseingang zu empfangen, nämlich den
seriellen Eingangsdatenstrom Vdata. Dementsprechend
stellt die Stromquelle 232 den Referenzstrompegel für den Stromspiegel 230 ein,
um das Differenzpaar, das die Vorrichtungen 238 und 240 umfasst,
auf einen spezifizierten Strompegel vorzuspannen, wenn eine Eingangsspannung
an den Gates der Vorrichtungen 238 und 240 empfangen wird.
Dann resultiert eine Ausgangsspannung aus dem Strom, der zu den
Widerständen 239 und 241, die
zwischen den Drainanschlüssen
der Eingangsvorrichtungen 238 bzw. 240 und VDD verbunden sind, durchgeleitet wird, und
wird als Eingänge
zum Primärstromtreiber 212 erzeugt.
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Gleichermaßen stellt
der Stromspiegel 230 einen Vorspannungspegel für die Vorrichtungen 242 und 244 des
Differenzpaars des Vortreiben 218 ein. Die Stromquelle 232 stellt
außerdem
den Referenzstrompegel für
den Stromspiegel 230 ein, um das Differenzpaar, das die
Vorrichtungen 242 und 244 umfasst, auf einen spezifizierten
Strompegel vorzuspannen, wenn eine Eingangsspannung (Vemphasis)
an den Gates der Vorrichtungen 242 und 244 empfangen wird.
Dann resultiert eine Ausgangsspannung aus dem Strom, der zu den
Widerständen 243 und 245, die
zwischen den Drainanschlüssen
der Eingangsvorrichtungen 242 bzw. 244 und VDD verbunden sind, durchgeleitet wird, und
wird als Eingänge
zum Präemphasisstromtreiber 214 erzeugt.
Die Eingangsspannung (Vemphasis) ist lediglich
ein Differenzsignal, das von der Präemphasislogik 266 von 9 (unten)
und allgemeiner aus der Präemphasis-
und Übergangslogik 175 von 5 erzeugt
wird. Ein Durchschnittsfachmann kann leicht ein Design implementieren,
bei dem die von der Präemphasis-
und Übergangslogik 175 erzeugte
Eingangsspannung (Vemphasis) ein Differenzsignal
ist, wie es für
der Ausführungsform
von 8 erforderlich ist.
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Im
Allgemeinen erscheint ein Eingangssignal, das an den Differenzeingängen der
Vortreiber 216 und 218 empfangen wurde, als Eingänge an die Differenzpaare
des Primärstromtreibers 212 und
des Präemphasisstromtreibers 214.
Die Ausgänge
von den Drains der Vortreiber 216 und 218 werden
zu den Gates der Vorrichtungen des Differenzpaars des Primärstromtreibers 212 und
Präemphasisstromtreibers 214 erzeugt.
Insbesondere sind die Drains der Eingangsvorrichtungen 238 und 240 (des
Vortreiben 216) mit den Gates der Vorrichtungen 246 und 248 des
Differenzpaars des Primärstromtreibers 212 verbunden.
Gleichermaßen
sind die Drains der Vorrichtungen 242 und 244 des
Vortreibers 218 mit den Gates der Vorrichtungen 250 und 252 des
Präemphasisstromtreibers 214 verbunden.
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Jedes
der Differenzpaare des Primärstromtreibers 212 und
Präemphasisstromtreibers 214 wird durch
die Stromspiegel 222 bzw. 226 vorgespannt. Die
Strompegel der Stromspiegel 222 und 226 werden
durch die Stromauswahlmodule 220 bzw. 224 eingestellt.
In einer Ausführungsform
der Erfindung wird der Strompegel des Primärstromtreibers 212 auf neun
Milliampere eingestellt und der Strompegel des Präemphasisstromtreibers 214 wird
auf +/– ein
Milliampere in Abhängigkeit
davon, ob das Präemphasissignal
eine logische Eins oder eine logische Null ist, eingestellt. Wenn
das Präemphasissignal
eine logische Eins ist, wird +1 Milliampere Präemphasisstrom hinzugefügt. Wenn
das Präemphasissignal
eine logische Null ist, wird –1
Milliampere Präemphasisstrom hinzugefügt (der
Ausgangsknoten wird um 1 Milliampere abgesenkt). Die Lastwiderstände, die
zwischen der Zuführung
und den Drains der Differenzpaare der Primär- und Präemphasisstromtreiber verbunden sind,
werden in einer Ausführungsform
auf fünfzig Ohm
eingestellt. Folglich ist VOUT (angehoben)
gleich 500 Millivolt und VOUT (verringert)
ist gleich 400 Millivolt. Der vom Treiber erzeugte gesamte Strom
ist in dieser Ausführungsform
gleich zehn Milliampere (angehoben) und acht Milliampere (verringert).
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In
der beschriebenen Ausführungsform
der Erfindung umfassen die Stromauswahlmodule 220 und 224 je
einen Digital-Analog-Umsetzer (DAC), der über auswählbare Vorrichtungen verfügt, die
zum Einstellen der Referenzstrompegel für die Stromspiegel 222 bzw. 226 dienen.
Die Konstruktion und Verwendung eines DAC für die Stromauswahlmodule 220 oder 226,
wie hierin dargestellt, erleichtert die Auswahl der erforderlichen
Ausgangssignalgrößen basierend
auf den Kanalbedingungen. Beispielsweise resultiert ein durch das
Stromauswahlmodul 220 definierter Referenzstrom in einem
korrespondierenden proportionalen (abhängig von der relativen Skalierung)
Strom, der von der Spiegelvorrichtung 247 erzeugt wird,
um einen Strompegel für
den Primärstromtreiber 212 einzustellen.
Gleichermaßen
resultiert ein durch das Stromauswahlmodul 224 definierter
Referenzstrom in einem korrespondierenden proportionalen Strom,
der von der Spiegelvorrichtung 251 erzeugt wird, um einen
Strompegel für
den Präemphasisstromtreiber 214 einzustellen.
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In
der beschriebenen Ausführungsform
der Erfindung umfasst der DAC, der jedes der Stromauswahlmodule 220 und 224 bildet,
eine Vielzahl von MOSFET-Vorrichtungen, die parallel verbunden sind, die
selektiv aktiviert werden, um einen Referenzstrompegel bereitzustellen.
In der gegenwärtigen Ausführungsform
enthält
der DAC, der die Stromauswahlmodule 220 und 224 bildet,
zwei MOSFET-Vorrichtungen, wobei einer skaliert ist, um die zweifache Strommenge
der anderen Vorrichtung zu leiten. Dementsprechend erzeugt der Stromsteuerlogikblock 228 ein
Zwei-Bit-Binärsignal,
um selektiv einen der oder beide MOSFET-Vorrichtungen gemäß des gewünschten
Betrags des Vorspannungsstrompegels zu aktivieren. Wie weiterhin
ersichtlich ist, sind die Stromauswahlmodule 220 und 224 selektiv
verbunden, um ein Vorspannungssignal zu empfangen, das von einer
Stromspiegel-Referenzvorrichtung 235 und
einer Stromspiegel-Stromquelle 237 eingestellt wird, das
den Referenzstrompegel spezifiziert.
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Basierend
auf dem Wert des Binärsignals, das
vom Stromsteuerlogikblock 228 eingestellt wird, kann der
Betrag des Stroms für
den DAC, der als Stromauswahlmodul 220 und 224 verwendet
wird, entweder 0, 1x, 2x oder 3x sein. Der tatsächliche Wert von „x" ist von Designerfordernissen
abhängig und
kann auf einfache Weise von einem Durchschnittsfachmann durch Implementierung
der hierin gegebenen Lehren bestimmt werden. Allgemeiner ausgedrückt, ist
der Wert von „x" eine Funktion der Vorrichtungsskalierung.
Folglich verbindet das Stromauswahlmodul, das auf ein vom Präemphasislogikblock
empfangenes Zwei-Bit-Signal reagiert, mindestens zwei MOSFET-Vorrichtungen,
um einen Referenzstrom für
entweder den Stromspiegel 222 oder den Stromspiegel 226 für den Primärstromtreiber 212 bzw.
den Präemphasisstromtreiber 214 bereitzustellen.
Wie einem Durchschnittsfachmann bekannt ist, wird für jedes
dieser Schaltungselemente, aus denen ein Stromspiegel besteht, ein
Strombetrag oder Vorspannungssignal, das einer Referenzvorrichtung
bereitgestellt wird, hier der linksseitigen Vorrichtung des Stromspiegels,
in einer korrespondierenden Spiegelvorrichtung reflektiert. Durch
Nutzung der DACs mit auswählbaren
Vorrichtungen kann der Referenzstrom folglich auf einfache Weise
eingestellt werden, um in einem korrespondierenden Strompegel in
den damit gekoppelten Spiegelvorrichtungen zu resultieren.
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Ein
zusätzlicher
Aspekt der vorliegenden Ausführungsform
der Erfindung betrifft die Erzeugung von Präemphasis. In der beschriebenen
Ausführungsform
der Erfindung erzeugt der Stromsteuerlogikblock 228 kontinuierlich
ein Treibervorspannungssignal für
das Stromauswahlmodul 220, um das Modul 220 zu
veranlassen, ein korrespondierendes Referenzsignal zu erzeugen,
um den Primärstromtreiber 212 in
die Lage zu versetzen, einen Strom anzutreiben, wenn ein Eingangsdatensignal an
seinen Gate-Anschlüssen
anliegt.
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Das
Stromauswahlmodul 224 stellt in der beschriebenen Ausführungsform
der Erfindung außerdem
einen Präemphasisstrom
für jedes
Bit bereit, aber die Polarität
des Präemphasisstroms
ist von einem Übergang
in einen logischen Zustand eines Datenbits im Verhältnis zu
einem vorherigen Datenbit des empfangenen Datenstroms abhängig. Anders ausgedrückt, stellt
der Präemphasisstromtreiber 214 einen
positiven Strom bereit, der dem Ausgang des Primärstromtreibers 212 hinzuzufügen ist,
wenn ein Datenbit einer logischen 1 einem Datenbit einer logischen
0 in einem Datenstrom, der vom Primärstromtreiber 212 angetrieben
wird, folgt (oder umgekehrt in der beschriebenen Ausführungsform),
oder einen negativen Strom für
Nichtübergangsbitperioden,
um den Ausgangsstrompegel zu reduzieren. Der Primärstromtreiber 212 kann
folglich zum Beispiel für
eine Ausführungsform
immer gleich bleibende 9 Milliampere erzeugen, während der Präemphasisstromtreiber 214 entweder
+1 oder –1
Milliampere erzeugt, wodurch ein gesamter Ausgangsstrom resultiert,
der gleich 10 bzw. 8 Milliampere ist. Dementsprechend wird in einer
Ausführungsform
der Erfindung ein positiver Präemphasisstrom
nur nach einem Übergang von
einer logischen 0 zu einer logischen 1 hinzugefügt. In einer anderen Ausführungsform
wird ein positiver Präemphasisstrom
auch für Übergänge von
logisch 1 zu logisch 0 hinzugefügt
(d. h. für
alle Übergänge).
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9 zeigt
Präemphasis-
und Übergangslogik
zur Bestimmung und Erzeugung eines Präemphasissteuersignals sowie
eines synchronisierten seriellen Datenstroms. Bezug nehmend auf 9,
enthält
die Präemphasis-
und Übergangslogik 175 einen Inverter 260,
der verbunden ist, um einen empfangenen seriellen Datenstrom zu
empfangen und zu invertieren. Ein invertierter serieller Datenstrom
wird dann für
ein Verzögerungselement 262 erzeugt,
das eine Verzögerungsperiode
von einem Bit einführt. Der
Ausgang des Verzögerungselements 262 wird für ein getaktetes
Flip-Flop 264 erzeugt, um Vdata und Vemphasis zu synchronisieren. Der Ausgang
des Flip-Flops 264 wird an den Vortreiber 174 gesandt. Ein
Inverter 268 ist angeschlossen, um den seriellen Datenstrom
zu empfangen und zu invertieren und um den invertierten seriellen
Datenstrom für
einen zweiten Inverter 270 zu erzeugen, der den Datenstrom
erneut invertiert. Die zwei Inverter fungieren zur Nutzung eines
kleinen Betrags einer Ansprechzeit, die mit den Ansprechzeiten des
Inverters 260 und des Verzögerungselements 262 korrespondiert,
um die Synchronisation des seriellen Datenstroms mit hoher Rate
mit dem invertierten und verzögerten
seriellen Bitstrom aufrechtzuerhalten. Der Ausgangs des Inverters 270 (der
serielle Datenstrom) wird dann dem getakteten Flip-Flop 272 zugeführt, um
Vdata und Vemphasis zu
synchronisieren. Der Ausgang des Flip-Flops 272 wird dann
an den Vortreiber 172 gesandt. Wie vorher beschrieben,
resultiert eine logische Eins in einem Strom positiver Größe, der
dem Primärstromausgang
hinzugefügt
wird, während
eine logische Null in einem Strom negativer Größe resultiert, der dem Primärstromausgang
in der beschriebenen Ausführungsform
der Erfindung hinzugefügt
wird. Wie auch ersichtlich ist, wird der Ausgang des Flip-Flops 272 außerdem extern
als die seriellen Daten erzeugt (der in die Gates des Vortreiben 172 von 5 und den
Vortreibern 216 und 218 von 8 eingegeben wird).
Während 9 eine
unsymmetrische Operation zeigt, versteht es sich, dass die Schaltung
auch auf einfache Weise für
Differenzanwendung angepasst werden kann.
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10A zeigt eine Wahrheitstabelle, die die Operation
der Logikschaltung von 9 in Kombination mit der Schaltung
von 8 ausführlich
darstellt. Präemphasisstrom
zur Erhöhung
einer Signalgröße (ein
positives Signal, das einen logischen Zustand repräsentiert,
oder ein negatives Signal, das einen anderen logischen Zustand repräsentiert),
wenn die seriellen Daten und die verzögerten und invertierten seriellen
Daten beide gleich einer logischen Eins sind, wie in der mit „Präemphasis" bezeichneten Reihe dargestellt.
Das „y" reflektiert, dass
eine Signalgröße durch
Präemphasis
erhöht
wird, während
ein „n" reflektiert, dass
eine Signalgröße verringert
wird. Im Allgemeinen zeigt die Wahrheitstabelle von 10A, dass die Präemphasislogik 266 in
der Präemphasis- und Übergangslogik 175 ein
Präemphasissignal
erzeugt, wenn ein Übergang
von einer logischen Null zu einer logischen Eins erfolgt. 10B ist ähnlich zu 10A, außer
dass sie eine Logik zur Erzeugung eines Präemphasisstroms zur Erhöhung einer Signalgröße darstellt,
wenn ein Übergang
stattdessen von nur für Übergänge zu einer
logischen Eins von einer logischen Null erfolgt.
-
In
der beschriebenen Ausführungsform
der Erfindung wird ein gleicher Strombetrag an jeder Bitperiode
addiert oder subtrahiert, um eine Signalgröße entweder zu erhöhen oder
zu verringern. In einer alternativen Ausführungsform der Erfindung resultiert eine
logische Null darin, dass kein Strom hinzugefügt wird. Die alternative Ausführungsform
hat jedoch den Nachteil, dass sie erfordert, dass ein Strompegel
unverzüglich
entwickelt wird, um zum Primärstrom
hinzugefügt
zu werden, wenn das Präemphasissignal anzuwenden
ist. Die Entwicklung eines derartigen momentanen Stroms ist schwierig.
Daher wird der Primärstrom
in den beschriebenen Ausführungsformen
auf einen mittleren Punkt zwischen dem Strompegel mit Präemphasis
und dem Strompegel ohne Präemphasis
eingestellt. Der Präemphasisstrompegel
kann dann einfach addiert oder subtrahiert werden, um das gewünschte Ergebnis
zu erreichen.
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11 zeigt
ein Ablaufdiagramm, das ein Verfahren zum Erzeugen eines Präemphasisstroms darstellt.
Anfangs überträgt ein Stromsteuerlogikblock
Präemphasisstromeinstellsignale
an ein erstes Stromauswahlmodul (an ein Präemphasisstromeinstellmodul)
und Primärstromeinstellsignale
an ein zweites Stromauswahlmodul (Primärstromeinstellmodul), um den
Präemphasis-
bzw. Primärstrompegel einzustellen
(Schritt 274). Danach überwacht
ein Präemphasis-
und Übergangslogikblock
einen Eingangsdatenstrom und erkennt, dass ein Übergang stattgefunden hat (Schritt 272).
Nach der Detektion, dass ein Übergang
stattgefunden hat, überträgt der Übergangs-
und Präemphasislogikblock
ein Präemphasissignal
mit einem spezifizierten Wert an das erste Stromauswahlmodul. Das
erste Stromauswahlmodul erzeugt dann einen korrespondierenden Präemphasisstrom
für das Übergangsbit.
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In
der beschriebenen Ausführungsform
der Erfindung übertragt,
wenn kein Übergang
erfolgt ist, der Präemphasis-
und Übergangslogikblock
ein Präemphasissignal
mit einem zweiten spezifizierten Wert. In der beschriebenen Ausführungsform
der Erfindung wird ein Präemphasissignal
für jede
Bitperiode übertragen.
Wenn das Präemphasisbit
einen ersten logischen Wert hat, erzeugt der Präemphasisstromblock einen positiven
Strom zum Summieren mit dem Primärstrom.
Wenn das Präemphasisbit
einen zweiten logischen Wert hat, erzeugt der Präemphasisstromblock einen negativen
Strom zum Summieren mit dem Primärstrom.
Wenn ein Übergang festgestellt
wird, wird ein positiver Strom zum Summieren mit dem Primärstrom erzeugt
(Schritt 278). Wenn kein Übergang erfolgt ist, wird ein
negativer Präemphasisstrom
zum Summieren mit dem Primärstrom
erzeugt (Schritt 280). Schließlich enthält die Erfindung Summieren
eines Primärstrompegels
mit einem Präemphasisstrompegel
an einem Tx-Leitungstreiberausgang (Schritt 282), um einen
Ausgangsstrom zu erzeugen.
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Die
hierin offenbarte Erfindung lässt
verschiedene Abwandlungen und alternative Formen zu. Daher wurden
spezifische Ausführungsformen als
Beispiel in den Zeichnungen und der ausführlichen Beschreibung dargestellt.
Es versteht sich jedoch, dass die Zeichnungen und ausführliche
Beschreibung nicht dazu vorgesehen sind, um die Erfindung auf die
bestimmte offenbarte Form zu beschränken, sondern dass die Erfindung
im Gegenteil alle Abwandlungen, Äquivalente
und Alternativen einschließen
soll, die in den Rahmen der vorliegenden Erfindung fallen, wie durch
die Patentansprüche definiert.