JP2002510166A

JP2002510166A - ギガボー速度のデータ通信用のｃｍｏｓドライバとオンチップ終端器

Info

Publication number: JP2002510166A
Application number: JP2000540654A
Authority: JP
Inventors: アーン，ギジュン; ジェオン，デオ−キョン; キム，ギュドン
Original assignee: シリコン・イメージ，インコーポレーテッド
Priority date: 1998-01-20
Filing date: 1999-01-20
Publication date: 2002-04-02
Anticipated expiration: 2019-01-20
Also published as: KR100687669B1; EP1050138B1; AU2560299A; WO1999037067A1; DE69930371D1; EP1050138A1; DE69930371T2; KR20010034228A; CA2308493A1; JP4344475B2

Abstract

(57)【要約】新たな非常に高速なCMOS技術を用いてキ゛カ゛ホ゛ー速度で動作するCMOSト゛ライハ゛を実現する。かかるト゛ライハ゛は、GaAs又はハ゛イホ゜ーラ技術を使用するト゛ライハ゛に比べて容易に製造可能であり、更に他のCMOS回路と容易に一体化され得る。キ゛カ゛ホ゛ーCMOSト゛ライハ゛を利用する通信システムには、外部終端器を有する受信機に比較してインタ゛クタンスに寄生容量が存在する状態で歪みを大幅に低減するためのオンチップ終端器を有する受信機が更に含まれる。更に、この通信システムには、位相追跡器とフレームアライナが含まれる。位相追跡器はオーハ゛ーサンフ゜リンク゛されたテ゛ータの最多遷移エッシ゛を連続して監視し、受信機のクロック位相が送信側の位相を追跡するようにする。フレームアライナは、シリアルテ゛ータストリーム内の単一のコンマ文字を用いてテ゛ータワート゛の即時の同期を可能にするコンマ検出器を含む。

Description

【発明の詳細な説明】

【０００１】

【関連出願の相互参照】

本出願は、本出願人（Gijung Ahn、Deog-Kyoon Jeong、Gyudong Kim）が1998 年１月20日に仮出願した「1.25 GBaud CMOS Driver and On-Chip Termination f
or Gigabit Ethernet PHY Chip」という名称の米国仮出願番号60／071,879の恩典を請求しています。本出願は、また、本出願人（Deog-Kyoon Jeong、Gijung A
hn）が1998年９月４日に出願した「System and Method for High-Speed,Synchro
nized Data Communication」という名称の米国特許出願番号09／146,818の一部継続出願である。

【０００２】

【技術分野】

本発明は、データ通信システムに関する。とりわけ、本発明は、高速の送信機
と高速の受信機を含む高速通信システムに関する。

【０００３】

【関連技術の説明】

電子技術とコンピュータ技術が発達を続けるにつれて、すぐ近くに又は少し離
れて配置された異なる装置間での情報通信は、ますます重要になってきている。
例えば、回路基板上の異なるチップ、システム内の異なる回路基板、及び互いに
異なるシステム間の高速通信を提供することが、現在、かつてないほど望まれて
いる。また、特にグラフィックス又はビデオ情報、マルチ入出力チャネル、ロー
カルエリアネットワーク等を用いる集約的なデータ消費システムにおけるデータ
通信に必要とされる大量のデータを考慮して、非常に高速でかかる通信を提供す
ることが、ますます望まれている。

【０００４】個々のパーソナルコンピュータ、ワークステーション、又は他のコンピュータ
装置（それらの装置の内部では、データがパラレルデータバスを用いて通常内部
的に転送される）が比較的簡単な伝送ラインを介して互いに通信できることが、
特に望まれている。現在共通に利用可能なコンピュータシステム内の64ビット幅
及びより広い幅のデータ経路とは対照的に、かかる伝送ラインには、概して１つ
又は２つの導体だけが含まれる。

【０００５】多くの場合、オーバーサンプリングを含む通信システムを利用して、伝送され
たデータを回復する。かかるシステムは、記号（ビット）が伝送されている速度
より速い速度で入力シリアルデータストリームをサンプリングする受信機を含む
。例えば、３倍（３ｘ）オーバーサンプリング受信機において、入力データスト
リームは、記号の速度に比べて約３倍の速度でサンプリングされる。しかしなが
ら、データの転送速度が非常に高速である場合、かかる受信機を効果的に実現す
るために克服すべき様々な問題がある。例えば、寄生容量とインダクタンスは、
通常、受信された信号にかなりの歪みをもたらす。

【０００６】ギガビットイーサネット規格（IEEE802.3ｚ）の物理層は、ギガボー速度で動作するいわゆるＰＨＹチップを必要とする。伝統的に、かかるＰＨＹチップを実
現するためにGaAs（ガリウム砒素）又はバイポーラ技術を利用していた。しかし
ながら、GaAs及びバイポーラ回路は、他のＣＭＯＳ（相補型金属酸化膜半導体）
回路と容易に一体化され得ず、ＣＭＯＳ回路に比べて製造コストが一般に高い。

【０００７】

【発明の概要】

本発明により、上述したニーズは満たされ、問題は解決する。新たな非常に高
速のＣＭＯＳ技術を用いてギガボー速度で動作するＣＭＯＳドライバを実現する
。かかるドライバは、GaAs又はバイポーラ技術を用いるドライバに比べて容易に
製造され、更に他のＣＭＯＳ回路と容易に一体化され得る。ギガボーのＣＭＯＳ
ドライバを利用する通信システムには、外部終端器を有する受信機と比較してイ
ンダクタンスに寄生容量が存在する状態で歪みを大幅に減らすためのオンチップ
終端器を有する受信機が更に含まれる。更に、通信システムには、位相追跡器と
フレームアライナが含まれる。位相追跡器は、受信機のクロックの位相が送信機
のクロックを追跡するようにオーバーサンプリングされたデータの最も頻繁に遷
移するエッジを絶えず監視する。フレームアライナは、シリアルデータストリー
ム内の単一のコンマ文字を用いてデータワードの即時の同期を可能とするコンマ
検出器を含む。

【０００８】

【発明の実施の形態】

図１は、本発明の好適な実施態様に従ってギガボーのＣＭＯＳドライバ108を利用する通信システム100のブロック図を示す。システム100には、送信機（ＴＸ
）102、受信機（ＲＸ）104、及び位相同期ループ（ＰＬＬ）106が含まれる。

【０００９】図１に示すように、送信機102が1.25ギガビット／秒（Gbps）の信号を伝送媒体へ出力する。もちろん、特定の信号速度は、本発明の範囲内で変更できる。送
信機102には、差動電圧ドライバ（ギガボーのＣＭＯＳドライバ）108、シリアラ
イザ110、及びデータリタイマ112が含まれる。

【００１０】好適な実施態様によれば、データリタイマ112が125MHzの外部クロック、及びエンコーダからのＤＣ平衡及び制限されたランレングス10ビットパラレルデータ
ストリームを受信する。データリタイマ112は外部クロックを用いてデータストリームのタイミングを調節する。

【００１１】シリアライザ110は、データリタイマ112からの調整された10ビットパラレルデ
ータストリームを受信する。シリアライザ110は、ＰＬＬ106から10個の位相クロ
ックも受信する。シリアライザ110は10個の位相クロックを利用して10ビットパラレルデータストリームをシリアルビットストリームへと変換する。

【００１２】差動電圧ドライバ108は、シリアライザ110からシリアルビットストリームを受
信する。差動電圧ドライバ108は、シリアルビットストリームを外部クロックの1
25MHzの速度の10倍である、1.25Gbpsで媒体上へドライブする。

【００１３】 1.25Gbpsの信号を伝送する伝送媒体は、従来の外部抵抗で終端されていない。
代わりに、伝送媒体は、受信機104内のオンチップ終端回路114により終端される
。オンチップ終端回路114を用いることにより外部終端器に比べて信号の歪みが低減される。受信機104には、オンチップ終端回路114に加えて、３倍（３ｘ）オ
ーバーサンプラ116、位相追跡器118、ＲＸクロックセレクタ120、及びフレームアライナ122が含まれる。

【００１４】オーバーサンプラ116は、オンチップ終端器114からデータ信号を受信する。オ
ーバーサンプラ116は、ＰＬＬ106により供給される30個の位相クロックを利用し
てデータ信号をオーバーサンプリングし、30個のサンプリングされたビットを並
列に生成する。３ｘオーバーサンプラ116は、並列にサンプリングされた30個のビットを位相追跡器118へ与える。位相追跡器118とＲＸクロックセレクタ120は、オーバーサンプリングされたデータからクロックとデータを回復するように動
作して、その回復されたデータストリームをフレームアライナ122へ与える。好適な実施態様において、フレームアライナ122は、回復されたデータストリームの中のコンマ文字を探索して、かかるコンマ文字を発見した際にワード間に即時
の位置合わせの境界を作る。

【００１５】システム100の好適な実施態様によれば、ＴＸ102とＲＸ104間でのクロック周波数の0.1％未満の差は、許容され得る。ＰＬＬ106は、クロック周波数の差をそ
の許容誤差範囲内に保つように動作する。

【００１６】図２は、本発明の好適な実施態様に従って高速シリアライザ110の回路図を示す。シリアライザ110は、スイッチングエレメントとして用いられるＮＭＯＳ（ｎ型金属酸化膜半導体）トランジスタ、及び負荷として用いられるＰＭＯＳ（ｐ
型金属酸化膜半導体）トランジスタ（Ｍ１、Ｍ２、Ｍ３）からなる。これらのト
ランジスタを用いて差動擬似ＮＭＯＳ論理回路を形成する。

【００１７】ＰＭＯＳトランジスタに関して、Ｍ１は、供給電圧に結合されたソース、接地
に結合されたゲート、及びＭ２とＭ３のソースに結合されたドレインを有する。
動作上、Ｍ１はコモンモード電圧をプルダウンして、その結果、出力電圧は、ほ
ぼ半分の供給電圧（Vdd／２）を小さなスイングで揺り動かす。Ｍ２は、接地に結合されたゲート、及び第１のＮＭＯＳトランジスタネットワーク202に結合されたドレインを有する。Ｍ３は、接地に結合されたゲート、及び第２のＮＭＯＳ
トランジスタネットワーク204に結合されたドレインを有する。

【００１８】その第１のネットワーク202には、Ｍ２のドレインに結合された第１のノード2
06が含まれる。その第１のノード206は、差動電圧ドライバ108の負の入力端子に
も結合される。更に、その第１のノード206は、ＮＭＯＳトランジスタの10個の列（210、211、・・、219）に結合される。それぞれの列210〜219には、第１のノード206と接地との間で直列に結合された３つのＮＭＯＳトランジスタが含まれる。例えば、第１の列210には、第１のノード206に結合されたソースを有する
第１のＮＭＯＳトランジスタ210a、その第１のＮＭＯＳトランジスタ210aのドレ
インに結合されたソースを有する第２のＮＭＯＳトランジスタ210b、及びその第
２のＮＭＯＳトランジスタ210bのドレインに結合されたソースと、接地に結合さ
れたドレインを有する第３のＮＭＯＳトランジスタ210cが含まれる。第１のＮＭ
ＯＳトランジスタ210aのゲートは、ＰＬＬ106から５番目の位相クロック信号（c
k4）を受信するように結合される。第２のＮＭＯＳトランジスタ210bのゲートは
、ＰＬＬ106から１番目の位相クロック信号（ck0）を受信するように結合される
。最後に、第３のＮＭＯＳトランジスタ210cのゲートは、データリタイマ112から１番目のデータ信号（d0）を受信するように結合される。

【００１９】同様に、第２の列211には、第１のノード206と接地との間で直列に結合された
３つのＮＭＯＳトランジスタ（211a〜211c）が含まれる。第１のＮＭＯＳトラン
ジスタ211aのゲートは、ＰＬＬ106から６番目の位相クロック信号（ck5）を受信
するように結合される。第２のＮＭＯＳトランジスタ211bのゲートは、ＰＬＬ10
6から２番目の位相クロック信号（ck1）を受信するように結合される。最後に、
第３のＮＭＯＳトランジスタ211cのゲートは、データリタイマ112から２番目のデータ信号（d1）を受信するように結合される。

【００２０】ゲート上の信号を適切にインクリメントする、他の列212〜219も同様である。
例えば、10番目の列219に関して、第１のＮＭＯＳトランジスタ219aのゲートは、ＰＬＬ106から４番目の位相クロック信号（ck3）を受信するように結合される
。第２のＮＭＯＳトランジスタ219bのゲートは、ＰＬＬ106から10番目の位相クロック信号（ck9）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ219cのゲートは、データリタイマ112から10番目のデータ信号（d9）を受信するように結合される。

【００２１】第２のネットワーク204には、Ｍ３のドレインに結合される第２のノード208が
含まれる。その第２のノード208は、差動電圧ドライバ108の正の入力端子にも結
合される。更に、その第２のノード208は、ＮＭＯＳトランジスタの10個の列（2
20、221、・・、229）に結合される。それぞれの列220〜229には、第２のノード
208と接地との間で直列に結合された３つのＮＭＯＳトランジスタが含まれる。例えば、第１の列220には、第２のノード208に結合されたソースを有する第１の
ＮＭＯＳトランジスタ220a、その第１のＮＭＯＳトランジスタ220aのドレインに
結合されたソースを有する第２のＮＭＯＳトランジスタ220b、及びその第２のＮ
ＭＯＳトランジスタ220bのドレインに結合されたソースと、接地に結合されたド
レインを有する第３のＮＭＯＳトランジスタ220cが含まれる。第１のＮＭＯＳト
ランジスタ220aのゲートは、ＰＬＬ106から５番目の位相クロック信号（ck4）を
受信するように結合される。第２のＮＭＯＳトランジスタ220bのゲートは、ＰＬ
Ｌ106から１番目の位相クロック信号（ck0）を受信するように結合される。最後
に、第３のＮＭＯＳトランジスタ220cのゲートは、データリタイマ112から反転されたバージョンの１番目のデータ信号（反転d0）を受信するように結合される
。

【００２２】同様に、第２の列221には、第２のノード208と接地との間で直列に結合された
３つのＮＭＯＳトランジスタ（221a〜221c）が含まれる。第１のＮＭＯＳトラン
ジスタ221aのゲートは、ＰＬＬ106から６番目の位相クロック信号（ck5）を受信
するように結合される。第２のＮＭＯＳトランジスタ221bのゲートは、ＰＬＬ10
6から２番目の位相クロック信号（ck1）を受信するように結合される。最後に、
第３のＮＭＯＳトランジスタ221cのゲートは、データリタイマ112から反転されたバージョンの２番目のデータ信号（反転d1）を受信するように結合される。

【００２３】ゲート上の信号を適切にインクリメントする、他の列222〜229も同様である。
例えば、10番目の列229に関して、第１のＮＭＯＳトランジスタ229aのゲートは、ＰＬＬ106から４番目の位相クロック信号（ck3）を受信するように結合される
。第２のＮＭＯＳトランジスタ229bのゲートは、ＰＬＬ106から10番目の位相クロック信号（ck9）を受信するように結合される。最後に、第３のＮＭＯＳトランジスタ229cのゲートは、データリタイマ112から反転されたバージョンの10番目のデータ信号（反転d9）を受信するように結合される。

【００２４】図３は、本発明の好適な実施態様に従って差動電圧ドライバ108の回路図を示す。通信システム100は、電流モードドライバの代わりにかかる差動電圧ドライバ108を用いる。なぜなら、電流モードドライバは、ボンディングワイヤとパッドによる大きな寄生容量及びインダクタンスが存在する状態で高速信号を伝送ラ
イン上へドライブするのに適していないからである。差動電圧ドライバ108は、第１のインバータ回路302a及び第２のインバータ回路302bからなる。

【００２５】第１のインバータ回路302aは、ＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジ
スタＭ２、及びインバータ304aからなる。ＮＭＯＳトランジスタＭ１は、供給電
圧に結合されたゲート、第１のノード306aに結合されたドレイン、及び第２のノ
ード308aに結合されたソースを有する。ＰＭＯＳトランジスタＭ２は、接地に結
合されたゲート、第１のノード306aに結合されたドレイン、及び第２のノード30
8aに結合されたソースを有する。インバータ304aは、第１のノード306aに結合さ
れた入力、及び第２のノード308aに結合された出力を有する。また、その第１の
ノード306aは、シリアライザ110から負の極性（−）の出力を受信するように結合される。また、その第２のノード308aは、正の極性（＋）の出力を伝送媒体（
例えば、ケーブル）へ出力するように結合される。従って、第１のインバータ回
路302aの回路要素は、シリアライザ110から負の極性のデータ信号を受信して、その信号を反転し、正の極性のデータ信号を伝送媒体へ出力するように動作する
。Ｍ１とＭ２は、インバータ304aの電圧スイングを減少させる、並びに出力イン
ピーダンスを減少させるフィードバック抵抗として使用される。

【００２６】第２のインバータ回路302bは、ＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジ
スタＭ２、及びインバータ304bからなる。ＮＭＯＳトランジスタＭ１は、供給電
圧に結合されたゲート、第１のノード306bに結合されたドレイン、及び第２のノ
ード308bに結合されたソースを有する。ＰＭＯＳトランジスタＭ２は、接地に結
合されたゲート、第１のノード306bに結合されたドレイン、及び第２のノード30
8bに結合されたソースを有する。インバータ304bは、第１のノード306bに結合さ
れた入力、及び第２のノード308bに結合された出力を有する。また、その第１の
ノード306bは、シリアライザ110から正の極性（＋）の出力を受信するように結合される。また、その第２のノード308bは、負の極性（−）の出力を伝送媒体（
例えば、ケーブル）へ出力するように結合される。従って、第２のインバータ回
路302bの回路要素は、シリアライザ110から正の極性のデータ信号を受信して、その信号を反転し、負の極性のデータ信号を伝送媒体へ出力するように動作する
。Ｍ１とＭ２は、インバータ304bの電圧スイングを減少させる、並びに出力イン
ピーダンスを減少させるフィードバック抵抗として使用される。

【００２７】図４Ａは、電流モードドライバ408の典型的な回路構成を示し、図４Ｂは、電圧モードドライバ108の典型的な回路構成を示す。電圧モードドライバ108は、本
発明の好適な実施態様に従っている。

【００２８】いずれの場合も、ドライバ（408又は108）は、ボンディングワイヤとボンディ
ングパッドを一般に含む接続を介して伝送媒体に結合される。伝送媒体とそれへ
の接続は、２本のラインの各々に関して２個のコンデンサＣ₁、Ｃ₂、及びインダ
クターＬによりモデル化されている。Ｃ₂は各伝送ラインのキャパシタンスを表し、各コンデンサＣ₂は伝送ラインと接地との間に結合される。各ＬＣ回路（インダクターＬとコンデンサＣ₁とからなる）は、ボンディングワイヤとボンディングパッドによる寄生インダクタンスと寄生容量を表す。伝送媒体のもう一方の
端部は、適切な接続（終端を含む）を介して受信機に結合される。適切な接続は
、ドライバが電流モードドライバ408か、電圧モードドライバ108であるかにより
変更する。

【００２９】図５は、本発明の好適な実施態様に従って図４に示される構成のもとにシミュ
レートされた波形を示す。シミュレーションの目的で、伝送媒体とそれへの接続
の寄生効果をモデル化するために、インダクタンスＬは、４nHであるように設定
され、２つのコンデンサＣ₁、Ｃ₂は、それぞれ、２pF、４pFであるように設定さ
れた。

【００３０】図５Ａに示すように、重大な符号間干渉は、電流モードドライバ408の構成において発生する。この符号間干渉は、ゆっくり、受動的に一定の電流をプルアッ
プしプルダウンすると考えられる。対照的に、図５Ｂに示すように、かなりの量
の歪みだけが、電圧モードドライバ108の構成において発生する。これは、電圧モードドライバ108が信号を２方向（上りと下り）に能動的にドライブするからである。

【００３１】図６は、本発明の好適な実施態様に従ってオンチップ終端回路114の回路図を示す。図６に示すように、オンチップ終端回路は、共通ゲートＣＭＯＳ構成に基
づいている。特に、オンチップ終端回路114には、内部電圧分周器602、インピー
ダンス整合バイアス回路604、外部抵抗606、及び共通ゲートＭＯＳトランジスタ
構成608が含まれる。

【００３２】好適な実施態様に従って、内部電圧分周器602には、４つの抵抗（610、612、6
14、616）と３つのノード（Ｖ_h、Ｖ_m、Ｖ_I）が含まれる。４つの抵抗は、供給電
圧と接地との間で直列に結合される。３つのノードは、４つの抵抗間に存在する
。第１の抵抗610は、供給電圧を第１のノードＶ_hに結合する。第２の抵抗612は、第１のノードＶ_hを第２のノードＶ_mに結合する。第３の抵抗614は、第２のノードＶ_mを第３のノードＶ_Iに結合する。第４の抵抗616は、第３のノードＶ_Iを接
地に結合する。Ｖ_hにおける電圧は比較的高く、Ｖ_Iにおける電圧は比較的低く、
そしてＶ_mにおける電圧は中間である。最後に、３つのノードのそれぞれは、バイアス回路604に結合される。従って、内部電圧分周器602は、３つの基準電圧を
生成する。

【００３３】好適な実施態様において、バイアス回路604には、３つの演算増幅器（オペアンプ）618、620、622、及び７つのトランジスタ（Ｍ０〜Ｍ６）が含まれる。第１のオペアンプ618は、電圧分周器602のＶ_mに結合された負の端子、第１のノード624に結合された正の端子、及び第２のノード626に結合された出力端子を有す
る。第２のオペアンプ620は、電圧分周器602のＶ_hに結合された正の端子、第３のノード628に結合された負の端子、及び第４のノード630に結合された出力端子
を有する。また、その第４のノード630は、電圧Ｖ_Pとして表示されている。第３
のオペアンプ622は、Ｖ_Iに結合された正の端子、第５のノード632に結合された負の端子、及び第６のノード634に結合された出力端子を有する。また、その第６のノード634は、電圧Ｖ_Nとして表示されている。

【００３４】第１のトランジスタＭ０は、供給電圧に結合されたソース、第１のノード624 に結合されたドレイン、及び第２のノード626に結合されたゲートを有するＰＭＯＳトランジスタからなる。第２のトランジスタＭ１は、供給電圧に結合された
ソース、第７のノード636に結合されたドレイン、及び第２のノード626に結合さ
れたゲートを有するＰＭＯＳトランジスタからなる。第３のトランジスタＭ２は
、供給電圧に結合されたソース、第３のノード628に結合されたドレイン、及び第２のノード626に結合されたゲートを有するＰＭＯＳトランジスタからなる。従って、最初の３つのトランジスタＭ０〜Ｍ２のそれぞれは、第１のオペアンプ
618の出力により制御されるゲートを有するＰＭＯＳトランジスタからなる。

【００３５】第４のトランジスタＭ３は、供給電圧に結合されたソース、第５のノード632 に結合されたドレイン、及び第６のノード634（Ｖ_N）に結合されたゲートを有す
るＮＭＯＳトランジスタからなる。第５のトランジスタＭ４は、第３のノード62
8に結合されたソース、接地に結合されたドレイン、及び第４のノード630（Ｖ_P ）に結合されたゲートを有するＰＭＯＳトランジスタからなる。第６のトランジ
スタＭ５は、第７のノード636に結合されたソースとゲート、及び接地に結合されたドレインを有するＮＭＯＳトランジスタからなる。最後に、第７のトランジ
スタＭ６は、第５のノード632に結合されたソース、接地に結合されたドレイン、及び第７のノード636に結合されたゲートを有するＮＭＯＳトランジスタからなる。

【００３６】外部抵抗606は抵抗器を含み、Reの抵抗値を有するものとして表され、バイアス回路604の第１のノード624と接地との間に結合される。外部抵抗606は、基準インピーダンスとして用いられる。

【００３７】共通ゲートＭＯＳトランジスタ構成608には、２つのＮＭＯＳトランジスタＭ７、Ｍ９、及び２つのＰＭＯＳトランジスタＭ８、Ｍ10が含まれる。第１のＮＭ
ＯＳトランジスタＭ７は、供給電圧に結合されたソース、第１の出力ノード638 に結合されたドレイン、及びバイアス回路604の第６のノード634に結合されたゲ
ートを有する。第１のＰＭＯＳトランジスタＭ８は、第１の出力ノード638に結合されたソース、接地に結合されたドレイン、及びバイアス回路604の第４のノード630に結合されたゲートを有する。第１の出力ノード638は、終端の目的のた
めに伝送媒体から正の極性のラインに結合される。第２のＮＭＯＳトランジスタ
Ｍ９は、供給電圧に結合されたソース、第２の出力ノード640に結合されたドレイン、及びバイアス回路604の第６のノード634に結合されたゲートを有する。第
２のＰＭＯＳトランジスタＭ10は、第２の出力ノード640に結合されたソース、接地に結合されたドレイン、及びバイアス回路604の第４のノード630に結合され
たゲートを有する。第２の出力ノード640は、終端の目的のために伝送媒体の負の極性のラインに結合される。

【００３８】動作上、バイアス回路604は、共通ゲートＭＯＳトランジスタ構成608のゲート
にバイアス電圧Ｖ_PとＶ_Nを供給することにより終端電圧と終端インピーダンスを
制御する。バイアス回路604の内部において、トランジスタＭ０、Ｍ１、Ｍ２、Ｍ５、Ｍ６は、カレントミラーとして接続される。カレントミラーにおける全電
流は、Ｖ_m／Reとして設定される。トランジスタＭ７、Ｍ９は、Ｍ３の複製（rep
lica）である。トランジスタＭ８、Ｍ10は、Ｍ４の複製である。Ｍ３は、Ｖ_Iにおいて電流Ioを生じる。Ｍ４は、Ｖ_hにおいて電流Ioを生じる。

【００３９】図７は、本発明の好適な実施態様に従って、75オームの伝送ラインに対する図
６に示すようなオンチップ終端回路114の特性を示す。電圧702と電流704の両方の特性を示す。更に、電圧対電流のグラフ706も示す。

【００４０】電圧対電流のグラフ706は、正味電流706a、ＰＭＯＳトランジスタ電流706b、及びＮＭＯＳトランジスタ電流706cを示す。グラフ706は、ＰＭＯＳトランジスタ、又はＮＭＯＳトランジスタのインピーダンスが直線的ではないけれども、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせた効果は、電圧が約Vd
d／２の場合には、ほぼ直線的であることを示している。特に、電圧分周器の抵抗値が、結果として（Ｖ_h−Ｖ_m）＝（Ｖ_m−Ｖ_I）となる場合、終端抵抗Ｒ_Tと外部抵抗Reとの間の関係は、以下のようになる。Ｒ_T＝（Ｖ_h−Ｖ_m）／Io＝Re・（Ｖ_h−Ｖ_m）／Ｖ_m 上記の式は、（Ｖ_h−Ｖ_m）とＶ_mの双方がVddに比例することからインピーダン
スが供給電圧とは関係ないことを示している。電力消費と終端抵抗の範囲との間
にトレードオフが存在する。

【００４１】図８は、従来の受信機804の外部に外部終端器806を用いる従来の受信機構成80
1（図８Ａ）を、本発明の好適な実施態様に従って受信機104内のオンチップ終端
器114を利用する受信機構成802（図８Ｂ）と対比する。図８に示すように、従来
の受信機構成801は、伝送媒体のキャパシタンスＣ₂と従来の受信機804のＬＣ回路（ＬとＣ₁）との間に配置された外部終端器806を有する。これに対して、受信
機構成802は、従来の受信機804のＬＣ回路（ＬとＣ₁）と従来の受信機804の残り
の部分との間にオンチップ終端器114を有する。

【００４２】図９は、図８Ａに従って外部終端器を用いる受信機の第１のシミュレートされ
た波形901（図９Ａ）を、図８Ｂによるオンチップ終端器を利用する受信機の第２のシミュレートされた波形902（図９Ｂ）と対比する。シミュレーションは、Ｌ＝４nH、Ｃ₁＝２pF、Ｃ₂＝４pFの値を仮定して実行された。また、そのシミュ
レーションは、75オームの媒体を介してドライブされる理想的な矩形パルス列を
仮定した。図９に示すように、第１のシミュレートされた波形901に比較して第２のシミュレートされた波形902においては、歪みが大幅に低減されていることがわかる。従って、オンチップ終端器114を用いることにより受信された信号の歪みが低減される。

【００４３】図10は、本発明の好適な実施態様に従って位相追跡器118（図10Ａ）とフレームアライナ122（図10Ｂ）のブロック図を示す。図10Ａに示される好適な実施態様において、位相追跡器118には、サンプルロテータ1002、第１のＤ型フリップフロップ（ＤＦＦ）アレイ1004、第２のＤ型フリップフロップ（ＤＦＦ）アレイ
1006、最多遷移エッジファインダ1008、位相決定回路1010、及び位相カウンタ10
12が含まれる。

【００４４】好適な実施態様において、ロテータ1002は、サンプラ116から並列に30個のサンプルを受信する。ロテータ1002は、位相カウンタ1012からの信号を用いてサン
プルを再編成し、サンプルのタイミングをＲＸクロック領域へと適用する。回転
したサンプルは、ロテータ1002によりＤＦＦアレイ1004、1006に供給される。２
つのＤＦＦアレイ1004，1006は、制御目的のためにＲＸクロックセレクタ120からＲＸクロック信号も受信する。特に、第１の15個のサンプルを第１のＤＦＦア
レイ1004に供給し、第２の15個のサンプルを第２のＤＦＦアレイ1006の後半部に
供給する。第１のＤＦＦアレイ1004は、その内容を第２のＤＦＦアレイ1006の前
半部に供給する。第２のＤＦＦアレイ1006は、フレームアライナ122に対して並列に10ビットのデータを出力し、また、その内容をファインダ1008にも出力する
。

【００４５】好適な実施態様において、ファインダ1008は、第２のＤＦＦ1006により供給さ
れる内容において最多の遷移エッジを判断する。最多エッジの情報は、ファイン
ダから位相決定回路1010に渡される。オーバーサンプリングされたデータの最多
遷移エッジの連続した監視により、ＲＸクロックの位相は送信機のクロックを追
跡する。好適な実施態様において、位相決定回路1010は最多遷移エッジ情報を使
用して、アップ信号又はダウン信号のどちらが位相カウンタ1012に送られるべき
かを決定する。位相カウンタ1012は、位相決定回路1010から受信したアップ又は
ダウン信号を利用して10ビット位相ポインタをロテータ1002及びクロックセレク
タ120へ供給する。位相ポインタは、30個のＰＬＬクロック中のどのクロックが送信機102のクロックに最も近いかを示す。

【００４６】図10Ｂに示す好適な実施態様において、フレームアライナ122には、Ｄ型フリップフロップ（ＤＦＦ）アレイ1016、コンマ検出器1018、コンマポインタ1020、
及びデータセレクタ1022が含まれる。ＤＦＦアレイ1016は位相追跡器118からの位置合わせされていない先行９ビットワードのデータを格納し、それらのデータ
をコンマ検出器1018へ供給する。また、コンマ検出器1018は、位相追跡器118からの位置あわせされていない現在の10ビットワードのデータも受け取る。コンマ
検出器1018は、19ビットのデータシーケンスにわたって探索し、００１１１１１
０１０．のビットのシーケンスを構成するコンマを検出する。コンマポインタ10
20を使用しながらコンマの検出位置を格納する。データセレクタ1022がコンマポ
インタ1020を使用して新たなコンマが検出されるまで位置合わせされた10ビット
ワードのデータを抜き出す。

【図面の簡単な説明】

【図１】本発明の好適な実施態様に従ってギガボーＣＭＯＳドライバを利用する通信シ
ステムのブロック図を示す。

【図２】本発明の好適な実施態様に従って高速シリアライザの回路図を示す。

【図３】本発明の好適な実施態様に従って差動電圧ドライバの回路図を示す。

【図４Ａ】電流モードドライバの典型的な回路構成を示す。

【図４Ｂ】本発明の好適な実施態様に従って電圧モードドライバの典型的な回路構成を示
す。

【図５】本発明の好適な実施態様に従って図４に示される構成のもとにシミュレートさ
れた波形を示す。

【図６】本発明の好適な実施態様に従ってオンチップ終端回路の回路図を示す。

【図７】本発明の好適な実施態様に従って75オーム伝送ラインに対する図６に示すオン
チップ終端回路の特性を示す。

【図８Ａ】従来の受信機の外部に外部終端器を使用する従来の受信機構成のシミュレート
された波形を示す。

【図８Ｂ】本発明の好適な実施態様に従って受信機内のオンチップ終端器を利用する受信
機構成のシミュレートされた波形を示す。

【図９Ａ】図８Ａに従って外部終端器を使用する受信機のシミュレートされた波形を示す
。

【図９Ｂ】図８Ｂに従ってオンチップ終端器を利用する受信機のシミュレートされた波形
を示す。

【図１０Ａ】本発明の好適な実施態様に従って位相追跡器のブロック図を示す。

【図１０Ｂ】本発明の好適な実施態様に従ってフレームアライナのブロック図を示す。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者ジェオン，デオ−キョン大韓民国キュンギ−ド，スンナム−シ，バンダン−グ，スー−ヒュン−ドン，ヒョジャチョン・602−1901 (72)発明者キム，ギュドンアメリカ合衆国カリフォルニア州94086，サニーベイル，ノース・マチルダ・ナンバーシー205・450 Ｆターム(参考） 5K029 AA03 AA11 CC01 DD02 EE02

Claims

【特許請求の範囲】

【請求項１】第１の端部と第２の端部を含む伝送媒体と、デジタルデータをデータ信号に変換するため、及びそのデジタルデータを前記
伝送媒体上へドライブするために前記伝送媒体の前記第１の端部に結合され、相
補型金属酸化膜半導体（ＣＭＯＳ）のドライバを含む送信機と、及び前記伝送媒体からデータ信号を受信するため、及びそのデータ信号からデジタ
ルデータを回復するために前記伝送媒体の前記第２の端部に結合され、データ信
号の歪みを大幅に低減するためにオンチップ終端器を含む受信機とを含む、デジ
タルデータの高速通信用のシステム。
【請求項２】データ信号がシリアルデータ信号からなり、前記送信機が高速シリアライザを
更に含む、請求項１のシステム。
【請求項３】前記ＣＭＯＳドライバが差動電圧ドライバを含む、請求項１のシステム。
【請求項４】前記ＣＭＯＳドライバが、データ信号を少なくともギガボー速度で前記伝送媒
体上へドライブする、請求項１のシステム。
【請求項５】前記送信機及び前記受信機に結合された位相同期ループであって、前記送信機
からクロック信号を受信して、そのクロック信号に基づいて異なる位相を有する
複数のクロック信号を生成し、その異なる位相を有する複数のクロック信号を前
記受信機に供給する、位相同期ループを更に含む、請求項１のシステム。
【請求項６】前記位相同期ループが、前記異なる位相を有する複数のクロック信号のサブセ
ットを前記送信機へ更に供給する、請求項５のシステム。
【請求項７】前記受信機は、前記異なる位相を有する複数のクロック信号を受信してその異
なる位相を有する複数のクロック信号を用いてデータ信号をオーバーサンプリン
グし、その結果オーバーサンプリングされたデータ信号を生成する、オーバーサ
ンプラを更に含む、請求項６のシステム。
【請求項８】前記受信機は、前記オーバーサンプリングされたデータ信号を受信するため、
及び前記送信機からのクロック信号を追跡するために前記オーバーサンプリング
されたデータ信号の最も頻繁に遷移するエッジを監視するための位相追跡回路を
更に含む、請求項７のシステム。
【請求項９】デジタルデータをデータ信号に変換するため、及びそのデータ信号を伝送媒体
上へドライブするための送信機であって、データ信号を前記伝送媒体上へ少なくともギガボー速度でドライブするための
ＣＭＯＳドライバを含む、送信機。
【請求項１０】データ信号がシリアルデータ信号からなり、前記送信機が高速シリアライザを
更に含む、請求項９の送信機。
【請求項１１】前記ＣＭＯＳドライバが差動電圧ドライバを含む、請求項９の送信機。
【請求項１２】伝送媒体からデータ信号を受信してデジタルデータをそのデータ信号から回復
するための受信機であって、データ信号の歪みを大幅に低減するためのオンチップ終端器を含む、受信機。
【請求項１３】異なる位相を有する複数のクロック信号を用いてデータ信号をオーバーサンプ
リングして、その結果オーバーサンプリングされたデータ信号を生成する、オー
バーサンプラを更に含む、請求項１２の受信機。
【請求項１４】前記受信機は、データ信号を前記伝送媒体上へドライブした送信機からのクロ
ック信号を追跡するために前記オーバーサンプリングされたデータ信号の最も頻
繁に遷移するエッジを監視するための位相追跡回路要素を更に含む、請求項１３
の受信機。
【請求項１５】データワードの同期のためにデータ信号のコンマ文字を見つけるためのコンマ
検出器を更に含む、請求項１２の受信機。