JP4792354B2 - 位相調整機能付きシングルビット乗算回路 - Google Patents

Description

本発明は、電力演算回路として好適な位相調整機能付きシングルビット乗算回路に関するものである。

図８に示されるように、電圧検出部１０１、電流検出部１０２、Ａ／Ｄ変換部１０３,１０４及び乗算部１０５で構成される電力演算回路においては、正確な演算を行うために電圧検出部１０１、電流検出部１０２の容量やインダクタによって発生する位相誤差（遅延、進み）を調整し、補正する必要がある。そのため、製品出荷前に位相調整を行う必要があり、位相調整部１０６，１０７が設けられる。位相調整量は試験結果により求められている。位相調整量を定めるためには、定格の力率１．０と力率０．５の場合に試験により位相誤差を測定し、位相誤差の開きによって位相調整量を決定している。

位相調整部としては、一般的に図９に示されるものが用いられる。図９においては、信号Ｘ（ｎ），Ｙ（ｎ）のどちらかの位相が進んだ信号（図９の例ではＸ（ｎ））側のＡ／Ｄ変換部１０３の出力信号をシフトレジスタ１０８に入力して、１クロックずつ遅延した出力信号を得、遅延量、即ち位相調整量にあわせて出力信号を選択する選択回路１０９を介して出力する。

この場合には、Ａ／Ｄ変換部のサンプリング周波数で位相調整の分解能が決定するため、必要な分解能に応じてＡ／Ｄ変換部の最低動作周波数が決定される。

位相調整の分解能を向上させるため、Ａ／Ｄ変換部の動作周波数を不要に高くすることは、アナログ回路であるＡ／Ｄ変換部の性質上思わしくない。この場合の工夫として、図１０に示されるように、中間値算出回路１１０により２クロック間のデータの補間を取る方法がある。また、どちらかのＡ／Ｄ変換部１０３または１０４をクロックの立下りで変換処理（通常のＡ／Ｄ変換部は立上り動作とする）できるようにする方法がとられる。この方法によれば、クロックの半周期が分解能となる。

一方、ΔΣ変換器によりＡ／Ｄ変換されたシングルビットのデータを演算（加算）する技術が既に特開２００１−９４４３０号公報（特許文献１）や特開２００５−１４２８７７号公報（特許文献２）により知られている。
特開２００１−９４４３０号公報 特開２００５−１４２８７７号公報

位相調整の必要分解能を得るためにＡ／Ｄ変換部の動作周波数を不要に高くすることを避けるために、図１０に示される従来技術は、Ａ／Ｄ変換部にオーバーサンプリング型のΔΣ変換器を使用した場合には変換信号が１ビットであるため、１ビットのまま２クロック間のデータ補間をとることはできない。また、２つあるＡ／Ｄ変換部の一方のクロック位相を半周期にとる従来技術においても、Ａ／Ｄ変換部が１つで時分割処理している場合は利用することができない。つまり、特許文献１や特許文献２に示されるシングルビットΔΣ変調乗算回路に上記従来技術を適用することが難しい。

（本発明の目的）
本発明の目的は、ΔΣ変換部の動作周波数を上げずに、位相調整分解能を上げることができる位相調整機能付きシングルビット乗算回路を提供することである。

上記目的を達成するために、本発明の位相調整機能付きシングルビット乗算回路は、ΔΣ変換部により２つのアナログ信号がそれぞれ変換された１ビットのデジタル信号を乗算するシングルビット演算部を備え、該シングルビット演算部のクロック周波数が前記ΔΣ変換部のクロック周波数の２倍以上の整数倍に設定されたシングルビット乗算回路であって、前記１ビットのデジタル信号をそれぞれ記憶し、記憶した多段出力を前記シングルビット演算部へ入力する２つの多段記憶部と、該多段記憶部から出力される２つの多段出力の出力タイミングを、前記ΔΣ変換部のクロック１周期内の異なる時点に設定する位相調整設定部とを有することを特徴とするものである。

本発明によれば、ΔΣ変換部の動作周波数を上げずに、位相調整分解能を上げることができる。

本発明を実施するための最良の形態は後述する実施例１および２に記載の通りである。

本発明は、高い周波数帯域ほど性能維持が困難であるΔΣ変換部（アナログ゛回路）の動作周波数を上げずに、シングルビット乗算回路自体において位相調整分解能を上げるものである。

図１は、本発明の実施例１である位相調整機能付きシングルビット乗算回路およびその周辺回路を示すブロック図である。

実施例１は信号Ｘ（ｎ）と信号Ｙ（ｎ）に対して時分割で共用されるオーバーサンプリング型ΔΣ変換部からの信号Ｘ（ｎ）と信号Ｙ（ｎ）を乗算するものである。１はアナログ信号の信号Ｘ（ｎ）と信号Ｙ（ｎ）をシングルビットのデジタル信号に変換する共通のΔΣ変換部、２はΔΣ変換部１の信号Ｘ（ｎ）の方の出力を取り込む取込回路、３はΔΣ変換部１の信号Ｙ（ｎ）の方の出力を取り込む取込回路である。４,５は、信号Ｘ（ｎ）と信号Ｙ（ｎ）の位相を粗調整する位相調整部である。

６は本発明の実施例１である位相調整機能付きシングルビット乗算回路であり、シフトレジスタ７，８、シングルビット演算部９および位相調整設定部１０から成る。位相調整機能付きシングルビット乗算回路６は、それ自体が位相を微調整する機能を有する。シフトレジスタ７，８の多段出力は、その平均によりΔΣ変調雑音を除去するためにシングルビット演算部９へ入力される。シフトレジスタ７，８の多段出力タップ数はフィルタの次数によって決まり、このタップ数の変化は位相調整分解能に影響を与えない。シングルビット演算部９は、シングルビット乗算処理を行う２入力１出力の演算回路である。シングルビット演算部９は前記特許文献１に記載されているものと同様のものであって、多ビット信号に変換することなく、２入力を直接乗算する。１０はシフトレジスタ８の出力タイミングをΔΣ変換部１のクロックの立下りに設定する位相調整設定部である。なお、シフトレジスタ７の出力タイミングはΔΣ変換部１のクロックの立上りに設定されている。

１１はクロックを発生するクロック回路であり、周波数ｆのクロックによりΔΣ変換部１および取込回路２,３を動作させ、周波数２ｆのクロックによってシフトレジスタ７,８およびシングルビット演算部９を動作させる。

図１ではデジタル出力信号Ｙ（ｎ）のみの位相が調整されているが、２つのデジタル出力信号Ｘ（ｎ），Ｙ（ｎ）の両方の位相を調整しても良い。また、多段記憶部としてシフトレジスタ７，８が用いられているが、ＲＡＭなどを用いてそのアドレスを移動することによりデータを記憶するものでも良いし、ソフト処理にてこの多段記憶機能を実現するものでも良い。本発明での多段は２段以上を意味するものとする。

図２は、位相機能付きシングルビット乗算回路６のクロックと、その入力信号と、位相調整設定部１０によって出力タイミングが立下り（逆エッジ）に設定されたシフトレジスタ８からの出力信号との関係を示す図である。

シングルビット演算部９は周波数２ｆのクロックの立上りでシフトレジスタ７，８からの出力信号の乗算動作を行う。シフトレジスタ７の出力信号Ｘ（ｎ）はΔΣ変換部１のクロック（周波数ｆ）の立上りでサンプリングされたものである。一方、シフトレジスタ８の出力信号Ｙ（ｎ）はΔΣ変換部１のクロック（周波数ｆ）の立下りでサンプリングされたものである。これにより、半クロック分位相を遅らせた値に対して乗算を行うことができ、よって、通常乗算に比べて２倍の位相調整分解能を得ることができる。なお、通常乗算とは、シングルビット演算部のクロック周波数がΔΣ変換部のクロック周波数と同じ場合を指す。

本発明では、特許文献２のように、システム全体の動作周波数を上げないために、入力１サンプルに対して、位相調整機能付きシングルビット乗算回路６のクロック周波数をΔΣ変換部１のクロック周波数の２倍としている。つまり、乗算出力が２倍になるように動作させる。クロック周波数を２倍にするだけであると、入力信号Ｘ（ｎ），Ｙ（ｎ）に対してシングルビット演算部９は図３のような２倍速演算をする。

本発明では、さらに、２倍速に上述の半クロック遅延を組み合わせている。そのシングルビット演算部９の乗算出力は図４に示されるようになる。図４に示される（２倍速＋半クロック遅延）の動作を行うことで、通常乗算に比べて２倍の位相調整分解能を得ることができる。

通常、演算を行う場合には、ΔΣ変調出力をフィルタに通して多ビットの形にした後、演算を行う。そのため、演算回路に入力させる値は、図１０に示されるように、中間値を求めることが可能になる。さらに、中間値だけでなく、図５に示されるように、サンプリング値ｓａｍｐ１とｓａｍｐ２との間の時間Ｔ１，Ｔ２，Ｔ３での値を演算によって求めることができる。すなわち、
Ｔ１：（３×ｓａｍｐ１＋ｓａｍｐ２）／４
Ｔ２：（ｓａｍｐ１＋ｓａｍｐ２）／２
Ｔ３：（ｓａｍｐ１＋３×ｓａｍｐ２）／４
したがって、時間Ｔ２において多ビットの入力信号Ｘ（ｎ），Ｙ（ｎ）を乗算すると、下記のようになる。

Ｘ（ｎ）{Ｙ（ｎ−１）＋Ｙ（ｎ）}／２
＝{Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ）}／２ ・・・（１）
これに対して、実施例１では、シングルビット演算であるため、演算によって中間値を求めることができない（ＨまたはＬのため）。そのため、２倍速乗算にすることで、演算によって求めた結果と同等に位相調整ができるようにした。つまり、実施例１では、図４の（２倍速＋半クロック遅延）の乗算出力に示されるように、乗算回数の１回目と２回目とで{Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ）}を得ており、これは上記（１）式の結果と同等である。

また、サンプル数（データ）が増えることによって回路規模に影響するのは、演算前のフィルタ部であるが、本実施例においてはシングルビット演算部９での処理速度を上げて行うため、回路規模はほぼ変らず、消費電流も最小限に抑えられる。

なお、実施例１である位相調整機能付きシングルビット乗算回路６は、図６に示されるように、信号Ｘ（ｎ）と信号Ｙ（ｎ）を個別にＡ／Ｄ変換するΔΣ変換部１ａとΔΣ変換部１ｂからの信号に対しても処理することができる。

シングルビット演算部９のクロック周波数を３倍、４倍・・・ｎ倍とすると、さらに高い位相調整分解能を持つシングルビット乗算回路を構成することが可能となる。クロック周波数を４倍にしたときの位相調整設定部とその出力タイミングの例を図７に示す。位相調整設定部１２はデコーダ１３と切換スイッチ１４とからなり、位相調整設定部１２は図１および図６の位相調整設定部１０の位置に接続されるものである。さらに、別の位相調整設定部をシフトレジスタ７のクロック入力側に接続するようにしても良い。

デコーダ１３の接点ａ〜ｄのいずれか１つがシフトレジスタ８（あるいは７）のクロック入力側に接続される。これにより接点ａ〜ｄのいずれか１つから出力されるクロック（シングルビット演算部９のクロックに同期している）の立上りにタイミングを合わせてシフトレジスタ８から出力信号が出力される。

図５において、時間Ｔ１での多ビットの入力信号Ｘ（ｎ），Ｙ（ｎ）を乗算すると、下記のようになる。

Ｘ（ｎ）{３×Ｙ（ｎ−１）＋Ｙ（ｎ）}／４
＝{Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ−１）
＋Ｘ（ｎ）Ｙ（ｎ）}／４ ・・・（２）
これに対して、実施例２では、４倍速乗算にすることで、演算によって求めた結果と同等に位相調整ができるようになる。つまり、実施例２では、乗算回数の１回目ないし４回目で{Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ−１）＋Ｘ（ｎ）Ｙ（ｎ）}を得ており、これは上記（２）式の結果と同等である。

なお、デコーダ１３を使用せず、タイミング信号発生回路を別途設け、位相調整設定部によりタイミング信号の周波数を切り換えるようにしても良い。

本発明は、電力計、電力量計の分野のみならず、変復調技術を用いる分野（通信分野など）に適用することができる。

本発明の実施例１である位相調整機能付きシングルビット乗算回路およびその周辺回路を示す回路図である。 実施例１における各部の動作タイミングを示す図である。 通常乗算出力と２倍速乗算出力を対比して示す図である。 ２倍速乗算出力と実施例１による乗算出力を対比して示す図である。 多ビット信号のサンプリング値の中間値を示す図である。 本発明の実施例１が２つのΔΣ変換部に対して接続されている例を示す回路図である。 本発明の実施例２における位相調整設定部とその出力タイミングを示す図である。 一般的な電力演算回路を示すブロック図である。 従来の位相調整部の一例を示す図である。 従来の位相調整部の他の例を示す図である。

符号の説明

１，１ａ，１ｂ ΔΣ変換部
２，３ 取込回路
４，５ 位相調整部
６ 位相調整機能付きシングルビット乗算回路
７，８ シフトレジスタ（多段記憶部）
９ シングルビット演算部
１０ 位相調整設定部
１１ クロック回路
１２ 位相調整設定部
１３ デコーダ
１４ 接点

Claims (5)

1. ΔΣ変換部により２つのアナログ信号がそれぞれ変換された１ビットのデジタル信号を乗算するシングルビット演算部を備え、該シングルビット演算部のクロック周波数が前記ΔΣ変換部のクロック周波数の２倍以上の整数倍に設定されたシングルビット乗算回路であって、
   前記１ビットのデジタル信号をそれぞれ記憶し、記憶した多段出力を前記シングルビット演算部へ入力する２つの多段記憶部と、該多段記憶部から出力される２つの多段出力の出力タイミングを、前記ΔΣ変換部のクロック１周期内の異なる時点に設定する位相調整設定部とを有することを特徴とする位相調整機能付きシングルビット乗算回路。
2. 前記２つのアナログ信号に対して時分割で共用されるΔΣ変換部からのデジタル信号を処理することを特徴とする請求項１に記載の位相調整機能付きシングルビット乗算回路。
3. 前記２つのアナログ入力信号に対して別個にＡ/Ｄ変換動作を行う２つのΔΣ変換部からのデジタル信号を処理することを特徴とする請求項１に記載の位相調整機能付きシングルビット乗算回路。
4. 前記２つの多段記憶部の一方の出力タイミングを、前記ΔΣ変換部のクロックの立上りに設定し、前記２つの多段記憶部の他方の出力タイミングを、前記ΔΣ変換部のクロックの立下りに設定することを特徴とする請求項１ないし３のいずれかに記載の位相調整機能付きシングルビット乗算回路。
5. 前記２つの多段記憶部の出力タイミングを、前記シングルビット演算部のクロックに同期して設定することを特徴とする請求項１ないし３のいずれかに記載の位相調整機能付きシングルビット乗算回路。

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