ES2341202B1 - Circuito multiplicador de un unico bit con funcion de ajuste de fase. - Google Patents
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Abstract
Circuito multiplicador de un único bit con
función de ajuste de fase.
Aumenta la resolución del ajuste de fase.
Incluye un elemento aritmético de un bit 9 que multiplica señales de
un bit dentro del cual las dos señales analógicas se convierten por
un elemento de conversión \Delta\Sigma 1, con una frecuencia de
reloj del elemento aritmético de un bit que se fija a un múltiplo
entero de la frecuencia de reloj del elemento de conversión
\Delta\Sigma, tiene dos elementos de almacenamiento
multi-etapa 7 y 8 que almacenan respectivamente
señales digitales de un bit, e introducen las salidas de
multi-etapas almacenadas dentro del elemento
aritmético de un bit, y un elemento de fijación del ajuste de fase
10 que fija las temporizaciones de salida de las dos salidas
multi-etapa extraídas de los elementos de
almacenamiento multi-etapa en diferentes puntos del
tiempo dentro de un período de reloj del elemento de conversión
\Delta\Sigma; evitando aumentar su frecuencia.
Description
Circuito multiplicador de un único bit con
función de ajuste de fase.
La presente invención se refiere a un circuito
multiplicador de un único bit con una función de ajuste de fase
favorable como circuito aritmético de potencia.
Como se muestra en la Fig. 8, en un circuito
aritmético de potencia configurado por un elemento detector de
voltaje 101, un elemento detector de corriente 102, elemento de
conversión A/D 103 y 104, y un elemento multiplicador 105, se
necesita ajustar y corregir los errores de fase (de demora y
adelanto) que se producen debido a las capacidades e inductores del
elemento detector de voltaje 101 y el elemento detector de corriente
102 para realizar una operación aritmética precisa. Por lo tanto, se
necesita realizar un ajuste de fase antes del envío al producto, y
se proporcionan los elementos de ajuste de fase 106 y 107. La
cantidad de ajuste de fase se obtiene a partir del resultado de una
prueba. Para determinar la cantidad de ajuste de fase, se miden los
errores de fase por una prueba para el caso de factores de potencia
estimados de 1,0 y 0,5, y se determina la cantidad de ajuste de fase
de acuerdo con la diferencia de los errores de fase.
Como elemento de ajuste de fase, generalmente se
usa el mostrado en la Fig. 9. En la Fig. 9, la señal de salida del
elemento de conversión A/D 103 de cualquier señal de la que se
controla la fase, la señal X(n) o la señal Y(n),
(X(n) en el ejemplo de la Fig. 9), se introduce en un
registro de desplazamiento 108, y se obtiene cada señal de salida
que está retrasada por un ciclo de reloj, y se saca una señal hacia
el circuito de selección 109 que selecciona la señal de salida de
acuerdo con la cantidad de retardo, esto es, la cantidad de ajuste
de fase.
En este caso, la resolución para el ajuste de
fase se determina por la frecuencia de muestreo del elemento de
conversión A/D, y por lo tanto, la frecuencia de operación más baja
del elemento de conversión A/D se determina de acuerdo con la
resolución requerida.
No es deseable aumentar la frecuencia de
funcionamiento del elemento de conversión A/D más de lo necesario
para aumentar la resolución del ajuste desde el punto de vista de
las características del elemento de conversión A/D que es un
circuito analógico. Como idea en este caso, hay un método de tomar
los datos de interpolación entre dos periodos de reloj por un
circuito de cálculo del valor intermedio 110 como se muestra en la
Fig. 10. Además, se realiza un método en el cual cualquier elemento
de conversión A/D 103 ó 104 es capaz de realizar el proceso de
conversión en el flanco de caída del reloj (normalmente los
elementos de conversión A/D funcionan con el flanco de subida). De
acuerdo con el método, la resolución es de un medio periodo de
reloj.
Por otra parte, las técnicas de operar
aritméticamente (sumando) los datos de un único bit convertidos de
analógico a digital por un convertidor \Delta\Sigma son ya
conocidas por la Patente Japonesa Abierta a Inspección Pública Nº
2001-94430 (Documento de Patente 1) y la Patente
Japonesa Abierta a Inspección Pública Nº 2005-142877
(Documento de Patente 2).
[Documento de Patente 1] Patente Japonesa
Abierta a Inspección Pública Nº 2001-94430.
[Documento de Patente 2] Patente Japonesa
Abierta a Inspección Pública Nº 2005-142877.
Para evitar incrementar innecesariamente la
frecuencia de funcionamiento del elemento de conversión A/D para
obtener una resolución requerida por el ajuste de fase, la técnica
anterior mostrada en la Fig. 10, en el caso de usar un convertidor
de sobre muestreo tipo \Delta\Sigma para el elemento de
conversión A/D, no puede tomar una interpolación de los datos entre
los dos ciclos de reloj con una señal de conversión de un bit ya que
la señal de conversión es de un bit. La técnica anterior de tomar la
fase de reloj de uno de los dos elementos de conversión A/D en un
medio periodo no puede usarse cuando sólo un elemento de conversión
A/D realiza el procesamiento a tiempo compartido. Específicamente,
es difícil aplicar las técnicas anteriores descritas anteriormente a
los circuitos de multiplicación de conversión de un único bit
\Delta\Sigma descritos en los Documentos de Patente 1 y 2.
Un objeto de la presente invención es
proporcionar un circuito de multiplicación de un único bit con una
función de ajuste de fase capaz de mejorar la resolución del ajuste
de fase sin incrementar la frecuencia de operación del elemento de
conversión \Delta\Sigma.
\newpage
Para obtener el objeto descrito anteriormente,
la presente invención es un circuito de multiplicación de un único
bit que comprende un elemento aritmético de un único bit que
multiplica señales digitales de un bit dentro del cual las dos
señales analógicas se convierten respectivamente por un elemento de
conversión \Delta\Sigma, con una frecuencia de reloj del
elemento aritmético de un único bit que se fija como un múltiplo
entero de la frecuencia de reloj del elemento de conversión
\Delta\Sigma mencionado anteriormente, caracterizado porque
tiene dos elementos de almacenamiento multi-etapa
que almacenan respectivamente las señales digitales de un bit
mencionadas anteriormente, y que introducen las salidas
multi-etapas almacenadas en el elemento aritmético
de un único bit mencionado anteriormente, y un elemento de fijación
del ajuste de fase que fija las temporizaciones de salida de las dos
salidas multi-etapa que salen desde los elementos de
almacenamiento multi-etapa en diferentes puntos del
tiempo dentro de un periodo de reloj del elemento de conversión
\Delta\Sigma mencionado anteriormente.
De acuerdo con la presente invención, la
resolución del ajuste de fase puede mejorarse sin incrementar la
frecuencia de operación del elemento de conversión
\Delta\Sigma.
\vskip1.000000\baselineskip
La Fig. 1 es un diagrama de circuito que muestra
un circuito de multiplicación de un único bit con una función de
ajuste de fase que es la realización 1 de la presente invención y
sus circuitos periféricos;
La Fig. 2 es un diagrama que muestra la
temporización del funcionamiento de cada parte en la realización
1;
La Fig. 3 es un diagrama que muestra una salida
de multiplicación normal y en contraposición una salida de
multiplicación de doble velocidad;
La Fig. 4 es un diagrama que muestra la salida
de multiplicación de doble velocidad y en contraposición una salida
de multiplicación de acuerdo con la realización 1;
La Fig. 5 es un diagrama que muestra un valor
intermedio de valores de muestreo de una señal
multi-bit;
La Fig. 6 es un diagrama de circuito que muestra
un ejemplo en el que la realización 1 de la presente invención está
conectada a dos elementos de conversión \Delta\Sigma;
Las Fig. 7A y 7B son diagramas que muestran un
elemento de fijación del ajuste de fase y sus temporizaciones de
salida en la realización 2 de la presente invención;
La Fig. 8 es un diagrama de bloques que muestra
un circuito aritmético de potencia ordinario;
La Fig. 9 es un diagrama que muestra un ejemplo
de un elemento de ajuste de fase convencional; y
La Fig. 10 es un diagrama que muestra otro
ejemplo del elemento de ajuste de fase convencional.
\vskip1.000000\baselineskip
- 1, 1a, 1b,
- Elementos de conversión \Delta\Sigma
- 2, 3
- Circuito de adquisición
- 4, 5
- Elemento de ajuste de fase
- 6
- Circuito de multiplicación de un único bit con función de ajuste de fase
- 7, 8
- Registro de desplazamiento (elemento de almacenamiento multi-etapa)
- 9
- Elemento aritmético de un único bit
- 10
- Elemento de fijación del ajuste de fase
- 11
- Circuito de reloj
- 12
- Elemento de fijación del ajuste de fase
- 13
- Decodificador
- 14
- Punto de contacto
La mejor forma de realizar la presente invención
es como se describe en las realizaciones 1 y 2 que se describirán
más adelante.
\vskip1.000000\baselineskip
Realización
1
La presente invención aumenta la resolución del
ajuste de fase en el propio circuito de multiplicación de un único
bit sin incrementar la frecuencia de operación del elemento de
conversión \Delta\Sigma (circuito analógico) en el cual el
mantenimiento de prestaciones es más difícil en una región de la
banda de frecuencia más elevada.
La Fig. 1 es un diagrama de bloques que muestra
un circuito de multiplicación de un único bit con una función de
ajuste de fase que es la realización 1 de la presente invención y
sus circuitos periféricos.
La realización 1 multiplica una señal
X(n) y una señal Y(n) procedentes de un elemento de
conversión de sobre-muestreo del tipo
\Delta\Sigma compartido para la señal X(n) y la señal
Y(n) por división en el tiempo. La referencia numérica 1
indica un elemento de conversión \Delta\Sigma que convierte la
señal X(n) y la señal Y(n) que son señales analógicas
a señales digitales de un único bit, y la referencia numérica 2
indica un circuito de adquisición que toma la señal X(n) en
la salida del elemento de conversión \Delta\Sigma 1. La
referencia numérica 3 indica un circuito de adquisición que toma la
señal Y(n) en la salida del elemento de conversión
\Delta\Sigma 1. Las referencias numéricas 4 y 5 indican
elementos de ajuste de fase que ajustan toscamente las fases de la
señal X(n) y la señal Y(n).
La referencia numérica 6 indica un circuito de
multiplicación de un único bit con una función de ajuste de fase que
es la realización 1 de la presente invención, y se configura por los
registros de desplazamiento 7 y 8, un elemento aritmético de un
único bit 9 y un elemento de fijación del ajuste de fase 10. El
circuito de multiplicación de un único bit 6 con la propia función
de ajuste de fase tiene la función de ajuste fino de fase. Las
salidas de la multi-etapa de los registros de
desplazamiento 7 y 8 se introducen en el elemento aritmético de un
único bit 9 eliminando el ruido de la modulación \Delta\Sigma
por el medio aritmético de los mismos. El número de células de
salida multi-etapa de los registros de
desplazamiento 7 y 8 se determina por el orden del filtro, y el
cambio en el número de células no influye en la resolución del
ajuste de fase. El elemento aritmético de un único bit 9 es un
circuito aritmético con dos entradas y una salida, que realiza el
procesamiento de multiplicación de un único bit. El elemento
aritmético de un único bit 9 es similar al descrito en el Documento
de Patente 1 descrito anteriormente, y multiplica directamente dos
entradas sin convertirlas en señales multi-bits. La
referencia numérica 10 indica el elemento de fijación del ajuste de
fase que fija la temporización de salida del registro de
desplazamiento 8 a la pendiente de caída del reloj del elemento de
conversión \Delta\Sigma 1. La temporización de salida del
registro de desplazamiento 7 se fija en la pendiente de subida del
reloj del elemento de conversión \Delta\Sigma 1.
La referencia numérica 11 indica un circuito de
reloj que genera relojes. El circuito de reloj 11 actúa el elemento
de conversión \Delta\Sigma 1 y los circuitos de adquisición 2 y
3 con un reloj de frecuencia f, y actúa los registros de
desplazamiento 7 y 8 y el elemento aritmético de un único bit 9 por
un reloj de frecuencia 2f.
En la Fig. 1, sólo se ajusta la fase de la señal
de salida digital Y(n), pero pueden ajustarse las fases de
ambas señales de salida digital X(n) e Y(n). Además,
los registros de desplazamiento 7 y 8 se usan como elementos de
almacenamiento multi-etapa, pero los datos pueden
almacenarse moviendo la dirección usando una RAM o similares, o la
función de almacenamiento multi-etapa puede
realizarse por procesamiento de software. La
multi-etapa en la presente invención significa dos o
más etapas.
La Fig. 2 es un diagrama que muestra la relación
del reloj del circuito de multiplicación de un único bit 6 con la
función de fase, su señal de entrada, y una señal de salida desde el
registro de desplazamiento 8 con la temporización de salida fijada
en la pendiente de caída (pendiente inversa) por el elemento de
fijación de ajuste de fase 10.
El elemento aritmético de un único bit 9 realiza
una operación de multiplicación de las señales de salida desde los
registros de desplazamiento 7 y 8 en la pendiente de subida del
reloj de frecuencia 2f. La señal de salida X(n) del registro
de desplazamiento 7 se muestrea en la pendiente de subida del reloj
(frecuencia f) del elemento de conversión \Delta\Sigma 1. Por el
contrario, la señal de salida Y(n) del registro de
desplazamiento S se muestrea en la pendiente de caída del reloj
(frecuencia f) del elemento de conversión \Delta\Sigma 1. Por lo
tanto, la multiplicación puede realizarse para el valor con su fase
demorada en medio ciclo de reloj, y por lo tanto, puede obtenerse
una resolución doble del ajuste de fase comparado con la
multiplicación ordinaria. La multiplicación ordinaria indica el caso
en el que la frecuencia de reloj del elemento aritmético de un único
bit es la misma que la frecuencia de reloj del elemento de
conversión \Delta\Sigma.
En la presente invención, para no aumentar la
frecuencia de operación de todo el sistema, la frecuencia de reloj
del circuito de multiplicación de un único bit 6 con la función de
ajuste de fase se realiza al doble de la frecuencia de reloj del
elemento de conversión \Delta\Sigma 1, con respecto a una
muestra de la entrada. Más específicamente, el circuito de
multiplicación de un único bit 6 se actúa de modo que se dobla la
salida de la multiplicación. Si la frecuencia de reloj es sólo el
doble, el elemento aritmético de un único bit 9 realiza una
operación aritmética de doble velocidad como en la Fig. 3 para las
señales de entrada X(n) e Y(n).
En la presente invención, la demora de medio
ciclo descrita anteriormente se combina con la velocidad doble. La
salida de la multiplicación del elemento aritmético de un único bit
9 es como se muestra en la Fig. 4. Realizando la operación de (doble
velocidad + demora de medio periodo de reloj) mostrado en la Fig. 4,
se dobla la resolución del ajuste de fase comparado con la obtenida
en la multiplicación normal.
En general, cuando se realiza la operación
aritmética, la salida de la modulación \Delta\Sigma se pasa a
través del filtro y se convierte a una forma
multi-bit, y la operación aritmética se realiza
posteriormente. Por lo tanto, como valor que se introduce en el
circuito de operación aritmética, puede obtenerse un valor
intermedio como se muestra en la Fig. 10. Además, no sólo puede
obtenerse el valor intermedio, sino también los valores en los
instantes T1, T2 y T3 entre los valores de muestreo muestra1 y
muestra2 por operación aritmética como se muestra en la Fig. 5.
Específicamente,
- T1:
- (3xmuestra1 +muestra2)/4
- T2:
- (muestra1 + muestra2)/2
- T3:
- (muestra1 + 3xmuestra2)/4
\vskip1.000000\baselineskip
Por consiguiente, cuando las señales de entrada
multi-bit X(n) e Y(n) se multiplican
en el instante 12, se obtiene el siguiente resultado.
Por el contrario, en la realización 1, se
realiza la operación aritmética de un único bit, y por lo tanto, no
puede obtenerse un valor intermedio por operación aritmética (debido
a Alto o Bajo). Por lo tanto, adoptando la multiplicación de doble
velocidad, puede realizarse el ajuste de fase de forma equivalente
al resultado obtenido por la operación aritmética. Específicamente,
en la realización 1, como se muestra en la salida de la
multiplicación de (doble velocidad + demora de medio periodo de
reloj) de la Fig. 4,
{X(n)Y(n-1) +
X(n)Y(n)} se obtiene en el primer tiempo y en
el segundo tiempo de las multiplicaciones, y es equivalente al
resultado de la fórmula descrita anteriormente (1).
Además, el elemento de filtro antes de la
operación aritmética influye en la escala del circuito debido al
aumento en el número de muestras (datos), pero en esta realización,
se realiza la operación aritmética aumentando la velocidad de
procesamiento en el elemento aritmético de un único bit 9. Por lo
tanto, la escala del circuito cambia fuertemente, y el consumo de
corriente eléctrica se suprime también al mínimo.
El circuito de multiplicación de un único bit 6
con la función del ajuste de fase que es la realización 1 puede
realizar el procesamiento para señales procedentes del elemento de
conversión \Delta\Sigma 1a y procedentes del elemento de
conversión \Delta\Sigma 1b que realizan individualmente la
conversión A/D de la señal X(n) y la señal Y(n) como
se muestra en la Fig. 6.
\vskip1.000000\baselineskip
Realización
2
Incrementando la frecuencia de reloj del
elemento aritmético de un único bit 9 al triple, cuádruple, o n
veces, puede configurarse un circuito multiplicador de un único bit
que tiene una resolución del ajuste de fase más elevado. Las Fig. 7A
y 7B muestran un elemento de fijación del ajuste de fase cuando la
frecuencia de reloj se aumenta al cuádruple, y un ejemplo de su
temporización de salida. El elemento de fijación del ajuste de fase
12 se configura por un decodificador 13 y un interruptor de
conmutación 14, y el elemento de fijación del ajuste de fase 12 se
conecta a la posición del elemento de fijación de ajuste de fase 10
en las Fig. 1 y 6. Además, puede conectarse otro elemento de
fijación de ajuste de fase del lado de la entrada de reloj del
registro de desplazamiento 7.
Cualquiera de los puntos de contacto desde a
hasta d del decodificador 13 se conecta al lado de la entrada de
reloj del registro de desplazamiento 8 (ó 7). Por lo tanto, se saca
una señal de salida desde el registro de desplazamiento 8 en
temporización con la pendiente de subida del reloj (síncrono con el
reloj del elemento aritmético de un único bit 9) que se saca desde
uno cualquiera de los puntos de contacto desde a hasta d.
Cuando se multiplican las señales de entrada
multi-bit X(n) e Y(n) en el instante
T1 de la Fig. 5, el resultado es como sigue:
Por el contrario, en la realización 2,
realizando la multiplicación de velocidad cuádruple, puede
realizarse el ajuste de fase igualmente que el resultado obtenido
por la operación aritmética. Específicamente, en la realización 2,
en el primer tiempo al cuarto tiempo de las multiplicaciones, se
obtiene {X(n)Y(n-1) +
X(n)Y(n-1) +
X(n)Y(n-1) +
X(n)Y(n)}, y esto es igual al resultado de la
fórmula descrita anteriormente (2).
La frecuencia de la señal de temporización puede
conmutarse por el elemento de fijación de ajuste de fase
proporcionando adicionalmente un circuito de generación de señal de
temporización sin usar el decodificador 13.
La presente invención puede aplicarse no sólo al
campo de los vatímetros y medidores de vatios hora sino también al
campo que use una técnica de modulación y demodulación (campo de
comunicación y similares).
Claims (5)
1. Un circuito de multiplicación de un único bit
con una función de ajuste de fase que comprende un elemento
aritmético de un único bit que multiplica señales digitales de un
bit dentro del cual dos señales analógicas se convierten
respectivamente por un elemento de conversión \Delta\Sigma, con
una frecuencia de reloj del elemento aritmético de un único bit que
se fija a un múltiplo entero de la frecuencia de reloj de dicho
elemento de conversión \Delta\Sigma,
en el que la mejora comprende dos elementos de
almacenamiento multi-etapa que almacenan
respectivamente dichas señales digitales de un bit, y que introduce
las salidas multi-etapa almacenadas dentro de dicho
elemento aritmético de un único bit, y un elemento de fijación de
ajuste de fase que fija las temporizaciones de salida de las dos
salidas multi-etapa extraídas desde los elementos de
almacenamiento multi-etapa en diferentes puntos del
tiempo dentro de un periodo de reloj de dicho elemento de conversión
\Delta\Sigma.
\vskip1.000000\baselineskip
2. El circuito de multiplicación de un único bit
con una función de ajuste de fase de acuerdo con la reivindicación
1,
en el que se procesan las señales digitales del
elemento de conversión \Delta\Sigma compartido por división en
el tiempo para dichas dos señales analógicas.
\vskip1.000000\baselineskip
3. El circuito de multiplicación de un único bit
con una función de ajuste de fase de acuerdo con la reivindicación
1,
en el que se procesan las señales digitales de
dos elementos convertidores \Delta\Sigma que realizan
individualmente operaciones de conversión A/D para dichas dos
señales de entrada analógica.
\vskip1.000000\baselineskip
4. El circuito de multiplicación de un único bit
con una función de ajuste de fase de acuerdo con una cualquiera de
las reivindicaciones de 1 a 3,
en el que la temporización de salida de uno de
dichos elementos de almacenamiento multi-etapa se
fija en la pendiente de subida del reloj de dicho elemento de
conversión \Delta\Sigma, y la temporización de salida del otro
de dichos dos elementos de almacenamiento
multi-etapa se fija en la pendiente de caída del
reloj de dicho elemento de conversión \Delta\Sigma.
\vskip1.000000\baselineskip
5. El circuito de multiplicación de un único bit
con una función de ajuste de fase de acuerdo con una cualquiera de
las reivindicaciones de 1 a 3,
en el que las temporizaciones de salida de
dichos dos elementos de almacenamiento multi-etapa
se fijan de forma síncrona con un reloj de dicho elemento aritmético
de un único bit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ES200800485A ES2341202B1 (es) | 2008-02-21 | 2008-02-21 | Circuito multiplicador de un unico bit con funcion de ajuste de fase. |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| ES2341202A1 ES2341202A1 (es) | 2010-06-16 |
| ES2341202B1 true ES2341202B1 (es) | 2011-04-08 |
Family
ID=42226692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES200800485A Active ES2341202B1 (es) | 2008-02-21 | 2008-02-21 | Circuito multiplicador de un unico bit con funcion de ajuste de fase. |
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| Country | Link |
|---|---|
| ES (1) | ES2341202B1 (es) |
-
2008
- 2008-02-21 ES ES200800485A patent/ES2341202B1/es active Active
Non-Patent Citations (1)
| Title |
|---|
| Murahashi Y.; Hotta H.; Doki S.; Okuma S.. "{}Pulsed neural networks based on delta-sigma modulation suitable for hardware implementation"{} Neural Networks, 2004. Proceedings. 2004 IEEE International Joint Conference on,27-05-2004 IEEE, Piscataway, NJ, USA, 25 julio 2004(25-07-2004) vol 4 pg 2607 - 2612, XP010759356 ISBN 978-0-7803-8359-3 ; ISBN 0-7803-8359-1 * |
Also Published As
| Publication number | Publication date |
|---|---|
| ES2341202A1 (es) | 2010-06-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EC2A | Search report published |
Date of ref document: 20100616 Kind code of ref document: A1 |
|
| FG2A | Definitive protection |
Ref document number: 2341202 Country of ref document: ES Kind code of ref document: B1 Effective date: 20110408 |