KR101780632B1 - 신호 처리 장치 및 신호 처리 방법 - Google Patents

신호 처리 장치 및 신호 처리 방법 Download PDF

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KR101780632B1
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김철우
이연호
최윤재
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Abstract

본 발명의 한 실시예에 따른 신호 처리 장치는 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 상기 제2 송신 데이터의 적어도 하나의 비트 신호가 상기 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨(binary level)이 다르도록, 상기 제2 송신 데이터를 인코딩하는 인코더; 및 상기 제1 송신 데이터 및 상기 제2 송신 데이터를 순차적으로 전송하는 송신기를 포함한다.

Description

신호 처리 장치 및 신호 처리 방법{SIGNAL PROCESSING DEVICE AND SIGNAL PROCESSING METHOD}
본 발명은 신호 처리 장치 및 신호 처리 방법에 관한 것이다.
수요자의 요구를 충족시키기 위해, 전자 제품의 구조가 복잡해짐에 따라, 전자 제품은 복수의 전자 부품을 포함하게 되었다. 신호 처리 장치는 복수의 전자 부품 간의 신호 송수신을 처리하는 장치일 수 있다.
예를 들어, TV, 모니터, 스마트폰 등은 디스플레이 패널(display panel)과 타이밍 컨트롤러(timing controller, TCON)를 연결하는 내부 패널 인터페이스(intra panel interface)로서, 신호 처리 장치를 포함할 수 있다.
신호 처리 장치는 송신기를 포함하거나, 수신기를 포함하거나, 또는 송신기 및 수신기를 모두 포함할 수 있다. 이러한 송신기 및 수신기 간에는 서로 맞춰진 또는 미리 알고 있는 클록 신호(clock signal)가 존재해야 수신된 데이터를 판독할 수 있다.
종래의 대부분의 신호 처리 장치는 데이터에 더미 비트(dummy bit)를 추가함으로써 클록 신호를 전송하였는데, 이러한 기술은 더미 비트의 사용으로 인한 필연적인 전송 대역폭의 손실을 야기하는 문제점이 있다.
또한 종래의 기술들 중 데이터 전압 레벨을 디지털 방식이 아닌 PAM 방식을 이용하여 클록 신호를 전송하는 방식은 노이즈 마진의 손실을 야기하는 문제점이 있다.
또한 종래의 기술들 중 차동 방식의 전송은 EMI 감소, 큰 노이즈 마진, 회귀 경로 제공, 동시적 스위칭 잡음 최소화와 같은 효과를 얻지만, 필요한 신호선의 개수에 비해 전송 가능한 신호의 종류가 적다는 문제점이 있다.
이러한 차동 방식에 관한 선행기술문헌으로서 아래 특허문헌 1이 있다.
한국등록특허공보 제10-0588752호 (2006.06.02)
해결하고자 하는 기술적 과제는 디지털 방식을 유지하여 기존 기술과 같은 노이즈 마진을 유지하면서도, 추가적인 더미 비트 없이 클록 신호를 데이터에 실어 전송함으로써 대역폭의 손실이 없는 신호 처리 장치 및 신호 처리 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 신호 처리 장치는, 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 상기 제2 송신 데이터의 적어도 하나의 비트 신호가 상기 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨(binary level)이 다르도록, 상기 제2 송신 데이터를 인코딩하는 인코더; 및 상기 제1 송신 데이터 및 상기 제2 송신 데이터를 순차적으로 전송하는 송신기를 포함한다.
상기 제1 송신 데이터 및 상기 제2 송신 데이터는 각각 M 개의 비트 신호를 포함하고, 상기 M 개의 비트 신호는 M/2 개의 비트 신호 쌍을 포함하고, 상기 인코더는 상기 제1 송신 데이터의 복수의 비트 신호 쌍과 상기 제2 송신 데이터의 복수의 비트 신호 쌍의 일치 여부에 따라 상기 제2 송신 데이터를 인코딩할 수 있다.
상기 제1 송신 데이터는 제1 비트 신호 쌍 및 제2 비트 신호 쌍을 포함하고, 상기 제2 송신 데이터는 상기 제1 비트 신호 쌍에 대응하는 제3 비트 신호 쌍 및 상기 제2 비트 신호 쌍에 대응하는 제4 비트 신호 쌍을 포함하고, 상기 인코더는 상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 불일치하는 경우 또는 상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 불일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 일치하는 경우에 인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 동일하도록 처리할 수 있다.
상기 인코더는 상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 불일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 불일치하는 경우에 인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 무관하게 일정한 제1 복수의 비트 신호를 포함하도록 처리할 수 있다.
상기 인코더는 상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 일치하는 경우에 인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 무관하게 일정한 제2 복수의 비트 신호를 포함하도록 처리하고, 상기 제1 복수의 비트 신호와 상기 제2 복수의 비트 신호는 서로 다를 수 있다.
상기 신호 처리 장치는 상기 제1 송신 데이터에 대응하는 제1 수신 데이터 및 상기 제2 송신 데이터에 대응하는 제2 수신 데이터를 순차적으로 수신받는 수신기; 및 상기 제1 수신 데이터 및 상기 제2 수신 데이터를 참조하여 상기 제2 수신 데이터를 디코딩하는 디코더를 더 포함할 수 있다.
상기 수신기는 상기 제1 수신 데이터와 상기 제2 수신 데이터 사이의 바이너리 레벨 변화를 검출하여 클록 신호를 생성하는 엣지 디텍터(edge detector)를 포함할 수 있다.
상기 신호 처리 장치에서, 상기 인코더의 인코딩 주기에 따라 상기 클록 신호의 주파수가 결정될 수 있다.
상기 디코더는 상기 제1 비트 신호 쌍 및 상기 제3 비트 신호 쌍과 대응하는 비트 신호 쌍이 입력되는 제1 JK 플립플롭(JK flip-flop); 상기 제2 비트 신호 쌍 및 상기 제4 비트 신호 쌍과 대응하는 비트 신호 쌍이 입력되는 제2 JK 플립플롭; 입력단이 상기 제2 JK 플립플롭의 입력단과 연결된 XOR 게이트 소자; 및 입력단이 상기 제2 JK 플립플롭의 출력단과 연결되고, 선택단이 상기 XOR 게이트 소자의 출력단과 연결된 신호 선택기를 포함할 수 있다.
상기 디코더는 상기 제1 JK 플립플롭의 출력단의 비트 신호 쌍과 상기 신호 선택기의 출력단의 비트 신호 쌍을 디코딩된 상기 제2 수신 데이터로서 출력할 수 있다.
상기 수신기는 일단이 각각의 비트 신호가 전송되는 복수의 신호선에 연결되고, 타단이 서로 동일한 노드(node)에 연결된 복수의 터미네이션 저항(termination resistor)을 더 포함할 수 있다.
본 발명의 한 실시예에 따른 신호 처리 방법은, 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 상기 제2 송신 데이터의 적어도 하나의 비트 신호가 상기 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르도록, 상기 제2 송신 데이터를 인코딩하는 인코딩 단계; 및 상기 제1 송신 데이터 및 상기 제2 송신 데이터를 순차적으로 전송하는 송신 단계를 포함할 수 있다.
상기 제1 송신 데이터 및 상기 제2 송신 데이터는 각각 M 개의 비트 신호를 포함하고, 상기 M 개의 비트 신호는 M/2 개의 비트 신호 쌍을 포함하고, 상기 신호 처리 방법은 상기 인코딩 단계에서, 상기 제1 송신 데이터의 복수의 비트 신호 쌍과 상기 제2 송신 데이터의 복수의 비트 신호 쌍의 일치 여부에 따라 상기 제2 송신 데이터를 인코딩할 수 있다.
상기 제1 송신 데이터에 대응하는 제1 수신 데이터 및 상기 제2 송신 데이터에 대응하는 제2 수신 데이터를 순차적으로 수신받는 수신 단계; 및 상기 신호 처리 방법은 상기 제1 수신 데이터 및 상기 제2 수신 데이터를 참조하여 상기 제2 수신 데이터를 디코딩하는 디코딩 단계를 더 포함할 수 있다.
상기 신호 처리 방법은 상기 제1 수신 데이터와 상기 제2 수신 데이터 사이의 바이너리 레벨 변화를 검출하여 클록 신호를 생성하는 엣지 디텍팅 단계를 더 포함할 수 있다.
본 발명에 따른 신호 처리 장치 및 신호 처리 방법은 디지털 방식을 유지하여 기존 기술과 같은 노이즈 마진을 유지하면서도, 추가적인 더미 비트 없이 클록 신호를 데이터에 실어 전송함으로써 대역폭의 손실을 제거할 수 있다.
도 1은 본 발명의 한 실시예에 따른 신호 처리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 신호 처리 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 수신기를 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 디코더를 설명하기 위한 도면이다.
도 5는 예시적인 JK 플립플롭의 구성을 설명하기 위한 도면이다.
도 6은 예시적인 JK 플립플롭의 진리표를 설명하기 위한 도면이다.
도 7은 신호선이 4 개일 때 차동 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 8은 도 7의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 9는 본 발명의 한 실시예에 따른 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 10은 도 9의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 11은 본 발명의 한 실시예에 따른 인코더의 인코딩 방식을 설명하기 위한 도면이다.
도 12는 신호선이 6 개일 때 차동 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 13은 도 12의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 14는 본 발명의 한 실시예에 따른 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 15는 도 14의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 신호 처리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 신호 처리 장치(9)는 인코더(100) 및 송신기(200)를 포함한다.
인코더(encoder)(100)는 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 제2 송신 데이터의 적어도 하나의 비트 신호가 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨(binary level)이 다르도록, 제2 송신 데이터를 인코딩한다.
제1 송신 데이터 및 제2 송신 데이터는 각각 M 개의 비트 신호(bit signal)를 포함하고, M 개의 비트 신호는 M/2 개의 비트 신호 쌍(bit signal pair)을 포함할 수 있다. 여기서 M은 자연수일 수 있다. 한 실시예에서, M은 짝수인 자연수일 수 있다.
이하에서 신호 처리 장치(9) 및 신호 처리 장치(10)는 송신기(200)와 수신기(300) 사이의 신호선(S1, S2, S3, S4) 또는 채널(channel)이 4 개인 경우를 예로 들어 설명한다(도 2 참조). 하지만 도 12 내지 15를 참조하여 후술하는 바와 같이, 신호 처리 장치(9, 10)는 6 개의 신호선을 포함할 수도 있으며, 더 많거나 적은 신호선의 개수도 적용가능하다.
송신 데이터는 4 개의 비트 신호(a,
Figure 112016071976517-pat00001
, b,
Figure 112016071976517-pat00002
)를 포함할 수 있다. 4 개의 비트 신호(a,
Figure 112016071976517-pat00003
, b,
Figure 112016071976517-pat00004
)는 2 개의 비트 신호 쌍을 포함할 수 있다. 2 개의 비트 신호 쌍은 각각 비트 신호 쌍(a,
Figure 112016071976517-pat00005
) 및 비트 신호 쌍(b,
Figure 112016071976517-pat00006
)일 수 있다.
송신 데이터의 비트 신호(a,
Figure 112016071976517-pat00007
, b,
Figure 112016071976517-pat00008
)는 병렬 신호로서 각각 신호선(S1, S2, S3, S4)을 통해 전송될 수 있다.
제1 송신 데이터는 4 개의 비트 신호(a1,
Figure 112016071976517-pat00009
, b1,
Figure 112016071976517-pat00010
)를 포함할 수 있다. 4 개의 비트 신호(a1,
Figure 112016071976517-pat00011
, b1,
Figure 112016071976517-pat00012
)는 2 개의 비트 신호 쌍을 포함할 수 있다. 2 개의 비트 신호 쌍은 각각 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00013
) 및 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00014
)일 수 있다(도 11 참조).
제2 송신 데이터는 4 개의 비트 신호(a2,
Figure 112016071976517-pat00015
, b2,
Figure 112016071976517-pat00016
)를 포함할 수 있다. 4 개의 비트 신호(a2,
Figure 112016071976517-pat00017
, b2,
Figure 112016071976517-pat00018
)는 2 개의 비트 신호 쌍을 포함할 수 있다. 2 개의 비트 신호 쌍은 각각 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00019
) 및 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00020
)일 수 있다(도 11 참조).
인코더(100)는 제1 송신 데이터의 복수의 비트 신호 쌍과 제2 송신 데이터의 복수의 비트 신호 쌍의 일치 여부에 따라 제2 송신 데이터를 인코딩할 수 있다.
인코더(100)의 경우에 따른 인코딩 방식은 도 11을 참조하여 상세히 후술한다.
송신기(transmitter)(200)는 제1 송신 데이터 및 제2 송신 데이터를 순차적으로 전송한다.
송신기(200)는 임피던스 매칭 회로, 직렬 변환기, 정전기 제거부 등 종래 기술에 따른 구성을 포함할 수도 있다.
도 2는 본 발명의 한 실시예에 따른 신호 처리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 신호 처리 장치(10)는 인코더(100), 송신기(200), 수신기(300), 및 디코더(400)를 포함한다.
인코더(100) 및 송신기(200)는 신호 처리 장치(9)의 그것과 동일 또는 유사하므로 중복되는 설명은 생략한다.
송신기(200) 및 수신기(300)는 복수의 신호선(S1, S2, S3, S4)을 통해 연결될 수 있다. 복수의 신호선(S1, S2, S3, S4) 각각은 비트 신호(a,
Figure 112016071976517-pat00021
, b,
Figure 112016071976517-pat00022
)를 전송하는 통로일 수 있다.
수신기(receiver)(300)는 제1 송신 데이터에 대응하는 제1 수신 데이터 및 제2 송신 데이터에 대응하는 제2 수신 데이터를 순차적으로 수신받을 수 있다. 수신기(300)의 상세한 구성에 대해서는 도 3을 참조하여 후술한다.
디코더(decoder)(400)는 제1 수신 데이터 및 제2 수신 데이터를 참조하여 제2 수신 데이터를 디코딩할 수 있다. 디코더(400)의 상세한 구성에 대해서는 도 4를 참조하여 후술한다.
도 3은 본 발명의 한 실시예에 따른 수신기를 설명하기 위한 도면이다.
도 3을 참조하면 본 발명의 한 실시예에 따른 수신기(300)는 복수의 터미네이션 저항(R1, R2, R3, R4) 및 엣지 디텍터(310)를 포함할 수 있다.
복수의 터미네이션 저항(termination resistor)(R1, R2, R3, R4)은 일단이 각각의 비트 신호가 전송되는 복수의 신호선(S1, S2, S3, S4)에 연결되고, 타단이 서로 동일한 노드(node)에 연결될 수 있다.
터미네이션 저항(R1)은 일단이 신호선(S1)에 연결되고, 터미네이션 저항(R1)은 일단이 신호선(S2)에 연결되고, 터미네이션 저항(R3)은 일단이 신호선(S3)에 연결되고, 터미네이션 저항(R1)은 일단이 신호선(S3)에 연결될 수 있다. 복수의 터미네이션 저항(R1, R2, R3, R4)의 타단은 서로 동일한 노드에 연결될 수 있다.
복수의 터미네이션 저항(R1, R2, R3, R4)은 차동 전송 방식에서의 회귀 전류 경로를 제공할 수 있다. 이에 대해서는 도 10 및 도 15를 참조하여 후술한다.
엣지 디텍터(edge detector)(310)는 제1 수신 데이터와 제2 수신 데이터 사이의 바이너리 레벨 변화를 검출하여 클록 신호(CLK)를 생성할 수 있다. 본 발명의 한 실시예에 따른 인코딩 방식에 의하면, 제2 수신 데이터의 적어도 하나의 비트 신호는 제1 수신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르게 된다. 엣지 디텍터(310)는 이러한 비트 신호의 천이(transition)을 검출함으로써 클록 신호(CLK)를 생성할 수 있다.
따라서, 본 발명의 한 실시예에 따른 신호 처리 장치(9, 10)는 추가적인 더미 비트 없이 클록 신호를 데이터에 실어 전송함으로써 대역폭의 손실이 없게 된다.
수신기(300)는 이외에도 등화기, 정전기 제거부 등의 종래 구성을 더 포함할 수도 있다.
도 4는 본 발명의 한 실시예에 따른 디코더를 설명하기 위한 도면이다. 도 5는 예시적인 JK 플립플롭의 구성을 설명하기 위한 도면이고, 도 6은 예시적인 JK 플립플롭의 진리표를 설명하기 위한 도면이다.
이하에서 도 4를 참조하여 설명함에 있어서, 도 5 및 도 6을 필요에 따라 추가적으로 참조한다.
도 4를 참조하면 본 발명의 한 실시예에 따른 디코더(400)는 제1 JK 플립플롭(411), 제2 JK 플립플롭(412), XOR 게이트 소자(420), 및 신호 선택기(430)를 포함할 수 있다.
제1 JK 플립플롭(JK flip-flop)(411)은 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00023
) 및 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00024
)과 대응하는 비트 신호 쌍이 입력될 수 있다. 제1 JK 플립플롭(411)은 클록 신호(CLK)에 따라 동작하여 JK 플립플롭의 진리표에 따른 출력 값을 출력할 수 있다(도 6 참조).
제2 JK 플립플롭(412)은 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00025
) 및 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00026
)과 대응하는 비트 신호 쌍이 입력될 수 있다. 제2 JK 플립플롭(412)은 클록 신호(CLK)에 따라 동작하여 JK 플립플롭의 진리표에 따른 출력 값을 출력할 수 있다.
도 5를 참조하면 제1 JK 플립플롭(411) 및 제2 JK 플립플롭(412)이 취할 수 있는 예시적인 JK 플립플롭의 구성이 도시되어 있다. 도 5의 JK 플립플롭은 4 개의 NAND 게이트 소자로 구성되어 있다.
당업자라면 본 발명의 효과를 획득하기 위해서 다른 게이트 소자를 이용하거나 다른 연결 방식을 통해서 제1 및 제2 JK 플립플롭(411, 412)을 구성할 수도 있다.
XOR 게이트 소자(420)는 그 입력단이 제2 JK 플립플롭(412)의 입력단과 연결될 수 있다. 즉, XOR 게이트 소자(420)는 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00027
) 및 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00028
)과 대응하는 비트 신호 쌍을 입력으로 받는다. XOR 게이트 소자(420)의 출력 값은 신호 선택기(430)의 선택단으로 전달된다.
신호 선택기(430)는 그 입력단이 제2 JK 플립플롭(412)의 출력단과 연결되고, 선택단이 XOR 게이트 소자(420)의 출력단과 연결될 수 있다.
신호 선택기(430)는 XOR 게이트 소자(420)의 출력 값이 논리 값 0일 때 제2 JK 플립플롭(412)의 출력 값을 서로 바꾸어 출력할 수 있다.
예를 들어, 제2 JK 플립플롭(412)의 출력 값의 논리 값이 각각 0과 1이고 XOR 게이트 소자(420)의 출력 값이 논리 값 0일 때, 신호 선택기(430)는 논리 값 1과 0을 출력할 수 있다.
또한 예를 들어, 제2 JK 플립플롭(412)의 출력 값의 논리 값이 각각 1과 0이고 XOR 게이트 소자(420)의 출력 값이 논리 값 0일 때, 신호 선택기(430)는 논리 값 0과 1을 출력할 수 있다.
신호 선택기(430)는 XOR 게이트 소자(420)의 출력 값이 논리 값 1일 때 제2 JK 플립플롭(412)의 출력 값을 그대로 출력할 수 있다.
예를 들어, 제2 JK 플립플롭(412)의 출력 값의 논리 값이 각각 0과 1이고 XOR 게이트 소자(420)의 출력 값이 논리 값 1일 때, 신호 선택기(430)는 논리 값 0과 1을 출력할 수 있다.
또한 예를 들어, 제2 JK 플립플롭(412)의 출력 값의 논리 값이 각각 1과 0이고 XOR 게이트 소자(420)의 출력 값이 논리 값 1일 때, 신호 선택기(430)는 논리 값 1과 0을 출력할 수 있다.
신호 선택기(430)는 기존 멀티플렉서(multiplexer)의 구성을 일부 변경하여 구성할 수 있다. 당업자는 기존의 논리 게이트 소자의 조합을 통해서, 동일한 입출력 처리를 수행하는 신호 선택기(430)를 다양한 방식으로 구성할 수도 있다.
디코더(400)는 제1 JK 플립플롭(411)의 출력단의 비트 신호 쌍과 신호 선택기(430)의 비트 신호 쌍을 디코딩된 제2 수신 데이터로서 출력할 수 있다.
제1 송신 데이터는 인코딩 과정을 통해 값이 변조되지 않으므로, 제1 수신 데이터 또한 디코딩 과정에서 값이 변조될 필요가 없다.
도 4에서 도시된 디코더(400)는 본 발명의 한 실시예에 따른 인코딩 방식을 통해 인코딩된 송신 데이터를 디코딩하기 위한 예시적인 구성이며, 당업자라면 동일한 인코딩 데이터를 디코딩할 수 있는 다른 디코더 구성을 구상할 수도 있다.
도 7은 신호선이 4 개일 때 차동 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 7을 참조하면, 신호선이 4 개일 때 차동 전송 방식에서는 4 가지의 경우로 데이터를 전송할 수 있었다.
이러한 4 가지 경우 데이터는 각각 [0, 1, 0, 1], [0, 1, 1, 0], [1, 0, 0, 1], [1, 0, 1, 0]일 수 있다.
도 8은 도 7의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 8을 참조하면 도 7의 전송 방식에서 [1, 0, 0, 1]의 데이터를 전송하였을 경우 생성되는 회귀 전류 경로가 도시되어 있다.
첫 번째(위쪽에서 아래쪽 순서) 비트 신호 1은 터미네이션 저항을 통해서 두 번째 비트 신호 0로 회귀 전류 경로가 형성된다.
네 번째 비트 신호 1은 터미네이션 저항을 통해서 세 번째 비트 신호 0으로 회귀 전류 경로가 형성된다.
도 9는 본 발명의 한 실시예에 따른 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 9는 본 발명의 한 실시예에 따른 신호 처리 장치(9, 10)의 경우, 도 7의 전송 방식에서 전송 가능한 4 가지 경우의 데이터 이외에도 추가로 2 가지 경우의 데이터가 전송가능하다.
추가된 2 가지 경우의 데이터는 각각 [1, 1, 0, 0] 및 [0, 0, 1, 1]일 수 있다.
도 10은 도 9의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 10을 참조하면 도 9의 전송 방식에서 [1, 1, 0, 0]의 데이터를 전송하였을 경우 생성되는 회귀 전류 경로가 도시되어 있다.
도 10을 참조하면, 복수의 터미네이션 저항의 타단이 동일한 노드에 연결되어 있어서, 회귀 전류 경로가 확보될 수 있음을 확인할 수 있다.
도 11은 본 발명의 한 실시예에 따른 인코더의 인코딩 방식을 설명하기 위한 도면이다.
전술한 바와 같이 인코더(100)는 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 제2 송신 데이터의 적어도 하나의 비트 신호가 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르도록, 제2 송신 데이터를 인코딩한다.
이때, 인코더(100)는 제1 송신 데이터의 복수의 비트 신호 쌍과 제2 송신 데이터의 복수의 비트 신호 쌍의 일치 여부에 따라 제2 송신 데이터를 인코딩할 수 있다.
전술한 바와 같이, 제1 송신 데이터는 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00029
) 및 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00030
)을 포함하고, 제2 송신 데이터는 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00031
) 및 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00032
)을 포함한다.
인코더(100)는, 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00033
)과 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00034
)이 일치하고 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00035
)과 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00036
)이 불일치하는 경우(이하, 제1 조건) 또는 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00037
)과 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00038
)이 불일치하고 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00039
)과 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00040
)이 일치하는 경우(이하, 제2 조건)에, 인코딩 이후의 제2 송신 데이터가 인코딩 이전의 제2 송신 데이터와 동일하도록 처리할 수 있다.
제1 조건 및 제2 조건에서는 제2 송신 데이터의 적어도 하나의 비트 신호가 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르므로, 제2 송신 데이터의 변조가 불필요하다.
인코더(100)는, 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00041
)과 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00042
)이 불일치하고 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00043
)과 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00044
)이 불일치하는 경우(이하, 제3 조건)에, 인코딩 이후의 제2 송신 데이터가 인코딩 이전의 제2 송신 데이터와 무관하게 일정한 제1 복수의 비트 신호 [1, 1, 0, 0]를 포함하도록 처리할 수 있다.
따라서 제3 조건에서, 인코딩된 제2 송신 데이터의 적어도 하나의 비트 신호는 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르게 된다.
또한 인코더(100)는, 제1 비트 신호 쌍(a1,
Figure 112016071976517-pat00045
)과 제3 비트 신호 쌍(a2,
Figure 112016071976517-pat00046
)이 일치하고 제2 비트 신호 쌍(b1,
Figure 112016071976517-pat00047
)과 제4 비트 신호 쌍(b2,
Figure 112016071976517-pat00048
)이 일치하는 경우(이하, 제4 조건)에, 인코딩 이후의 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 무관하게 일정한 제2 복수의 비트 신호 [0, 0, 1, 1]를 포함하도록 처리할 수 있다.
따라서 제4 조건에서, 인코딩된 제2 송신 데이터의 적어도 하나의 비트 신호는 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르게 된다.
제1 복수의 비트 신호 [1, 1, 0, 0]와 제2 복수의 비트 신호 [0, 0, 1, 1]는 서로 다를 수 있다. 제1 복수의 비트 신호가 [0, 0, 1, 1]의 데이터를 갖고, 제2 복수의 비트 신호가 [1, 1, 0, 0]의 데이터를 가질 수도 있다.
추가적으로, 인코더(100)의 인코딩 주기에 따라 클록 신호(CLK)의 주파수가 결정될 수 있다. 이때 클록 신호(CLK)의 최대 주파수는 최대 데이터 대역폭의 4분주 값일 수 있다.
예를 들어, 첫 번째 제1 송신 데이터와 제2 송신 데이터 사이에 비트 신호의 천이가 검출될 수 있고, 후속하는 두 번째 제1 송신 데이터와 제2 송신 데이터 사이에 비트 신호의 천이가 검출될 수 있다. 이러한 경우, 총 4 개의 송신 데이터를 통해 한 주기의 클록 신호(CLK)가 생성될 수 있다.
도 12는 신호선이 6 개일 때 차동 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 12를 참조하면, 신호선이 6 개일 때 차동 전송 방식에서는 8 가지의 경우로 데이터를 전송할 수 있었다.
이러한 8 가지 경우 데이터는 각각 [0, 1, 0, 1, 0, 1], [0, 1, 1, 0, 1, 0], [1, 0, 0, 1, 0, 1], [1, 0, 1, 0, 1, 0], [0, 1, 0, 1, 1, 0], [0, 1, 1, 0, 0, 1], [1, 0, 0, 1, 1, 0], [1, 0, 1, 0, 0, 1]일 수 있다.
도 13은 도 12의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 13을 참조하면 도 12의 전송 방식에서 [1, 0, 0, 1, 0, 1]의 데이터를 전송하였을 경우 생성되는 회귀 전류 경로가 도시되어 있다.
첫 번째(위쪽에서 아래쪽 순서) 비트 신호 1은 터미네이션 저항을 통해서 두 번째 비트 신호 0로 회귀 전류 경로가 형성된다.
네 번째 비트 신호 1은 터미네이션 저항을 통해서 세 번째 비트 신호 0으로 회귀 전류 경로가 형성된다.
여섯 번째 비트 신호 1은 터미네이션 저항을 통해서 다섯 번째 비트 신호 0으로 회귀 전류 경로가 형성된다.
도 14는 본 발명의 한 실시예에 따른 전송 방식에서 전송 가능한 경우의 수를 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명의 한 실시예에 따른 신호 처리 장치(9, 10)의 경우, 도 12의 전송 방식에서 전송 가능한 8 가지 경우의 데이터 이외에도 추가로 12 가지 경우의 데이터가 전송가능하다.
추가된 12 가지 경우의 데이터는 각각 [1, 1, 1, 0, 0, 0], [0, 0, 0, 1, 1, 1], [1, 1, 0, 1, 0, 0], [0, 0, 1, 0, 0, 1], [1, 1, 0, 0, 1, 0], [0, 0, 1, 1, 0, 1], [1, 1, 0, 0, 0, 1], [0, 0, 1, 1, 1, 0], [1, 0, 0, 0, 1, 1], [0, 1, 1, 1, 0, 0], [1, 0, 1, 1, 0, 0], [0, 1, 0, 0, 1, 1]일 수 있다.
도 15는 도 14의 전송 방식에서의 회귀 전류 경로를 설명하기 위한 도면이다.
도 15를 참조하면 도 14의 전송 방식에서 [1, 1, 1, 0, 0, 0]의 데이터를 전송하였을 경우 생성되는 회귀 전류 경로가 도시되어 있다.
이상으로 본 발명의 실시예에 따른 신호 처리 장치(9, 10)에 의하면 아래의 유용한 효과가 발생할 수 있다.
추가적인 더미 비트 없이 데이터와 클록을 동시에 보내므로, 유효 전송 대역폭의 증가 효과를 얻을 수 있다. 이러한 유효 전송 대역폭의 증가로 인해서 실제 송수신 회로의 속도 부하를 줄일 수 있다.
또한 대역폭 손실 없이 클록을 전송할 수 있기 때문에 빠른 클록을 데이터와 함께 보낼 수 있다. 이로써 수신단에서 데이터 샘플링 및 등화기 회로에 필요한 빠른 클록을 생성하는 주파수 체배기가 차지하는 면적 및 전력 소모량을 줄일 수 있다.
추가적인 더미 비트를 제거함으로써, 불필요한 전력 소모를 줄일 수 있다.
간단한 JK 플립플롭 방식의 디코더를 사용하여 디코딩 과정에서 생기는 딜레이를 최소화할 수 있으며, 디코딩이 연속적으로 들어오는 데이터를 통하여 진행되므로 추가적인 디지털 버퍼가 불필요하게 된다.
디지털 방식의 전압 레벨을 사용하여 디바이스의 물리적인 한계가 있는 공급전압 상황에서 전압 노이즈 마진을 최대로 확보할 수 있다.
복수 개의 전송선을 엮음으로써, 차동 효과들을 확보하여 기존 기술들의 장점을 유지할 수 있다.
본 발명의 전송 방식은 브레이드 시그널링(Braid signaling) 방식으로 호칭될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9, 10: 신호 처리 장치
100: 인코더
200: 송신기
300: 수신기
310: 엣지 디텍터
400: 디코더
411, 412: JK 플립플롭
420: XOR 게이트 소자
430: 신호 선택기

Claims (15)

  1. 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 상기 제2 송신 데이터의 적어도 하나의 비트 신호가 상기 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨(binary level)이 다르도록, 상기 제2 송신 데이터를 인코딩하는 인코더; 및
    상기 제1 송신 데이터 및 상기 제2 송신 데이터를 순차적으로 전송하는 송신기를 포함하고,
    상기 제1 송신 데이터는 제1 비트 신호 쌍 및 제2 비트 신호 쌍을 포함하고,
    상기 제2 송신 데이터는 상기 제1 비트 신호 쌍에 대응하는 제3 비트 신호 쌍 및 상기 제2 비트 신호 쌍에 대응하는 제4 비트 신호 쌍을 포함하고,
    상기 인코더는
    상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 불일치하는 경우 또는
    상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 불일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 일치하는 경우에
    인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 동일하도록 처리하는,
    신호 처리 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 인코더는
    상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 불일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 불일치하는 경우에
    인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 무관하게 일정한 제1 복수의 비트 신호를 포함하도록 처리하는,
    신호 처리 장치.
  5. 제4 항에 있어서,
    상기 인코더는
    상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 일치하는 경우에
    인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 무관하게 일정한 제2 복수의 비트 신호를 포함하도록 처리하고,
    상기 제1 복수의 비트 신호와 상기 제2 복수의 비트 신호는 서로 다른,
    신호 처리 장치.
  6. 제1 항에 있어서,
    상기 제1 송신 데이터에 대응하는 제1 수신 데이터 및 상기 제2 송신 데이터에 대응하는 제2 수신 데이터를 순차적으로 수신받는 수신기; 및
    상기 제1 수신 데이터 및 상기 제2 수신 데이터를 참조하여 상기 제2 수신 데이터를 디코딩하는 디코더를 더 포함하는
    신호 처리 장치.
  7. 제6 항에 있어서,
    상기 수신기는
    상기 제1 수신 데이터와 상기 제2 수신 데이터 사이의 바이너리 레벨 변화를 검출하여 클록 신호를 생성하는 엣지 디텍터(edge detector)를 포함하는,
    신호 처리 장치.
  8. 제7 항에 있어서,
    상기 인코더의 인코딩 주기에 따라 상기 클록 신호의 주파수가 결정되는,
    신호 처리 장치.
  9. 제8 항에 있어서,
    상기 디코더는
    상기 제1 비트 신호 쌍 및 상기 제3 비트 신호 쌍과 대응하는 비트 신호 쌍이 입력되는 제1 JK 플립플롭(JK flip-flop);
    상기 제2 비트 신호 쌍 및 상기 제4 비트 신호 쌍과 대응하는 비트 신호 쌍이 입력되는 제2 JK 플립플롭;
    입력단이 상기 제2 JK 플립플롭의 입력단과 연결된 XOR 게이트 소자; 및
    입력단이 상기 제2 JK 플립플롭의 출력단과 연결되고, 선택단이 상기 XOR 게이트 소자의 출력단과 연결된 신호 선택기를 포함하는,
    신호 처리 장치.
  10. 제9 항에 있어서,
    상기 디코더는
    상기 제1 JK 플립플롭의 출력단의 비트 신호 쌍과 상기 신호 선택기의 출력단의 비트 신호 쌍을 디코딩된 상기 제2 수신 데이터로서 출력하는,
    신호 처리 장치.
  11. 제6 항에 있어서,
    상기 수신기는
    일단이 각각의 비트 신호가 전송되는 복수의 신호선에 연결되고, 타단이 서로 동일한 노드(node)에 연결된 복수의 터미네이션 저항(termination resistor)을 더 포함하는,
    신호 처리 장치.
  12. 먼저 전송된 제1 송신 데이터와 현재 전송 대상인 제2 송신 데이터를 참조하여, 상기 제2 송신 데이터의 적어도 하나의 비트 신호가 상기 제1 송신 데이터의 대응되는 비트 신호와 바이너리 레벨이 다르도록, 상기 제2 송신 데이터를 인코딩하는 인코딩 단계; 및
    상기 제1 송신 데이터 및 상기 제2 송신 데이터를 순차적으로 전송하는 송신 단계를 포함하고,
    상기 제1 송신 데이터는 제1 비트 신호 쌍 및 제2 비트 신호 쌍을 포함하고,
    상기 제2 송신 데이터는 상기 제1 비트 신호 쌍에 대응하는 제3 비트 신호 쌍 및 상기 제2 비트 신호 쌍에 대응하는 제4 비트 신호 쌍을 포함하고,
    상기 인코딩 단계에서
    상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 불일치하는 경우 또는
    상기 제1 비트 신호 쌍과 상기 제3 비트 신호 쌍이 불일치하고 상기 제2 비트 신호 쌍과 상기 제4 비트 신호 쌍이 일치하는 경우에
    인코딩 이후의 상기 제2 송신 데이터가 인코딩 이전의 상기 제2 송신 데이터와 동일하도록 처리하는,
    신호 처리 방법.
  13. 삭제
  14. 제12 항에 있어서,
    상기 제1 송신 데이터에 대응하는 제1 수신 데이터 및 상기 제2 송신 데이터에 대응하는 제2 수신 데이터를 순차적으로 수신받는 수신 단계; 및
    상기 제1 수신 데이터 및 상기 제2 수신 데이터를 참조하여 상기 제2 수신 데이터를 디코딩하는 디코딩 단계를 더 포함하는
    신호 처리 방법.
  15. 제14 항에 있어서,
    상기 제1 수신 데이터와 상기 제2 수신 데이터 사이의 바이너리 레벨 변화를 검출하여 클록 신호를 생성하는 엣지 디텍팅 단계를 더 포함하는,
    신호 처리 방법.
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