JP2014053705A - 信号伝送方法、及び伝送装置 - Google Patents

Abstract

【課題】送信されるシリアルデータと送信されるクロックを２線もしくは３線以上にして送受信する。転送速度の向上のための送信方法と受信方法を備えた送受信器を提供することを目的とする。
【解決手段】シリアルデータとクロックを送受信する伝送装置において、前記シリアルデータと前記クロックを２つの信号に変換する送信方法と、送信された前記２つの信号からクロックを分離するクロック分離方法と、送信された前記２つの信号から前記シリアルデータを分離するデータ分離方法から構分されることを特徴とする伝送方法を備えた送受信器。
【選択図】図１

Description

本発明は、信号の伝送方法に関し、特にシリアル伝送における転送速度の向上を達成するための送受信器間のデ−タとクロックの送信方法と受信方法を備えた送受信器に関するものである。

従来、送信器と受信器でデ−タを伝送する場合、特許文献１の図１７のようにデ−タとクロックを送信する必要があった。送信器から送信されたデ−タとクロックを受信器が受信する場合、クロックに同期させてデ−タを取り込んでいた。受信器で正確にデ−タを取り込むためにはデ−タはクロックに対してセットアップホールドタイムを満たす必要がある。また送信するクロックの周波数が高くなるとセットアップホールドタイムが厳しくなる。

転送する情報量が年々増えたため、転送速度を向上させる必要が生じている。そのため転送速度の向上を達成するために送信クロックの周波数をあげる方法がある。しかし送信クロック周波数が高くなるにつれ送信されるデータが送信されるクロックに対してセットアップホールドタイムが厳しくなっていく。そしてセットアップホールドタイムが満たせなくなるとデータを正確に受信できなくなる。

そこで、データを伝送する際にクロックとデータを送る方法から、クロックとデータを重畳して伝送する方法が考えられた。

特許文献１や特許文献２ではクロックとデータを１本の伝送線路に重畳して伝送を行っている。

特許文献１では、送信器と受信器の伝送線路を１本にし、送信するシリアルデ−タの１ビットごとに同期部（ｌｏｗ＋ｈｉｇｈ）を加えて送信する。受信器側で送信された信号のｌｏｗ期間を測定しデータを分離する伝送方法が開示されている。

特許文献２では、複数ビットのパラレルデ−タをシリアルデ−タに変換したものとワ−ドの区切りを示すワ−ドクロックを多値論理信号として１本の信号として送信する伝送方法が開示されている。

特開２００４−３４３８０２号公報 特開２００５−１４２８７２号公報

クロックとシリアルデ−タを伝送線路に重畳して伝送する方法が考えられているが、上述の特許文献１に開示された従来技術の伝送方法では送信する１ビットのデ−タに同期部をつけなければならず冗長な部分が発生してしまう。

特許文献２の伝送方法は受信器に振幅の電圧値によってシリアルデ−タとクロックを分離するためのＮ＋１個のコンパレ−タが必要になってしまう。

本発明の目的は、特許文献１に比べ送信する信号に冗長な部分なく、特許文献２に比べ受信器の構成が簡単で、背景で記載した従来方式よりも送信する信号の変化するまでの期間が広いクロックとデータの送信方式と受信方式を備えた伝送方法を提供することにある。

１ビットのデータを送受信する伝送装置において、
伝送路を２本有し、前記１ビットデータの値によって前記伝送路に送信される２つの信号のうち１つが選択され、
送信器内部のクロックの立ち上がりエッジで選択されている信号の出力を反転させることで１ビットのデータを送信する送信器と、
出力された前記２つの信号を排他的論理和に入力して出力することで分離クロックとするクロック分離回路と、
前記２つの信号のうち１つの信号の立ち上がりエッジまたは立下りエッジがあるたびデータが反転するエッジ検出データと、
前記エッジ検出データを前記分離クロックの立ち上がりエッジと立下りエッジで保持し、
保持された値と前記エッジ検出データを排他的論理和に入力し、
出力することで分離シリアルデータとしてデータ信号を分離するデータ分離回路を備える受信器から構成されることを特徴とする送受信器。

本発明によれば、送信器と受信器間の各伝送路に送信される信号の変化する時間の幅が最大、送信クロックの約１周期分の長さを持つことができる。

また特許文献１に比べ送信データに冗長な部分なく送信できる。そして送信した信号からクロックを分離する際、特許文献２に比べ簡易な構成でデ−タとクロックを分離することができる伝送方法を提供できる。

本発明の実施の形態１に係わるクロックとデ−タの重畳回路とクロックとデ−タの分離回路を含むブロック図である。 実施の形態１に係わるシリアルデ−タとクロックを重畳する回路の回路図である。 実施の形態１に係わる送信された信号Ａと信号Ｂからクロックを分離する回路の回路図である。 実施の形態１に係わる送信された信号Ａと分離クロックを使用してデ−タを分離する回路の回路図である。 実施の形態１に係わるクロック−デ−タ重畳回路の入力信号と出力信号の波形図である。 実施の形態１に係わるクロック分離回路とデ−タ分離回路の入力信号と出力信号の波形図である。 本発明の形態２にクロックとデ−タの重畳回路とクロックとデ−タの分離回路のブロック図である。 実施の形態２に係わるエンコーダの入出力表の図である。 実施の形態２に係わるクロックとデータの重畳回路の図である。 実施の形態２に係わるクロックの分離回路の図である。 実施の形態２に係わるデータの分離回路の図である。 実施の形態２に係わるデコーダの入出力表の図である。

以下、本発明に好ましい実施の形態を、添付の図面に基づいて詳細に説明する。図１は本発明の実施形態に関わる伝送装置である。

以下、図１を参照して、本発明の第１の実施例による伝送装置と信号の伝送方法について説明する。

図１はクロックとデ−タの重畳回路とクロックとデ−タの分離回路を含むブロック図である。１００は送信器である。１０２はＰＬＬであり、８ビットの送信パラレルデ−タ１０８をパラレル−シリアル変換回路１０１でシリアル変換する際の８逓倍の逓倍クロック１０４を生成する。

パラレル−シリアル変換回路１０１はＰＬＬ１０２により生成された逓倍クロック１０４を用いて送信パラレルデ−タ１０８をシリアルデ−タ１０３に変換する。

１０５はクロック−データの重畳回路である。シリアルデ−タ１０３と逓倍クロック１０４を重畳して２線で出力する。

１１０は受信器である。１１３はクロック分離回路であり、１１５はデ−タ分離回路である。

クロック分離回路１１３は送信器１００の出力信号からクロックを分離し、分離クロック１１４を出力する。

デ−タ分離回路１１５はＬＶＤＳレシ−バ−１１１の受信信号とクロック分離回路１１３の出力した分離クロック１１４からデ−タを分離して分離デ−タ１１６を出力する。

図２はクロックとデータを重畳する回路を示した図である。

図２の２０３、２０４はＥＮＡＢＬＥつきのフリップフロップである。フリップフロップ２０３はＥＮＡＢＬＥ入力にシリアルデ−タ１０３を入力し、シリアルデ−タ１０３がｈｉｇｈの時にＥＮＡＢＬＥがオンになる。

フリップフロップ２０３はシリアルデ−タ１０３がｈｉｇｈのとき逓倍クロック１０４の立ち上がりエッジにより出力しているデ−タを反転したものを取り込み出力する。

フリップフロップ２０４はＥＮＡＢＬＥ入力にシリアルデ−タ１０３を入力し、シリアルデ−タ１０３がｌｏｗの時にＥＮＡＢＬＥがオンになる。

フリップフロップ２０４はシリアルデ−タ１０３がｌｏｗのとき逓倍クロック１０４の立ち上がりエッジにより出力しているデ−タを反転したものを取り込み出力する。

フリップフロップ２０３とフリップフロップ２０４の出力は逓倍クロック１０４の立ち上がりエッジがトリガーになっているため、両者の出力の変化は最小逓倍クロック１０４の１周期の幅を持つ。そのためシリアルデータ１０３と逓倍クロック１０４をそのまま送信することに比べ、送信する信号Ａ２０５と信号Ｂ２０６は値が変化してから次の変化までの期間を逓倍クロック１０４の１周期分に広げて送信できる。

図３はクロック分離回路１１３の回路図であり、受信した信号Ａ３０１と受信したＢ３０２を排他的論理和３０３に入力することで分離クロック１１４が分離される。

図４は重畳した信号よりシリアルデータを分離する回路を示す図である。

図４は受信した信号Ａ３０１と分離クロック１１４を使用して分離シリアルデータ１１６を出力する。
フリップフロップ４０２、フリップフロップ４０３、排他的論理和４１２で受信した信号Ａ３０１に変化があるたび、出力を反転させる。フリップフロップ４０２は受信した信号Ａ３０１の立ち上がりエッジで出力している値を反転したものを取り込み、信号４０４を出力する。フリップフロップ４０３は受信した信号Ａ３０１の立ち下がりエッジで出力している値を反転したものを取り込み、信号４０５を出力する。排他的論和４１２は信号４０４と信号４０５を入力して信号Ａの遷移後の信号４０６として出力する。受信する信号Ａ１２１と信号Ｂ３０２は値が変化してから次の変化までの期間を逓倍クロック１０４の１周期分もの期間がある。そのためフリップフロップ４０３、４１２が信号を取り込むためのセットアップタイムは従来方式のデータとクロックを送り、そのクロックに同期してデータを取り込む方法に比べセットアップタイムを最小約２倍取れる。

フリップフロップ４０７は分離クロック１１４の立ち上がりエッジでＡの遷移後の信号４０６を取り込み出力する。フリップフロップ４０８は分離クロック１１４の立下りエッジで信号Ａの遷移後の信号４０６を取り込み出力する。

論理積４１４はフリップフロップ４０７と分離クロック１１４を入力とし、分離クロックがｈｉｇｈの時だけフリップフロップ４０７の出力を出力する。

論理積４１５はフリップフロップ４０８と分離クロック１１４を入力とし、分離クロックがｌｏｗの時だけフリップフロップ４０８の出力を出力する。

排他的論理和４１６は論理積４１４と論理積４１５の出力を入力して、信号Ａの遷移前の信号４０９として出力する。

排他的論理和４１３は信号Ａの遷移前の信号４０９と信号Ａの遷移後の信号４０６を入力として、分離デ−タ１１６を出力する。排他的論理和はクロックのエッジ間に受信した信号Ａ３０１に変化があった場合ｈｉｇｈを出力し、受信した信号Ａ３０１に変化がなかった場合ｌｏｗを出力する。

図５はクロック−データ重畳回路１０５の入出力信号の波形図である。入力信号は逓倍クロック１０４とシリアルデータ１０３である。出力信号は送信する信号Ａ２０５と送信する信号Ｂ２０６である。今回は説明のためシリアルデータ１０３を”１０１０１１００１１１１０００”とした。

図５の時刻ｔ１のタイミングでシリアルデータ１０３がクロック−データ重畳回路１０５に入力される。図５の時刻ｔ２では直前のシリアルデータ１０３がｈｉｇｈなのでフリップフロップ２０３のＥＮＡＢＬＥがオンになっており逓倍クロック１０４の立ち上がりで送信する信号Ａ２０５を反転する。フリップフロップ２０４はシリアルデータ１０３がｈｉｇｈのためＥＮＡＢＬＥがオフになっており逓倍クロック１０４の立ち上がりエッジでも送信する信号Ｂ２０６が反転しない。

図５の時刻ｔ３のタイミングで直前のシリアルデータ１０３がｌｏｗなのでフリップフロップ２０３のＥＮＡＢＬＥがオフ、フリップフロップ２０４はＥＮＡＢＬＥがオンになっており逓倍クロック１０４の立ち上がりエッジでフリップフロップ２０４の送信する信号Ｂ２０６が反転する。

図６はクロック分離回路１１３とデータ分離回路１１５の入出力信号の波形図である。受信した信号Ａ３０１と受信した信号Ｂ３０２と、Ａの遷移後の信号４０６とＡの遷移前の信号４０９と、分離クロック１１４と分離データ１１６である。

図６の時刻ｔ４のタイミングから受信器１１０に信号が入力される。受信した信号Ａ３０１はｌｏｗからｈｉｇｈになっているため、信号Ａの遷移後４０６の値が反転している。受信した信号Ａ３０１が変化しているので分離データ１１６はｈｉｇｈになっている。分離クロック１１４は受信した信号Ａ３０１がｈｉｇｈで受信した信号Ｂ３０２がｌｏｗなのでｈｉｇｈを出力している。

図６の時刻ｔ５のタイミングでは受信した信号Ｂ３０２がｌｏｗからｈｉｇｈに変化しているため、信号Ａの遷移後４０６には変化がなく、信号Ａの遷移前の信号４０９に時刻ｔ４と時刻ｔ５区間における信号Ａの遷移後の信号４０６の値が取り込まれている。受信した信号Ａ３０１に変化がないことがわかるので分離データ１１６はｌｏｗを出力する。分離クロックの波形は受信した信号Ａ３０１と受信した信号Ｂ３０２が共にｈｉｇｈのためｌｏｗになっている。

図６の時刻ｔ６のタイミングでは受信した信号Ａ３０１がｈｉｇｈからｌｏｗに変化している。受信した信号Ａ３０１に変化があったため信号Ａの遷移後４０６の値が反転している。信号Ａの遷移前の信号４０９に時刻ｔ４と時刻ｔ５区間における信号Ａの遷移後４０６の値が取り込まれている。受信した信号Ａ３０１に変化があることがわかるので分離データ１１６はｈｉｇｈを出力する。受信した信号Ａ３０１がｌｏｗで受信した信号Ｂ３０２がｈｉｇｈのため分離クロック１１４はｈｉｇｈを出力する。

以上説明したように、本発明の実施形態１によればクロックとシリアルデータを２線で送信することができ、本発明の送信方法では各送信信号の値が変化してから次の変化までの期間を逓倍クロック１０４の１周期分に広げて送信できる。受信側ではクロックを分離する際にＰＬＬやカウンタなどを使用せずに排他的論理和を用いることで分離できる。デ−タを分離する際に送信された信号の状態遷移を分離したクロックのエッジを用い、遷移前の信号と遷移後の信号を比較することでシリアルデータを分離できる。各送信信号の値が変化してから次の変化までの期間を逓倍クロック１０４の１周期分に広げて送信できるで、逓倍クロック１０４の周波数を上げることで転送速度の向上を期待することが出来る。

以下、図７を参照して、本発明第２の実施例による伝送装置と信号の伝送方法について説明する。

図７はクロックとデータの重畳回路とクロックとデータの分離回路を含むブロック図である。そのブロック図の送信器７００はエンコーダ７０２とクロック−データ重畳回路７０３を含む。送信器７００は入力としてＮ（Ｎは３以上）ビットの送信パラレルデータ７０７と送信クロック７０８を持ち、出力として２のＮ乗本の送信信号７０９を持つ。そして図７の受信器７０１はデータ分離回路７０５とクロック分離回路７０４とデコーダ７０６を持つ。受信器７０１は送信器７００の出力を入力として持ち、そして出力としてＮビットの受信パラレルデータ７１１と分離クロック７１０を持つ。

エンコーダ７０２はＮビットの送信パラレルデータ７０７を２のＮ乗ビットの信号に変換してクロック−データ重畳回路７０３に向けて出力する。そしてクロック−データ重畳回路７０３はエンコーダ７０２の出力と送信クロック７０８を重畳して２のＮ乗本の送信信号７０９として出力する。

クロック分離回路７０４は送信器７００が出力した２のＮ乗本の送信信号７０９を入力とし、その送信信号７０９の排他的論理和を取ることで分離クロック７１０として出力する。

データ分離回路７０５には送信器７００が出力した２のＮ乗本の送信信号７０９とクロック分離回路７０４が出力した分離クロック７１０が入力される。そしてデータ分離回路７０５は２のＮ乗ビットの分離データ７１２を出力する。

デコーダ７０６にはデータ分離回路７０５が出力した２のＮビットの分離データ７１２が入力される。そしてデコーダ７０６は分離データ７１２をデコードしてＮビット受信パラレルデータ７１１を出力する。

図８はエンコーダ７０２の入出力表である。エンコーダ７０２は入力にＮビットの送信パラレルデータ７０２を持ち、入力信号の最下位ビットがＰ（０）、最上位ビットがＰ（Ｎ−１）に対応している。そして入力信号を２のＮ乗ビットにエンコードして出力する、最下位ビットはＯ（０）、最上位ビットはＯ（２＾Ｎ−１）が対応している。
エンコーダ７０２は２のＮ乗個の状態を持つ入力に対して、２のＮ乗個の出力を持つ。その２のＮ乗個ある出力の一つだけが‘１’になるようにエンコードする。

図９はクロック−データ重畳回路７０３の回路図である。入力としてエンコーダ７０２の２のＮ乗ビットの出力と送信クロック７０８を持つ。そして出力として２のＮ乗本の送信信号７０９を持つ。図９の９００はＥＮＡＢＬＥつきのフリップフロップである、そのＥＮＡＢＬＥ入力にはエンコーダ７０２の出力の最上位ビット入力される。そして最上位のエンコーダ出力９０１がｈｉｇｈの時、送信クロック７０８の立ち上がりエッジで最上位の重畳信号９０２の値を反転したものを取り込み最上位の重畳信号９０２として再出力する。

最下位ビットまで同じ構成のフリップフロップが並ぶ。そしてフリップフロップ９０３は最下位のエンコーダ出力９０４がｈｉｇｈの時、送信クロック７０８の立ち上がりで最下位の重畳信号９０５の値を反転したものを取り込み最下位の重畳信号９０５として再出力する。

送信クロック９０４の立ち上がりエッジでＥＮＡＢＬＥ信号がｈｉｇｈのフリップフロップが反転することでクロックとデータをそのまま伝送するときに比べ、値が変化してから次の変化までの期間を送信クロック７０８の１周期分に広げて送信できる。また実施形態１に比べ伝送路が多いので１度に送れる伝送量が増える。

図１０はクロック分離回路７０４を示す図である。その入力は送信器７００が出力した２のＮ乗ビットの重畳信号７０９である。最上位の重畳信号９０２は重畳信号７０９の最上位ビットであり、最下位の重畳信号９０５は重畳信号７０９の最下位ビットを表す。そして最下位の重畳信号９０５から最上位の重畳信号９０２までを排他的論理和１０００に入力することで分離クロック７１０を出力する。

図１１はデータ分離回路７０５の回路図である。データ分離回路７０５は入力として２のＮ乗個の重畳信号が入力される。そして、各重畳信号はデータ分離回路に繋がっている。

データ分離回路１１５は最上位の重畳信号９０２と分離クロック７１０を入力として持つ。分離クロック７１０の立ち上がりエッジと立下りエッジ間に最上位の重畳信号９０２に変化があれば‘１’を最上位の分離データ１１０１として出力する。しかし状態遷移を検出しないときは‘０’を出力する。

以下、同じ構成で最下位の重畳信号までデータを分離して出力する。よって分離クロック７１０の立ち上がりエッジと立下りエッジ間に各重畳信号の状態の遷移があれば、繋がっているデータ分離回路は分離データとして‘１’を出力する。しかし状態遷移がないときは‘０’として出力する。

図１２はデコーダ７０６の入出力表を示している。デコーダ７０６には２のＮ乗個の分離データ７１２が入力される。そしてＮビットの受信パラレルデータ７１１としてＮ個の出力を持つ。

図１２のｄ（０）は入力される分離クロック７１２の最下位ビットでありｄ（２＾Ｎ−１）は分離クロック７１２の最上位ビットを表している。そしてｄｏｕｔ（０）は受信パラレルデータ７１１の最下位ビットを表し、ｄｏｕｔ（Ｎ−１）は受信パラレルデータの最上位ビットを表す。

以上、説明したように、本発明の実施形態２によれば送信器と受信器の伝送路を増やしてクロックとデータを重畳して送信、受信することが出来る。実施形態１と同じように各送信信号の値が変化してから次の変化までの期間を送信クロック７１０の１周期分に広げて送信できるで、逓倍クロック７１０の周波数を上げることができる。そのため転送速度の向上を期待することが出来る。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１００ 送信器
１１０ 受信器
２００ クロックとデータの重畳回路
３００ クロック分離回路
４００ データ分離回路

Claims (5)

1. １ビットのデータを送受信する伝送装置において、
   伝送路を２本有し、前記１ビットデータの値によって前記伝送路に送信される２つの信号のうち１つが選択され、
   送信器内部のクロックの立ち上がりエッジで選択されている信号の出力を反転させることで１ビットのデータを送信する送信器と、
   出力された前記２つの信号を排他的論理和に入力して出力することで分離クロックとするクロック分離回路と、
   前記２つの信号のうち１つの信号の立ち上がりエッジまたは立下りエッジがあるたびデータが反転するエッジ検出データと、
   前記エッジ検出データを前記分離クロックの立ち上がりエッジと立下りエッジで保持し、
   保持された値と前記エッジ検出データを排他的論理和に入力し、
   出力することで分離シリアルデータとしてデータ信号を分離するデータ分離回路を備える受信器から構成されることを特徴とする送受信器。
2. Ｎビットのパラレルデータをシリアルデータに変換するパラレル−シリアル変換回路と送信器内部のクロックを生成するＰＬＬからなることを特徴とする請求項１に記載の送信方法を備えた送信器。
3. Ｎビットのデータと送信器内部のクロックを送受信する伝送装置において
   伝送路を２のＮ乗本有し、前記Ｎビットのデータを２のＮ乗ビットにエンコードし、前記２のＮ乗ビットのエンコード結果で前記２のＮ乗本の伝送路の信号のうち一つを前記送信器内部のクロックの立ち上がりで反転させることでデータを送信する送信器と、
   前記送信方法より出力される２のＮ乗本の信号より、
   前記２のＮ乗本の信号を排他的論理和から出力することで分離クロックとして分離するクロック分離回路と
   前記送信方法より出力される２のＮ乗本の信号より、
   各信号の遷移状態を検出し、検出結果をデコードすることで前記Ｎビットのデータを分離するデータ分離回路を備える受信器から構成されることを特徴とする送受信器。
4. 送信するＮビットのパラレルデータを２のＮ乗本の信号にエンコードするエンコーダからなることを特徴とする請求項３に記載の送信器。
5. データ分離回路から出力される２のＮ乗本の信号をデコードし、請求項３記載のＮビットのデータを出力するデコーダからなることを特徴とする請求項３に記載の受信器。