KR20210079642A - 수신 장치, 이를 포함하는 반도체 장치 및 반도체 시스템 - Google Patents

수신 장치, 이를 포함하는 반도체 장치 및 반도체 시스템 Download PDF

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KR20210079642A
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손관수
황진하
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Abstract

수신 장치는 고속 수신 회로, 고속 동기 회로, 저속 수신 회로 및 저속 동기 회로를 포함할 수 있다. 상기 고속 수신 회로는 제 1 동작 모드에서 입력 신호를 수신하여 고속 수신 신호를 생성할 수 있다. 상기 고속 동기 회로는 상기 고속 수신 신호를 클럭 신호에 동기시켜 고속 동기 신호를 생성할 수 있다. 상기 저속 수신 회로는 제 2 동작 모드에서 상기 입력 신호를 수신하여 저속 수신 신호를 생성할 수 있다. 상기 저속 동기 회로는 상기 저속 수신 신호를 상기 클럭 신호에 동기시켜 저속 동기 신호를 생성할 수 있다. 동작 모드에 따라 상기 고속 동기 신호 및 상기 저속 동기 신호 중 하나가 내부 신호로 선택될 수 있다.

Description

수신 장치, 이를 포함하는 반도체 장치 및 반도체 시스템 {SIGNAL RECEIVING DEVICE, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 수신 장치, 이를 포함하는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 반도체 장치들은 외부 장치로부터 전송된 신호에 기초하여 내부적으로 다양한 신호들을 생성할 수 있다. 상기 반도체 장치들은 외부 장치로부터 전송된 신호를 수신하기 위해 수신 장치를 구비한다. 상기 컴퓨터 시스템 및 반도체 장치는 다양한 통신 환경에서 동작할 수 있다. 동작 주파수 또는 전원 전압의 전압 레벨 등에 의해 다양한 통신 환경이 형성될 수 있다. 일반적으로, 낮은 전원 전압과 높은 주파수 환경에서 반도체 장치들 사이에서 전송되는 신호는 높은 주파수 및 낮은 진폭을 가지므로, 보다 높은 성능을 갖는 수신기를 사용해야 한다. 반대로 높은 전원 전압과 낮은 주파수 환경에서 반도체 장치들 사이에서 전송되는 신호는 낮은 주파수 및 큰 진폭을 가지므로, 상대적으로 낮은 성능을 갖는 수신기를 사용하여 전력 소모를 감소시켜야 한다.
본 발명의 실시예는 반도체 장치의 동작 주파수 및/또는 전원 전압의 전압 레벨에 따라 서로 다른 수신 회로를 통해 입력 신호를 수신하고, 수신된 신호들을 클럭 신호에 동기시킨 후, 클럭 신호에 동기된 신호들 중 하나를 내부 신호로 선택할 수 있는 수신 장치, 이를 포함하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 장치는 제 1 동작 모드에서 입력 신호를 수신하여 고속 수신 신호를 생성하는 고속 수신 회로; 상기 고속 수신 신호를 클럭 신호에 동기시켜 고속 동기 신호를 생성하는 고속 동기 회로; 제 2 동작 모드에서 상기 입력 신호를 수신하여 저속 수신 신호를 생성하는 저속 수신 회로; 상기 저속 수신 신호를 상기 클럭 신호에 동기시켜 저속 동기 신호를 생성하는 저속 동기 회로; 및 동작 모드에 따라 상기 고속 동기 신호 및 상기 저속 동기 신호 중 하나를 내부 신호로 출력하는 제 1 선택 회로를 포함할 수 있다.
본 발명의 실시예에 따른 수신 장치는 버퍼 및 제 1 증폭기를 구비하고, 입력 신호를 수신하여 제 1 수신 신호를 생성하는 제 1 수신 회로; 제 2 증폭기를 구비하고, 상기 입력 신호를 수신하여 제 2 수신 신호를 생성하는 제 2 수신 회로; 외부 전원 전압의 전압 레벨에 따라 상기 제 1 수신 신호 및 상기 제 2 수신 신호 중 하나를 고속 수신 신호로 출력하는 제 1 선택 회로; 클럭 신호에 동기하여 상기 고속 수신 신호를 샘플링하여 고속 동기 신호를 생성하는 고속 동기 회로; 상기 입력 신호를 수신하여 저속 수신 신호를 생성하는 저속 수신 회로; 상기 클럭 신호에 동기하여 상기 저속 수신 신호를 샘플링하여 저속 동기 신호를 생성하는 저속 동기 회로; 및 동작 주파수에 따라 상기 고속 동기 신호 및 상기 저속 동기 신호 중 하나를 내부 신호로 출력하는 제 2 선택 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 복수의 고속 데이터 패드를 통해 복수의 데이터를 각각 수신하여 복수의 고속 수신 신호를 생성하는 복수의 고속 데이터 수신 회로; 복수의 고속 스트로브 패드를 통해 데이터 스트로브 신호와 상보 데이터 스트로브 신호를 수신하는 고속 스트로브 수신 회로; 상기 복수의 고속 수신 신호를 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호에 각각 동기시켜 복수의 고속 동기 신호를 생성하는 복수의 고속 동기 회로; 복수의 저속 데이터 패드를 통해 상기 복수의 데이터를 각각 수신하여 복수의 저속 수신 신호를 생성하는 복수의 저속 데이터 수신 회로; 적어도 하나의 저속 스트로브 패드를 통해 상기 데이터 스트로브 신호를 수신하는 저속 스트로브 수신 회로; 상기 복수의 저속 수신 신호를 상기 데이터 스트로브 신호에 각각 동기시켜 복수의 저속 동기 신호를 생성하는 복수의 저속 동기 회로; 및 동작 주파수에 따라 상기 복수의 고속 동기 신호를 복수의 내부 신호로 출력하거나 상기 복수의 저속 동기 신호를 상기 복수의 내부 신호로 출력하는 제 1 선택 회로를 포함할 수 있다.
본 발명의 실시예는 전원 전압의 노이즈에 따른 지터 (jitter)와, 공정, 전압 및 온도 변동에 따른 듀티 비 및 지연량 변화에 둔감하게 동작하는 수신 장치를 제공하여, 반도체 장치 및 반도체 시스템의 동작 성능을 최적화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 수신 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 제 1 수신 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 제 2 수신 회로의 구성을 보여주는 도면이다.
도 4는 도 1에 도시된 저속 수신 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 수신 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 수신 장치(100)는 입력 신호(IN)를 수신하여 내부 신호(INS)를 생성할 수 있다. 상기 입력 신호(IN)는 상기 수신 장치(100)를 포함하는 반도체 장치의 외부 또는 상기 수신 장치(100)와 연결되는 다른 회로 및/또는 다른 장치로부터 전송된 신호일 수 있다. 상기 수신 장치(100)는 상기 입력 신호(IN)를 수신하여 수신 신호를 생성하고, 상기 수신 신호를 클럭 신호(CLK)에 동기시켜 상기 내부 신호(INS)로 출력할 수 있다. 상기 수신 장치(100)는 복수의 수신 경로를 포함하고, 동작 주파수 및/또는 외부 전원 전압의 전압 레벨에 따라 복수의 수신 경로 중 적어도 하나의 수신 경로를 통해 상기 입력 신호(IN)를 수신할 수 있다.
상기 수신 장치(100)는 고속 수신 경로(A) 및 저속 수신 경로(B)를 포함할 수 있다, 상기 동작 주파수가 상대적으로 높을 때, 상기 수신 장치(100)는 상기 고속 수신 경로(A)를 통해 상기 입력 신호(IN)로부터 상기 내부 신호(INS)를 생성할 수 있다. 상기 동작 주파수가 상대적으로 낮을 때, 상기 수신 장치(100)는 상기 저속 수신 경로(B)를 통해 상기 입력 신호(IN)로부터 상기 내부 신호(INS)를 생성할 수 있다. 상기 동작 주파수가 높을 때, 상기 입력 신호(IN)는 작은 진폭과 짧은 주기를 가질 수 있다. 상기 입력 신호(IN)를 수신하기 위한 마진이 적으므로, 상기 고속 수신 경로(B)는 상대적으로 성능이 높은 수신 회로를 구비할 수 있다. 반대로, 상기 동작 주파수가 낮을 때, 상기 입력 신호(IN)는 큰 진폭 및 긴 주기를 가질 수 있다. 상기 입력 신호(IN)를 수신하기 위한 마진이 충분할 수 있으므로, 높은 성능을 갖는 수신 회로는 필요하지 않을 수 있으며, 상기 저속 수신 경로(B)는 전력 소모를 최소화시킬 수 있는 수신 회로를 구비할 수 있다.
상기 수신 장치(100)는 고속 수신 회로(110), 저속 수신 회로(120), 고속 동기 회로(130), 저속 동기 회로(140) 및 선택 회로(150)를 포함할 수 있다. 상기 고속 수신 회로(110) 및 상기 고속 동기 회로(130)는 고속 수신 경로(A)에 포함될 수 있고, 상기 저속 수신 회로(120) 및 상기 저속 동기 회로(140)는 저속 수신 경로(B)에 포함될 수 있다. 상기 고속 수신 회로(110)는 제 1 동작 모드에서 상기 입력 신호(IN)를 수신하여 고속 수신 신호(HRS)를 생성할 수 있다. 상기 제 1 동작 모드는 상기 동작 주파수가 상대적으로 높을 때 수행되는 동작 모드일 수 있다. 상기 고속 수신 회로(110)는 상기 동작 주파수가 상대적으로 높을 때 상기 입력 신호(IN)를 수신하여 상기 고속 수신 신호(HRS)를 생성할 수 있다. 상기 고속 동기 회로(130)는 상기 고속 수신 회로(110)로부터 생성된 상기 고속 수신 신호(HRS)를 수신할 수 있다. 상기 고속 동기 회로(130)는 클럭 신호(CLK)를 수신할 수 있다. 상기 고속 동기 회로(130)는 상기 고속 수신 신호(HRS)를 상기 클럭 신호(CLK)에 동기시켜 고속 동기 신호(HSS)를 생성할 수 있다. 예를 들어, 상기 고속 동기 회로(130)는 상기 고속 수신 신호(HRS)를 상기 클럭 신호(CLK)의 라이징 에지로 샘플링하여 상기 고속 동기 신호(HSS)를 생성할 수 있다. 일 실시예에서, 상기 고속 동기 회로(130)는 상기 고속 수신 신호(HRS)를 상기 클럭 신호(CLK)의 폴링 에지로 샘플링하여 상기 고속 동기 신호(HSS)를 생성할 수도 있다. 상기 상기 클럭 신호(CLK)는 상기 동작 주파수에 대응하는 주파수를 가질 수 있다. 일 실시예에서, 상기 클럭 신호(CLK)는 상기 동작 주파수보다 낮은 주파수를 가질 수 있고, 상기 고속 동기 회로(130)는 상보 클럭 신호(CLKB)와 함께 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 고속 동기 회로(130)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)의 라이징 에지에 각각 동기하여 상기 고속 수신 신호(HRS)로부터 상기 고속 동기 신호(HSS)를 생성할 수 있다.
상기 저속 수신 회로(120)는 제 2 동작 모드에서 상기 입력 신호(IN)를 수신하여 저속 수신 신호(LRS)를 생성할 수 있다. 상기 제 2 동작 모드는 상기 동작 주파수가 상대적으로 낮을 때 수행되는 동작 모드일 수 있다. 상기 저속 수신 회로(120)는 상기 동작 주파수가 상대적으로 낮을 때 상기 입력 신호(IN)를 수신하여 상기 저속 수신 신호(LRS)를 생성할 수 있다. 상기 저속 동기 회로(140)는 상기 저속 수신 회로(120)로부터 생성된 상기 저속 수신 신호(LRS)를 수신할 수 있다. 상기 저속 동기 회로(140)는 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 저속 동기 회로(140)는 상기 저속 수신 신호(LRS)를 상기 클럭 신호(CLK)에 동기시켜 저속 동기 신호(LSS)를 생성할 수 있다. 예를 들어, 상기 저속 동기 회로(140)는 상기 저속 수신 신호(LRS)를 상기 클럭 신호(CLK)의 라이징 에지로 샘플링하여 상기 저속 동기 신호(LSS)를 생성할 수 있다. 일 실시예에서, 상기 저속 동기 회로(140)는 상기 저속 수신 신호(LRS)를 상기 클럭 신호(CLK)의 폴링 에지로 샘플링하여 상기 저속 동기 신호(LSS)를 생성할 수도 있다.
상기 선택 회로(150)는 상기 고속 동기 회로(130) 및 상기 저속 동기 회로(140)로부터 상기 고속 동기 신호(HSS) 및 상기 저속 동기 신호(LSS)를 각각 수신할 수 있다. 상기 선택 회로(150)는 상기 동작 주파수에 따라 상기 고속 동기 신호(HSS) 및 상기 저속 동기 신호(LSS) 중 하나를 상기 내부 신호(INS)로 출력할 수 있다. 상기 선택 회로(150)는 상기 제 1 동작 모드에서 상기 고속 동기 신호(HSS)를 상기 내부 신호(INS)로 출력할 수 있다. 상기 선택 회로(150)는 상기 제 2 동작 모드에서 상기 저속 동기 신호(LSS)를 상기 내부 신호(INS)로 출력할 수 있다.
상기 고속 수신 회로(110)는 복수의 수신 경로를 포함할 수 있고, 전압 모드에 따라 상기 복수의 수신 경로 중 적어도 하나의 수신 경로를 통해 상기 입력 신호(IN)를 수신할 수 있다. 상기 전압 모드는 제 1 전압 모드 및 제 2 전압 모드를 포함할 수 있다. 상기 제 1 전압 모드는 외부 전원 전압의 전압 레벨이 상대적으로 낮을 때 수행되는 동작 모드일 수 있다. 상기 외부 전원 전압은 상기 수신 장치를 동작시키기 위해 외부 전원으로부터 공급되는 전원 전압일 수 있다. 상기 제 2 전압 모드는 상기 외부 전원 전압의 전압 레벨이 상대적으로 높을 때 수행되는 동작 모드일 수 있다. 상기 고속 수신 회로(110)는 제 1 수신 회로(111), 제 2 수신 회로(112) 및 선택 회로(113)를 포함할 수 있다. 상기 제 1 수신 회로(111)는 상기 제 1 전압 모드에서 상기 입력 신호(IN)를 수신하여 제 1 수신 신호(RS1)를 생성할 수 있다. 상기 제 2 수신 회로(112)는 상기 제 2 전압 모드에서 상기 입력 신호(IN)를 수신하여 제 2 수신 신호(RS2)를 생성할 수 있다. 상기 선택 회로(113)는 상기 제 1 수신 신호(RS1) 및 상기 제 2 수신 신호(RS2)를 수신하고, 전압 모드에 따라 상기 제 1 및 제 2 수신 신호(RS1, RS2) 중 하나를 상기 고속 수신 신호(HRS)로 출력할 수 있다. 상기 선택 회로(113)는 상기 제 1 전압 모드에서 상기 제 1 수신 신호(RS1)를 상기 고속 수신 신호(HRS)로 출력할 수 있다. 상기 선택 회로(113)는 상기 제 2 전압 모드에서 상기 제 2 수신 신호(RS2)를 상기 고속 수신 신호(HRS)로 출력할 수 있다.
상기 동작 주파수 및/또는 동작 모드는 주파수 모드 신호(LSM)로 구분될 수 있다. 상기 주파수 모드 신호(LSM)는 상기 동작 주파수 및/또는 동작 모드를 지시하기 위해 생성될 수 있는 커맨드 신호 또는 제어 신호일 수 있다. 상기 주파수 모드 신호(LSM)는 상기 동작 주파수를 감지하여 생성될 수도 있고, 상기 입력 신호(IN)를 전송하는 전송 장치와 상기 수신 장치(100) 사이에 설정된 통신 환경에 대한 정보에 기초하여 생성될 수 있다. 예를 들어, 상기 제 1 동작 모드에서 상기 주파수 모드 신호(LSM)는 로직 로우 레벨을 가질 수 있고, 상기 제 2 동작 모드에서 상기 주파수 모드 신호(LSM)는 로직 하이 레벨을 가질 수 있다. 상기 전압 모드는 전압 모드 신호(VM)로 구분될 수 있다. 상기 전압 모드 신호(VM)는 상기 전압 모드를 지시하기 위해 생성될 수 있는 커맨드 신호 또는 제어 신호일 수 있다. 상기 전압 모드 신호(VM)는 상기 외부 전원 전압의 전압 레벨을 감지하여 생성될 수도 있고, 상기 수신 장치(100)로 공급되는 외부 전원 전압의 전압 레벨에 대한 정보에 기초하여 생성될 수 있다. 예를 들어, 상기 제 1 전압 모드에서 상기 전압 모드 신호(VM)는 로직 로우 레벨을 가질 수 있고, 상기 제 2 전압 모드에서 상기 전압 모드 신호(VM)는 로직 하이 레벨을 가질 수 있다.
상기 제 1 수신 회로(111)는 상기 주파수 모드 신호(LSM) 및 상기 전압 모드 신호(VM)를 수신할 수 있다. 상기 제 1 수신 회로(111)는 상기 주파수 모드 신호(LSM) 및 상기 전압 모드 신호(VM)가 모두 로직 로우 레벨일 때 활성화될 수 있고, 상기 입력 신호(IN)를 수신하여 상기 제 1 수신 신호(RS1)를 생성할 수 있다. 상기 제 2 수신 회로(112)는 상기 주파수 모드 신호(LSM)가 로직 로우 레벨이고 상기 전압 모드 신호(VM)가 로직 하이 레벨일 때 활성화될 수 있고, 상기 입력 신호(IN)를 수신하여 상기 제 2 수신 신호(RS2)를 생성할 수 있다. 상기 선택 회로(113)는 상기 전압 모드 신호(VM)를 수신할 수 있다. 상기 선택 회로(113)는 상기 전압 모드 신호(VM)가 로직 로우 레벨일 때, 상기 제 1 수신 신호(RS1)를 상기 고속 수신 신호(HRS)로 출력할 수 있다. 상기 선택 회로(113)는 상기 전압 모드 신호(VM)가 로직 하이 레벨일 때, 상기 제 2 수신 신호(RS2)를 상기 고속 수신 신호(HRS)로 출력할 수 있다. 상기 저속 수신 회로(120)는 상기 주파수 모드 신호(LSM)를 수신할 수 있다. 상기 저속 수신 회로(120)는 상기 주파수 모드 신호(LSM)가 로직 하이 레벨일 때 활성화될 수 있고, 상기 입력 신호(IN)를 수신하여 상기 저속 수신 신호(LRS)를 생성할 수 있다. 상기 선택 회로(150)는 상기 주파수 모드 신호(LSM)를 수신할 수 있다. 상기 선택 회로(150)는 상기 주파수 모드 신호(LSM)가 로직 로우 레벨일 때, 상기 고속 동기 신호(HSS)를 상기 내부 신호(INS)로 출력할 수 있다. 상기 선택 회로(150)는 상기 주파수 모드 신호(LSM)가 로직 하이 레벨일 때, 상기 저속 동기 신호(LSS)를 상기 내부 신호(INS)로 출력할 수 있다.
도 2는 도 1에 도시된 제 1 수신 회로(111)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 제 1 수신 회로(111)는 적어도 하나의 버퍼 및 적어도 하나의 증폭기를 포함할 수 있다. 상기 적어도 하나의 버퍼는 차동 증폭 동작을 수행하는 전류 모드 로직 (Current Mode Logic, CML) 버퍼일 수 있다. 상기 버퍼는 이득이 1인 증폭 회로일 수 있다. 상기 증폭기는 이득이 1보다 큰 증폭 회로일 수 있다. 상기 제 1 수신 회로(111)는 제 1 버퍼(210), 제 2 버퍼(220) 및 제 1 증폭기(230)를 포함할 수 있다. 상기 제 1 버퍼(210), 제 2 버퍼(220) 및 제 1 증폭기(230)는 각각 제 1 전원 전압(VCC1)을 공급 받아 동작할 수 있다. 상기 제 1 및 제 2 버퍼(210, 220)는 각각 전류 모드 로직 버퍼일 수 있다. 상기 제 1 버퍼(210)는 상기 입력 신호(IN) 및 기준 전압(VREF)을 수신하고, 상기 입력 신호(IN)와 상기 기준 전압(VREF)을 차동 증폭하여 제 1 증폭 신호 쌍(AO1, AO1B)을 생성할 수 있다. 상기 기준 전압(VREF)은 상기 입력 신호(IN)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 1 버퍼(210)는 상기 주파수 모드 신호(LSM), 상기 전압 모드 신호(VM) 및 인에이블 신호(EN)에 기초하여 활성화되어 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭할 수 있다. 상기 제 1 버퍼(210)는 상기 주파수 모드 신호의 상보 신호(LSMB), 상기 전압 모드 신호의 상보 신호(VMB)와 상기 인에이블 신호(EN)를 수신할 수 있다. 상기 인에이블 신호(EN)는 상기 수신 장치(100)가 상기 입력 신호(IN)를 수신하는 동작을 수행할 수 있도록 상기 입력 신호(IN)가 전송되는 시점 또는 그 이전에 인에이블될 수 있는 제어 신호일 수 있다. 상기 제 2 버퍼(220)는 상기 제 1 버퍼(210)로부터 출력된 제 1 증폭 신호 쌍(AO1, AO1B)을 수신할 수 있다. 상기 제 2 버퍼(220)는 상기 제 1 증폭 신호 쌍(AO1, AO1B)을 차동 증폭하여 제 2 증폭 신호 쌍(AO2, AO2B)을 생성할 수 있다. 상기 제 2 버퍼(220)는 상기 주파수 모드 신호(LSM), 상기 전압 모드 신호(VM) 및 상기 인에이블 신호(EN)에 기초하여 활성화되어 상기 제 1 증폭 신호 쌍(AO1, AO1B)을 차동 증폭할 수 있다. 상기 제 2 버퍼(220)는 상기 주파수 모드 신호의 상보 신호(LSMB), 상기 전압 모드 신호의 상보 신호(VMB) 및 상기 인에이블 신호(EN)를 수신할 수 있다. 상기 제 1 증폭기(230)는 상기 제 2 버퍼(220)로부터 출력된 상기 제 2 증폭 신호 쌍(AO2, AO2B)을 수신할 수 있다. 상기 제 1 증폭기(230)는 상기 제 2 증폭 신호 쌍(AO2, AO2B)을 차동 증폭하여 상기 제 1 수신 신호(RS1)를 생성할 수 있다. 상기 제 1 수신 신호(RS1)는 상기 제 2 증폭 신호 쌍(AO2, AO2B)보다 증가된 이득을 가질 수 있다. 상기 제 1 증폭기(230)는 상기 주파수 모드 신호(LSM), 상기 전압 모드 신호(VM) 및 상기 인에이블 신호(EN)에 기초하여 활성화되어 상기 제 2 증폭 신호 쌍(AO2, AO2B)을 차동 증폭할 수 있다. 상기 제 1 증폭기(230)는 상기 주파수 모드 신호의 상보 신호(LSMB), 상기 전압 모드 신호의 상보 신호(VMB) 및 지연된 인에이블 신호(DEN)를 수신할 수 있다. 상기 지연된 인에이블 신호(DEN)는 상기 인에이블 신호(EN)가 임의의 시간 동안 지연되어 생성된 신호일 수 있다. 제 1 및 제 2 버퍼(210, 220)가 충분한 증폭 동작을 수행하기 전에 상기 제 1 수신 신호(RS1)가 생성되는 것을 방지하기 위해, 상기 제 1 증폭기(230)는 상기 지연된 인에이블 신호(DEN)에 기초하여 상기 제 1 및 제 2 버퍼(210, 220)보다 늦게 활성화되어 증폭 동작을 수행할 수 있다. 도 2에서, 상기 제 1 수신 회로(111)는 2개의 버퍼를 구비하는 것으로 예시되었지만, 2개보다 적거나 많은 개수의 버퍼를 포함할 수도 있다.
도 3은 도 1에 도시된 제 2 수신 회로(112)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 제 2 수신 회로(112)는 제 2 증폭기(310) 및 듀티 보정기(320)를 포함할 수 있다. 상기 제 2 증폭기(310)는 이득이 1보다 큰 증폭 회로일 수 있다. 상기 제 2 증폭기(310) 및 상기 듀티 보정기(320)는 상기 제 1 전원 전압(VCC1)을 공급 받아 동작할 수 있다. 상기 제 2 증폭기(310)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 2 증폭기(310)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭하여 제 1 출력 신호(OUT1)를 생성할 수 있다. 상기 제 2 증폭기(310)는 상기 주파수 모드 신호(LSM), 상기 전압 모드 신호(VM) 및 상기 인에이블 신호(EN)에 기초하여 활성화되어 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭할 수 있다. 상기 제 2 증폭기(310)는 상기 주파수 모드 신호의 상보 신호(LSMB), 상기 전압 모드 신호(VMB) 및 상기 지연된 인에이블 신호(DEN)를 수신할 수 있다. 상기 듀티 보정기(320)는 상기 제 2 증폭기(310)로부터 출력된 상기 제 1 출력 신호(OUT1)를 수신할 수 있다. 상기 듀티 보정기(320)는 듀티 제어 신호(DCC<1:n>, n은 2 이상의 정수)에 기초하여 상기 제 1 출력 신호(OUT1)의 듀티를 보정할 수 있다. 상기 듀티 보정기(320)는 듀티가 보정된 제 1 출력 신호(OUT1)를 상기 제 2 수신 신호(RS2)로 출력할 수 있다.
도 4는 도 1에 도시된 저속 수신 회로(120)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 저속 수신 회로는 드라이버(410) 및 레벨 쉬프터(420, L/S)를 포함할 수 있다. 상기 드라이버(410)는 제 2 전원 전압(VCC2)을 공급 받아 동작할 수 있고, 상기 레벨 쉬프터(420)는 상기 제 1 전원 전압(VCC1)을 공급 받아 동작할 수 있다. 상기 드라이버(410)는 상기 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)를 상기 제 2 전원 전압(VCC2)에 대응하는 전압 레벨로 구동하여 제 2 출력 신호(OUT2)를 생성할 수 있다. 상기 드라이버(410)는 상기 주파수 모드 신호(LSM)에 기초하여 활성화되어 상기 입력 신호(IN)를 구동할 수 있다. 상기 레벨 쉬프터(420)는 상기 드라이버(410)로부터 출력된 상기 제 2 출력 신호(OUT2)를 수신할 수 있다. 상기 레벨 쉬프터(420)는 상기 제 2 출력 신호(OUT2)의 전압 레벨을 상기 제 1 전원 전압(VCC1)에 대응하는 전압 레벨로 상승시켜 상기 저속 수신 신호(LRS)를 수신할 수 있다.
상기 제 1 전원 전압(VCC1)은 상기 제 2 전원 전압(VCC2보다 높은 전압 레벨을 가질 수 있다. 상기 제 2 전원 전압(VCC2)은 외부 전원으로부터 공급된 외부 전원 전압일 수 있다. 상기 제 1 전원 전압(VCC1)은 상기 제 2 전원 전압(VCC2)에 기초하여 생성된 내부 전원 전압일 수 있다. 예를 들어, 상기 제 1 전원 전압(VCC1)은 상기 제 2 전원 전압(VCC2)을 펌핑하여 생성된 펌핑 전압일 수 있다. 상기 제 1 및 제 2 수신 회로(111, 112)의 활성화를 제어하는 상기 전압 모드 신호(VM)는 상기 제 2 전원 전압(VCC2)의 전압 레벨에 기초하여 생성될 수 있다.
도 1 내지 도 4를 참조하여 본 발명의 실시예에 따른 수신 장치(100)의 동작을 설명하면 다음과 같다. 상기 고속 수신 회로(110)의 상기 제 1 수신 회로(111)는 가장 높은 성능을 갖는 대신, 가장 많은 전력을 소모할 수 있다. 상기 저속 수신 회로(120)는 가장 낮은 성능을 갖는 대신 가장 적은 전력을 소모할 수 있다. 상기 고속 수신 회로(110)의 상기 제 2 수신 회로(112)는 상기 제 1 수신 회로(111)보다 낮은 성능을 갖지만, 상기 저속 수신 회로(120)보다 높은 성능을 가질 수 있다. 상기 제 2 수신 회로(112)는 상기 제 1 수신 회로(111)보다 적은 전력을 소모하지만, 상기 저속 수신 회로(120)보다 많은 전력을 소모할 수 있다. 상기 동작 주파수가 높고, 외부 전원 전압의 전압 레벨이 낮은 통신 환경에서, 상기 주파수 모드 신호(LSM) 및 상기 전압 모드 신호(VM)는 모두 로직 로우 레벨을 가질 수 있다. 따라서, 상기 제 1 수신 회로(111)가 활성화될 수 있다. 상기 제 1 수신 회로(111)는 상기 입력 신호(IN)를 수신하여 상기 제 1 수신 신호(RS1)를 생성할 수 있고, 상기 선택 회로(113)는 상기 전압 모드 신호(VM)에 기초하여 상기 제 1 수신 회로(111)로부터 출력된 상기 제 1 수신 신호(RS1)를 상기 고속 수신 신호(HRS)로 출력할 수 있다. 상기 고속 동기 회로(130)는 상기 고속 수신 신호(HRS)를 상기 클럭 신호(CLK)에 동기시켜 상기 고속 동기 신호(HSS)를 생성할 수 있다. 상기 선택 회로(150)는 상기 주파수 모드 신호(LSM)에 기초하여 상기 고속 동기 회로(130)로부터 출력된 상기 고속 동기 신호(HSS)를 상기 내부 신호(INS)로 출력할 수 있다.
상기 동작 주파수가 높고, 상기 외부 전원 전압의 전압 레벨이 높은 통신 환경에서, 상기 주파수 모드 신호(LSM)는 로직 로우 레벨을 가질 수 있고, 상기 전압 모드 신호(VM)는 로직 하이 레벨을 가질 수 있다. 따라서, 상기 제 2 수신 회로(112)가 활성화될 수 있다. 상기 제 2 수신 회로(112)는 상기 입력 신호(IN)를 수신하여 상기 제 2 수신 신호(RS2)를 생성할 수 있고, 상기 선택 회로(113)는 상기 전압 모드 신호(VM)에 기초하여 상기 제 2 수신 회로(112)로부터 출력된 상기 제 2 수신 신호(RS2)를 상기 고속 수신 신호(HRS)로 출력할 수 있다. 상기 고속 동기 회로(130)는 상기 고속 수신 신호(HRS)를 상기 클럭 신호(CLK)에 동기시켜 상기 고속 동기 신호(HSS)를 생성할 수 있다. 상기 선택 회로(150)는 상기 주파수 모드 신호(LSM)에 기초하여 상기 고속 동기 회로(130)로부터 출력된 상기 고속 동기 신호(HSS)를 상기 내부 신호(INS)로 출력할 수 있다.
상기 동작 주파수가 낮은 통신 환경에서, 상기 주파수 모드 신호(LSM)는 로직 하이 레벨을 가질 수 있다. 따라서, 상기 제 1 및 제 2 수신 회로(111, 112)는 비활성화되고, 상기 저속 수신 회로(120)는 활성화될 수 있다. 상기 저속 수신 회로(120)는 상기 입력 신호(IN)를 수신하여 상기 저속 수신 신호(LRS)를 생성할 수 있다. 상기 저속 동기 회로(140)는 상기 저속 수신 신호(LRS)를 상기 클럭 신호(CLK)에 동기시켜 상기 저속 동기 신호(LSS)를 생성할 수 있다. 상기 선택 회로(150)는 상기 주파수 모드 신호(LMS)에 기초하여 상기 저속 동기 회로(140)로부터 출력된 상기 저속 동기 신호(LSS)를 상기 내부 신호(INS)로 출력할 수 있다.
상기 수신 장치(100)는 서로 다른 성능 및 전류 특성을 갖는 복수의 수신 회로를 구비하고, 동작 주파수 및/또는 외부 전원 전압의 전압 레벨 등과 같은 통신 환경에 따라 복수의 수신 회로 중 하나를 선택하여 입력 신호(IN)를 수신함으로써, 전력 소모를 최적화시키면서 상기 입력 신호(IN)에 대응하는 로직 레벨을 갖는 내부 신호(INS)를 정확하게 생성할 수 있다. 상기 수신 장치(100)는 상기 고속 수신 경로(A) 및 상기 저속 수신 경로(B)를 통해 수신된 신호들 중 하나를 내부 신호(INS)로 출력하기 이전에 선택하는 회로 구성을 가질 수 있다. 즉, 상기 고속 수신 회로(110) 및 상기 저속 수신 회로(120)를 통해 수신된 신호들은 각각 고속 동기 회로(130) 및 저속 동기 회로(140)를 통해 상기 클럭 신호(CLK)에 동기된 이후에 상기 선택 회로(150)에 의해 내부 신호(INS)로 선택될 수 있다. 위와 같은 구조는, 상기 고속 수신 회로(110) 및 상기 저속 수신 회로(120)의 스테이지 개수를 최소화시킬 수 있으므로 상기 수신 장치(100)가 보다 정확한 수신 동작을 수행할 수 있도록 한다. 또한, 상기 수신 장치(100)가 전원 전압의 노이즈에 따른 지터 (jitter)와, 공정, 전압 및 온도 변동에 따른 듀티 비 및 지연량 변화에 둔감하게 동작하도록 한다.
도 5는 본 발명의 실시예에 따른 반도체 시스템(5)의 구성을 보여주는 도면이다. 도 5를 참조하면, 상기 반도체 시스템(5)은 제 1 반도체 장치(510) 및 제 2 반도체 장치(520)를 포함할 수 있다. 상기 제 1 반도체 장치(510)는 상기 제 2 반도체 장치(520)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(510)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(510)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러를 포함할 수 있다. 상기 제 2 반도체 장치(520)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 반도체 장치(510) 및 상기 제 2 반도체 장치(520)는 복수의 버스를 통해 서로 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 데이터 버스(501) 및 데이터 스트로브 버스(502) 등을 포함할 수 있다. 상기 데이터 버스(501) 및 데이터 스트로브 버스(502)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 데이터 버스(501)를 통해 상기 제 2 반도체 장치(520)로 데이터(DQ)를 전송하거나 상기 제 2 반도체 장치(520)로부터 데이터(DQ)를 수신할 수 있다. 상기 제 2 반도체 장치(520)는 상기 데이터 버스(501)를 통해 상기 제 1 반도체 장치(510)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(510)로 데이터(DQ)를 전송할 수 있다. 상기 데이터 버스(501)는 복수의 데이터 전송 라인을 포함할 수 있고, 복수의 데이터 전송 라인을 통해 복수의 데이터가 동시에 전송될 수 있다. 상기 제 1 반도체 장치(510)는 상기 데이터 스트로브 버스(502)를 통해 상기 제 2 반도체 장치(520)로 데이터 스트로브 신호(DQS)를 전송하거나 상기 제 2 반도체 장치(520)로부터 상기 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 제 2 반도체 장치(520)는 상기 데이터 스트로브 버스(502)를 통해 상기 제 1 반도체 장치(510)로 데이터 스트로브 신호(DQS)를 전송하거나 상기 제 1 반도체 장치(510)로부터 상기 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 데이터 스트로브 버스(502)는 복수의 데이터 스트로브 전송 라인을 포함할 수 있고, 복수의 데이터 스트로브 전송 라인을 통해 상기 데이터 스트로브 신호(DQS)와 상보 데이터 스트로브 신호(DQSB)가 전송될 수 있다. 도시되지는 않았지만, 상기 제 1 및 제 2 반도체 장치(510, 520) 사이에는 클럭 버스, 커맨드 버스 및 어드레스 버스 등이 더 구비될 수 있다. 상기 클럭 버스, 상기 커맨드 버스 및 상기 어드레스 버스는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(510)는 상기 클럭 버스를 통해 상기 제 2 반도체 장치(520)로 클럭 신호를 제공할 수 있다. 상기 제 1 반도체 장치(510)는 상기 커맨드 버스를 통해 상기 제 2 반도체 장치(520)로 커맨드 신호를 제공할 수 있다. 상기 제 1 반도체 장치(510)는 상기 어드레스 버스를 통해 상기 제 2 반도체 장치(520)로 어드레스 신호를 제공할 수 있다.
상기 제 1 반도체 장치(510)는 데이터 전송 장치(511), 데이터 수신 장치(512), 스트로브 전송 장치(513) 및 스트로브 수신 장치(514)를 포함할 수 있다. 상기 데이터 전송 장치(511)는 상기 제 1 반도체 장치(510)의 내부 데이터(IND1)에 기초하여 상기 데이터 버스(501)를 구동하여 상기 데이터 버스(501)를 통해 상기 데이터(DQ)를 상기 제 2 반도체 장치(520)로 전송할 수 있다. 상기 데이터 수신 장치(512)는 상기 데이터 버스(501)를 통해 상기 제 2 반도체 장치(520)로부터 전송된 데이터를 수신하여 상기 내부 데이터(IND1)를 생성할 수 있다. 상기 스트로브 전송 장치(513)는 상기 데이터 전송 장치(511)로부터 상기 데이터 버스(501)를 통해 전송되는 데이터(DQ)와 동기되어 토글하는 데이터 스트로브 신호(DQS)를 상기 데이터 스트로브 버스(502)를 통해 상기 제 2 반도체 장치(520)로 전송할 수 있다. 상기 스트로브 수신 장치(514)는 상기 제 2 반도체 장치(520)로부터 상기 데이터 스트로브 버스(502)를 통해 전송되는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 스트로브 수신 장치(514)가 수신한 데이터 스트로브 신호는 상기 데이터 수신 장치(512)로 제공될 수 있다. 상기 데이터 수신 장치(512)는 상기 데이터 스트로브 신호(DQS)를 수신하고, 상기 데이터 스트로브 신호(DQS)에 동기하여 상기 데이터(DQ)로부터 상기 내부 데이터(IND1)를 생성할 수 있다. 도 1에 도시된 수신 장치(100)는 상기 데이터 수신 장치(512)로 적용될 수 있다.
상기 제 2 반도체 장치(520)는 데이터 전송 장치(521), 데이터 수신 장치(522), 스트로브 전송 장치(523) 및 스트로브 수신 장치(524)를 포함할 수 있다. 상기 데이터 전송 장치(521)는 상기 제 2 반도체 장치(520)의 내부 데이터(IND2)에 기초하여 상기 데이터 버스(501)를 구동하여 상기 데이터 버스(501)를 통해 상기 데이터(DQ)를 상기 제 1 반도체 장치(510)로 전송할 수 있다. 상기 데이터 수신 장치(522)는 상기 데이터 버스(501)를 통해 상기 제 1 반도체 장치(510)로부터 전송된 데이터(DQ)를 수신하여 상기 내부 데이터(IND2)를 생성할 수 있다. 상기 스트로브 전송 장치(523)는 상기 데이터 전송 장치(521)로부터 상기 데이터 버스(501)를 통해 전송되는 데이터(DQ)와 동기되어 토글하는 데이터 스트로브 신호(DQS)를 상기 데이터 스트로브 버스(502)를 통해 상기 제 1 반도체 장치(510)로 전송할 수 있다. 상기 스트로브 수신 장치(524)는 상기 제 1 반도체 장치(510)로부터 상기 데이터 스트로브 버스(502)를 통해 전송되는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 스트로브 수신 장치(524)가 수신한 데이터 스트로브 신호(DQS)는 상기 데이터 수신 장치(522)로 제공될 수 있다. 상기 데이터 수신 장치(522)는 상기 데이터 스트로브 신호(DQS)를 수신하고, 상기 데이터 스트로브 신호(DQS)에 동기하여 상기 데이터(DQ)로부터 상기 내부 데이터(IND2)를 생성할 수 있다. 도 1에 도시된 수신 장치(100)는 상기 데이터 수신 장치(522)로 적용될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치(600)의 구성을 보여주는 도면이다. 상기 반도체 장치(600)는 복수의 고속 데이터 패드, 복수의 고속 스트로브 패드, 복수의 저속 데이터 패드 및 적어도 하나의 저속 스트로브 패드를 포함할 수 있다. 상기 복수의 고속 데이터 패드 및 상기 복수의 저속 데이터 패드는 데이터 버스와 공통 연결될 수 있다. 상기 데이터 버스는 8개의 데이터 전송 라인을 포함하고, 상기 반도체 장치(600)는 8개의 데이터 전송 라인을 통해 8개의 데이터(DQ1-DQ8)를 동시에 수신하는 구성을 도시하였지만, 상기 반도체 장치(600)가 수신하는 데이터의 개수를 한정하려는 의도는 아니다. 상기 반도체 장치(600)는 8개보다 적거나 많은 개수의 데이터 전송 라인과 연결되고, 8개보다 적거나 많은 개수의 데이터를 동시에 수신할 수 있다. 제 1 고속 데이터 패드(P11) 및 제 1 저속 데이터 패드(P21)는 제 1 데이터 전송 라인과 공통 연결되고, 제 1 데이터(DQ1)를 공통 수신할 수 있다. 제 2 고속 데이터 패드(P12) 및 제 2 저속 데이터 패드(P22)는 제 2 데이터 전송 라인과 공통 연결되고, 제 2 데이터(DQ2)를 공통 수신할 수 있다. 제 3 고속 데이터 패드(P13) 및 제 3 저속 데이터 패드(P23)는 제 3 데이터 전송 라인과 공통 연결되고, 제 3 데이터(DQ3)를 공통 수신할 수 있다. 제 4 고속 데이터 패드(P14) 및 제 4 저속 데이터 패드(P24)는 제 4 데이터 전송 라인과 공통 연결되고, 제 4 데이터(DQ4)를 공통 수신할 수 있다. 제 5 고속 데이터 패드(P15) 및 제 5 저속 데이터 패드(P25)는 제 5 데이터 전송 라인과 공통 연결되고, 제 5 데이터(DQ5)를 공통 수신할 수 있다. 제 6 고속 데이터 패드(P16) 및 제 6 저속 데이터 패드(P26)는 제 6 데이터 전송 라인과 공통 연결되고, 제 6 데이터(DQ6)를 공통 수신할 수 있다. 제 7 고속 데이터 패드(P17) 및 제 7 저속 데이터 패드(P27)는 제 7 데이터 전송 라인과 공통 연결되고, 제 7 데이터(DQ7)를 공통 수신할 수 있다. 제 8 고속 데이터 패드(P18) 및 제 8 저속 데이터 패드(P28)는 제 8 데이터 전송 라인과 공통 연결되고, 제 8 데이터(DQ8)를 공통 수신할 수 있다.
상기 반도체 장치(600)는 복수의 고속 수신 회로(611-618)를 포함할 수 있다. 상기 복수의 고속 수신 회로(611-618)는 복수의 고속 데이터 패드(P11-P18)와 1대 1로 연결되고, 복수의 고속 데이터 패드(P11-P18)를 통해 입력된 데이터들(DQ1-DQ8)을 각각 수신할 수 있다. 제 1 고속 수신 회로(611)는 상기 제 1 고속 데이터 패드(P11)와 연결되고, 상기 제 1 고속 데이터 패드(P11)를 통해 상기 제 1 데이터(DQ1)를 수신하여 제 1 고속 수신 신호(HRS1)를 생성할 수 있다. 제 2 고속 수신 회로(612)는 상기 제 2 고속 데이터 패드(P12)와 연결되고, 상기 제 2 고속 데이터 패드(P12)를 통해 상기 제 2 데이터(DQ2)를 수신하여 제 2 고속 수신 신호(HRS1)를 생성할 수 있다. 제 3 고속 수신 회로(613)는 상기 제 3 고속 데이터 패드(P13)와 연결되고, 상기 제 3 고속 데이터 패드(P13)를 통해 상기 제 3 데이터(DQ3)를 수신하여 제 3 고속 수신 신호(HRS3)를 생성할 수 있다. 제 4 고속 수신 회로(614)는 상기 제 4 고속 데이터 패드(P14)와 연결되고, 상기 제 4 고속 데이터 패드(P14)를 통해 상기 제 4 데이터(DQ4)를 수신하여 제 4 고속 수신 신호(HRS4)를 생성할 수 있다. 제 5 고속 수신 회로(615)는 상기 제 5 고속 데이터 패드(P15)와 연결되고, 상기 제 5 고속 데이터 패드(P15)를 통해 상기 제 5 데이터(DQ5)를 수신하여 제 5 고속 수신 신호(HRS5)를 생성할 수 있다. 제 6 고속 수신 회로(616)는 상기 제 6 고속 데이터 패드(P16)와 연결되고, 상기 제 6 고속 데이터 패드(P16)를 통해 상기 제 6 데이터(DQ6)를 수신하여 제 6 고속 수신 신호(HRS6)를 생성할 수 있다. 제 7 고속 수신 회로(617)는 상기 제 7 고속 데이터 패드(P17)와 연결되고, 상기 제 7 고속 데이터 패드(P17)를 통해 상기 제 7 데이터(DQ7)를 수신하여 제 7 고속 수신 신호(HRS7)를 생성할 수 있다. 제 8 고속 수신 회로(618)는 상기 제 8 고속 데이터 패드(P18)와 연결되고, 상기 제 8 고속 데이터 패드(P18)를 통해 상기 제 8 데이터(DQ8)를 수신하여 제 8 고속 수신 신호(HRS8)를 생성할 수 있다. 도 1에 도시된 고속 수신 회로(110)는 상기 제 1 내지 제 8 고속 수신 회로(611-618)로 각각 적용될 수 있다.
상기 반도체 장치(600)는 복수의 저속 수신 회로(621-628)를 포함할 수 있다. 상기 복수의 저속 수신 회로(621-628)는 복수의 저속 데이터 패드(P21-P28)와 1대 1로 연결되고, 복수의 저속 데이터 패드(P21-P28)를 통해 입력된 데이터(DQ1-DQ8)를 각각 수신할 수 있다. 제 1 저속 수신 회로(621)는 상기 제 1 저속 데이터 패드(P21)와 연결되고, 상기 제 1 저속 데이터 패드(P21)를 통해 상기 제 1 데이터(DQ1)를 수신하여 제 1 저속 수신 신호(LRS1)를 생성할 수 있다. 제 2 저속 수신 회로(622)는 상기 제 2 저속 데이터 패드(P22)와 연결되고, 상기 제 2 저속 데이터 패드(P22)를 통해 상기 제 2 데이터(DQ2)를 수신하여 제 2 저속 수신 신호(LRS2)를 생성할 수 있다. 제 3 저속 수신 회로(623)는 상기 제 3 저속 데이터 패드(P23)와 연결되고, 상기 제 3 저속 데이터 패드(P23)를 통해 상기 제 3 데이터(DQ3)를 수신하여 제 3 저속 수신 신호(LRS3)를 생성할 수 있다. 제 4 저속 수신 회로(624)는 상기 제 4 저속 데이터 패드(P24)와 연결되고, 상기 제 4 저속 데이터 패드(P24)를 통해 상기 제 4 데이터(DQ4)를 수신하여 제 4 저속 수신 신호(LRS4)를 생성할 수 있다. 제 5 저속 수신 회로(625)는 상기 제 5 저속 데이터 패드(P25)와 연결되고, 상기 제 5 저속 데이터 패드(P25)를 통해 상기 제 5 데이터(DQ5)를 수신하여 제 5 저속 수신 신호(LRS5)를 생성할 수 있다. 제 6 저속 수신 회로(625)는 상기 제 6 저속 데이터 패드(P26)와 연결되고, 상기 제 6 저속 데이터 패드(P26)를 통해 상기 제 6 데이터(DQ6)를 수신하여 제 6 저속 수신 신호(LRS6)를 생성할 수 있다. 제 7 저속 수신 회로(627)는 상기 제 7 저속 데이터 패드(P27)와 연결되고, 상기 제 7 저속 데이터 패드(P27)를 통해 상기 제 7 데이터(DQ7)를 수신하여 제 7 저속 수신 신호(LRS7)를 생성할 수 있다. 제 8 저속 수신 회로(628)는 상기 제 8 저속 데이터 패드(P28)와 연결되고, 상기 제 8 저속 데이터 패드(P28)를 통해 상기 제 8 데이터(DQ8)를 수신하여 제 8 저속 수신 신호(LRS8)를 생성할 수 있다. 도 1에 도시된 저속 수신 회로(120)는 상기 제 1 내지 제 8 저속 수신 회로(621-622)로 각각 적용될 수 있다.
상기 반도체 장치(600)는 동작 주파수가 높을 때 상기 데이터 스트로브 신호(DQS)를 차동 신호로 수신할 수 있고, 동작 주파수가 낮을 때 상기 데이터 스트로브 신호(DQS)를 싱글 엔디드 (single-ended) 신호로 수신할 수 있다. 상기 복수의 고속 스트로브 패드 및 상기 적어도 하나의 저속 스트로브 패드는 상기 스트로브 버스와 공통 연결될 수 있다. 제 1 고속 스트로브 패드(P31) 및 저속 스트로브 패드(P41)는 제 1 스트로브 전송 라인과 공통 연결되고, 데이터 스트로브 신호(DQS)를 공통 수신할 수 있다. 상기 제 2 고속 스트로브 패드(P32)는 제 2 스트로브 전송 라인과 연결되고, 상보 데이터 스트로브 신호(DQSB)를 수신할 수 있다. 상기 저속 스트로브 패드(P41) 옆에는 상기 제 2 고속 스트로브 패드(P32)와 대응하는 패드(P42)가 설계되어 있을 수 있으나, 상기 패드(P42)는 사용되지 않을 수 있다. 상기 반도체 장치는 고속 스트로브 수신 회로(651) 및 저속 스트로브 수신 회로(661)를 포함할 수 있다. 상기 고속 스트로브 수신 회로(651) 및 상기 저속 스트로브 수신 회로(661)는 도 5에 도시된 스트로브 수신 장치들(514, 524) 중 어느 하나의 구성요소일 수 있다. 상기 고속 스트로브 수신 회로(651)는 상기 제 1 및 제 2 고속 스트로브 패드(P31, P32)를 통해 수신된 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 차동 증폭하여 출력할 수 있다. 상기 저속 스트로브 수신 회로(661)는 상기 저속 스트로브 패드(P41)를 통해 수신된 상기 데이터 스트로브 신호(DQS)를 버퍼링하여 출력할 수 있다.
상기 반도체 장치(600)는 복수의 고속 동기 회로(631-638) 및 복수의 저속 동기 회로(641-648)를 포함할 수 있다. 상기 복수의 고속 동기 회로(631-638)는 리피터(652, 653)를 통해 상기 고속 스트로브 수신 회로(651)로부터 출력된 데이터 스트로브 신호 쌍(DQS, DQSB)을 공통 수신할 수 있다. 상기 복수의 고속 동기 회로(631-638)는 상기 복수의 고속 수신 회로(611-618)와 1대 1로 연결될 수 있다. 제 1 고속 동기 회로(631)는 상기 제 1 고속 수신 회로(611)로부터 출력된 제 1 고속 수신 신호(HRS1)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 1 고속 동기 신호(HSS1)를 출력할 수 있다. 제 2 고속 동기 회로(632)는 상기 제 2 고속 수신 회로(612)로부터 출력된 제 2 고속 수신 신호(HRS2)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 2 고속 동기 신호(HSS2)를 출력할 수 있다. 제 3 고속 동기 회로(633)는 상기 제 3 고속 수신 회로(613)로부터 출력된 제 3 고속 수신 신호(HRS3)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 3 고속 동기 신호(HSS3)를 출력할 수 있다. 제 4 고속 동기 회로(634)는 상기 제 4 고속 수신 회로(614)로부터 출력된 제 4 고속 수신 신호(HRS4)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 4 고속 동기 신호(HSS4)를 출력할 수 있다. 제 5 고속 동기 회로(635)는 상기 제 5 고속 수신 회로(615)로부터 출력된 제 5 고속 수신 신호(HRS5)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 5 고속 동기 신호(HSS5)를 출력할 수 있다. 제 6 고속 동기 회로(636)는 상기 제 6 고속 수신 회로(616)로부터 출력된 제 6 고속 수신 신호(HRS6)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 6 고속 동기 신호(HSS6)를 출력할 수 있다. 제 7 고속 동기 회로(637)는 상기 제 7 고속 수신 회로(617)로부터 출력된 제 7 고속 수신 신호(HRS7)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 7 고속 동기 신호(HSS7)를 출력할 수 있다. 제 8 고속 동기 회로(638)는 상기 제 8 고속 수신 회로(618)로부터 출력된 제 8 고속 수신 신호(HRS8)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시켜 제 8 고속 동기 신호(HSS8)를 출력할 수 있다.
상기 복수의 저속 동기 회로(641-648)는 리피터(662, 663)를 통해 상기 저속 스트로브 수신 회로(661)로부터 출력된 데이터 스트로브 신호(DQS)를 공통 수신할 수 있다. 상기 복수의 저속 동기 회로(641-648)는 상기 복수의 저속 수신 회로(621-628)와 1대 1로 연결될 수 있다. 제 1 저속 동기 회로(641)는 상기 제 1 저속 수신 회로(621)로부터 출력된 제 1 저속 수신 신호(LRS1)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 1 저속 동기 신호(LSS1)를 출력할 수 있다. 제 2 저속 동기 회로(642)는 상기 제 2 저속 수신 회로(622)로부터 출력된 제 2 저속 수신 신호(LRS2)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 2 저속 동기 신호(LSS2)를 출력할 수 있다. 제 3 저속 동기 회로(643)는 상기 제 3 저속 수신 회로(623)로부터 출력된 제 3 저속 수신 신호(LRS3)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 3 저속 동기 신호(LSS3)를 출력할 수 있다. 제 4 저속 동기 회로(644)는 상기 제 4 저속 수신 회로(624)로부터 출력된 제 4 저속 수신 신호(LRS4)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 4 저속 동기 신호(LSS4)를 출력할 수 있다. 제 5 저속 동기 회로(645)는 상기 제 5 저속 수신 회로(625)로부터 출력된 제 5 저속 수신 신호(LRS5)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 5 저속 동기 신호(LSS5)를 출력할 수 있다. 제 6 저속 동기 회로(646)는 상기 제 6 저속 수신 회로(626)로부터 출력된 제 6 저속 수신 신호(LRS6)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 6 저속 동기 신호(LSS6)를 출력할 수 있다. 제 7 저속 동기 회로(647)는 상기 제 7 저속 수신 회로(627)로부터 출력된 제 7 저속 수신 신호(LRS7)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 7 저속 동기 신호(LSS7)를 출력할 수 있다. 제 8 저속 동기 회로(648)는 상기 제 8 저속 수신 회로(628)로부터 출력된 제 8 저속 수신 신호(LRS8)를 상기 데이터 스트로브 신호(DQS)에 동기시켜 제 8 저속 동기 신호(LSS8)를 출력할 수 있다.
상기 반도체 장치(600)는 선택 회로(650)를 포함할 수 있다. 상기 제 1 내지 제 8 고속 동기 신호(HSS1-HSS8) 및 상기 제 1 내지 제 8 저속 동기 신호(LSS1-LSS8)는 각각 글로벌 라인 (도시하지 않음)을 통해 선택 회로로 전송될 수 있다. 상기 선택 회로(650)는 제 1 동작 모드에서 상기 제 1 내지 제 8 고속 동기 신호(HSS1-HSS8)를 제 1 내지 제 8 내부 신호(INS1-INS8)로 각각 출력할 수 있다. 상기 선택 회로(650)는 제 2 동작 모드에서 상기 제 1 내지 제 8 저속 동기 신호(LSS1-LSS8)를 상기 제 1 내지 제 8 내부 신호(INS1-INS8)로 각각 출력할 수 있다. 상기 선택 회로(650)는 상기 주파수 모드 신호(LSM)를 수신할 수 있다. 상기 주파수 모드 신호(LSM)가 로직 로우 레벨일 때, 상기 선택 회로(650)는 상기 제 1 내지 제 8 고속 동기 신호(HSS1-HSS8)를 상기 제 1 내지 제 8 내부 신호(INS1-INS8)로 제공할 수 있다. 상기 주파수 모드 신호(LSM)가 로직 하이 레벨일 때, 상기 선택 회로(650)는 상기 제 1 내지 제 8 저속 동기 신호(LSS1-LSS8)를 상기 제 1 내지 제 8 내부 신호(INS1-INS8)로 제공할 수 있다.
상기 제 1 내지 제 8 고속 동기 회로(631-638)는 서로 인접하여 모여서 배치될 수 있고, 상기 제 1 내지 제 8 저속 동기 회로(641-648)는 제 1 내지 제 8 저속 데이터 패드(P21-P28)에 인접하여 분산되어 배치될 수 있다. 상기 제 1 내지 제 8 고속 동기 회로(631-638)는 상기 리피터(652, 653)에 인접한 영역에 모여서 배치될 수 있다. 상기 제 1 내지 제 4 고속 수신 신호(HRS1-HRS4)는 리피터(671)에 의해 구동되어 상기 제 1 내지 제 4 고속 동기 회로(631-634)로 입력될 수 있다. 상기 제 5 내지 제 8 고속 수신 신호(HRS5-HRS8)는 리피터(672)에 의해 구동되어 상기 제 5 내지 제 8 고속 동기 회로(635-638)로 입력될 수 있다. 수신 신호를 클럭 신호에 동기시키는 동기 회로가 서로 인접하여 모여서 배치되는 경우, 상기 클럭 신호에 상기 수신 신호를 동기시키는 타이밍에 스큐가 발생될 가능성이 감소하므로, 상기 반도체 장치(600)가 높은 주파수를 갖는 신호를 보다 정확하게 수신할 수 있도록 한다. 상기 동기 회로가 분산되어 배치되는 경우, 수신 신호가 동기 회로로 전송되는 라인의 길이가 짧아질 수 있기 때문에 상기 반도체 장치(600)의 면적 효율을 개선할 수 있다. 본 발명의 실시예에서, 상대적으로 높은 주파수에서 수신된 데이터(DQ1-DQ8)를 상기 데이터 스트로브 신호 쌍(DQS, DQSB)에 동기시키는 제 1 내지 제 8 고속 동기 회로(631-638)는 서로 인접하여 모여서 배치될 수 있고, 상기 데이터(DQ1-DQ8)의 수신 특성을 보다 향상시킬 수 있다. 상대적으로 낮은 주파수에서 수신된 데이터를 상기 데이터 스트로브 신호(DQS)에 동기시키는 제 1 내지 제 8 저속 동기 회로(641-648)는 서로 분산되어 배치될 수 있고, 상기 반도체 장치(600)의 면적 효율을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 제 1 동작 모드에서 입력 신호를 수신하여 고속 수신 신호를 생성하는 고속 수신 회로;
    상기 고속 수신 신호를 클럭 신호에 동기시켜 고속 동기 신호를 생성하는 고속 동기 회로;
    제 2 동작 모드에서 상기 입력 신호를 수신하여 저속 수신 신호를 생성하는 저속 수신 회로;
    상기 저속 수신 신호를 상기 클럭 신호에 동기시켜 저속 동기 신호를 생성하는 저속 동기 회로; 및
    동작 모드에 따라 상기 고속 동기 신호 및 상기 저속 동기 신호 중 하나를 내부 신호로 출력하는 제 1 선택 회로를 포함하는 수신 장치.
  2. 제 1 항에 있어서,
    상기 고속 수신 회로는 제 1 전압 모드에서 상기 입력 신호를 수신하여 제 1 수신 신호를 생성하는 제 1 수신 회로;
    제 2 전압 모드에서 상기 입력 신호를 수신하여 제 2 수신 신호를 생성하는 제 2 수신 회로; 및
    전압 모드에 따라 상기 제 1 수신 신호 및 상기 제 2 수신 신호 중 하나를 상기 고속 수신 신호로 출력하는 제 2 선택 회로를 포함하는 수신 장치.
  3. 제 2 항에 있어서,
    상기 제 1 수신 회로는, 상기 입력 신호와 기준 전압을 차동 증폭하는 버퍼; 및
    상기 버퍼로부터 출력된 신호를 차동 증폭하여 상기 제 1 수신 신호를 생성하는 증폭기를 포함하는 수신 장치.
  4. 제 2 항에 있어서,
    상기 제 2 수신 회로는, 상기 입력 신호와 기준 전압을 차동 증폭하는 증폭기; 및
    상기 증폭기로부터 출력된 신호의 듀티 비를 보정하여 상기 제 2 수신 신호를 생성하는 듀티 보정기를 포함하는 수신 장치.
  5. 제 1 항에 있어서,
    상기 저속 수신 회로는, 상기 입력 신호를 구동하는 드라이버; 및
    상기 드라이버로부터 출력된 신호의 전압 레벨을 상승시켜 상기 저속 수신 신호를 생성하는 레벨 쉬프터를 포함하는 수신 장치.
  6. 버퍼 및 제 1 증폭기를 구비하고, 입력 신호를 수신하여 제 1 수신 신호를 생성하는 제 1 수신 회로;
    제 2 증폭기를 구비하고, 상기 입력 신호를 수신하여 제 2 수신 신호를 생성하는 제 2 수신 회로;
    외부 전원 전압의 전압 레벨에 따라 상기 제 1 수신 신호 및 상기 제 2 수신 신호 중 하나를 고속 수신 신호로 출력하는 제 1 선택 회로;
    클럭 신호에 동기하여 상기 고속 수신 신호를 샘플링하여 고속 동기 신호를 생성하는 고속 동기 회로;
    상기 입력 신호를 수신하여 저속 수신 신호를 생성하는 저속 수신 회로;
    상기 클럭 신호에 동기하여 상기 저속 수신 신호를 샘플링하여 저속 동기 신호를 생성하는 저속 동기 회로; 및
    동작 주파수에 따라 상기 고속 동기 신호 및 상기 저속 동기 신호 중 하나를 내부 신호로 출력하는 제 2 선택 회로를 포함하는 수신 장치.
  7. 제 6 항에 있어서,
    상기 제 1 선택 회로는, 상기 외부 전원 전압이 제 1 전압 레벨을 가질 때, 상기 제 1 수신 신호를 상기 고속 수신 신호로 출력하고, 상기 외부 전압이 상기 제 1 전압 레벨보다 높은 제 2 전압 레벨을 가질 때, 상기 제 2 수신 신호를 상기 고속 수신 신호로 출력하는 수신 장치.
  8. 제 6 항에 있어서,
    상기 제 2 선택 회로는 상기 동작 주파수가 제 1 주파수일 때, 상기 고속 동기 신호를 상기 내부 신호로 출력하고, 상기 동작 주파수가 제 1 주파수보다 낮은 제 2 주파수일 때, 상기 저속 동기 신호를 상기 내부 신호로 출력하는 수신 장치.
  9. 제 6 항에 있어서,
    상기 버퍼는 상기 입력 신호와 기준 전압을 차동 증폭하고, 상기 제 1 증폭기는 상기 버퍼로부터 출력된 신호를 차동 증폭하여 상기 제 1 수신 신호를 생성하는 수신 장치.
  10. 제 6 항에 있어서,
    상기 제 2 증폭기는 상기 입력 신호와 기준 전압을 차동 증폭하여 상기 제 2 수신 신호를 생성하는 수신 장치.
  11. 제 6 항에 있어서,
    상기 저속 수신 회로는, 상기 입력 신호를 제 2 전원 전압에 대응하는 전압 레벨로 구동하는 드라이버; 및
    상기 드라이버의 출력된 신호를 제 1 전원 전압에 대응하는 전압 레벨로 쉬프팅시켜 상기 저속 수신 신호를 출력하는 레벨 쉬프터를 포함하는 수신 장치.
  12. 제 11 항에 있어서,
    상기 제 1 전원 전압은 상기 외부 전원 전압으로부터 생성된 내부 전압이고, 상기 제 2 전원 전압은 상기 외부 전원 전압인 수신 장치.
  13. 복수의 고속 데이터 패드를 통해 복수의 데이터를 각각 수신하여 복수의 고속 수신 신호를 생성하는 복수의 고속 데이터 수신 회로;
    복수의 고속 스트로브 패드를 통해 데이터 스트로브 신호와 상보 데이터 스트로브 신호를 수신하는 고속 스트로브 수신 회로;
    상기 복수의 고속 수신 신호를 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호에 각각 동기시켜 복수의 고속 동기 신호를 생성하는 복수의 고속 동기 회로;
    복수의 저속 데이터 패드를 통해 상기 복수의 데이터를 각각 수신하여 복수의 저속 수신 신호를 생성하는 복수의 저속 데이터 수신 회로;
    적어도 하나의 저속 스트로브 패드를 통해 상기 데이터 스트로브 신호를 수신하는 저속 스트로브 수신 회로;
    상기 복수의 저속 수신 신호를 상기 데이터 스트로브 신호에 각각 동기시켜 복수의 저속 동기 신호를 생성하는 복수의 저속 동기 회로; 및
    동작 주파수에 따라 상기 복수의 고속 동기 신호를 복수의 내부 신호로 출력하거나 상기 복수의 저속 동기 신호를 상기 복수의 내부 신호로 출력하는 제 1 선택 회로를 포함하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 선택 회로는, 상기 상기 동작 주파수가 제 1 주파수일 때, 상기 복수의 고속 동기 신호를 상기 복수의 내부 신호로 출력하고, 상기 동작 주파수가 제 1 주파수보다 낮은 제 2 주파수일 때, 상기 복수의 저속 동기 신호를 상기 복수의 내부 신호로 출력하는 반도체 장치.
  15. 제 13 항에 있어서,
    상기 복수의 고속 수신 회로 각각은, 버퍼 및 제 1 증폭기를 포함하고, 상기 복수의 데이터 중 대응하는 데이터를 수신하는 제 1 수신 회로; 및
    제 2 증폭기를 포함하고, 상기 복수의 데이터 중 대응하는 데이터를 수신하는 제 2 수신 회로; 및
    외부 전압의 레벨에 따라 상기 제 1 수신 회로로부터 출력된 신호 및 상기 제 2 수신 회로로부터 출력된 신호 중 하나를 상기 복수의 고속 수신 신호 중 대응하는 고속 수신 신호로 출력하는 제 2 선택 회로를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 2 선택 회로는, 상기 외부 전원 전압이 제 1 전압 레벨을 가질 때, 상기 제 1 수신 신호를 상기 고속 수신 신호로 출력하고, 상기 외부 전압이 상기 제 1 전압 레벨보다 높은 제 2 전압 레벨을 가질 때, 상기 제 2 수신 신호를 상기 고속 수신 신호로 출력하는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 복수의 고속 동기 회로는 서로 인접하여 모여서 배치되는 반도체 장치.
  18. 제 13 항에 있어서,
    상기 복수의 저속 동기 회로는 상기 복수의 저속 데이터 패드에 각각 인접하여 분산되어 배치되는 반도체 장치.
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JP2010213190A (ja) * 2009-03-12 2010-09-24 Canon Inc 通信装置及びその制御方法
US8836394B2 (en) * 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
CN107409106A (zh) * 2015-03-19 2017-11-28 索尼公司 接收电路、电子装置、发送/接收系统及接收电路控制方法
US9965435B2 (en) * 2015-11-12 2018-05-08 Qualcomm Incorporated Communication low-speed and high-speed parallel bit streams over a high-speed serial bus
KR102661447B1 (ko) 2016-11-08 2024-04-26 에스케이하이닉스 주식회사 입력 버퍼 회로
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CN110347630B (zh) * 2019-05-29 2021-05-11 深圳市紫光同创电子有限公司 一种接收电路、接收电路可重构方法及状态机系统
KR20210079642A (ko) * 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 수신 장치, 이를 포함하는 반도체 장치 및 반도체 시스템

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