KR102450299B1 - 증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 시스템 - Google Patents
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Abstract
수신 회로를 증폭기를 포함할 수 있다. 상기 증폭기는 제 1 증폭부, 제 2 증폭부 및 증폭 제어부를 포함할 수 있다. 상기 제 1 증폭부는 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호 및 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 제 2 증폭부는 제 2 공통 노드와 상기 제 1 출력 노드 및 상기 제 2 출력 노드 사이에 연결되고, 제 2 입력 신호 및 상기 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 증폭 제어부는 증폭 모드에 따라 상기 제 1 공통 노드 및 상기 제 2 공통 노드를 연결할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신 회로를 구비하여 외부 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로들 사이에서 신호를 수신할 수 있다. 상기 수신 회로는 일반적으로 차동 증폭 동작을 수행하여 차동 신호 쌍 또는 싱글 엔디드 (single ended) 신호를 수신하는 증폭기를 포함할 수 있다. 상기 증폭기는 차동 신호를 차동 증폭하여 신호를 수신할 수도 있고, 싱글 엔디드 신호와 기준전압을 차동 증폭하여 신호를 수신할 수도 있다.
컴퓨터 시스템의 동작 속도가 높아지면서 클럭 신호의 속도는 계속해서 빨라지고 있고, 상기 시스템을 구성하는 반도체 장치들도 높은 주파수에서 동작하도록 설계되고 있다. 상기 수신 회로들은 상기 클럭 신호의 주파수에 따라 증폭기의 설계를 다양하게 변화시킬 수 있다. 증폭기의 일반적인 형태로는 CML (Current Mode Logic) 증폭기과 CMOS 증폭기가 있다. CML 증폭기는 완전하게 (fully) 스윙하지 않는 신호를 출력하므로, 고속 동작에 유리하다. 반면, CMOS 증폭기는 완전하게 스윙하는 신호를 출력하므로, 정확한 증폭 동작을 수행할 수 있지만, 고속 동작이 불리한 특징이 있다.
본 발명의 실시예는 증폭 모드에 따라 2개의 입력 신호를 차동 증폭하여 출력 신호를 생성하거나, 2개의 입력 신호 중 어느 하나를 기준 신호와 차동 증폭하여 출력 신호를 생성할 수 있는 증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 회로는 증폭기를 포함할 수 있다. 상기 증폭기는 입력 신호 및 기준 전압을 차동 증폭하여 출력 신호를 생성하는 제 1 증폭부; 상보 입력 신호 및 상기 기준 전압을 차동 증폭하여 상기 출력 신호를 생성하는 제 2 증폭부; 제 1 인에이블 신호에 기초하여 상기 제 1 증폭부를 활성화시키는 제 1 인에이블부; 및 제 2 인에이블 신호에 기초하여 상기 제 2 증폭부를 활성화시키는 제 2 인에이블부를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 증폭기를 포함할 수 있다. 상기 증폭기는 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호 및 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 증폭부; 제 2 공통 노드와 상기 제 1 출력 노드 및 상기 제 2 출력 노드 사이에 연결되고, 제 2 입력 신호 및 상기 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 증폭부; 및 증폭 모드에 따라 상기 제 1 공통 노드 및 상기 제 2 공통 노드를 연결하는 증폭 제어부를 포함할 수 있다.
본 발명의 실시예에 따른 수신 회로는 증폭기 및 기준 신호 제어 회로를 포함할 수 있다. 상기 증폭기는 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호 및 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 증폭부; 및 제 2 공통 노드와 상기 제 1 출력 노드 및 상기 제 2 출력 노드 사이에 연결되고, 제 2 입력 신호 및 상기 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 증폭부를 포함할 수 있다. 상기 기준 신호 제어 회로는 증폭 모드 신호 및 수신 선택 신호 중 적어도 일부에 기초하여 서로 다른 특성을 갖는 기준 신호를 생성할 수 있다.
본 발명의 실시예는 회로 면적을 감소시키면서 다양한 형태로 입력되는 신호를 증폭하여 출력 신호를 생성할 수 있다. 따라서, 반도체 장치를 소형화시키면서, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 기준 신호 제어 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 8은 도 7에 도시된 내부 클럭 생성 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 기준 신호 제어 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 8은 도 7에 도시된 내부 클럭 생성 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 수신 회로(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 수신 회로(100)는 증폭기(110)를 포함할 수 있다. 상기 증폭기(110)는 증폭 모드에 따라 하나의 입력 신호를 기준 전압(VREF)과 차동 증폭하여 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 증폭기(110)는 하나 이상의 입력 신호를 수신할 수 있다. 예를 들어, 상기 증폭기(110)는 입력 신호(IN) 및 상보 입력 신호(INB) 중 하나를 수신할 수 있다. 상기 입력 신호(IN) 및 상기 상보 입력 신호(INB)는 서로 반대되는 레벨을 갖는 차동 신호 쌍일 수 있다. 상기 기준 전압(VREF)은 예를 들어 상기 입력 신호(IN) 또는 상기 상보 입력 신호(INB)의 스윙 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 증폭기(110)는 상기 입력 신호(IN)를 수신할 때, 상기 입력 신호(IN)와 상기 기준 전압(VREF)을 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 증폭기(110)는 상기 상보 입력 신호(INB)를 수신할 때, 상기 상보 입력 신호(INB)와 상기 기준 전압(VREF)을 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
도 1에서, 상기 증폭기(110)는 제 1 증폭부(111), 제 2 증폭부(112), 제 1 인에이블부(114) 및 제 2 인에이블부(115)를 포함할 수 있다. 상기 제 1 증폭부(111)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 1 증폭부(111)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)을 차동 증폭하여 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 출력 신호(OUT, OUTB)는 차동 신호 쌍일 수 있다. 상기 제 1 증폭부(111)는 제 1 공통 노드(CN1)와 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 1 증폭부(111)는 상기 입력 신호(IN) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시켜 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 제 1 출력 노드(ON1)로부터 상기 출력 신호(OUT)가 생성될 수 있고, 상기 제 2 출력 노드(ON2)로부터 상기 상보 출력 신호(OUTB)가 생성될 수 있다.
상기 제 2 증폭부(112)는 상기 상보 입력 신호(INB) 및 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 2 증폭부(112)는 상기 상보 입력 신호(INB) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 제 2 증폭부(112)는 제 2 공통 노드(CN2)와 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 2 증폭부(112)는 상기 상보 입력 신호(INB) 및 상기 기준 전압(VREF)에 기초하여 상기 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시켜 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
상기 제 1 인에이블부(114)는 제 1 인에이블 신호(EN1)를 수신할 수 있다. 상기 제 1 인에이블부(114)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 증폭부(111)를 활성화시킬 수 있다. 상기 제 1 인에이블 신호(EN1)는 예를 들어 상기 수신 회로(100)가 상기 입력 신호(IN)를 수신할 때 인에이블되어 상기 제 1 증폭부(111)를 활성화시킬 수 있다. 상기 제 1 인에이블부(114)는 상기 제 1 공통 노드(CN1)의 전류 경로를 형성시킴으로써 상기 제 1 증폭부(111)를 활성화시킬 수 있다.
상기 제 2 인에이블부(115)는 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 제 2 인에이블부(115)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 제 2 증폭부(112)를 활성화시킬 수 있다. 상기 제 2 인에이블부(115)는 상기 제 2 공통 노드(CN2)의 전류 경로를 형성시킴으로써 상기 제 2 증폭부(112)를 활성화시킬 수 있다. 상기 제 2 인에이블 신호(EN2)는 예를 들어 상기 수신 회로(100)가 상기 상보 입력 신호(INB)를 수신할 때 인에이블되어 상기 제 2 증폭부(112)를 활성화시킬 수 있다. 상기 제 1 및 제 2 인에이블부(114, 115)는 상기 제 1 및 제 2 증폭부(111, 112)를 선택적으로 동작시켜 상기 증폭기(110)가 상기 입력 신호(IN)와 상기 기준 전압(VREF)을 차동 증폭할 수 있도록 하거나 상기 상보 입력 신호(INB)와 상기 기준 전압(VREF)을 차동 증폭할 수 있도록 한다.
도 1에서, 상기 수신 회로(100)는 인에이블 제어 회로(130)를 더 포함할 수 있다. 상기 인에이블 제어 회로(130)는 수신 선택 신호(SEL)에 기초하여 상기 제 1 인에이블 신호(EN1) 및 제 2 인에이블 신호(EN2)를 생성할 수 있다. 예를 들어, 상기 수신 선택 신호(SEL)는 상기 수신 회로(100)로 상기 입력 신호(IN)가 수신될 때 로직 하이 레벨을 가질 수 있고, 상기 수신 회로(100)로 상기 상보 입력 신호(INB)가 수신될 때 로직 로우 레벨을 가질 수 있다. 상기 인에이블 제어 회로(130)는 상기 수신 선택 신호(SEL)가 로직 하이 레벨일 때 상기 제 1 인에이블 신호(EN1)를 인에이블시킬 수 있고, 상기 수신 선택 신호(SEL)가 로직 로우 레벨일 때 상기 제 2 인에이블 신호(EN2)를 인에이블시킬 수 있다. 상기 인에이블 제어 회로(130)는 버퍼 인에이블 신호(BEN)를 더 수신할 수 있다. 상기 버퍼 인에이블 신호(BEN)는 상기 수신 회로(100) 및 상기 증폭기(110)의 활성화를 지시하는 신호일 수 있다. 상기 인에이블 제어 회로(130)는 상기 버퍼 인에이블 신호(BEN)가 인에이블되었을 때, 상기 수신 선택 신호(SEL)에 따라 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 인에이블시킬 수 있다.
도 1에서, 상기 제 1 증폭부(111)는 제 1 입력부(121) 및 제 2 입력부(122)를 포함할 수 있다. 상기 제 1 입력부(121)는 상기 입력 신호(IN)를 수신하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력부(121)는 상기 제 1 공통 노드(CN1)와 상기 제 1 출력 노드(ON1) 사이에 연결되고, 상기 입력 신호(IN)의 레벨에 따라 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력부(122)는 상기 기준 전압(VREF)을 수신하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력부(122)는 상기 제 1 공통 노드(CN1)와 상기 제 2 출력 노드(ON2) 사이에 연결되고, 상기 기준 전압(VREF)에 따라 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 증폭부(112)는 제 3 입력부(123) 및 제 4 입력부(124)를 포함할 수 있다. 상기 제 3 입력부(123)는 상기 상보 입력 신호(INB)를 수신하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 3 입력부(123)는 상기 제 2 공통 노드(CN2)와 상기 제 2 출력 노드(ON2) 사이에 연결되고, 상기 상보 입력 신호(INB)의 레벨에 따라 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 입력부(124)는 상기 기준 전압(VREF)을 수신하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 입력부(124)는 상기 제 2 공통 노드(CN2)와 상기 제 1 출력 노드(ON1) 사이에 연결되고, 상기 기준 전압(VREF)에 따라 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 인에이블부(114)는 제 1 전원전압 단자(VH)와 상기 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 1 인에이블부(114)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 공통 노드(CN1)까지의 전류 경로를 형성할 수 있다. 상기 제 1 전원전압(VH) 단자와 상기 제 1 인에이블부(114) 사이에는 디제네레이션(de-generation) 저항 및/또는 로드 저항이 연결될 수 있다. 상기 제 2 인에이블부(115)는 상기 제 1 전원전압(VH) 단자와 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다.
상기 제 2 인에이블부(115)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 2 공통 노드(CN2)까지의 전류 경로를 형성할 수 있다. 상기 제 1 전원전압(VH) 단자와 상기 제 2 인에이블부(115) 사이에는 디제네레이션(de-generation) 저항 및/또는 로드 저항이 연결될 수 있다. 상기 제 1 출력 노드(ON1)는 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 2 전원전압(VL)은 상기 제 1 전원전압(VH)보다 낮은 레벨을 가질 수 있다. 상기 제 1 출력 노드(ON1)는 디제네레이션(de-generation) 저항 및/또는 로드 저항을 통해 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 2 출력 노드(ON2)는 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 2 출력 노드(ON2)는 디제네레이션(de-generation) 저항 및/또는 로드 저항을 통해 상기 제 2 전원전압(VL) 단자와 연결될 수 있다.
도 1에서, 상기 제 1 입력부(121)는 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 1 공통 노드(CN1)와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 입력부(122)는 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 기준 전압(VREF)을 수신하고, 소스가 상기 제 1 공통 노드(CN1)와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 3 입력부(123)는 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)는 게이트로 상기 상보 입력 신호(INB)를 수신하고, 소스가 상기 제 2 공통 노드(CN2)와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 4 입력부(124)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)는 게이트로 상기 기준 전압(VREF)을 수신하고, 소스가 상기 제 2 공통 노드(CN2)와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다.
상기 제 1 인에이블부(114)는 제 5 트랜지스터(T5)를 포함할 수 있다. 상기 제 5 트랜지스터(T5)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T5)는 게이트로 상기 제 1 인에이블 신호(EN1)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 인에이블부(115)는 제 6 트랜지스터(T6)를 포함할 수 있다. 상기 제 6 트랜지스터(T6)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 6 트랜지스터(T6)는 게이트로 상기 제 2 인에이블 신호(EN2)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 일 실시예에서, 상기 제 1 전원전압(VH)은 상기 제 2 전원전압(VL)보다 낮은 레벨을 가질 수 있고, 상기 제 1 내지 제 4 입력부(121, 122, 123, 124), 상기 제 1 및 제 2 인에이블부(114, 115)를 구성하는 제 1 내지 제 6 트랜지스터(T1, T2, T3, T4, T5, T6)는 N 채널 모스 트랜지스터로 변경될 수 있다.
상기 수신 회로(100)가 상기 입력 신호(IN)를 수신할 때, 상기 증폭기(110)는 싱글 엔디드 신호로서 입력되는 상기 입력 신호(IN)를 상기 기준 전압(VREF)과 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 수신 회로(100)가 상기 입력 신호(IN)를 수신하면, 상기 인에이블 제어 회로(130)는 상기 제 1 인에이블 신호(EN1)를 인에이블시키고, 상기 제 2 인에이블 신호(EN2)를 디스에이블시킬 수 있다. 상기 제 1 인에이블부(114)는 상기 제 1 증폭부(111)를 활성화시키고, 상기 제 2 인에이블부(115)는 상기 제 2 증폭부(112)를 비활성화시킬 수 있다. 따라서, 상기 제 1 증폭부(111)는 상기 입력 신호(IN)와 상기 기준 전압(VREF)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시켜 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 수신 회로(100)가 상기 상보 입력 신호(INB)를 수신할 때, 상기 증폭기(110)는 싱글 엔디드 신호로서 입력되는 상기 상보 입력 신호(INB)를 상기 기준 전압(VREF)과 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 수신 회로(100)가 상기 상보 입력 신호(INB)를 수신하면, 상기 인에이블 제어 회로(130)는 상기 제 2 인에이블 신호(EN2)를 인에이블시키고, 상기 제 1 인에이블 신호(EN1)를 디스에이블시킬 수 있다. 상기 제 2 인에이블부(115)는 상기 제 2 증폭부(112)를 활성화시키고, 상기 제 1 인에이블부(114)는 상기 제 1 증폭부(111)를 비활성화시킬 수 있다. 따라서, 상기 제 2 증폭부(112)는 상기 상보 입력 신호(INB)와 상기 기준 전압(VREF)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시켜 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 수신 회로(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 수신 회로(200)는 증폭기(210)를 포함할 수 있다. 상기 증폭기(210)는 제 1 입력 신호(IN1), 제 2 입력 신호(IN2) 및 기준 신호(REF)를 수신할 수 있다. 상기 증폭기(210)는 증폭 모드에 따라 2개의 입력 신호를 차동 증폭하여 출력 신호(OUT, OUTB)를 생성할 수도 있고, 2개의 입력 신호 중 어느 하나를 기준 신호(REF)와 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수도 있다. 상기 증폭기(210)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)가 수신될 때, 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 일 실시예에서, 상기 제 1 및 제 2 입력 신호(IN1, IN2)는 차동 신호 쌍일 수 있다. 상기 증폭기(210)는 상기 제 1 입력 신호(IN1)가 수신될 때, 상기 제 1 입력 신호(IN1)와 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 증폭기(210)는 상기 제 2 입력 신호(IN2)가 수신될 때, 상기 제 2 입력 신호(IN2)와 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 기준 신호(REF)는 상기 증폭 모드에 따라 서로 다른 특성을 가질 수 있다. 예를 들어, 상기 기준 신호(REF)는 상기 증폭 모드에 따라 다양한 전압 레벨을 가질 수 있다.
도 2에서, 상기 증폭기(210)는 제 1 증폭부(211), 제 2 증폭부(212) 및 증폭 제어부(213)를 포함할 수 있다. 상기 제 1 증폭부(211)는 상기 제 1 입력 신호(IN1) 및 상기 기준 신호(REF)를 수신할 수 있다. 상기 제 1 증폭부(211)는 상기 제 1 입력 신호(IN1) 및 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 제 1 증폭부(211)는 제 1 공통 노드(CN1)와 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 1 증폭부(211)는 상기 제 1 입력 신호(IN1) 및 상기 기준 신호(REF)에 기초하여 상기 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시켜 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 제 2 증폭부(212)는 상기 제 2 입력 신호(IN2) 및 상기 기준 신호(REF)를 수신할 수 있다. 상기 제 2 증폭부(212)는 상기 제 2 입력 신호(IN2) 및 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 제 2 증폭부(212)는 제 2 공통 노드(CN2)와 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 2 증폭부(212)는 상기 제 2 입력 신호(IN2) 및 상기 기준 신호(REF)에 기초하여 상기 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시켜 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
상기 증폭 제어부(213)는 증폭 모드 신호(DIFF)를 수신할 수 있다. 상기 증폭 제어부(213)는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 연결할 수 있다. 상기 증폭 제어부(213)는 상기 증폭기(210)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 모두 수신하고 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭할 때, 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 연결시킬 수 있다. 상기 증폭 제어부(213)는 상기 증폭기(210)가 상기 제 1 및 제 2 입력 신호(IN1, IN2) 중 어느 하나를 수신하고 상기 제 1 및 제 2 입력 신호(IN1, IN2) 중 어느 하나와 상기 기준 신호(REF)를 차동 증폭할 때, 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)의 연결을 차단시킬 수 있다. 상기 증폭 제어부(213)는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 선택적으로 연결 또는 분리시킬 수 있다.
도 2에서, 상기 증폭기(210)는 제 1 인에이블부(214) 및 제 2 인에이블부(215)를 더 포함할 수 있다. 상기 제 1 인에이블부(214)는 제 1 인에이블 신호(EN1)를 수신할 수 있다. 상기 제 1 인에이블부(214)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 증폭부(211)를 활성화시킬 수 있다. 상기 제 1 인에이블 신호(EN1)는 예를 들어 상기 증폭기(210)가 상기 제 1 입력 신호(IN1)를 수신할 때 인에이블되어 상기 제 1 증폭부(211)를 활성화시킬 수 있다. 상기 제 1 인에이블부(214)는 상기 제 1 공통 노드(CN1)의 전류 경로를 형성시킴으로써 상기 제 1 증폭부(211)를 활성화시킬 수 있다. 상기 제 2 인에이블부(215)는 제 2 인에이블 신호(EN2)를 수신할 수 있다. 상기 제 2 인에이블부(215)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 제 2 증폭부(212)를 활성화시킬 수 있다. 상기 제 2 인에이블부(215)는 상기 제 2 공통 노드(CN2)의 전류 경로를 형성시킴으로써 상기 제 2 증폭부(212)를 활성화시킬 수 있다. 상기 제 2 인에이블 신호(EN2)는 예를 들어 상기 증폭기(210)가 상기 제 2 입력 신호(IN2)를 수신할 때 인에이블되어 상기 제 2 증폭부(212)를 활성화시킬 수 있다. 상기 제 1 및 제 2 인에이블부(214, 215)는 상기 제 1 및 제 2 증폭부(211, 212) 중 적어도 하나를 동작시켜 상기 증폭기(210)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 증폭할 수 있도록 한다.
도 2에서, 상기 수신 회로(200)는 인에이블 제어 회로(230) 및 기준 신호 제어 회로(240)를 더 포함할 수 있다. 상기 인에이블 제어 회로(230)는 수신 선택 신호(SEL) 및 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 생성할 수 있다. 예를 들어, 상기 수신 선택 신호(SEL)는 상기 제 1 입력 신호(IN1)가 수신될 때 로직 하이 레벨을 가질 수 있고, 상기 제 2 입력 신호(IN2)가 수신될 때 로직 로우 레벨을 가질 수 있다. 상기 증폭 모드 신호(DIFF)는 제 1 증폭 모드에서 로직 하이 레벨을 갖고, 상기 제 2 증폭 모드에서 로직 로우 레벨을 가질 수 있다. 상기 제 1 증폭 모드는 상기 수신 회로(200)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 모두 수신하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하는 동작 모드를 의미할 수 있고, 상기 제 2 증폭 모드는 상기 수신 회로(200)가 상기 제 1 및 제 2 입력 신호(IN1, IN2) 중 어느 하나를 수신하여 어느 하나의 신호와 기준 신호(REF)를 차동 증폭하는 동작 모드를 의미할 수 있다. 상기 인에이블 제어 회로(230)는 상기 증폭 모드 신호(DIFF)가 로직 하이 레벨일 때, 상기 수신 선택 신호(SEL)와 무관하게 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 모두 인에이블시킬 수 있다. 상기 인에이블 제어 회로(230)는 상기 증폭 모드 신호(DIFF)가 로직 로우 레벨일 때, 상기 수신 선택 신호(SEL)에 따라 상기 제 1 및 제 2 인에이블 신호(EN1, EN2) 중 어느 하나를 인에이블시킬 수 있다. 예를 들어, 상기 수신 선택 신호(SEL)가 로직 하이 레벨이면, 상기 인에이블 제어 회로(230)는 상기 제 1 인에이블 신호(EN1)를 인에이블시키고 상기 제 2 인에이블 신호(EN2)를 디스에이블시킬 수 있다. 상기 수신 선택 신호(SEL)가 로직 로우 레벨이면, 상기 인에이블 제어 회로(230)는 상기 제 2 인에이블 신호(EN2)를 인에이블시키고 상기 제 1 인에이블 신호(EN1)를 디스에이블시킬 수 있다.
상기 인에이블 제어 회로(230)는 버퍼 인에이블 신호(BEN)를 더 수신할 수 있다. 상기 버퍼 인에이블 신호(BEN)는 상기 수신 회로(200) 및 상기 증폭기(210)의 활성화를 지시하는 신호일 수 있다. 상기 인에이블 제어 회로(230)는 상기 버퍼 인에이블 신호(BEN)가 인에이블되었을 때, 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 인에이블시킬 수 있다.
상기 기준 신호 제어 회로(240)는 상기 증폭 모드 신호(DIFF)에 기초하여 다양한 특성을 갖는 기준 신호(REF)를 생성할 수 있다. 예를 들어, 상기 기준 신호 제어 회로(240)는 오프 전압(VOFF) 및 기준 전압(VREF)을 수신할 수 있고, 상기 증폭 모드 신호(DIFF)에 기초하여 상기 오프 전압(VOFF) 및 상기 기준 전압(VREF) 중 하나를 상기 기준 신호(REF)로 제공할 수 있다. 예를 들어, 상기 기준 신호 제어 회로(240)는 상기 증폭 모드 신호(DIFF)가 로직 하이 레벨일 때 상기 오프 전압(VOFF)을 상기 기준 신호(REF)로 출력할 수 있고, 상기 증폭 모드 신호(DIFF)가 로직 로우 레벨일 때 상기 기준 전압(VREF)을 상기 기준 신호(REF)로 출력할 수 있다.
도 2에서, 상기 제 1 증폭부(211)는 제 1 입력부(221) 및 제 2 입력부(222)를 포함할 수 있다. 상기 제 1 입력부(221)는 상기 제 1 입력 신호(IN1)를 수신하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력부(221)는 상기 제 1 공통 노드(CN1)와 상기 제 1 출력 노드(ON1) 사이에 연결되고, 상기 제 1 입력 신호(IN1)의 레벨에 따라 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력부(222)는 상기 기준 신호(REF)를 수신하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력부(222)는 상기 제 1 공통 노드(CN1)와 상기 제 2 출력 노드(ON2) 사이에 연결되고, 상기 기준 신호(REF)의 레벨에 따라 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 증폭부(212)는 제 3 입력부(223) 및 제 4 입력부(224)를 포함할 수 있다. 상기 제 3 입력부(223)는 상기 제 2 입력 신호(IN2)를 수신하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 3 입력부(223)는 상기 제 2 공통 노드(CN2)와 상기 제 2 출력 노드(ON2) 사이에 연결되고, 상기 제 2 입력 신호(IN2)의 레벨에 따라 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 입력부(224)는 상기 기준 신호(REF)를 수신하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 4 입력부(224)는 상기 제 2 공통 노드(CN2)와 상기 제 1 출력 노드(ON1) 사이에 연결되고, 상기 기준 신호(REF)의 레벨에 따라 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 본 발명의 실시예에서, 상기 오프 전압(VOFF)은 상기 제 2 입력부(222) 및 제 4 입력부(224)를 턴오프 및/또는 비활성화시키기에 충분한 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 2 및 제 4 입력부(222, 224)가 P 채널 모스 트랜지스터로 구성될 때, 상기 오프 전압(VOFF)은 상기 제 1 전원전압(VH)에 대응하는 전압 레벨을 가질 수 있다.
상기 제 1 인에이블부(214)는 제 1 전원전압(VH) 단자와 상기 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 1 인에이블부(214)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 공통 노드(CN1)까지의 전류 경로를 형성할 수 있다. 상기 제 1 전원전압(VH) 단자와 상기 제 1 인에이블부(214) 사이에는 디제네레이션(de-generation) 저항 및/또는 로드 저항이 연결될 수 있다. 상기 제 2 인에이블부(215)는 상기 제 1 전원전압(VH) 단자와 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 2 인에이블부(215)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 2 공통 노드(CN2)까지의 전류 경로를 형성할 수 있다. 상기 제 1 전원전압(VH) 단자와 상기 제 2 인에이블부(215) 사이에는 디제네레이션(de-generation) 저항 및/또는 로드 저항이 연결될 수 있다. 상기 제 1 출력 노드(ON1)는 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 2 전원전압(VL)은 상기 제 1 전원전압(VH)보다 낮은 레벨을 가질 수 있다. 상기 제 1 출력 노드(ON1)는 디제네레이션(de-generation) 저항 및/또는 로드 저항을 통해 상기 제 2 전원전압 단자(VL)와 연결될 수 있다. 상기 제 2 출력 노드(ON2)는 상기 제 2 전원전압(VL) 단자와 연결될 수 있다. 상기 제 2 출력 노드(ON2)는 디제네레이션(de-generation) 저항 및/또는 로드 저항을 통해 상기 제 2 전원전압(VL) 단자와 연결될 수 있다.
도 2에서, 상기 제 1 입력부(221)는 제 1 트랜지스터(T21)를 포함할 수 있다. 상기 제 1 트랜지스터(T21)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)는 게이트로 상기 제 1 입력 신호(IN1)를 수신하고, 소스가 상기 제 1 공통 노드(CN1)와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 입력부(222)는 제 2 트랜지스터(T22)를 포함할 수 있다. 상기 제 2 트랜지스터(T22)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T22)는 게이트로 상기 기준 신호(REF)를 수신하고, 소스가 상기 제 1 공통 노드(CN1)와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 3 입력부(223)는 제 3 트랜지스터(T23)를 포함할 수 있다. 상기 제 3 트랜지스터(T23)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T23)는 게이트로 상기 제 2 입력 신호(IN2)를 수신하고, 소스가 상기 제 2 공통 노드(CN2)와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 4 입력부(224)는 제 4 트랜지스터(T24)를 포함할 수 있다. 상기 제 4 트랜지스터(T24)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T24)는 게이트로 상기 기준 신호(REF)를 수신하고, 소스가 상기 제 2 공통 노드(CN2)와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다.
상기 증폭 제어부(213)는 스위치(S1)를 포함할 수 있다. 상기 스위치(S1)는 상기 증폭 모드 신호(DIFF)에 기초하여 턴온될 수 있다. 예를 들어, 상기 스위치(S1)는 로직 하이 레벨을 갖는 상기 증폭 모드 신호(DIFF)를 수신하여 턴온되어 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 전기적으로 연결할 수 있다. 상기 스위치(S1)는 로직 로우 레벨을 갖는 상기 증폭 모드 신호(DIFF)를 수신하여 턴오프되어 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 전기적으로 분리시킬 수 있다. 상기 제 1 인에이블부(214)는 제 5 트랜지스터(T25)를 포함할 수 있다. 상기 제 5 트랜지스터(T25)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T25)는 게이트로 상기 제 1 인에이블 신호(EN1)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 인에이블부(215)는 제 6 트랜지스터(T26)를 포함할 수 있다. 상기 제 6 트랜지스터(T26)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 6 트랜지스터(T26)는 게이트로 상기 제 2 인에이블 신호(EN2)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 일 실시예에서, 상기 제 1 전원전압(VH)은 상기 제 2 전원전압(VL)보다 낮은 레벨을 가질 수 있고, 상기 제 1 내지 제 4 입력부(221, 222, 223, 224), 상기 제 1 및 제 2 인에이블부(214, 215)를 구성하는 제 1 내지 제 6 트랜지스터(T21, T22, T23, T24, T25, T26)는 N 채널 모스 트랜지스터로 변경될 수 있다.
상기 수신 회로(200)는 아래 표와 같이 동작할 수 있다. 도 2 및 아래 표를 참조하여 본 발명의 실시예에 따른 수신 회로(200)의 동작을 설명하면 다음과 같다.
| BEN | SEL | DIFF | EN1 | EN2 | REF |
| Enable | H | L | Enable | Disable | VREF |
| Enable | L | L | Disable | Enable | VREF |
| Enable | Don't care | H | Enable | Enable | VOFF |
| Disable | Don't care | Don't care | Disable | Disable | Don't care |
상기 버퍼 인에이블 신호(BEN)가 인에이블되었을 때, 상기 인에이블 제어 회로(230)는 상기 수신 선택 신호(SEL) 및 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 생성할 수 있다. 상기 수신 회로(200)가 상기 제 1 입력 신호(IN1)를 수신하도록 동작할 때, 상기 증폭 모드 신호(DIFF)는 로직 로우 레벨을 가질 수 있다. 상기 증폭 제어부(213)는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 공통 노드(CN1)와 상기 제 2 공통 노드(CN2)를 전기적으로 분리시킬 수 있다. 상기 인에이블 제어 회로(230)는 로직 하이 레벨을 갖는 수신 선택 신호(SEL)에 기초하여 상기 제 1 인에이블 신호(EN1)를 인에이블시키고 상기 제 2 인에이블 신호(EN2)를 디스에이블시킬 수 있다. 상기 기준 신호 제어 회로(240)는 상기 로직 로우 레벨을 갖는 증폭 모드 신호(DIFF)에 기초하여 상기 기준 전압(VREF)의 레벨을 갖는 상기 기준 신호(REF)를 생성할 수 있다. 상기 제 1 인에이블부(214)는 상기 제 1 인에이블 신호(EN1)에 기초하여 상기 제 1 증폭부(211)를 활성화시키고, 상기 제 1 증폭부(211)는 상기 제 1 입력 신호(IN1)와 상기 기준 전압(VREF)의 레벨을 갖는 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
상기 수신 회로(200)가 상기 제 2 입력 신호(IN2)를 수신하도록 동작할 때, 상기 증폭 모드 신호(DIFF)는 로직 로우 레벨을 갖고, 상기 인에이블 제어 회로(230)는 로직 로우 레벨을 갖는 수신 선택 신호(SEL)에 기초하여 상기 제 2 인에이블 신호(EN2)를 인에이블시키고 상기 제 1 인에이블 신호(EN1)를 디스에이블시킬 수 있다. 상기 기준 신호 제어 회로(240)는 상기 로직 로우 레벨을 갖는 증폭 모드 신호(DIFF)에 기초하여 상기 기준 전압(VREF)의 레벨을 갖는 상기 기준 신호(REF)를 생성할 수 있다. 상기 제 2 인에이블부(215)는 상기 제 2 인에이블 신호(EN2)에 기초하여 상기 제 2 증폭부(212)를 활성화시키고, 상기 제 2 증폭부(212)는 상기 제 2 입력 신호(IN2)와 상기 기준 전압(VREF)의 레벨을 갖는 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
상기 수신 회로(200)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 모두 수신하도록 동작할 때 상기 증폭 모드 신호(DIFF)는 로직 하이 레벨을 가질 수 있다. 상기 증폭 제어부(213)는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 공통 노드(CN1) 및 상기 제 2 공통 노드(CN2)를 전기적으로 연결시킬 수 있다. 상기 인에이블 제어 회로(230)는 상기 수신 선택 신호(SEL)에 무관하게 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 모두 인에이블시킬 수 있다. 상기 기준 신호 제어 회로(240)는 로직 하이 레벨을 갖는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 오프 전압(VOFF)의 레벨을 갖는 상기 기준 신호(REF)를 생성할 수 있다. 상기 제 1 및 제 2 인에이블부(214, 215)는 각각 상기 제 1 증폭부(211) 및 제 2 증폭부(212)를 활성화시킬 수 있다. 이 때, 상기 오프 전압(VOFF)의 레벨을 갖는 상기 기준 신호(REF)를 수신하는 제 2 입력부(222) 및 제 4 입력부(224)는 턴오프 및/또는 비활성화될 수 있다. 따라서, 상기 제 1 증폭부(211)의 제 1 입력부(221)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시키고, 상기 제 2 증폭부(212)의 상기 제 3 입력부(223)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 따라서, 상기 제 1 입력부(221) 및 상기 제 3 입력부(223)는 하나의 증폭부처럼 동작하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 제 2 입력부(222) 및 상기 제 4 입력부(224)는 상기 오프 전압(VOFF)의 레벨을 갖는 상기 기준 신호(REF)에 기초하여 턴오프되므로, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨 변화에 영향을 주지 않을 수 있다. 특히, 상기 제 2 입력부(222) 및 제 4 입력부(224)로부터 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 유입될 수 있는 킥 백 노이즈(kick-back noise)를 차단시킬 수 있다. 상기 버퍼 인에이블 신호(BEN)가 디스에이블되었을 때, 상기 인에이블 제어 회로(230)는 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)와 무관하게 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 디스에이블시킬 수 있고, 상기 수신 회로(200) 및 증폭기(210)는 비활성화될 수 있다.
도 3은 본 발명의 실시예에 따른 수신 회로(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 수신 회로(300)는 증폭기(310), 인에이블 제어 회로(330) 및 기준 신호 제어 회로(340)를 포함할 수 있다. 상기 증폭기(310)는 제 1 증폭부(311), 제 2 증폭부(312), 증폭 제어부(313), 제 1 인에이블부(314) 및 제 2 인에이블부(315)를 포함할 수 있다. 상기 제 1 증폭부(311)는 제 1 입력부(321) 및 제 2 입력부(322)를 포함할 수 있고, 상기 제 2 증폭부(312)는 제 3 입력부(323) 및 제 4 입력부(324)를 포함할 수 있다. 상기 제 1 입력부(321)는 상기 제 1 입력 신호(IN1)를 수신하고, 상기 제 2 입력부(322)는 제 1 기준 신호(REF1)를 수신할 수 있다. 상기 제 3 입력부(323)는 상기 제 2 입력 신호(IN2)를 수신하고, 상기 제 4 입력부(324)는 제 2 기준 신호(REF2)를 수신할 수 있다. 상기 증폭기(310)는 상기 제 2 입력부(322)가 제 1 기준 신호(REF1)를 수신하고 상기 제 4 입력부(324)가 제 2 기준 신호(REF2)를 수신하는 것을 제외하고는 도 2에 도시된 증폭기(210)와 실질적으로 동일한 구성을 가질 수 있다. 상기 인에이블 제어 회로(330)는 도 2에 도시된 인에이블 제어 회로(230)와 동일한 구성을 갖고 동일한 방식으로 동작할 수 있다. 동일한 구성 요소에 대한 중복되는 설명은 생략하기로 한다. 상기 증폭기(310)는 도 2에 도시된 증폭기(210)와 다르게 상기 제 2 입력부(322) 및 제 4 입력부(324)로 입력되는 기준 신호를 제 1 및 제 2 기준 신호(REF1, REF2)로 분리시켰다.
상기 기준 신호 제어 회로(340)는 상기 증폭 모드 신호(DIFF) 및 상기 수신 선택 신호(SEL)에 기초하여 오프 전압(VOFF), 기준 전압(VREF), 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2) 중 하나를 각각 상기 제 1 기준 신호(REF1) 및 제 2 기준 신호(REF2)로 제공할 수 있다. 상기 기준 신호 제어 회로(340)는 상기 증폭 모드 신호(DIFF) 및 상기 수신 선택 신호(SEL)에 기초하여 상기 오프 전압(VOFF), 상기 기준 전압(VREF) 및 상기 제 1 입력 신호(IN1) 중 하나를 상기 제 1 기준 신호(REF1)로 출력할 수 있다. 상기 기준 신호 제어 회로(340)는 상기 오프 전압(VOFF), 상기 기준 전압(VREF) 및 상기 제 2 입력 신호(IN2) 중 하나를 상기 제 2 기준 신호(REF2)로 출력할 수 있다.
도 4는 도 3에 도시된 기준 신호 제어 회로(340)의 구성을 보여주는 도면이다. 도 4에서, 상기 기준 신호 제어 회로(340)는 제 1 신호 선택기(410) 및 제 2 신호 선택기(420)를 포함할 수 있다. 상기 제 1 신호 선택기(410)는 상기 오프 전압(VOFF), 상기 기준 전압(VREF), 상기 제 1 입력 신호(IN1), 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)를 수신할 수 있다. 상기 제 1 신호 선택기(410)는 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)에 기초하여 상기 오프 전압(VOFF), 상기 기준 전압(VREF) 및 상기 제 1 입력 신호(IN1) 중 하나를 상기 제 1 기준 신호(REF1)로서 출력할 수 있다. 상기 제 2 신호 선택기(420)는 상기 오프 전압(VOFF), 상기 기준 전압(VREF), 상기 제 2 입력 신호(IN2), 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)를 수신할 수 있다. 상기 제 2 신호 선택기(420)는 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)에 기초하여 상기 오프 전압(VOFF), 상기 기준 전압(VREF) 및 상기 제 2 입력 신호(IN2) 중 하나를 상기 제 2 기준 신호(REF2)로서 출력할 수 있다.
상기 기준 신호 제어 회로(340)는 아래 표와 같이 동작할 수 있다. 도 3 및 아래 표를 참조하며 본 발명의 실시예에 따른 수신 회로(300)의 동작을 설명하면 다음과 같다.
| SEL | DIFF | REF1 | REF2 |
| H | L | VREF | IN2 |
| L | L | IN1 | VREF |
| Don't care | H | VOFF | VOFF |
상기 수신 회로(300)가 상기 제 1 입력 신호(IN1)를 수신하도록 동작할 때, 상기 수신 선택 신호(SEL)는 로직 하이 레벨을 갖고, 상기 증폭 모드 신호(DIFF)는 로직 로우 레벨을 가질 수 있다. 따라서, 상기 제 1 증폭부(311)가 활성화되고, 상기 제 1 증폭부(311)는 상기 제 1 입력 신호(IN1) 및 상기 제 1 기준 신호(REF1)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 기준 신호 제어 회로(340)는 로직 하이 레벨을 갖는 상기 수신 선택 신호(SEL)에 기초하여 상기 기준 전압(VREF)의 레벨을 갖는 상기 제 1 기준 신호(REF1)를 생성하고, 상기 제 2 입력 신호(IN2)를 상기 제 2 기준 신호(REF2)로 생성할 수 있다. 상기 제 2 입력 신호(IN2)가 상기 제 2 기준 신호(REF2)로 출력되는 경우, 상기 제 2 증폭부(312)의 상기 제 3 입력부(323) 및 제 4 입력부(324)가 모두 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 따라서, 비활성화된 상기 제 2 증폭부(312)의 제 3 입력부(323) 및 제 4 입력부(324)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 동일한 로딩을 제공할 수 있다. 상기 비활성화된 제 2 증폭부(312)의 제 3 및 제 4 입력부(323, 324)에 의해 제 1 및 제 2 출력 노드(ON1, ON2)는 동일한 영향을 받으므로, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨은 상기 제 1 증폭부(311)의 차동 증폭 동작에 의해서만 정확하게 변화될 수 있다.
상기 수신 회로(300)가 상기 제 2 입력 신호(IN2)를 수신하도록 동작할 때, 상기 수신 선택 신호(SEL)는 로직 로우 레벨을 갖고, 상기 증폭 모드 신호(DIFF)는 로직 로우 레벨을 가질 수 있다. 따라서, 상기 제 2 증폭부(312)가 활성화되고, 상기 제 2 증폭부(312)는 상기 제 2 입력 신호(IN2) 및 상기 제 2 기준 신호(REF2)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 기준 신호 제어 회로(340)는 로직 로우 레벨을 갖는 상기 수신 선택 신호(SEL)에 기초하여 상기 제 1 입력 신호(IN1)를 상기 제 1 기준 신호(REF1)로 생성하고, 상기 기준 전압(VREF)의 레벨을 갖는 상기 제 2 기준 신호(REF2)를 생성할 수 있다. 상기 제 1 입력 신호(IN1)가 상기 제 1 기준 신호(REF1)로 출력되는 경우, 상기 제 1 증폭부(311)의 상기 제 1 입력부(321) 및 제 2 입력부(322)가 모두 상기 제 1 입력 신호(IN1)를 수신할 수 있다. 따라서, 비활성화된 상기 제 1 증폭부(311)의 제 1 입력부(321) 및 제 2 입력부(322)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 동일한 로딩을 제공할 수 있다. 상기 비활성화된 제 1 증폭부(311)에 의해 제 1 및 제 2 출력 노드(ON1, ON2)는 동일한 영향을 받으므로, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨은 상기 제 2 증폭부(312)의 차동 증폭 동작에 의해서만 정확하게 변화될 수 있다.
상기 수신 회로(300)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 모두 수신하도록 동작할 때, 상기 증폭 모드 신호(DIFF)는 로직 하이 레벨을 가질 수 있다. 상기 기준 신호 제어 회로(340)는 상기 오프 전압(VOFF)의 레벨을 갖는 상기 제 1 및 제 2 기준 신호(REF1, REF2)를 생성할 수 있다. 상기 증폭 제어부(313)는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 전기적으로 연결할 수 있다. 따라서, 상기 제 1 증폭부(311)의 제 1 입력부(321)와 상기 제 2 증폭부(312)의 제 3 입력부(323)는 하나의 증폭부처럼 동작하고, 상기 증폭기(310)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
도 5는 본 발명의 실시예에 따른 수신 회로(500)의 구성을 보여주는 도면이다. 도 5에서, 상기 수신 회로(500)는 증폭기(510) 및 인에이블 제어 회로(530)를 포함할 수 있다. 상기 증폭기(510)는 제 1 증폭부(511), 제 2 증폭부(512) 및 증폭 제어부(513)를 포함할 수 있다. 상기 제 1 증폭부(511)는 제 1 입력부(521) 및 제 2 입력부(522)를 포함하고, 상기 제 2 증폭부(512)는 제 3 입력부(523) 및 제 4 입력부(524)를 포함할 수 있다. 도 5에서, 상기 증폭기(510)는 제 1 인에이블부(514) 및 제 2 인에이블부(515)를 포함할 수 있다. 상기 증폭기(510)는 도 2에 도시된 증폭기(210)와 실질적으로 동일한 구성을 가질 수 있고, 동일한 구성 요소에 대한 중복되는 설명은 생략하기로 한다. 상기 증폭기(510)는 제 3 인에이블부(516) 및 제 4 인에이블부(517)를 더 포함할 수 있다. 상기 제 3 인에이블부(516)는 제 1 서브 인에이블 신호(SEN1)를 수신할 수 있다. 상기 제 3 인에이블부(516)는 제 1 전원전압(VH) 단자와 상기 제 1 공통 노드(CN1) 사이에 연결되고, 상기 제 1 서브 인에이블 신호(SEN1)에 기초하여 상기 제 1 증폭부(511) 및/또는 상기 제 1 공통 노드(CN1)의 전류 경로를 형성할 수 있다. 상기 제 4 인에이블부(517)는 제 2 서브 인에이블 신호(SEN2)를 수신할 수 있다. 상기 제 4 인에이블부(517)는 제 1 전원전압(VH) 단자와 상기 제 2 공통 노드(CN2) 사이에 연결되고, 상기 제 2 서브 인에이블 신호(SEN2)에 기초하여 상기 제 2 증폭부(512) 및/또는 상기 제 2 공통 노드(CN2)의 전류 경로를 형성할 수 있다.
상기 제 1 증폭부(511)의 제 2 입력부(522) 및 상기 제 2 증폭부(512)의 제 4 입력부(524)는 다양한 기준 신호를 수신할 수 있다. 예를 들어, 상기 제 2 입력부(522) 및 제 4 입력부(524)는 도 2에 도시된 증폭기(210)와 유사하게 기준 신호(REF)를 수신하도록 구성될 수 있고, 상기 수신 회로(500)는 도 2에 도시된 기준 신호 제어 회로(240)를 더 포함할 수 있다. 또한, 상기 제 2 입력부(522)는 도 3에 도시된 제 1 기준 신호(REF1)를 수신하고, 상기 제 4 입력부(524)는 도 3에 도시된 제 2 기준 신호(REF2)를 수신할 수 있다. 상기 수신 회로(500)는 도 3에 도시된 기준 신호 제어 회로(540)를 더 포함할 수 있다.
상기 제 1 인에이블부(514)는 제 1 트랜지스터(T55)를 포함할 수 있다. 상기 제 1 트랜지스터(T55)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T55)는 게이트로 상기 제 1 인에이블 신호(EN1)를 수신하고, 소스가 제 1 전원전압(VH) 단자와 연결되며 드레인이 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 인에이블부(515)는 제 2 트랜지스터(T56)를 포함할 수 있다. 상기 제 2 트랜지스터(T56)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T56)는 게이트로 상기 제 2 인에이블 신호(EN2)를 수신하고, 소스가 제 1 전원전압(VH) 단자와 연결되며 드레인이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 제 3 인에이블부(516)는 제 3 트랜지스터(T57)를 포함할 수 있다. 상기 제 3 트랜지스터(T57)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T57)는 게이트로 상기 제 1 서브 인에이블 신호(SEN1)를 수신하고, 소스가 제 1 전원전압(VH) 단자와 연결되며 드레인이 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 4 인에이블부(517)는 제 4 트랜지스터(T58)를 포함할 수 있다. 상기 제 4 트랜지스터(T58)는 예를 들어 P 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T58)는 게이트로 상기 제 2 서브 인에이블 신호(SEN2)를 수신하고, 소스가 제 1 전원전압(VH) 단자와 연결되며 드레인이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 일 실시예에서, 상기 제 1 내지 제 4 트랜지스터(T55, T56, T57, T58)는 N 채널 모스 트랜지스터일 수도 있다. 일 실시예에서, 상기 제 1 내지 제 4 트랜지스터(T55, T56, T57, T58)는 서로 동일한 사이즈 및 전류 구동력을 가질 수 있다.
상기 인에이블 제어 회로(530)는 수신 선택 신호(SEL) 및 증폭 모드 신호(DIFF)를 수신하여 상기 제 1 인에이블 신호(EN1), 상기 제 2 인에이블 신호(EN2), 상기 제 1 서브 인에이블 신호(SEN1) 및 상기 제 2 서브 인에이블 신호(SEN2)를 생성할 수 있다. 상기 인에이블 제어 회로(530)는 버퍼 인에이블 신호(BEN)를 더 수신할 수 있다. 상기 인에이블 제어 회로(530)는 상기 버퍼 인에이블 신호(BEN)가 인에이블되었을 때 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 인에이블 신호(EN1), 상기 제 2 인에이블 신호(EN2), 상기 제 1 서브 인에이블 신호(SEN1) 및 상기 제 2 서브 인에이블 신호(SEN2) 중 하나 이상을 인에이블시킬 수 있다. 상기 인에이블 제어 회로(530)는 아래 표와 같이 동작할 수 있다. 도 5 및 아래 표를 참조하여 본 발명의 실시예에 따른 수신 회로(500)의 동작을 설명하면 다음과 같다.
| BEN | SEL | DIFF | EN1 | EN2 | SEN1 | SEN2 |
| Enable | H | L | Enable | Disable | Enable | Disable |
| Enable | L | L | Disable | Enable | Disable | Enable |
| Enable | Don't care | H | Enable | Enable | Disable | Disable |
| Disable | Don't care | Don't care | Disable | Disable | Disable | Disable |
상기 버퍼 인에이블 신호(BEN)가 인에이블되면 상기 수신 회로(500) 및 증폭기(510)는 활성화될 수 있다. 상기 수신 회로(500)가 상기 제 1 입력 신호(IN1)를 수신하도록 동작할 때 상기 수신 선택 신호(SEL)는 로직 하이 레벨을 가질 수 있고, 상기 증폭 모드 신호(DIFF)는 로직 로우 레벨을 가질 수 있다. 상기 인에이블 제어 회로(530)는 로직 하이 레벨을 갖는 상기 수신 선택 신호(SEL) 및 로직 로우 레벨을 갖는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 인에이블 신호(EN1) 및 상기 제 1 서브 인에이블 신호(SEN1)를 인에이블시키고, 상기 제 2 인에이블 신호(EN2) 및 상기 제 2 서브 인에이블 신호(SEN2)를 디스에이블시킬 수 있다. 상기 제 1 인에이블부(514) 및 제 3 인에이블부(516)는 인에이블된 상기 제 1 인에이블 신호(EN1) 및 상기 제 1 서브 인에이블 신호(SEN1)에 기초하여 상기 제 1 증폭부(511)를 활성화시키고, 상기 제 1 증폭부(511) 및/또는 상기 제 1 공통 노드(CN1)의 전류 경로를 형성할 수 있다. 따라서, 상기 증폭기(510)는 2개의 인에이블부를 통해 전류 경로가 형성될 수 있고, 상기 제 1 입력 신호(IN1)와 기준 신호(REF)를 차동 증폭하여 출력 신호(OUT, OUTB)를 생성할 수 있다.
상기 수신 회로(500)가 상기 제 2 입력 신호(IN2)를 수신하도록 동작할 때 상기 수신 선택 신호(SEL)는 로직 로우 레벨을 가질 수 있고, 상기 증폭 모드 신호(DIFF)는 로직 로우 레벨을 가질 수 있다. 상기 인에이블 제어 회로(530)는 로직 로우 레벨을 갖는 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 2 인에이블 신호(EN2) 및 상기 제 2 서브 인에이블 신호(SEN2)를 인에이블시키고, 상기 제 1 인에이블 신호(EN1) 및 상기 제 1 서브 인에이블 신호(SEN1)를 디스에이블시킬 수 있다. 상기 제 2 인에이블부(515) 및 제 4 인에이블부(517)는 인에이블된 상기 제 2 인에이블 신호(EN2) 및 상기 제 2 서브 인에이블 신호(SEN2)에 기초하여 상기 제 2 증폭부(512)를 활성화시키고, 상기 제 2 증폭부(512) 및/또는 상기 제 2 공통 노드(CN2)의 전류 경로를 형성할 수 있다. 따라서, 상기 증폭기(510)는 2개의 인에이블부를 통해 전류 경로가 형성될 수 있고, 상기 제 2 입력 신호(IN2)와 상기 기준 신호(REF)를 차동 증폭하여 상기 출력 신호(OUT, OUTB)를 생성할 수 있다.
상기 수신 회로(500)가 제 1 및 제 2 입력 신호(IN1, IN2)를 수신하도록 동작할 때, 상기 증폭 모드 신호(DIFF)는 로직 하이 레벨을 가질 수 있다. 상기 인에이블 제어 회로(530)는 로직 하이 레벨을 갖는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 인에이블 신호(EN1, EN2)를 인에이블시키고, 상기 제 1 및 제 2 서브 인에이블 신호(SEN1, SEN2)를 디스에이블시킬 수 있다. 상기 증폭 제어부(513)는 상기 증폭 모드 신호(DIFF)에 기초하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 연결할 수 있다. 상기 제 1 및 제 2 인에이블부(514, 515)는 인에이블된 제 1 및 제 2 인에이블 신호(EN1, EN2)에 기초하여 상기 제 1 및 제 2 증폭부(511, 512)를 활성화시킬 수 있다. 상기 제 1 증폭부(511)의 제 1 입력부(521) 및 상기 제 2 증폭부(512)의 제 3 입력부(523)는 하나의 증폭부처럼 동작하고, 상기 증폭기(510)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 출력 신호(OUT1, OUT2)를 생성할 수 있다. 이 때, 상기 증폭기(510)는 상기 제 1 및 제 2 인에이블부(514, 515)를 통해 2개의 전류 경로를 가질 수 있다. 위와 같이, 상기 수신 회로(500)는 어떠한 증폭 모드인지 무관하게 상기 증폭기(510)의 전류 경로의 개수를 동일하게 형성할 수 있으므로, 상기 증폭기(510)가 동일한 환경에서 차동 증폭 동작을 수행할 수 있도록 한다. 상기 버퍼 인에이블 신호(BEN)가 디스에이블되었을 때, 상기 인에이블 제어 회로(530)는 상기 수신 선택 신호(SEL) 및 상기 증폭 모드 신호(DIFF)와 무관하게 상기 제 1 인에이블 신호(EN1), 상기 제 2 인에이블 신호(EN2), 상기 제 1 서브 인에이블 신호(SEN1) 및 상기 제 2 서브 인에이블 신호(SEN2)를 모두 디스에이블시킬 수 있다. 따라서, 상기 수신 회로(500) 및/또는 상기 증폭기(510)는 비활성화될 수 있다.
도 6은 본 발명의 실시예에 따른 수신 회로(600)의 구성을 보여주는 도면이다. 도 6에서, 상기 수신 회로(600)는 증폭기(610)를 포함할 수 있다. 상기 증폭기(610)는 제 1 증폭부(611), 제 2 증폭부(612), 증폭 제어부(613), 제 1 인에이블부(614) 및 제 2 인에이블부(615)를 포함할 수 있다. 상기 제 1 증폭부(611)는 제 1 입력부(621) 및 제 2 입력부(622)를 포함하고, 상기 제 2 증폭부(612)는 제 3 입력부(623) 및 제 4 입력부(624)를 포함할 수 있다. 상기 제 1 증폭부(611), 상기 제 2 증폭부(612), 상기 제 1 인에이블부(614) 및 상기 제 2 인에이블부(615)는 도 2에 도시된 증폭기(210)의 제 1 증폭부(211), 제 2 증폭부(212), 제 1 인에이블부(214) 및 제 2 인에이블부(215)와 실질적으로 동일할 수 있고, 동일한 구성 요소에 대한 중복되는 설명은 생략하기로 한다. 상기 증폭기(610)는 서브 증폭 제어부(616)를 더 포함할 수 있다. 상기 서브 증폭 제어부(616)는 상기 제 1 공통 노드(CN1)와 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 서브 증폭 제어부(616)는 상기 제 1 공통 노드(CN1) 및 상기 제 2 공통 노드(CN2) 사이에 직렬로 연결되는 캐패시터(C) 및 스위치(S2)를 포함할 수 있다. 상기 스위치(S2)는 상기 증폭 모드 신호(DIFF)에 기초하여 선택적으로 턴온될 수 있다. 예를 들어, 상기 스위치(S2)는 상기 증폭 모드 신호(DIFF)가 로직 하이 레벨을 가질 때 턴온될 수 있다. 상기 스위치(S2)가 턴온되면 상기 캐패시터(C)는 상기 제 1 공통 노드(CN1) 및 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 서브 증폭 제어부(616)는 상기 증폭기(610)가 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭할 때 증폭 속도를 개선시킬 수 있고, 상기 증폭기(610)가 연속 시간 선형 등화기 (CTLE, Continuous Time Linear Equalizer)로서 동작할 수 있도록 한다.
도 7은 본 발명의 실시예에 따른 시스템(7)의 구성을 보여주는 도면이다. 도 1에서, 상기 시스템(7)은 외부 장치(710) 및 반도체 장치(720)를 포함할 수 있다. 상기 외부 장치(710)는 상기 반도체 장치(720)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 외부 장치(710)는 다양한 종류의 전자 장치 또는 반도체 장치를 포함할 수 있다. 예를 들어, 상기 외부 장치(710)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 외부 장치(710)는 상기 반도체 장치(720)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수 있다. 일 실시예에서, 상기 반도체 장치(720)는 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(720)는 제 1 동작 모드에서 상기 호스트 장치로서 기능하는 상기 외부 장치(710)와 연결될 수 있다. 상기 반도체 장치(720)는 제 2 동작 모드에서 테스트 장비로서 기능하는 상기 외부 장치(710)와 연결될 수 있다. 상기 제 2 동작 모드는 테스트 동작으로 지칭될 수 있고, 상기 제 1 동작 모드는 상기 테스트 동작을 제외한 모든 동작을 지칭할 수 있다. 예를 들어, 상기 반도체 장치(720)가 제조된 이후에, 상기 반도체 장치(720)는 테스트 장비로 기능하는 외부 장치(710)와 연결되어 테스트될 수 있다. 테스트가 완료된 이후에, 상기 반도체 장치(720)는 호스트 장치로 기능하는 외부 장치(710)와 연결되어 다양한 동작을 수행할 수 있다.
상기 반도체 장치(720)는 복수의 버스를 통해 상기 외부 장치(710)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 도 7에서, 상기 복수의 버스는 시스템 클럭 버스(701), 제 1 데이터 클럭 버스(702), 제 2 데이터 클럭 버스(703), 커맨드 어드레스 버스(704) 및 데이터 버스(705)를 포함할 수 있다. 상기 시스템 클럭 버스(701), 상기 제 1 데이터 클럭 버스(702), 제 2 데이터 클럭 버스(703) 및 상기 커맨드 어드레스 버스(704)는 단방향 버스일 수 있고, 상기 데이터 버스(705)는 양방향 버스일 수 있다. 상기 반도체 장치(720)는 시스템 클럭 버스(701)를 통해 상기 외부 장치(710)와 연결되고, 상기 시스템 클럭 버스(701)를 통해 시스템 클럭 신호(HCK)를 수신할 수 있다. 상기 반도체 장치(720)는 제 1 및 제 2 데이터 클럭 버스(702, 703)를 통해 상기 외부 장치(710)와 연결되고, 상기 제 1 및 제 2 데이터 클럭 버스(702, 703)를 통해 데이터 클럭 신호(WCK, WCKB)를 수신할 수 있다. 상기 데이터 클럭 신호(WCK, WCKB)는 차동 신호 쌍으로 전송될 수 있다. 상기 제 1 데이터 클럭 버스(702)를 통해 상기 데이터 클럭 신호(WCK)가 전송될 수 있고, 상기 제 2 데이터 클럭 버스(703)를 통해 상보 데이터 클럭 신호(WCKB)가 전송될 수 있다. 상기 반도체 장치(720)는 상기 커맨드 어드레스 버스(704)를 통해 상기 외부 장치(710)와 연결되고, 상기 커맨드 어드레스 버스(704)를 통해 상기 외부 장치(710)로부터 상기 커맨드 어드레스 신호(CA)를 수신할 수 있다. 상기 반도체 장치(720)는 데이터 버스(705)를 통해 상기 외부 장치(710)와 연결되고, 상기 데이터 버스(705)를 통해 상기 외부 장치(710)로부터 데이터(DQ)를 수신하거나 상기 외부 장치(710)로 데이터(DQ)를 전송할 수 있다.
상기 시스템 클럭 신호(HCK)의 주파수는 상기 데이터 클럭 신호(WCK, WCKB)의 주파수보다 낮을 수 있다. 예를 들어, 상기 데이터 클럭 신호(WCK, WCKB)는 상기 시스템 클럭 신호(HCK)보다 2배 또는 4배 이상의 높은 주파수를 가질 수 있다. 상기 시스템(7)에서, 상기 커맨드 어드레스 신호(CA)는 상기 시스템 클럭 신호(HCK)에 동기되어 상기 외부 장치(710)로부터 상기 반도체 장치(720)로 전송될 수 있다. 상기 데이터(DQ)는 상기 데이터 클럭 신호(WCK, WCKB)에 동기되어 상기 외부 장치(710)로부터 상기 반도체 장치(720)로 전송되거나 상기 반도체 장치(720)로부터 상기 외부 장치(710)로 전송될 수 있다. 상기 외부 장치(710)는 상기 시스템 클럭 신호(HCK) 및 상기 데이터 클럭 신호(WCK, WCKB)를 생성하기 위해 클럭 생성 회로(711)를 포함할 수 있다. 상기 클럭 생성 회로(711)는 오실레이터 회로, 위상 고정 루프 (PLL, Phase Locked Loop) 회로, 지연 고정 루프 (DLL, Delay Locked Loop) 회로 등을 포함할 수 있다.
상기 데이터 클럭 신호(WCK, WCKB)는 높은 주파수를 갖기 때문에, 상기 반도체 장치(720)는 상기 데이터 클럭 신호(WCK, WCKB)로부터 상대적으로 낮은 주파수를 갖는 복수의 내부 클럭 신호(ICLK)를 생성하고, 상기 복수의 내부 클럭 신호(ICLK)에 동기하여 상기 데이터(DQ)를 내부적으로 처리할 수 있다. 상기 반도체 장치(720)는 상기 데이터 클럭 신호(WCK, WCKB)로부터 상기 복수의 내부 클럭 신호(ICLK)를 생성하기 위한 내부 클럭 생성 회로(721)를 포함할 수 있다. 상기 내부 클럭 생성 회로(721)는 상기 데이터 클럭 신호(WCK, WCKB)를 수신하기 위해 클럭 수신 회로(722)를 포함할 수 있다. 도 1, 도 2, 도 3, 도 5 및 도 6에 도시된 수신 회로(100, 200, 300, 500, 600)는 상기 클럭 수신 회로(722)로 각각 적용될 수 있다.
도 8은 도 7에 도시된 내부 클럭 생성 회로(721)의 구성을 보여주는 도면이다. 도 8에서, 상기 내부 클럭 생성 회로(721)는 제 1 클럭 수신 회로(810), 제 1 분주기(820), 제 2 클럭 수신 회로(830), 제 2 분주기(840) 및 클럭 선택기(850)를 포함할 수 있다. 상기 제 1 클럭 수신 회로(810)는 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB)를 수신하고, 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB)를 차동 증폭할 수 있다. 상기 반도체 장치(720)는 상기 데이터 클럭 신호(WCK)의 주파수가 상대적으로 높을 때 상기 제 1 클럭 수신 회로(810)를 활성화시켜, 상기 제 1 클럭 수신 회로(810)가 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB)를 차동 증폭하여 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB)를 수신하도록 동작할 수 있다. 상기 제 1 클럭 수신 회로(810)는 높은 주파수를 갖는 클럭 신호를 증폭하기에 적합한 CML (Current Mode Logic) 증폭기를 포함할 수 있다. 상기 제 1 분주기(820)는 상기 제 1 클럭 수신 회로(810)의 출력을 분주시켜 서로 다른 위상을 갖는 제 1 복수의 분주 클럭 신호(DCLK1)를 생성할 수 있다. 예를 들어, 상기 제 1 분주기(820)는 상기 제 1 클럭 수신 회로(810)의 출력의 주파수를 4분주하여 상기 제 1 복수의 분주 클럭 신호(DCLK1)를 생성할 수 있다.
상기 제 2 클럭 수신 회로(830)는 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB) 중 적어도 하나를 수신하고, 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB) 중 적어도 하나를 차동 증폭할 수 있다. 상기 반도체 장치(720)는 상기 데이터 클럭 신호(WCK)의 주파수가 상대적으로 낮을 때, 상기 제 2 클럭 수신 회로(830)가 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB)를 수신하도록 동작할 수 있다. 상기 제 2 클럭 수신 회로(830)는 동작 속도는 상대적으로 느리지만 정확한 신호를 생성하기에 적합한CMOS 증폭기를 포함할 수 있다. 도 2, 도 3, 도 5 및 도 6에 도시된 수신 회로(200, 300, 500, 600)는 상기 제 2 클럭 수신 회로(830)로 적용될 수 있다. 상기 외부 장치(710)로부터 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCK)가 모두 전송될 때, 상기 제 2 클럭 수신 회로(830)는 상기 데이터 클럭 신호(WCK)와 상기 상보 데이터 클럭 신호(WCKB)를 차동 증폭할 수 있다. 상기 외부 장치(710)로부터 상기 데이터 클럭 신호(WCK) 및 상기 상보 데이터 클럭 신호(WCKB) 중 어느 하나가 전송될 때, 상기 제 2 클럭 수신 회로(830)는 상기 어느 하나의 클럭 신호와 기준 신호(REF)를 차동 증폭할 수 있다. 종래에는, 상대적으로 낮은 주파수를 갖는 상기 데이터 클럭 신호(WCK)와 상기 상보 데이터 클럭 신호(WCKB)를 차동 증폭하기 위한 CMOS 증폭기, 상기 데이터 클럭 신호(WCK)와 기준 전압을 차동 증폭하기 위한 증폭기 및 상기 상보 데이터 클럭 신호(WCKB)와 상기 기준 전압을 차동 증폭하기 위한 증폭기를 별도로 구비하여야만 했다. 하지만, 상기 제 2 클럭 수신 회로(830)는 도 2, 도 3, 도 5 및 도 6에 도시된 수신 회로(200, 300, 500, 600) 중 하나를 채용함으로써, 다양한 증폭 동작을 수행하기 위해 하나의 증폭기만을 구비할 수 있다. 따라서, 회로 면적을 크게 감소시키고 반도체 장치를 소형화시키면서도, 다양한 증폭 동작을 수행하여 상기 데이터 클럭 신호(WCK, WCKB)를 정확하게 수신할 수 있다.
상기 제 2 분주기(840)는 상기 제 2 클럭 수신 회로(830)의 출력을 분주시켜 서로 다른 위상을 갖는 제 2 복수의 분주 클럭 신호(DCLK2)를 생성할 수 있다. 예를 들어, 상기 제 2 분주기(840)는 상기 제 2 클럭 수신 회로(WCKB)의 출력의 주파수를 2분주시켜 상기 제 2 복수의 분주 클럭 신호(DCLK2)를 생성할 수 있다. 일 실시예에서, 상기 제 2 복수의 분주 클럭 신호(DCLK2)는 상기 제 1 복수의 분주 클럭 신호(DCLK1)와 동일한 주파수를 가질 수도 있다.
상기 클럭 선택기(850)는 상기 제 1 및 제 2 복수의 분주 클럭 신호(DCLK1, DCLK2)를 수신하고, 상기 제 1 및 제 2 복수의 분주 클럭 신호(DCLK1, DCLK2) 중 하나로부터 상기 내부 클럭 신호(ICLK)를 생성할 수 있다. 상기 클럭 선택기(850)는 상기 제 1 클럭 수신 회로(810)가 상기 데이터 클럭 신호(WCK, WCKB)를 수신하도록 동작할 때 상기 제 1 복수의 분주 클럭 신호(DCLK1)를 상기 내부 클럭 신호(ICLK)로 출력할 수 있다. 상기 클럭 선택기(850)는 상기 제 2 클럭 수신 회로(830)가 상기 데이터 클럭 신호(WCK, WCKB)를 수신하도록 동작할 때 상기 제 2 복수의 분주 클럭 신호(DCLK2)를 상기 내부 클럭 신호(ICLK)로 출력할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (26)
- 입력 신호 및 기준 전압을 차동 증폭하여 출력 신호를 생성하는 제 1 증폭부;
상보 입력 신호 및 상기 기준 전압을 차동 증폭하여 상기 출력 신호를 생성하는 제 2 증폭부;
제 1 인에이블 신호에 기초하여 상기 제 1 증폭부를 활성화시키는 제 1 인에이블부; 및
제 2 인에이블 신호에 기초하여 상기 제 2 증폭부를 활성화시키는 제 2 인에이블부를 포함하는 증폭기를 포함하는 수신 회로. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 증폭부는 상기 입력 신호에 기초하여 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 및
상기 기준 전압에 기초하여 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력부를 포함하고,
상기 제 1 출력 노드 및 상기 제 2 출력 노드로부터 상기 출력 신호가 생성되는 수신 회로. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 2 항에 있어서,
상기 제 2 증폭부는 상기 상보 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 3 입력부; 및
상기 기준 전압에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 4 입력부를 포함하는 수신 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
수신 선택 신호에 기초하여 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 생성하는 인에이블 제어 회로를 더 포함하는 수신 회로. - 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호 및 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 증폭부;
제 2 공통 노드와 상기 제 1 출력 노드 및 상기 제 2 출력 노드 사이에 연결되고, 제 2 입력 신호 및 상기 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 증폭부; 및
증폭 모드에 따라 상기 제 1 공통 노드 및 상기 제 2 공통 노드를 연결하는 증폭 제어부를 포함하는 증폭기를 포함하는 수신 회로. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 1 증폭부는 상기 제 1 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 상기 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 및
상기 제 1 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 상기 기준 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력부를 포함하는 수신 회로. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 2 증폭부는 상기 제 2 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 상기 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 3 입력부; 및
상기 제 2 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 상기 기준 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 4 입력부를 포함하는 수신 회로. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 증폭 제어부는 상기 수신 회로가 상기 제 1 및 제 2 입력 신호를 모두 수신할 때 상기 제 1 공통 노드 및 상기 제 2 공통 노드를 전기적으로 연결하고,
상기 수신 회로가 상기 제 1 및 제 2 입력 신호 중 어느 하나를 수신할 때 상기 제 1 공통 노드 및 상기 제 2 공통 노드의 전기적 연결을 분리시키는 수신 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 증폭기는 제 1 인에이블 신호에 기초하여 상기 제 1 공통 노드의 전류 경로를 형성하는 제 1 인에이블부; 및
제 2 인에이블 신호에 기초하여 상기 제 2 공통 노드의 전류 경로를 형성하는 제 2 인에이블부를 더 포함하는 수신 회로. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
수신 선택 신호 및 증폭 모드 신호에 기초하여 상기 제 1 인에이블 신호 및 상기 제 2 인에이블 신호를 생성하는 인에이블 제어 회로를 더 포함하는 수신 회로. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 기준 신호는 상기 수신 회로가 상기 제 1 및 제 2 입력 신호를 모두 수신할 때 오프 전압의 레벨을 갖고, 상기 수신 회로가 상기 제 1 및 제 2 입력 신호 중 어느 하나를 수신할 때 기준 전압의 레벨을 갖는 수신 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
증폭 모드 신호에 기초하여 상기 오프 전압 및 상기 기준 전압 중 하나를 상기 기준 신호로 출력하는 기준 신호 제어 회로를 더 포함하는 수신 회로. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 증폭 모드에 따라 상기 제 1 공통 노드 및 상기 제 2 공통 노드를 전기적으로 연결하는 서브 증폭 제어부를 더 포함하고, 상기 서브 증폭 제어부는 캐패시터 소자를 포함하는 수신 회로. - 제 1 공통 노드와 제 1 출력 노드 및 제 2 출력 노드 사이에 연결되고, 제 1 입력 신호 및 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 1 증폭부; 및
제 2 공통 노드와 상기 제 1 출력 노드 및 상기 제 2 출력 노드 사이에 연결되고, 제 2 입력 신호 및 상기 기준 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 증폭부를 포함하는 증폭기와,
증폭 모드 신호 및 수신 선택 신호 중 적어도 일부에 기초하여 서로 다른 특성을 갖는 기준 신호를 생성하는 기준 신호 제어 회로를 포함하는 수신 회로. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 제 1 증폭부는 상기 제 1 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 상기 제 1 입력 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 1 입력부; 및
상기 제 1 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 상기 기준 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 2 입력부를 포함하는 수신 회로. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 제 2 증폭부는 상기 제 2 공통 노드와 상기 제 2 출력 노드 사이에 연결되고, 상기 제 2 입력 신호에 기초하여 상기 제 2 출력 노드의 전압 레벨을 변화시키는 제 3 입력부; 및
상기 제 2 공통 노드와 상기 제 1 출력 노드 사이에 연결되고, 상기 기준 신호에 기초하여 상기 제 1 출력 노드의 전압 레벨을 변화시키는 제 4 입력부를 포함하는 수신 회로. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 증폭기는 상기 증폭 모드 신호에 기초하여 상기 제 1 및 제 2 공통 노드를 연결하는 증폭 제어부를 더 포함하는 수신 회로. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 증폭기는 상기 증폭 모드 신호에 기초하여 상기 제 1 및 제 2 공통 노드를 연결하는 서브 증폭 제어부를 더 포함하고, 상기 서브 증폭 제어부는 캐패시터를 포함하는 수신 회로. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 기준 신호 제어 회로는 상기 증폭 모드 신호에 기초하여, 상기 수신 회로가 상기 제 1 및 제 2 입력 신호를 모두 수신할 때 오프 전압을 상기 기준 신호로 제공하고, 상기 수신 회로가 상기 제 1 및 제 2 입력 신호 중 어느 하나를 수신할 때 기준 전압을 상기 기준 신호로 제공하는 수신 회로. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 기준 신호는 상기 제 1 증폭부로 입력되는 제 1 기준 신호 및 상기 제 2 증폭부로 입력되는 제 2 기준 신호를 포함하고,
상기 기준 신호 제어 회로는 상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여, 오프 전압, 기준 전압 및 상기 제 1 입력 신호 중 하나를 상기 제 1 기준 신호로 제공하고, 상기 오프 전압, 상기 기준 전압 및 상기 제 2 입력 신호 중 하나를 상기 제 2 기준 신호로 제공하는 수신 회로. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 기준 신호 제어 회로는 상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여 상기 오프 전압, 상기 기준 전압 및 상기 제 1 입력 신호 중 하나를 상기 제 1 기준 신호로 제공하는 제 1 신호 선택기; 및
상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여 상기 오프 전압, 상기 기준 전압 및 상기 제 2 입력 신호 중 하나를 상기 제 2 기준 신호로 제공하는 제 2 신호 선택기를 포함하는 수신 회로. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 증폭기는 제 1 인에이블 신호에 기초하여 상기 제 1 공통 노드의 전류 경로를 형성하는 제 1 인에이블부; 및
제 2 인에이블 신호에 기초하여 상기 제 2 공통 노드의 전류 경로를 형성하는 제 2 인에이블부를 더 포함하는 수신 회로. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제 22 항에 있어서,
상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여 상기 제 1 및 제 2 인에이블 신호를 생성하는 인에이블 제어 회로를 더 포함하는 수신 회로. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 23 항에 있어서,
상기 증폭기는 제 1 서브 인에이블 신호에 기초하여 상기 제 1 공통 노드의 전류 경로를 형성하는 제 3 인에이블부; 및
제 2 서브 인에이블 신호에 기초하여 상기 제 2 공통 노드의 전류 경로를 형성하는 제 4 인에이블부를 더 포함하는 수신 회로. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제 24 항에 있어서,
상기 인에이블 제어 회로는 상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여 상기 제 1 및 제 2 서브 인에이블 신호를 더 생성하는 수신 회로. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 수신 회로가 상기 제 1 및 제 2 입력 신호를 모두 수신하도록 동작할 때 상기 증폭 모두 신호 및 상기 수신 선택 신호에 기초하여 상기 제 1 및 제 2 기준 신호는 모두 상기 오프 전압의 레벨을 갖고,
상기 수신 회로가 상기 제 1 입력 신호를 수신하도록 동작할 때 상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여 상기 제 1 기준 신호는 상기 기준 전압의 레벨을 갖고 상기 제 2 기준 신호는 상기 제 2 입력 신호의 레벨을 가지며,
상기 수신 회로가 상기 제 2 입력 신호를 수신하도록 동작할 때 상기 증폭 모드 신호 및 상기 수신 선택 신호에 기초하여 상기 제 1 기준 신호는 상기 제 1 입력 신호의 레벨을 갖고 상기 제 2 기준 신호는 상기 기준 전압의 레벨을 갖는 수신 회로.
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