KR102491137B1 - 위상 감지 회로 - Google Patents
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- 238000005070 sampling Methods 0.000 claims abstract description 158
- 239000003990 capacitor Substances 0.000 claims description 37
- 238000001514 detection method Methods 0.000 claims description 18
- 238000007599 discharging Methods 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 6
- 101001122448 Rattus norvegicus Nociceptin receptor Proteins 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract
위상이 다른 복수개의 위상 가변 클럭 및 데이터에 응답하여 복수개의 샘플링 신호를 생성하는 샘플링 신호 생성부; 상기 복수개의 샘플링 신호를 비교하여 제 1 충전 전압 및 제 2 충전 전압 중 하나의 충전 전압의 전압 레벨을 가변시키는 충전 전압 생성부; 및 상기 제 1 및 제 2 충전 전압의 전압 레벨을 비교하여 결과 신호를 생성하는 비교부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 위상 감지 회로에 관한 것이다.
반도체 집적 회로는 외부 회로와 신호를 송수신하도록 구성되거나 내부 회로끼리 신호를 송수신하도록 구성된다.
반도체 집적 회로의 동작 속도를 향상시키기 위하여, 반도체 집적 회로는 신호를 송수신할 때, 신호를 클럭에 동기시켜 송신하거나 클럭을 이용하여 신호를 수신하도록 구성된다.
송수신되는 신호와 클럭이 정확한 타이밍에 동기되어야 하지만, 송수신되는 신호와 클럭이 정확한 타이밍에 동기되지 않을 경우 반도치 집적 회로는 잘못된 신호를 입력 받아 오동작할 수 있다.
그러므로, 반도체 집적 회로는 신호와 클럭이 정확한 타이밍에 동기되지 않을 경우 이를 보정할 수 있는 회로를 포함하여야 하고, 더불어 신호와 클럭의 위상 차를 감지할 수 있는 위상 감지 신호를 포함하여야 한다.
본 발명은 신호와 클럭의 위상 차를 감지할 수 있는 위상 감지 회로를 제공하기 위한 것이다.
본 발명의 실시예에 따른 위상 감지 회로는 위상이 다른 복수개의 위상 가변 클럭 및 데이터에 응답하여 복수개의 샘플링 신호를 생성하는 샘플링 신호 생성부; 상기 복수개의 샘플링 신호를 비교하여 제 1 충전 전압 및 제 2 충전 전압 중 하나의 충전 전압의 전압 레벨을 가변시키는 충전 전압 생성부; 및 상기 제 1 및 제 2 충전 전압의 전압 레벨을 비교하여 결과 신호를 생성하는 비교부를 포함한다.
본 발명의 실시예에 따른 위상 감지 회로는 제 1 샘플링 타이밍에 데이터를 샘플링하여 제 1 샘플링 신호로서 출력하는 제 1 샘플링부; 제 2 샘플링 타이밍에 상기 데이터를 샘플링하여 제 2 샘플링 신호로서 출력하는 제 2 샘플링부; 제 3 샘플링 타이밍에 상기 데이터를 샘플링하여 제3 샘플링 신호로서 출력하는 제 3 샘플링부; 상기 제 1 및 제 2 샘플링 신호의 동일 여부에 따라 제 1 충전 전압의 전압 레벨을 높이거나 상기 제 2 및 제 3 샘플링 신호의 동일 여부에 따라 제 2 충전 전압의 전압 레벨을 높이는 충전 전압 생성부; 및 상기 제 1 및 제 2 충전 전압의 전압 레벨을 비교하여 결과 신호를 생성하는 비교부를 포함한다.
본 발명에 따른 위상 감지 회로는 일반적인 위상 감지 회로에 비해 면적 효율이 높고 감지 속도를 높일 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 위상 감지 회로의 구성도,
도 2는 도 1의 샘플링 신호 생성부의 구성도,
도 3은 충전 전압 생성부의 구성도,
도 4는 본 발명의 실시예에 따른 위상 감지 회로의 동작을 설명하기 위한 타이밍도이다.
도 2는 도 1의 샘플링 신호 생성부의 구성도,
도 3은 충전 전압 생성부의 구성도,
도 4는 본 발명의 실시예에 따른 위상 감지 회로의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 위상 감지 회로는 도 1에 도시된 바와 같이, 다중 위상 클럭 생성부(100), 샘플링 신호 생성부(200), 충전 전압 생성부(300) 및 비교부(400)를 포함할 수 있다.
상기 다중 위상 클럭 생성부(100)는 클럭(CLK)을 입력 받아 위상이 서로 다른 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3)을 생성할 수 있다. 예를 들어, 상기 다중 클럭 위상 생성부(100)는 상기 제 1 위상 가변 클럭(CLK_ph1)과 상기 제 2 위상 가변 클럭(CLK_ph2)의 위상 차와 상기 제 2 위상 가변 클럭(CLK_ph2)와 상기 제 3 위상 가변 클럭(CLK_ph3)의 위상 차가 설정된 위상 차를 갖도록 상기 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3)을 생성할 수 있다. 더욱 상세히 예를 들어 설명하면, 상기 다중 위상 클럭 생성부(100)는 상기 제 1 위상 가변 클럭(CLK_ph1)과 상기 제 2 위상 가변 클럭(CLK_ph2)와 상기 제 2 위상 가변 클럭(CLK_ph2)와 상기 제 3 위상 가변 클럭(CLK_ph3)의 위상 차는 상기 클럭(CLK)의 1/4 주기일 수 있다. 상기 다중 클럭 위상 생성부(100)는 상기 클럭(CLK)과 위상이 동일한 상기 제 1 위상 가변 클럭(CLK_ph1)을 생성할 수 있고, 상기 제 1 위상 가변 클럭(CLK_ph1)과 1/4 주기의 위상 차가 있는 상기 제 2 위상 가변 클럭(CLK_ph2)을 생성할 수 있으며, 상기 제 2 위상 가변 클럭(CLK_ph2)과 1/4주기의 위상 차가 있는 상기 제 3 위상 가변 클럭(CLK_ph3)을 생성할 수 있다.
상기 다중 위상 클럭 생성부(100)는 상기 클럭(CLK)을 지연시켜 상기 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3)을 생성할 수 있고, 상기 클럭(CLK)과 위상이 다른 클럭을 위상 혼합(phase mixing)하여 상기 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3)을 생성할 수 있다.
상기 샘플링 신호 생성부(200)는 상기 클럭(CLK)과 동기되어 입력되는 신호(DATA) 예를 들어, 데이터(DATA)를 상기 제1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3) 각각에 응답하여 샘플링하고, 샘플링된 결과를 제 1 내지 제3 샘플링 신호(Sam_1, Sam_2, Sam_3)로서 출력할 수 있다. 예를 들어, 상기 샘플링 신호 생성부(200)는 상기 데이터(DATA)를 상기 제 1 위상 가변 클럭(CLK_ph1)에 응답하여 샘플링하고, 샘플링된 결과를 상기 제 1 샘플링 신호(Sam_1)로서 출력하고, 상기 데이터(DATA)를 상기 제 2 위상 가변 클럭(CLK_ph2)에 응답하여 샘플링하고, 샘플링된 결과를 상기 제 2 샘플링 신호(Sam_2)로서 출력하며, 상기 데이터(DATA)를 상기 제 3 위상 가변 클럭(CLK_ph3)에 응답하여 샘플링하고, 샘플링된 결과를 상기 제 3 샘플링 신호(Sam_3)로서 출력한다.
상기 샘플링 신호 생성부(200)는 제 1 내지 제 3 샘플링부(210, 220, 230)를 포함할 수 있다.
상기 제 1 샘플링부(210)는 상기 데이터(DATA) 및 상기 제 1 위상 가변 클럭(CLK_ph1)에 응답하여 상기 제 1 샘플링 신호(Sam_1)를 생성한다. 예를 들어, 상기 제 1 샘플링부(210)는 상기 데이터(DATA)를 상기 제 1 위상 가변 클럭(CLK_ph1)에 응답하여 샘플링하고, 샘플링된 결과를 상기 제 1 샘플링 신호(Sam_1)로서 출력한다.
상기 제 2 샘플링부(220)는 상기 데이터(DATA) 및 상기 제 2 위상 가변 클럭(CLK_ph2)에 응답하여 상기 제 2 샘플링 신호(Sam_2)를 생성한다. 예를 들어, 상기 제 2 샘플링부(220)는 상기 데이터(DATA)를 상기 제 2 위상 가변 클럭(CLK_ph2)에 응답하여 샘플링하고, 샘플링된 결과를 상기 제 2 샘플링 신호(Sam_2)로서 출력한다.
상기 제 3 샘플링부(230)는 상기 데이터(DATA) 및 상기 제 3 위상 가변 클럭(CLK_ph3)에 응답하여 상기 제 3 샘플링 신호(Sam_3)를 생성한다. 예를 들어, 상기 제 3 샘플링부(230)는 상기 데이터(DATA)를 상기 제 3 위상 가변 클럭(CLK_ph3)에 응답하여 샘플링하고, 샘플링된 결과를 상기 제 3 샘플링 신호(Sam_3)로서 출력한다.
상기 충전 전압 생성부(300)는 상기 제 1 내지 제 3 샘플링 신호(Sam_1, Sam_2, Sam_3)에 응답하여 제 1 충전 전압(V_ch1) 및 제 2 충전 전압(V_ch2)을 생성할 수 있다. 예를 들어, 상기 충전 전압(300)는 상기 제 1 내지 제 3 샘플링 신호(Sam_1, Sam_2, Sam_3)를 비교하여 상기 제 1 충전 전압(V_ch1) 및 상기 제 2 충전 전압(V_ch2) 중 하나의 전압 레벨을 상승시킨다. 더욱 상세히 설명하면, 상기 충전 전압 생성부(300)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)를 비교하여 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 상승시키거나, 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)를 비교하여 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 상승시킨다.
상기 충전 전압 생성부(300)는 제 1 비교 충전부(310) 및 제 2 비교 충전부(320)를 포함할 수 있다.
상기 제 1 비교 충전부(310)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 서로 다른 레벨의 신호이면 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 상승시킨다. 상기 제 1 비교 충전부(310)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 동일한 레벨의 신호이면 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 유지시킨다.
상기 제 1 비교 충전부(310)는 제 1 충전 펄스 생성부(311), 및 제 1 충전부(312)를 포함할 수 있다.
상기 제 1 충전 펄스 생성부(311)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)를 비교하여 제 1 충전 펄스(CH_p1)를 생성한다. 예를 들어, 상기 제 1 충전 펄스 생성부(311)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 서로 다른 레벨의 신호이면 설정된 시간동안 인에이블되는 상기 제 1 충전 펄스(CH_p1)를 생성한다. 상기 제 1 충전 펄스 생성부(311)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 동일한 레벨의 신호이면 상기 제 1 충전 펄스(CH_p1)를 생성하지 않는다.
상기 제 1 충전부(312)는 상기 제 1 충전 펄스(CH_p1)의 인에이블 구간에 대응되는 시간동안 커패시터를 충전시키고, 커패시터에 충전된 전압을 상기 제 1 충전 전압(V_ch1)으로서 출력한다.
상기 제 2 비교 충전부(320)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 서로 다른 레벨의 신호이면 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 상승시킨다. 상기 제 2 비교 충전부(320)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 동일한 레벨의 신호이면 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 유지시킨다.
상기 제 2 비교 충전부(320)는 제 2 충전 펄스 생성부(321), 및 제 2 충전부(322)를 포함할 수 있다.
상기 제 2 충전 펄스 생성부(321)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)를 비교하여 제 2 충전 펄스(CH_p2)를 생성한다. 예를 들어, 상기 제 2 충전 펄스 생성부(321)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 서로 다른 레벨의 신호이면 설정된 시간동안 인에이블되는 상기 제 2 충전 펄스(CH_p2)를 생성한다. 상기 제 2 충전 펄스 생성부(321)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 동일한 레벨의 신호이면 상기 제 2 충전 펄스(CH_p2)를 생성하지 않는다.
상기 제 2 충전부(322)는 상기 제 2 충전 펄스(CH_p2)의 인에이블 구간에 대응되는 시간동안 커패시터를 충전시키고, 커패시터에 충전된 전압을 상기 제 2 충전 전압(V_ch2)으로서 출력한다.
상기 비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2)의 전압 레벨에 응답하여 결과 신호(R_s)를 생성할 수 있다. 예를 들어, 상기 비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2)의 전압 레벨을 서로 비교하여 상기 결과 신호(R_s)를 생성할 수 있다. 더욱 상세히 설명하면, 상기 비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2) 중 상기 제 1 충전 전압(V_ch1)의 전압 레벨이 더 높으면 상기 결과 신호(R_s)를 인에이블시킨다. 상기 비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2) 중 상기 제 2 충전 전압(V_ch2)의 전압 레벨이 더 높으면 상기 결과 신호(R_s)를 디스에이블시킨다. 이때, 상기 비교부(400)는 업데이트 신호(UD_s)가 인에이블될 때마다 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2)의 전압 레벨을 비교하여 상기 결과 신호(R_s)를 생성하도록 구성될 수도 있다. 상기 업데이트 신호(US_s)는 주기적으로 인에이블되는 신호일 수 있다.
상기 샘플링 신호 생성부(200)는 도 2에 도시된 바와 같이, 상기 제 1 내지 제 3 샘플링부(210, 220, 230)를 포함할 수 있다.
상기 제 1 샘플링부(210)는 제 1 플립플롭(FF1)을 포함할 수 있다. 상기 제 1 플립플롭(FF1)은 상기 제 1 위상 가변 클럭(CLK_ph1) 및 상기 데이터(DATA)를 입력 받고, 상기 제 1 샘플링 신호(Sam_1)를 출력한다. 그러므로, 상기 제 1 샘플링부(210)는 상기 제 1 위상 가변 클럭(CLK_ph1)의 라이징 타이밍에 상기 데이터(DATA)를 래치하고, 래치된 데이터를 상기 제 1 샘플링 신호(Sam_1)로서 출력할 수 있다.
상기 제 2 샘플링부(220)는 제 2 플립플롭(FF2)을 포함할 수 있다. 상기 제 2 플립플롭(FF2)은 상기 제 2위상 가변 클럭(CLK_ph2) 및 상기 데이터(DATA)를 입력 받고, 상기 제 2 샘플링 신호(Sam_2)를 출력한다. 그러므로, 상기 제 2 샘플링부(220)는 상기 제 2 위상 가변 클럭(CLK_ph2)의 라이징 타이밍에 상기 데이터(DATA)를 래치하고, 래치된 데이터를 상기 제 2 샘플링 신호(Sam_2)로서 출력할 수 있다.
상기 제 3 샘플링부(230)는 제 3 플립플롭(FF3)을 포함할 수 있다. 상기 제 3 플립플롭(FF3)은 상기 제3위상 가변 클럭(CLK_ph3) 및 상기 데이터(DATA)를 입력 받고, 상기 제 3 샘플링 신호(Sam_3)를 출력한다. 그러므로, 상기 제 3 샘플링부(230)는 상기 제 3 위상 가변 클럭(CLK_ph3)의 라이징 타이밍에 상기 데이터(DATA)를 래치하고, 래치된 데이터를 상기 제 3 샘플링 신호(Sam_3)로서 출력할 수 있다.
상기 충전 전압 생성부(300)는 도3에 도시된 바와 같이, 상기 제 1 및 제 2 비교 충전부(310, 320)를 포함할 수 있다.
상기 제1 비교 충전부(310)는 상기 제 1 충전 펄스 생성부(311) 및 상기 제 1 충전부(312)를 포함할 수 있다.
상기 제 1 충전 펄스 생성부(311)는 제 1 샘플 비교부(311-1) 및 제 1 펄스 생성부(311-2)를 포함할 수 있다.
상기 제 1 샘플 비교부(311-1)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)를 비교하여 제 1 비교 신호(Com_1)를 생성한다. 예를 들어, 상기 제 1 샘플 비교부(311-1)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 서로 다른 레벨의 신호이면 상기 제 1 비교 신호(Com_1)를 인에이블시킨다. 상기 제 1 샘플 비교부(311-1)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 동일한 레벨의 신호이면 상기 제 1 비교 신호(Com_1)를 디스에이블시킨다.
상기 제 1 샘플 비교부(311-1)는 제 1 익스클루시브 오어 게이트 (exclusive or gate, XOR1)를 포함할 수 있다. 상기 제 1 익스클루시브 오어 게이트(XOR1)는 상기 제 1 및 제2 샘플링 신호(Sam_1, Sam_2)를 입력 받고, 상기 제 1 비교 신호(Com_1)를 출력한다.
상기 제 1 펄스 생성부(311-2)는 상기 제 1 비교 신호(Com_1)가 인에이블될 때마다 설정된 시간동안 인에이블되는 상기 제 1 충전 펄스(CH_p1)를 생성할 수 있다.
상기 제 1 펄스 생성부(311-2)는 제 1 지연부(311-2-1), 제 1 인버터(IV1), 및 제 1 낸드 게이트(ND1)를 포함할 수 있다. 상기 제 1 지연부(311-2-1)는 상기 제 1 비교 신호(Com_1)를 입력 받아 지연시켜 출력한다. 상기 제 1 인버터(IV1)는 상기 제 1 지연부(311-2-1)의 출력 신호를 입력 받는다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 비교 신호(Com_1) 및 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 제 1 충전 펄스(CH_p1)를 출력한다.
상기 제 1 충전부(312)는 상기 제 1 충전 펄스(CH_p1)의 인에이블 구간동안 제 1 커패시터(C1)를 충전시킨다. 이때, 상기 제 1 커패시터(C1)에 충전된 전압이 상기 제 1 충전 전압(V_ch1)으로서 출력된다.
상기 제 1 충전부(312)는 제 1 전압 인가부(312-1), 및 상기 제 1 커패시터(C1)를 포함할 수 있다.
상기 제 1 전압 인가부(312-1)는 상기 제 1 충전 펄스(CH_p1)의 인에이블 구간동안 상기 제 1 커패시터(C1)에 전압을 충전시킨다. 상기 제 1 전압 인가부(312-1)는 제 1 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 제 1 충전 펄스(CH_p1)를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 커패시터(C1)의 일단이 연결된다.
상기 제 1 커패시터(C1)는 일단에 상기 제 1 트랜지스터(P1)의 드레인이 연결되고, 타단에 접지 전압(VSS)을 인가 받는다. 이때, 상기 제 1 트랜지스터(P1)와 상기 제 1 커패시터(C1)가 연결된 노드에서 상기 제 1 충전 전압(V_ch1)이 출력된다. 또한 상기 제 1 충전부(312)는 제 1 리셋부(312-2)를 더 포함할 수 있다. 상기 제 1 리셋부(312-2)는 리셋 신호(RST)가 인에이블되면 상기 제 1 커패시터(C1)를 방전시킴으로써, 상기 제 1 충전 전압(V_ch1)을 초기화 레벨로 형성한다. 상기 제 1 리셋부(312-2)는 제 2 트랜지스터(N1)를 포함할 수 있다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 리셋 신호(RST)를 입력 받고 드레인에 상기 제 1 커패시터(C1)의 일단이 연결되며 소오스에 접지 전압(VSS)을 인가 받는다.
상기 제2 비교 충전부(320)는 상기 제 2 충전 펄스 생성부(321) 및 상기 제 2 충전부(322)를 포함할 수 있다.
상기 제 2 충전 펄스 생성부(321)는 제 2 샘플 비교부(321-1) 및 제 2 펄스 생성부(321-2)를 포함할 수 있다.
상기 제 2 샘플 비교부(321-1)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)를 비교하여 제 2 비교 신호(Com_2)를 생성한다. 예를 들어, 상기 제 2 샘플 비교부(321-1)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 서로 다른 레벨의 신호이면 상기 제 2 비교 신호(Com_2)를 인에이블시킨다. 상기 제 2 샘플 비교부(321-1)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 동일한 레벨의 신호이면 상기 제 2 비교 신호(Com_2)를 디스에이블시킨다.
상기 제 2 샘플 비교부(321-1)는 제 2 익스클루시브 오어 게이트 (exclusive or gate, XOR2)를 포함할 수 있다. 상기 제 2 익스클루시브 오어 게이트(XOR2)는 상기 제 2 및 제3 샘플링 신호(Sam_2, Sam_3)를 입력 받고, 상기 제 2비교 신호(Com_2)를 출력한다.
상기 제 2 펄스 생성부(321-2)는 상기 제 2 비교 신호(Com_2)가 인에이블될 때마다 설정된 시간동안 인에이블되는 상기 제 2 충전 펄스(CH_p2)를 생성할 수 있다.
상기 제 2 펄스 생성부(321-2)는 제 2 지연부(321-2-1), 제 2 인버터(IV2), 및 제 2 낸드 게이트(ND2)를 포함할 수 있다. 상기 제 2 지연부(321-2-1)는 상기 제 2 비교 신호(Com_2)를 입력 받아 지연시켜 출력한다. 상기 제 2 인버터(IV2)는 상기 제 2 지연부(321-2-1)의 출력 신호를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 2 비교 신호(Com_2) 및 상기 제 2 인버터(IV2)의 출력 신호를 입력 받아 상기 제 2 충전 펄스(CH_p2)를 출력한다.
상기 제 2 충전부(322)는 상기 제 2 충전 펄스(CH_p2)의 인에이블 구간동안 제 2 커패시터(C2)를 충전시킨다. 이때, 상기 제 2 커패시터(C2)에 충전된 전압이 상기 제 2 충전 전압(V_ch2)으로서 출력된다.
상기 제 2 충전부(322)는 제 2 전압 인가부(322-1), 및 상기 제 2 커패시터(C2)를 포함할 수 있다.
상기 제 2 전압 인가부(322-1)는 상기 제 2 충전 펄스(CH_p2)의 인에이블 구간동안 상기 제2 커패시터(C2)에 전압을 충전시킨다. 상기 제 2 전압 인가부(322-1)는 제 3 트랜지스터(P2)를 포함할 수 있다. 상기 제 3 트랜지스터(P2)는 게이트에 상기 제 2 충전 펄스(CH_p2)를 입력 받고, 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 커패시터(C2)의 일단이 연결된다. 상기 제 2 커패시터(C2)는 일단에 상기 제 3 트랜지스터(P2)의 드레인이 연결되고, 타단에 접지 전압(VSS)을 인가 받는다. 이때, 상기 제3 트랜지스터(P2)와 상기 제 2 커패시터(C2)가 연결된 노드에서 상기 제 2 충전 전압(V_ch2)이 출력된다. 또한 상기 제 2 충전부(322)는 제 2 리셋부(322-2)를 더 포함할 수 있다. 상기 제 2 리셋부(322-2)는 상기 리셋 신호(RST)가 인에이블되면 상기 제 2 커패시터(C2)를 방전시킴으로써, 상기 제 2 충전 전압(V_ch2)을 초기화 레벨로 형성한다. 상기 제 2 리셋부(322-2)는 제 4 트랜지스터(N2)를 포함할 수 있다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 리셋 신호(RST)를 입력 받고 드레인에 상기 제 2 커패시터(C2)의 일단이 연결되며 소오스에 접지 전압(VSS)을 인가 받는다.
이와 같이 구성된 본 발명의 실시예에 따른 위상 감지 회로의 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 위상 감지 회로에 클럭(CLK)과 상기 클럭(CLK)에 동기된 데이터(DATA)가 입력된다.
다중 위상 클럭 생성부(100)는 상기 클럭(CLK)을 입력 받아 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3)을 생성한다. 이때, 상기 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3) 각각의 위상 차는 설정된 위상 차를 갖는다.
샘플링 신호 생성부(200)는 상기 데이터(DATA)를 상기 제 1 내지 제 3 위상 가변 클럭(CLK_ph1, CLK_ph2, CLK_ph3) 각각에 동기시켜 제 1 내지 제 3 샘플링 신호(Sam_1, Sam_2, Sam_3)로서 출력한다. 상세히 설명하면, 상기 샘플링 신호 생성부(200)는 상기 데이터(DATA)를 상기 제 1 위상 가변 클럭(CLK_ph1)의 라이징 타이밍에 래치하고, 래치된 결과를 상기 제 1 샘플링 신호(Sam_1)로서 출력한다. 상기 샘플링 신호 생성부(200)는 상기 데이터(DATA)를 상기 제 2 위상 가변 클럭(CLK_ph2)의 라이징 타이밍에 래치하고, 래치된 결과를 상기 제 2 샘플링 신호(Sam_2)로서 출력한다. 상기 샘플링 신호 생성부(200)는 상기 데이터(DATA)를 상기 제 3 위상 가변 클럭(CLK_ph3)의 라이징 타이밍에 래치하고, 래치된 결과를 상기 제 3 샘플링 신호(Sam_3)로서 출력한다. 상기 샘플링 신호 생성부(200)는 제 1 내지 제 3 샘플링부(210, 220, 230)를 포함하며, 각 샘플링부(210, 220, 230)는 자신에게 입력된 위상 가변 클럭의 라이징 타이밍에 상기 데이터(DATA)를 래치하고, 래치된 결과를 샘플링 신호로서 출력한다.
충전 전압 생성부(300)는 상기 제 1 내지 제 3 샘플링 신호(Sam_1, Sam_2, Sam_3)를 비교하여 제 1 충전 전압(V_ch1) 및 제 2 충전 전압(V_ch2) 중 하나의 충전 전압의 전압 레벨을 높인다. 예를 들어 설명하면, 상기 충전 전압 생성부(300)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)를 비교하여 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 높이거나 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)를 비교하여 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 높인다.
상기 충전 전압 생성부(300)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)를 비교하여 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 높이는 제 1 비교 충전부(310), 및 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)를 비교하여 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 높이는 제 2 비교 충전부(320)를 포함한다.
상기 제 1 비교 충전부(310)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 서로 다른 레벨의 신호이면 제 1 충전 펄스(CH_p1)를 생성하고, 상기 제 1 충전 펄스(CH_p1)의 인에이블 구간동안 제1 커패시터(C1)에 전압을 충전시킨다. 상기 제 1 비교 충전부(310)는 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 서로 동일한 레벨의 신호이면 상기 제 1 충전 펄스(CH_p1)를 생성하지 않고, 상기 제 1 커패시터(C1)에 전압을 충전시키지도 않는다. 이때, 상기 제 1 커패시터(C1)에 충전된 전압이 상기 제 1 충전 전압(V_ch1)으로서 출력된다.
상기 제 2 비교 충전부(320)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 서로 다른 레벨의 신호이면 제 2 충전 펄스(CH_p2)를 생성하고, 상기 제 2 충전 펄스(CH_p1)의 인에이블 구간동안 제 2 커패시터(C2)에 전압을 충전시킨다. 상기 제 2 비교 충전부(320)는 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)가 서로 동일한 레벨의 신호이면 상기 제 2 충전 펄스(CH_p2)를 생성하기 않고, 상기 제 2 커패시터(C2)에 전압을 충전시키지도 않는다. 이때, 상기 제 2 커패시터(C2)에 충전된 전압이 상기 제 2 충전 전압(V_ch2)으로서 출력된다.
비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2)의 전압 레벨을 비교하여 결과 신호(R_s)를 생성한다. 예를 들어, 상기 비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2) 중 상기 제 1 충전 전압(V_ch1)의 전압 레벨이 더 높으면 상기 결과 신호(R_s)를 인에이블시킨다. 상기 비교부(400)는 상기 제 1 및 제 2 충전 전압(V_ch1, V_ch2) 중 상기 제 2 충전 전압(V_ch2)의 전압 레벨이 더 높으면 상기 결과 신호(R_s)를 디스에이블시킨다.
도 4를 참조하여, 본 발명의 위상 감지 회로의 동작을 정리하면 다음과 같다.
A)는 데이터(DATA)가 정상적으로 클럭(CLK)에 동기되어 입력되는 것을 설명하는 타이밍도이다. 제 1 샘플링 타이밍(T1)에 상기 제 1 데이터(DATA)를 샘플링하여 상기 제 1 샘플링 신호(Sam_1)가 생성되며, 제 2 샘플링 타이밍(T2)에 상기 데이터(DATA)를 샘플링하여 상기 제 2 샘플링 신호(Sam_2)가 생성되고, 제 3 샘플링 타이밍(T3)에 상기 데이터(DATA)를 샘플링하여 상기 제 3 샘플링 신호(Sam_3)가 생성된다. 그러므로, 상기 제 1 샘플링 타이밍(T1)은 상기 제 1 위상 가변 클럭(CLK_ph1)의 라이징 타이밍이고, 상기 제 2 샘플링 타이밍(T2)은 상기 제 2 위상 가변 클럭(CLK_ph2)의 라이징 타이밍이며, 상기 제 3 샘플링 타이밍(T3)은 상기 제 3 위상 가변 클럭(CLK_ph3)의 라이징 타이밍이다.
B)는 상기 데이터(DATA)가 비정상적으로 상기 클럭(CLK)에 동기되어 입력되는 것을 설명한 타이밍도이다. 상세히 설명하면, 상기 데이터(DATA)는 상기 클럭(CLK)에 비해 입력되는 타이밍이 더 느리거나, 상기 클럭(CLK)의 위상이 상기 데이터(DATA)의 위상에 비해 빠른 경우이다. 이때, 상기 제 1 및 제 2 샘플링 타이밍(T1, T2)에는 동일한 데이터(DATA)가 샘플링되므로, 상기 제 1 및 제2 샘플링 신호(Sam_1, Sam_2)는 동일한 신호가 된다. 또한 상기 제 2 및 제 3 샘플링 타이밍(T2, T3)에는 서로 다른 데이터(DATA)가 샘플링되므로, 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)는 서로 다른 신호가 된다.
B)의 경우 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 동일한 신호이므로, 상기 제 1 비교 충전부(310)는 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 높이지 않고 유지시킨다. 상기 제 2 및 제 3 샘플링 신호(Sam_1, Sam_2)가 서로 다른 신호이므로, 상기 제 2 비교 충전부(320)는 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 높인다. 상기 제 1 충전 전압(V_ch1)의 전압 레벨보다 상기 제 2 충전 전압(V_ch2)의 전압 레벨이 높아지므로, 상기 비교부(400)는 상기 결과 신호(R_s)를 디스에이블시킨다. 결국, 상기 결과 신호(R_s)가 디스에이블되면 상기 클럭(CLK)의 위상은 상기 데이터(DATA)의 위상에 비해 빠르다는 것을 알 수 있다.
C)의 경우, 상기 데이터(DATA)가 비정상적으로 상기 클럭(CLK)에 동기되어 입력되는 것을 설명한 타이밍도이다. 상세히 설명하면, 상기 데이터(DATA)는 상기 클럭(CLK)에 비해 입력되는 타이밍이 더 빠르거나, 상기 클럭(CLK)의 위상이 상기 데이터(DATA)의 위상에 비해 늦은 경우이다. 이때, 상기 제 1 및 제 2 샘플링 타이밍(T1, T2)에는 서로 다른 데이터(DATA)가 샘플링되므로, 상기 제 1 및 제2 샘플링 신호(Sam_1, Sam_2)는 서로 다른 신호가 된다. 또한 상기 제 2 및 제 3 샘플링 타이밍(T2, T3)에는 동일한 데이터(DATA)가 샘플링되므로, 상기 제 2 및 제 3 샘플링 신호(Sam_2, Sam_3)는 동일한 신호가 된다.
C)의 경우 상기 제 1 및 제 2 샘플링 신호(Sam_1, Sam_2)가 서로 다른 신호이므로, 상기 제 1 비교 충전부(310)는 상기 제 1 충전 전압(V_ch1)의 전압 레벨을 높인다. 상기 제 2 및 제 3 샘플링 신호(Sam_1, Sam_2)가 서로 동일한 신호이므로, 상기 제 2 비교 충전부(320)는 상기 제 2 충전 전압(V_ch2)의 전압 레벨을 높이지 않고 유지시킨다. 상기 제 2 충전 전압(V_ch2)의 전압 레벨보다 상기 제 1 충전 전압(V_ch1)의 전압 레벨이 높아지므로, 상기 비교부(400)는 상기 결과 신호(R_s)를 인에이블시킨다. 결국, 상기 결과 신호(R_s)가 인에이블되면 상기 클럭(CLK)의 위상은 상기 데이터(DATA)의 위상에 비해 느리다는 것을 알 수 있다.
이와 같이, 본 발명의 실시예에 따른 위상 감지 회로는 서로 다른 복수개의 샘플링 타이밍에서 데이터를 샘플링하고, 샘플링된 데이터 각각을 서로 비교하여 두 개의 충전 전압 중 하나의 충전 전압의 전압 레벨을 높이며, 두 개의 충전 전압의 전압 레벨 비교에 의해 클럭이 데이터에 비해 위상이 빠른지 느린지를 판단할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (13)
- 위상이 다른 복수개의 위상 가변 클럭 및 데이터에 응답하여 복수개의 샘플링 신호를 생성하는 샘플링 신호 생성부;
상기 복수개의 샘플링 신호를 비교하여 제 1 충전 전압 및 제 2 충전 전압 중 하나의 충전 전압의 전압 레벨을 가변시키는 충전 전압 생성부; 및
업데이트 신호가 설정된 주기로 인에이블될 때마다 상기 제 1 및 제 2 충전 전압의 전압 레벨을 비교하여 결과 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
클럭을 입력 받아 상기 복수개의 위상 가변 클럭을 생성하는 다중 위상 클럭 생성부를 더 포함하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 샘플링 신호 생성부는
상기 복수개의 위상 가변 클럭 각각을 각각 입력 받고 상기 데이터를 공통 입력 받는 복수개의 샘플링부를 포함하며,
각 샘플링부는 상기 복수개의 샘플링 신호 각각을 생성하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 복수개의 샘플링 신호는 제 1 샘플링 신호, 제 2 샘플링 신호 및 제 3 샘플링 신호를 포함하며,
상기 충전 전압 생성부는
상기 제 1 및 제 2 샘플링 신호를 비교하여 상기 제 1 충전 전압을 생성하는 제 1 비교 충전부, 및
상기 제 2 및 제 3 샘플링 신호를 비교하여 상기 제 2 충전 전압을 생성하는 제 2 비교 충전부를 포함하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 제 1 및 제 2 비교 충전부 각각은
두 개의 샘플링 신호가 서로 다른 레벨이면 충전 펄스를 생성하는 충전 펄스 생성부, 및
상기 충전 펄스의 인에이블 구간동안 커패시터에 전압을 충전시키는 충전부를 포함하며,
상기 커패시터에 충전된 전압이 충전 전압으로서 출력되는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 충전부는
리셋 신호가 인에이블되면 상기 커패시터를 방전시키는 리셋부를 더 포함하는 것을 특징으로 하는 위상 감지 회로. - 삭제
- 제 1 샘플링 타이밍에 데이터를 샘플링하여 제 1 샘플링 신호로서 출력하는 제 1 샘플링부;
제 2 샘플링 타이밍에 상기 데이터를 샘플링하여 제 2 샘플링 신호로서 출력하는 제 2 샘플링부;
제 3 샘플링 타이밍에 상기 데이터를 샘플링하여 제3 샘플링 신호로서 출력하는 제 3 샘플링부;
상기 제 1 및 제 2 샘플링 신호의 동일 여부에 따라 제 1 충전 전압의 전압 레벨을 높이거나 상기 제 2 및 제 3 샘플링 신호의 동일 여부에 따라 제 2 충전 전압의 전압 레벨을 높이는 충전 전압 생성부; 및
업데이트 신호가 설정된 주기로 인에이블될 때마다 상기 제 1 및 제 2 충전 전압의 전압 레벨을 비교하여 결과 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 충전 전압 생성부는
상기 제 1 및 제 2 샘플링 신호의 동일 여부를 판단하고 상기 제 1 충전 전압을 생성하는 제 1 비교 충전부, 및
상기 제 2 및 제 3 샘플링 신호의 동일 여부를 판단하고 상기 제 2 충전 전압을 생성하는 제 2 비교 충전부를 포함하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 1 비교 충전부는
상기 제 1 및 제 2 샘플링 신호가 서로 다른 신호일 경우 충전 펄스를 생성하는 충전 펄스 생성부 및
상기 충전 펄스의 인에이블 구간동안 커패시터에 전압을 인가시켜 상기 커패시터를 충전시키는 충전부를 포함하며,
상기 커패시터에 충전된 전압이 상기 제 1 충전 전압인 것을 특징으로 하는 위상 감지 회로. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 10 항에 있어서,
상기 충전 펄스 생성부는
상기 제 1 및 제 2 샘플링 신호가 서로 다른 신호일 경우 비교 신호를 인에이블시키는 샘플 비교부, 및
상기 비교 신호가 인에이블되면 상기 충전 펄스를 생성하는 펄스 생성부를 포함하는 것을 특징으로 하는 위상 감지 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 2 비교 충전부는
상기 제 2 및 제 3 샘플링 신호가 서로 다른 신호일 경우 충전 펄스를 생성하는 충전 펄스 생성부 및
상기 충전 펄스의 인에이블 구간동안 커패시터에 전압을 인가시켜 상기 커패시터를 충전시키는 충전부를 포함하며,
상기 커패시터에 충전된 전압이 상기 제 2 충전 전압인 것을 특징으로 하는 위상 감지 회로. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 충전 펄스 생성부는
상기 제 2 및 제 3 샘플링 신호가 서로 다른 신호일 경우 비교 신호를 인에이블시키는 샘플 비교부, 및
상기 비교 신호가 인에이블되면 상기 충전 펄스를 생성하는 펄스 생성부를 포함하는 것을 특징으로 하는 위상 감지 회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150180718A KR102491137B1 (ko) | 2015-12-17 | 2015-12-17 | 위상 감지 회로 |
| US15/157,564 US9774319B2 (en) | 2015-12-17 | 2016-05-18 | Phase detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150180718A KR102491137B1 (ko) | 2015-12-17 | 2015-12-17 | 위상 감지 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170072498A KR20170072498A (ko) | 2017-06-27 |
| KR102491137B1 true KR102491137B1 (ko) | 2023-01-25 |
Family
ID=59064608
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150180718A KR102491137B1 (ko) | 2015-12-17 | 2015-12-17 | 위상 감지 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9774319B2 (ko) |
| KR (1) | KR102491137B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6593434B2 (ja) * | 2015-03-19 | 2019-10-23 | ソニー株式会社 | 受信回路、電子装置、送受信システムおよび受信回路の制御方法 |
| US11012059B2 (en) * | 2019-05-08 | 2021-05-18 | Sony Corporation | Clock recovery based on digital signals |
| KR20230000322A (ko) * | 2021-06-24 | 2023-01-02 | 에스케이하이닉스 주식회사 | 데이터정렬동작을 수행하기 위한 전자장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030223527A1 (en) * | 2002-05-30 | 2003-12-04 | Yusuke Otomo | Phase comparator, clock data recovery circuit and transceiver circuit |
| US20090219008A1 (en) | 2008-02-28 | 2009-09-03 | Finisar Corporation | Phase detector utilizing analog-to-digital converter components |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8816776B2 (en) | 2012-11-13 | 2014-08-26 | Lsi Corporation | Loss of lock detector for clock and data recovery system |
-
2015
- 2015-12-17 KR KR1020150180718A patent/KR102491137B1/ko active IP Right Grant
-
2016
- 2016-05-18 US US15/157,564 patent/US9774319B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030223527A1 (en) * | 2002-05-30 | 2003-12-04 | Yusuke Otomo | Phase comparator, clock data recovery circuit and transceiver circuit |
| US20090219008A1 (en) | 2008-02-28 | 2009-09-03 | Finisar Corporation | Phase detector utilizing analog-to-digital converter components |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20170072498A (ko) | 2017-06-27 |
| US20170179938A1 (en) | 2017-06-22 |
| US9774319B2 (en) | 2017-09-26 |
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