TWI530167B - 用於多位準資料傳輸的方法 - Google Patents

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Description

用於多位準資料傳輸的方法
本發明是有關於一種用於資料傳輸的方法，且特別是有關於使用多個多位準訊號傳輸二進制資料訊號的方法與系統。
近年來，為了滿足消費者需求(例如：三維(3D)視訊成像、數位電影解析度，或結合常規電視與網際網路的智慧型電視)，相關顯示技術快速地發展。為了滿足高解析度與高幅速影像(high frame rate image)的要求，資料傳輸在日益增大的影像資料傳送量中扮演舉足輕重的腳色。然而，由於對於小型化顯示面板產品的需求，面板上的電路系統設計受到限制，進而影響傳輸品質。
一般而言，對於龐大的待傳送資料量，資料可先編碼處理以增加資料傳輸的頻寬。高速資料傳輸的常見方法係將待傳輸資料轉換成經編碼的多位準訊號。因此，經編碼的多位準訊號的傳輸比原始資料的傳輸更有效率。舉例而言，具有兩個位元長度的資料可編碼或轉換成四進制位準訊號，其中四進制位準訊號意指具有四個不同位準的訊 號。因此，四進制位準訊號的傳輸比兩個位元的原始資料的傳輸更有效率。當接收端接收四進制位準訊號時，上述四進制位準訊號可經解碼以獲得具有兩個位元的原始資料。
然而，當經編碼的多位準訊號用於資料傳輸時，對於多位準訊號的每個訊號位準的判斷十分困難。舉例而言，若具有兩個位元長度的資料編碼成四進制位準訊號，其中四進制位準訊號具有四個不同訊號位準，則四進制位準訊號的訊號串流對於四個不同訊號位準沒有基準，而誤差可能在解碼器將其中一個訊號位準誤判為另一者的情形下出現。因此，額外的參考電壓可供以作為多位準訊號的參考訊號，但同時增加電路系統設計的複雜性。
再者，當經編碼的多位準訊號用於資料傳輸時，資料的映成(編碼及解碼)一般為一對一的對應關係。舉例而言，四進制位準訊號之四個不同訊號位準的每一者對應於具有兩個位元之資料之四個組合的一者。然而，一對一的對應關係不能供隨著編碼資料串流傳輸的其他指令訊號(例如，時脈訊號傳輸資訊)利用。因此，上述指令訊號需要額外的訊號，進而增加電路系統設計的複雜性。
因此，在本領域中迄今仍存在為解決上述不足及缺陷的需求。
本發明之一態樣係關於一種用於高速多位準資料 傳輸的方法。在一實施例中，上述方法包含以下步驟：根據編碼表，將待傳輸之資料訊號編碼成第一三進制訊號、第二三進制訊號以及第三三進制訊號。資料訊號具有一串流的二進制資料區段，其中每個二進制資料區段具有兩個位元的資料長度，上述兩個位元包含第一位元以及第二位元，使得每個二進制資料區段對應於第一位元以及第二位元所組成之四個二進制排列中其中一者。第一三進制訊號、第二三進制訊號以及第三三進制訊號經設置使得第一三進制訊號、第二三進制訊號以及第三三進制訊號中每一者具有三個訊號位準，且同時第一三進制訊號、第二三進制訊號以及第三三進制訊號中每一者所具有之訊號位準不同於第一三進制訊號、第二三進制訊號以及該第三三進制訊號中其他兩者之訊號位準，因此第一三進制訊號、第二三進制訊號以及第三三進制訊號之信號位準具有六個三進制排列。在一實施例中，第一三進制訊號、第二三進制訊號以及第三三進制訊號中每一者的三個訊號位準包含正位準、零位準以及負位準，且其中第一三進制訊號、第二三進制訊號以及第三三進制訊號之累加信號位準為零。
編碼表經定義使得第一三進制訊號、第二三進制訊號以及第三三進制訊號之六個三進制排列中四個三進制排列分別對應於資料訊號之四個二進制排列作指派，且第一三進制訊號、第二三進制訊號以及第三三進制訊號之六個三進制排列中其他兩個三進制排列分別對應於第一指令碼與第二指令碼作指派。
在一實施例中，編碼步驟包含以下步驟：將資料訊號轉換成一串流的二進制資料區段，每個二進制資料區段具有兩個位元的資料長度，上述兩個位元包含第一位元以及第二位元；以及根據編碼表，將上述串流的二進制資料區段映成至第一三進制訊號、第二三進制訊號以及第三三進制訊號。
此外，上述方法還包含以下步驟：以第一三進制訊號、第二三進制訊號以及第三三進制訊號的形式分別地透過第一資料傳輸通道、第二資料傳輸通道以及第三資料傳輸通道同步傳輸上述串流的二進制資料區段，使得當兩個連續的二進制資料區段相同時，兩個連續二進制資料區段的第二二進制資料區段替換為第一指令碼以及第二指令碼中其中一者。
再者，上述方法還包含以下步驟：解碼經傳輸的第一三進制訊號、第二三進制訊號以及第三三進制訊號以獲得資料訊號。在一實施例中，上述解碼步驟包含以下步驟：對於經傳輸的第一三進制訊號、第二三進制訊號以及第三三進制訊號中每兩者作比較，其中上述比較的步驟係配合與第一資料傳輸通道、第二資料傳輸通道以及第三資料傳輸通道耦接的三個比較器所執行。在一實施例中，上述比較步驟包含以下步驟：對於經傳輸的第一三進制訊號以及第二三進制訊號作比較以獲得資料訊號之每個二進制資料區段的第一位元；以及對於經傳輸的第二三進制訊號以及第三三進制訊號作比較以獲得資料訊號之每個二進制資料 區段的第二位元。
在一實施例中，上述解碼步驟更包含以下步驟：獲得時脈訊號，其中獲得該時脈訊號的步驟係配合邏輯電路所執行。
在另一實施例中，上述解碼步驟更包含以下步驟：獲得用於閂鎖資料的訊號。
本發明之另一態樣係關於一種用於高速多位準資料傳輸的方法。在一實施例中，上述方法包含以下步驟：根據編碼表，將待傳輸的一資料訊號編碼成N個多位準訊號。
資料訊號具有一串流的二進制資料區段，其中每個二進制資料區段具有M個位元的資料長度，上述M個位元包含第一位元、第二位元...以及第M位元，其中M與N為整數，N>2，M≧2，且N！>2M，其中每個二進制資料區段對應於第一位元、第二位元...以及第M位元所組成之2M個二進制排列中一者。
上述N個多位準訊號經設置使得上述多位準訊號中每一者具有N個訊號位準，且同時每個多位準訊號所具有之訊號位準不同於其他(N-1)個多位準訊號之訊號位準，因此上述N個多位準訊號之訊號位準具有P(N,N)=N！個多位準排列。
上述編碼表經定義使得N個多位準訊號之N！個多位準排列中的2M個多位準排列分別對應於資料訊號的2M個二進制排列作指派，且其他多位準排列分別對應於複數 個指令碼作指派。
上述方法更包含以下步驟：以上述N個多位準訊號的形式分別透過第一資料傳輸通道、第二資料傳輸通道...以及第N資料傳輸通道同步傳輸上述串流的二進制資料區段，使得當兩個連續的二進制資料區段相同時，上述兩個連續的二進制資料區段的第二二進制資料區段替換為其中一個指令碼。
上述方法更包含以下步驟：解碼上述N個多位準訊號以獲得資料訊號。上述解碼步驟包含以下步驟：對於透過兩個資料傳輸通道傳輸之N個多位準訊號的每兩者作比較，以基於上述兩個相應多位準訊號之間的比較獲得資料訊號之每個二進制資料區段之M個位元中對應的位元。
本發明之又另一態樣係關於一種用於高速多位準資料傳輸的方法。在一實施例中，上述方法包含以下步驟：根據編碼表，將待傳輸之資料訊號編碼成第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號。
資料訊號具有一串流的二進制資料區段，其中每個二進制資料區段具有三個位元的資料長度，上述三個位元包含第一位元、第二位元以及第三位元，使得每個二進制資料區段對應於第一位元、第二位元以及第三位元所組成之八個二進制排列中一者。第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號經設置使得第一四進制訊號、第二四進制訊號、第三四進制訊號以及第 四四進制訊號中每一者具有四個訊號位準，且同時第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號中每一者所具有之信號位準不同於第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號中其他三者之信號位準，因此，第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號的信號位準具有二十四個四進制排列。
編碼表經定義使得資料訊號之八個二進制排列中每一者映入至第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號之二十四個四進制排列中與上述每一個二進制排列對應的一對的四進制排列，其中對應的一對的四進制排列中一個四進制排列(稱為奇數四進制排列)的每個訊號位準與對應的一對的四進制排列中另一個四進制排列(稱為偶數四進制排列)中相應的信號位準相反。
在一實施例中，第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號之訊號位準的二十四個四進制排列中其他八個四進制排列作為指令碼使用。
在一實施例中，上述編碼步驟包含以下步驟：將資料訊號轉換成一串流的二進制資料區段，其中每個二進制資料區段具有三個位元的資料長度，上述三個位元包含第一位元、第二位元以及第三位元；以及根據編碼表，將上述串流的二進制資料區段映成至第一四進制訊號、第二四 進制訊號、第三四進制訊號以及第四四進制訊號。
上述方法更包含以下步驟：以第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號的形式分別透過第一資料傳輸通道、第二資料傳輸通道、第三資料傳輸通道以及第四資料傳輸通道同步傳輸上述串流的二進制資料區段，使得當二進制資料區段係在第(2K+1)次出現時，與上述二進制資料區段對應的一對的四進制排列中奇數四進制排列進行傳輸，當二進制資料區段係在第(2K)次出現時，與上述二進制資料區段對應的一對的四進制排列中偶數四進制排列進行傳輸，以進而達成直流平衡，其中K係大於或等於零的整數。
接著，經傳輸的第一四進制訊號、第二四進制訊號、第三四進制訊號以及第四四進制訊號經過解碼以獲得資料訊號。在一實施例中，上述解碼步驟更包含以下步驟：對於經傳輸的第一四進制訊號以及第二四進制訊號作比較以獲得資料訊號之每個二進制資料區段的第一位元；對於經傳輸的第一四進制訊號以及第三四進制訊號作比較以獲得資料訊號之每個二進制資料區段的第二位元；以及對於經傳輸的第一四進制訊號以及第四四進制訊號作比較以獲得資料訊號之每個二進制資料區段的第三位元。
上述解碼步驟更包含以下步驟：獲得時脈訊號，其中獲得時脈訊號的步驟係配合邏輯電路所執行。在一實施例中，獲得時脈訊號的步驟包含以下步驟：對於經傳輸的第二四進制訊號以及第三四進制訊號作比較以獲得第一中 間位元；對於經傳輸的第二四進制訊號及第四四進制訊號作比較以獲得第二中間位元；對於經傳輸的第三四進制訊號及第四四進制訊號作比較以獲得第三中間位元；以及對於第一中間位元、第二中間位元以及第三中間位元執行互斥或(互斥或閘)邏輯操作以獲得上述時脈訊號。
本發明之次一態樣係關於一種用於高速多位準資料傳輸的方法。在一實施例中，上述方法包含以下步驟：根據編碼表，將待傳輸之資料訊號編碼成N個多位準訊號。
資料訊號具有一串流的二進制資料區段，每個二進制資料區段具有M個位元的資料長度，上述M個位元包含第一位元、第二位元...以及第M位元，其中M與N為整數，N>2，M≧2，且N！≧2×(2M)，其中每個二進制資料區段對應於第一位元、第二位元...以及第M位元所組成之2M個二進制排列中一者。
上述N個多位準訊號經設置使得上述多位準訊號中每一者具有N個訊號位準，且同時每個多位準訊號的訊號位準不同於其他(N-1)個多位準訊號之訊號位準，因此，上述N個多位準訊號之訊號位準具有P(N,N)=N！個多位準排列。
編碼表經定義使得資料訊號之2M個二進制排列中每一者映入至上述N個多位準訊號之N！個多位準排列中與上述每一個二進制排列對應的一對的多位準排列，其中對應的一對的多位準排列中一個多位準排列(稱為奇數多位準排列)中的每個訊號位準與對應的一對的多位準排列中 其他多位準排列(稱為偶數多位準排列)中相應的信號位準相反。
再者，上述方法包含以下步驟：以上述N個多位準訊號的形式分別透過N個多位準資料傳輸通道同步傳輸上述串流的二進制資料區段，使得當二進制資料區段係在第(2K+1)次出現時，與上述二進制資料區段對應的一對的多位準排列中奇數多位準排列進行傳輸，當二進制資料區段係在第(2K)次出現時，與上述二進制資料區段對應的一對的多位準排列中偶數多位準排列進行傳輸，以進而達成直流平衡，其中K為大於或等於零的整數。
經傳輸的N個多位準訊號經過解碼以獲得資料訊號。上述解碼步驟包含以下步驟：對於透過兩個資料傳輸通道傳輸之N個多位準訊號的每兩者作比較，以基於上述兩個相應的多位準訊號之間的比較獲得資料訊號之每個二進制資料區段之M個位元中對應的位元。
透過以下結合圖示對實施例的描述，本發明之各種態樣可令人容易理解，且可在不脫離本發明概念的精神與範圍的情況下對本發明之各種實施態樣進行各種變化與修改。
101、201‧‧‧編碼表
110、112、114、210、212、214、216‧‧‧資料傳輸通道
150、152、154、250、251、252、253、254、255‧‧‧比較器
170、172、270、271、272‧‧‧D型正反器
180、182、184‧‧‧邏輯電路
256‧‧‧互斥或閘
260、261、262‧‧‧選擇器
280‧‧‧邏輯電路
501~515、601~615‧‧‧二進制資料區段
DEC‧‧‧十進制數字
BIN‧‧‧二進制數字
Command#1、Command#2‧‧‧指令訊號
A、B、C、D‧‧‧多位準訊號
CLK、CLK”‧‧‧時脈訊號
POL‧‧‧極性位元
bn[0]、bn[1]、bn[2]‧‧‧位元
第1圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的編碼/解碼表的示意圖。
第2圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的編碼器示意圖。
第3圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的解碼器示意圖。
第4圖係繪示依照本發明另一實施例之用於多位準資料傳輸的2B1T方法的解碼器示意圖。
第5圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的訊號時序示意圖。
第6圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的編碼/解碼表的示意圖。
第7圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的編碼器示意圖。
第8圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的解碼器示意圖。
第9圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的訊號時序示意圖。
第10圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的解碼器示意圖。
第11圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的解碼器所應用的邏輯電路示意圖。
以下將參照隨附圖式更全面地描述本發明，其中敘述包含本發明之實施例。然而，本發明可以許多不同的形 式體現且不應限於以下實施例。以下實施例使本說明書更加詳盡及完善，藉以完整傳達本發明之範圍予本技術領域具通常知識者。全文中相同的元件符號參照相同的元件。
一般而言，本說明書中所使用的用語在本技術領域中、在本說明書之全文脈絡中以及在上述用語所提及之特定敘述中具有通常意義。本說明書所採用特定用語在以下敘述或者本說明書中其他段落中描述，藉以供額外引導予對本發明敘述實踐者。且可理解的是，相同的事物可藉由不同的方式描述。因此，替代用語及同義詞可用於本文所述之用語中任一者或多者，且無論上述用語係在敘述中詳盡描述與否或者在說明書中提及與否，應不以任何特殊含義限制上述用語。特定用語的同義詞亦在此提供。說明書中列舉一個或多個同義詞但同時不排除其他同義詞之使用。在本說明書中任何敘述所使用之例子(包括本文所論述之任何用語之例子)僅為說明，且本說明書中的例子絕非限制本發明之範圍及意義，亦不限制任一例示性用語之範圍及意義。同樣地，本發明不受限於本說明書中的各種實施例。
可被理解的是，當有特定元件被稱為在另一元件之「上」時，上述特定元件可能直接在上述另一元件之上或者在上述特定元件與上述另一元件之間介有其他元件。反之，在特定元件被描述為「直接在」另一元件之「上」時，在上述特定元件與上述另一元件之間不介有其他元件。如本文所使用的用語「以及/或」，其包括列出的相關項之一 或多者的任一及所有組合。
可為人所理解的是，儘管本說明書可能使用第一、第二、第三等用語來描述各個元件、組件、區域、層以及/或區段，上述元件、組件、區域、層及/或區段應不受限於上述用語。上述用語僅用於將一個元件、組件、區域、層或區段與另一個元件、組件、區域、層或區段作區別。因此，在不脫離本發明之教示的情況下，本說明書所述之第一元件、組件、區域、層或區段亦可被稱為第二元件、組件、區域、層或區段。
本說明書所使用之用語僅為描述特定實施例而不應限制本發明。除非本說明書中文意明確表示，否則本說明書所使用之單數形式「一」及「該」亦應包括複數形式。再者，當用語「包含」或「包括」或「具有」在本說明書中表示其所陳述之特徵、區域、整數、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、區域、整數、步驟、操作、元件、組件以及/或上述其群組的存在或添加。
此外，如本說明書所附圖式，本說明書可使用諸如「下部」或「底部」及「上部」或「頂部」之相對用語來描述一個元件與另一個元件之間的相對關係。可為人所理解的是，除了本說明書所附圖式的裝置軸向外，相對用語應涵蓋裝置之不同軸向。舉例而言，若其中一個圖式的裝置翻轉，翻轉前的特定元件描述為在其他元件之「下」側，則翻轉後的上述特定元件可定向於上述其他元件之「上」 側。例示性用語「下」可因此取決於圖式的特定軸向而包含「上」及「下」兩者的方位。類似地，若其中一個圖式的裝置翻轉，翻轉前的特定元件描述為在其他元件「下方」或「下部」，則翻轉後的上述特定元件可定向於上述其他元件的「上方」。例示性用語「下方」或「下部」可因此涵蓋上方及下方兩者之方位。
除非另有定義，否則本說明書所使用的所有用語(包括技術用語與科學用語)具有與本發明所屬領域中具通常知識者所一般理解的意義相同。再者，用語(例如常用詞典中所定義的用語)應與在相關領域中及本發明之文意脈絡中的上述用語具有一致的意義，且不應理想化或過度字面的方式解讀上述用語，除非本說明書明確地用理想化或過度字面的方式定義用語。
「大約」、「約」或「近似」應大致上意謂在給定值或範圍的20%以內，或者較佳的方式解讀在給定值或範圍的10%以內，或者更好的方式解讀在給定值或範圍的5%以內。本說明書所給數值為近似值，換言之，，本說明書所給數值若未明確陳述用語「大約」、「約」或「近似」，其應已暗示用語「大約」、「約」或「近似」與其數值關聯。
以下結合第1圖至第11圖之隨附圖式描述本發明之實施例。根據本發明的目的，本發明之一態樣係關於方法與系統其運用複數個多位準訊號以傳輸資料訊號，如本說明書中所實現及廣泛描述。
在一實施例中，上述方法對應於用於高速多位準資 料傳輸的2B1T方法，其中具有兩個位元(2 bits,2B)長度的資料訊號以三個三進制訊號(a f或m of ternary signals,1T)的形式分別地透過三個資料傳輸通道同步傳輸，藉以顯著增加資料傳輸的速率。下述參照第1圖至第5圖詳細說明上述2B1T方法。
2B1T方法包括以下步驟：根據編碼表，將待傳輸之資料訊號編碼成第一三進制訊號、第二三進制訊號及第三三進制訊號。上述待傳輸之資料訊號可為任何格式的類比訊號或數位訊號。上述第一三進制訊號、第二三進制訊號與第三三進制訊號經設定使得第一三進制訊號、第二三進制訊號與第三三進制訊號之每一者具有三個訊號位準，且同時上述第一三進制訊號、第二三進制訊號與第三三進制訊號中每一者所具有之訊號位準不同於第一三進制訊號、第二三進制訊號與第三三進制訊號中其他兩者之訊號位準。因此，第一三進制訊號、第二三進制訊號與第三三進制訊號的累加訊號位準為零，使得在資料傳輸期間避免電磁干擾(electromagnetic interference；EMI)的產生。
在本發明一實施例中，資料訊號需轉換成一串流的二進制資料區段。每個二進制資料區段具有兩個位元的資料長度，上述兩個位元包含第一位元與第二位元。以第1圖為例，第1圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的編碼/解碼表的示意圖。每個二進制資料區段表示為第一位元與第二位元之四個二進制排列(00)、(01)、(10)及(11)中一者(例如：編碼表的欄BIN)。 就二進制資料區段「01」而言，二進制資料區段「01」的第一位元為「0」且二進制資料區段「01」的第二位元為「1」。接著，如第1圖所示，上述串流的二進制資料區段根據編碼表映成(mapped onto)至第一三進制訊號、第二三進制訊號與第三三進制訊號。
編碼(或稱之為規則表，亦可稱之為映成表)表定義如下。以2B1T資料傳輸架構而言，提供三個三進制位準資料，其中三個三進制位準資料之每一者具有與三個三進制位準資料中其他兩者不同的位準。在一實施例中，上述三個三進制位準資料包含正位準資料(圖示為1)、零位準資料(圖示為0)，以及負位準資料(圖示為-1)，使得上述三個三進制位準資料所同時累加之訊號位準始終為零。因為所有三個三進制位準資料具有不同的訊號位準，所以如由在第1圖之編碼表中的(A,B,C)所圖示，三個三進制位準資料的排列產生六個三進制排列，上述六個三進制排列包括(-1,0,1)、(-1,1,0)、(1,-1,0)、(1,0,-1)、(0,1,-1)以及(0,-1,1)。在資料傳輸期間，每個排列對應於在單位時隔(unit interval,UI)中的三個三進制位準資料的各別狀態。
如上述，三個三進制位準資料的排列(A,B,C)用於具有兩個位元長度的上述串流的二進制資料區段的傳輸，其中上述二進制資料區段表示為四個二進制排列(00)、(01)、(10)及(11)。為了將四個二進制排列映成至六個三進制排列，六個三進制排列中的四個三進制排列指派為用於傳輸訊號的四個資料排列，使得上述四個資料排列中每一 者對應於00(也就是十進制數字0,DEC 0)與11(也就是十進制數字3,DEC 3)之間的二進制數字，且反之亦然，上述受指派的四個三進制排列定義2B1T編碼表。如第1圖所圖示，在2B1T編碼表中，十進制數字(DEC)0、1、2以及3分別表示為二進制數字/排列(BIN)(00)、(01)、(10)以及(11)，上述二進制數字/排列(BIN)(00)、(01)、(10)及(11)依次分別對應於六個三進制排列中四個資料排列(-1,0,1)、(-1,1,0)、(1,-1,0)及(1,0,-1)。具體的說明，在上述受指派的四個資料排列中，資料排列(-1,0,1)對應於二進制數字00(也就是十進制數字0)，資料排列(-1,1,0)對應於二進制數字01(也就是十進制數字1)，資料排列(1,-1,0)對應於二進制數字10(也就是十進制數字2)，且資料排列(1,0,-1)對應於二進制數字11(也就是十進制數字3)。資料排列與二進數之間的對應定義如第1圖所示的2B1T編碼表。此外，三個三進制訊號A、B與C的其他兩個三進制排列(0,1,-1)及(0,-1,1)指派為指令碼：Command#1及Command#2，上述指令碼可用於提供控制訊號(例如：時脈訊號)。在一實施例中，2B1T編碼表對應於用於資料映成的查找表。
在2B1T編碼表定義之後，上述串流的二進制資料區段根據編碼表映成至第一三進制訊號A、第二三進制訊號B與第三三進制訊號C。換言之，二進制資料區段中每一者映成或投影至一個相應的資料排列。舉例而言，二進制資料區段「00」編碼以獲得相應的資料排列(-1,0,1)，其 中資料排列(-1,0,1)具有第一三進制訊號A=-1、第二三進制訊號B=0以及第三三進制訊號C=1；二進制資料區段「01」編碼以獲得相應的資料排列(-1,1,0)，其中資料排列(-1,1,0)具有第一三進制訊號A=-1，第二三進制訊號B=1且第三三進制訊號C=0；二進制資料區段「10」編碼以獲得相應的資料排列(1,-1,0)，其中資料排列(1,-1,0)具有第一三進制訊號A=1，第二三進制訊號B=-1且第三三進制訊號C=0；以及二進制資料區段「11」編碼以獲得相應的資料排列(1,0,-1)，其中資料排列(1,0,-1)具有第一三進制訊號A=1、第二三進制訊號B=0且第三三進制訊號C=-1。三個三進制訊號A、B與C中其他兩個三進制排列(0,1,-1)(其中A=0，B=1且C=-1)及(0,-1,1)(其中A=0，B=-1且C=1)分別作為Command#_1與Command#_2。
第2圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的編碼器示意圖，更具體的說明，上述編碼器用於根據編碼表101將二進制資料區段編碼成第一三進制訊號、第二三進制訊號與第三三進制訊號。三個資料傳輸通道110、112及114連接至編碼器，用以同步傳輸第一三進制訊號A、第二三進制訊號B與第三三進制訊號C。在資料傳輸期間，相應的資料排列(A,B,C)中每一者可視為第一三進制訊號A、第二三進制訊號B以及第三三進制訊號C在單位時隔(unit interval,UI)中的狀態。舉例而言，在相應資料排列(-1,0,1)中，第一三進制訊號A為-1，第二三進制訊號B為0，以及第三三進制訊號C為1。在相 應的資料排列(-1,1,0)中，第一三進制訊號A為-1，第二三進制訊號B為1，以及第三三進制訊號C為0。在相應的資料排列(1,-1,0)中，第一三進制訊號A為1，第二三進制訊號B為-1，以及第三三進制訊號C為0。在相應的資料排列(1,0,-1)中，第一三進制訊號A為1，第二三進制訊號B為0，以及第三三進制訊號C為-1。(以第5圖為例，第5圖繪有第一三進制訊號A、第二三進制訊號B與第三三進制訊號C及其與兩個位元長度的二進制資料區段「00」、「01」、「10」及「11」之間的關係。)編碼器的各種實施例揭示在美國專利申請案第13/466,607號中，且上述美國專利申請案以引用之方式全部併入本文。
根據本發明，資料訊號中串流的二進制資料區段以第一三進制訊號A、第二三進制訊號B及第三三進制訊號C的形式分別透過第一資料傳輸通道110、第二資料傳輸通道112以及第三資料傳輸通道114同步傳輸。三個資料傳輸通道110、112以及114可為導電絲(wires)/線(lines)、資料匯流排、光學纖維或無線資料傳輸構件。更具體言之，在資料傳輸期間，當資料訊號的兩個連續二進制資料區段相同時，上述兩個連續二進制資料區段的第二個二進制資料區段替換為第一指令碼與第二指令碼中一者。舉例而言，在第5圖所示之實施例中，資料訊號具有一串流的二進制資料區段501~515。在二進制資料區段501~515中，資料訊號的兩個連續二進制資料區段501與502、503與504、507與508、509與510、511與512、513與514相同。因此， 對於二進制資料區段(00)501而言，A=-1，B=0且C=1，而同時對於重複的二進制資料區段(00)502而言，A=0，B=1且C=-1，其中「A=0，B=1，C=-1」對應於第一指令碼Command#1。類似地，對於二進制資料區段(10)507而言，A=1，B=-1且C=0，而同時對於重複的二進制資料區段(10)508而言，A=0，B=1且C=-1，其中「A=0，B=1，C=-1」對應於第一指令碼Command#1。對於二進制資料區段(01)511而言，A=-1，B=1且C=0，而同時對於重複的二進制資料區段(01)512而言，A=0，B=1且C=-1，其中「A=0，B=1，C=-1」對應於第一指令碼Command#1。上述資料傳輸架構對應於連串長度=1T(run length=1T，三進制資料連串的長度為一個單位時隔，換言之，上述三進制資料在任兩個連續的單位時隔中不會連續出現相同的值)並且確保在資料傳輸期間的每個資料傳輸通道中每個單位時隔有一次電壓轉換。因為在每單位時隔處有電壓轉換，所以上述資料傳輸架構可由邏輯電路直接擷取為時脈訊號CLK。因此，本發明之技術不需要時脈資料恢復(clock and data recovery,CDR)以獲得時脈訊號CLK，使得設計簡化且成本降低。
第3圖及第4圖係分別繪示依照本發明兩實施例之用於多位準資料傳輸的2B1T方法的解碼器示意圖，其中解碼器用於將經由資料傳輸通道110、112及114傳輸的第一三進制訊號A、第二三進制訊號B以及第三三進制訊號C解碼成資料訊號，而不需要複雜裝置或處理程序將經傳輸的第一三進制訊號A、第二三進制訊號B及第三三進制訊 號C解碼或復原成資料訊號。
在一實施例中，第1圖的解碼表顯示特定二進制資料區段與其相應資料排列之間的關係，其中第一三進制訊號A減去第二三進制訊號B對應於二進制資料區段的第一位元，且第二三進制訊號B減去第三三進制訊號C對應於二進制資料區段的第二位元。兩個三進制訊號的比較與二進制資料區段之位元之間的對應關係可由比較器實現。具體說明，若三進制訊號的比較產生正值，則相應的位元為「1」，而若三進制訊號的比較產生負值，則相應的位元為「0」。舉例而言，在相應資料排列(-1,0,1)中，第一三進制訊號A減去第二三進制訊號B可得到負值，上述負值對應於二進制資料區段「00」的第一位元「0」，而第二三進制訊號B減第去三三進制訊號C可得到負值，上述負值對應於二進制資料區段「00」的第二位元「0」。在相應資料排列(-1,1,0)中，第一三進制訊號A減去第二三進制訊號B可得到負值，上述負值對應於二進制資料區段「01」的第一位元「0」，而第二三進制訊號B減去第三三進制訊號C可得到正值，上述正值對應於二進制資料區段「01」的第二位元「1」。在相應資料排列(1,-1,0)中，第一三進制訊號A減去第二三進制訊號B可得到正值，上述正值對應於二進制資料區段「10」的第一位元「1」，而第二三進制訊號B減去第三三進制訊號C可得到負值，上述負值對應於二進制資料區段「10」的第二位元「0」。在相應資料排列(1,0,-1)中，第一三進制訊號A減去第二三進制訊號B可得到正值， 上述正值對應於二進制資料區段「11」的第一位元「1」，而第二三進制訊號B減去第三三進制訊號C可得到正值，上述正值對應於二進制資料區段「11」的第二位元「1」。
如上所述，經傳輸的第一三進制訊號A、第二三進制訊號B及第三三進制訊號C其解碼/復原至資料訊號的處理程序可由三個比較器150、152及154實現。第一比較器150與第一資料傳輸通道110以及第二資料傳輸通道112電性耦合。第二比較器152與第二資料傳輸通道112以及第三資料傳輸通道114電性耦合。第三比較器154與第一資料傳輸通道110以及第三資料傳輸通道114電性耦合。第一比較器150比較第一三進制訊號A與第二三進制訊號B以獲得二進制資料區段的第一位元bn[1]，且第二比較器152比較第二三進制訊號B與第三三進制訊號C以獲得二進制資料區段的第二位元bn[0]。更具體說明，若第一三進制訊號A減去第二三進制訊號B獲得正值，則第一位元bn[1]為「1」，反之，若第一三進制訊號A減去第二三進制訊號B獲得負值，則第一位元bn[1]為「0」。類似地，第二比較器152接收第二三進制訊號B及第三三進制訊號C，並且基於第二三進制訊號B與第三三進制訊號C之間的比較產生二進制資料訊號的第二位元bn[0]。若第二三進制訊號B減去第三三進制訊號C獲得正值，則第二位元bn[0]為「1」，反之，若第二三進制訊號B減去第三三進制訊號C獲得負值，則第二位元bn[0]為「0」。再者，第三比較器154接收第一三進制訊號A與第三三進制訊號C，並且基於第三三 進制訊號C與第一三進制訊號A之間的比較產生一個核對位元以對資料排列與指令碼作區別。以第5圖為例，第5圖係繪示依照本發明一實施例之用於多位準資料傳輸的2B1T方法的訊號時序示意圖，其中第5圖所示之訊號時序示意圖繪有第一三進制訊號A、第二三進制訊號B與第三三進制訊號C中任兩者(亦即，(A-B)、(B-C)與(C-A))之間的關係。
根據本發明，連串長度設置為1T，換言之，每兩個連續的資料區段具有狀態轉換，上述狀態轉換有效地對應於內嵌時脈(embedded clock)。因此，簡單邏輯電路即可用於擷取時脈訊號，而無需使用複雜CDR電路(clock and data recovery circuit,CDR circuit)，進而減少電路面積與降低電力消耗。再者，在多位準資料傳輸中不需要外部時脈，因此，在多位準資料傳輸中不存在偏移問題(skewing problems)。
如第3圖與第4圖所示，與第一比較器150、第二比較器152以及第三比較器154之輸出電性耦合的邏輯電路180用以產生時脈訊號CLK及用於閂鎖資料(latch data)的訊號CLK”。
舉例而言，在第4圖所示的一個實施例中，邏輯電路180包括第一邏輯電路182。第一邏輯電路182與第一比較器150、第二比較器152以及第三比較器154之輸出電性連接。如第5圖所示，輸出訊號通過互斥或閘及延遲操作以獲得每個輸出訊號之各別轉換脈衝(表示為(A-B)”、 (B-C)’或(C-A)’)，而每個輸出訊號又通過或閘操作以獲得時脈訊號CLK。
再者，如第5圖所示，邏輯電路180亦可包括第二邏輯電路184。第二邏輯電路184不僅與第一比較器150、第二比較器152及第三比較器154之輸出電性連接，還與第一邏輯電路182之輸出(亦即，時脈訊號CLK)電性連接，以偵測重複的資料區段並將上述偵測結果與時脈訊號CLK組合以進而獲得閂鎖資料訊號CLK”。
應注意的是，上述2B1T資料傳輸方法亦可用於M個位元、N個位準的資料傳輸，其中M、N為整數，N>2，M≧2且N！>2M。
在M個位元且N個位準的資料傳輸中，資料訊號具有一串流的二進制資料區段，上述二進制資料區段之每一者具有M個位元的資料長度，上述M個位元包含第一位元、第二位元...以及第M位元，其中每個二進制資料區段對應於第一位元、第二位元...以及第M位元之2M個二進制排列中一者。然後，以二進制資料區段之串流形式存在的資料訊號根據編碼表編碼成N個多位準訊號。
上述N個多位準訊號經設置使得每個多位準訊號具有N個信號位準，且同時每個多位準訊號所具有之訊號位準不同於其他(N-1)個多位準訊號之訊號位準，因此，N個多位準訊號之訊號位準具有P(N,N)=N！個多位準排列。
在一實施例中，編碼表經定義使得N個多位準訊號之N！個多位準排列中的2M個多位準排列分別指派予相對 應的資料訊號的2M個二進制排列，且其他多位準排列分別指派予相對應的指令碼。
然後，上述串流的二進制資料區段以N個多位準訊號的形式分別地透過第一資料傳輸通道、第二資料傳輸通道...以及第N資料傳輸通道同步傳輸，使得當兩個連續的二進制資料區段相同時，上述兩個連續的二進制資料區段中第二二進制資料區段替換為其中一個指令碼。
類似地，藉由比較通過兩個資料傳輸通道傳輸之N個多位準訊號中每兩者，經傳輸的N個多位準訊號可根據上述比較結果解碼成資料訊號。
請參照第6圖至第11圖，根據本發明之一實施例圖示說明用於高速多位準資料傳輸的3B1Q方法，其中具有三個位元(3 bits,3B)資料長度的資料訊號以四個四進制訊號(a f或m of quaternary signals,1Q)的形式分別地透過四個資料傳輸通道同步傳輸。
如第6圖所示，第6圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的編碼/解碼表的示意圖。3B1Q方法包括以下步驟：根據編碼表，將待傳輸之三個位元(3-bit)的資料訊號編碼成第一四進制訊號A、第二四進制訊號B、第三四進制訊號C以及第四四進制訊號D。
根據本發明之一實施例，資料訊號首先轉換成一串流的二進制資料區段，每個二進制資料區段具有三個位元之資料長度。舉例而言，每個二進制資料區段表示為第一 位元、第二位元及第三位元之八(8)個二進制排列(000)、(001)、(010)...以及(111)中一者。例如對於二進制資料區段「010」，二進制資料區段之第一位元為「0」，二進制資料區段之第二位元為「1」，且二進制資料區段之第三位元為「0」。在一實施例中，每個二進制資料區段配有奇數極性(odd polarity)與偶數極性(even polarity)，上述奇數極性與偶數極性分別用於識別二進制資料區段在資料傳輸期間中的奇數次出現或者偶數次出現。然後，上述串流的二進制資料區段根據編碼表映成至第一四進制訊號A、第二四進制訊號B、第三四進制訊號C以及第四四進制訊號D。
第一四進制訊號A、第二四進制訊號B、第三四進制訊號C以及第四四進制訊號D經設置使得第一四進制訊號A、第二四進制訊號B、第三四進制訊號C及第四四進制訊號D中每一者具有四個訊號位準，且同時第一四進制訊號A、第二四進制訊號B、第三四進制訊號C及第四四進制訊號D中每一者所具有之訊號位準不同於第一四進制訊號A、第二四進制訊號B、第三四進制訊號C及第四四進制訊號D中其他三者之訊號位準。如第6圖所圖示，四個四進制位準資料包含+3位準資料、+1位準資料、-1位準資料及-3位準資料，其中各四進制位準資料之間的信號位準皆為2。其他值亦可指派為用於實現本發明的資料位準。因此，第一四進制訊號A、第二四進制訊號B、第三四進制訊號C與第四三進制訊號D的累加訊號位準為零，藉此，在資料傳輸期間不會有電磁干擾(EMI,electromagnetic interference)產生。
因為所有的四個四進制位準資料具有不同的訊號位準，所以四個位準資料的排列產生二十四(24)個四進制排列，如第6圖之編碼表中的(A,B,C,D)所示。四個四進制位準資料的排列(A,B,C,D)用於具有三個位元長度之二進制訊號的傳輸。每個排列對應於資料傳輸期間中在單位時隔(UI,unit interval)的四個四進制位準資料的各別狀態。
在二十四(24)個四進制排列中，十六(16)個資料排列用於編碼具有奇數極性與偶數極性的三位元訊號(3-bit signal)，而其他剩餘的八個四進制排列作為控制碼。十六個資料排列中每對資料排列對應於000(十進數0)與111(十進數7)之間的二進制數字。在十六個排列中，八個排列對應於具有奇數極性的三位元訊號，而其他八個排列對應於具有偶數極性的三位元訊號。
換言之，每個二進制區段/數字對應有一對的四進制排列(a respective pair of quaternary permutations)。在對應的一對的四進制排列中，一個四進制排列(稱為奇數四進制排列)的每個信號位準與在同一對四進制排列中另一個四進制排列(稱為偶數四進制排列)的相應的訊號位準相反(互為相反數)。舉例而言，二進數「000」對應於偶數四進制排列(3,-1,1,-3)以及奇數四進制排列(-3,-1,1,3)；二進數「001」對應於偶數四進制排列(1,-3,-1,3)與奇數四進制排列(-1,3,1,-3)；...等等例子，如第6圖所示。四進制排列與二進制區段之間的對應關係定義第6圖所示 之3B1Q編碼表。
一旦3B1Q編碼表定義後，上述串流的二進制資料區段根據編碼表映成至第一四進制訊號A、第二四進制訊號B、第三四進制訊號C以及第四四進制訊號D。例如，具有偶數極性的二進制資料區段「010」根據3B1Q編碼表編碼成四進制排列(1,-1,3,-3)，其中四進制排列(1,-1,3,-3)具有第一四進制訊號A=1、第二四進制訊號B=-1、第三四進制訊號C=3與第四四進制訊號D=-3，而具有奇數極性的二進制資料區段「010」則根據3B1Q編碼表編碼成四進制排列(-1,1,-3,3)，其中四進制排列(-1,1,-3,3)具有第一四進制訊號A=-1、第二四進制訊號B=1、第三四進制訊號C=-3及第四四進制訊號D=3。
第7圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的編碼器示意圖，更具體的說明，上述編碼器係基於編碼表201而用於高速多位準資料傳輸之3B1Q系統。類似地，相應的資料排列(A,B,C,D)中每一者可視為第一四進制訊號A、第二四進制訊號B、第三四進制訊號C及第四四進制訊號D的對應狀態。舉例而言，在相應的資料排列(1,3,-1,-3)中，第一四進制訊號A為1，第二四進制訊號B為3，第三四進制訊號C為-1，且第四四進制訊號D為-3。
編碼後的第一四進制訊號A、第二四進制訊號B、第三四進制訊號C以及第四四進制訊號D分別地透過四個資料傳輸通道210、212、214及216同步傳輸。類似地， 四個資料傳輸通道210、212、214及216可為導電絲/線、資料匯流排、光學纖維或無線資料傳輸構件。
根據3B1Q資料傳輸方案，三位元資料訊號(具有三個位元長度的二進制資料區段之串流)以第一四進制訊號A、第二四進制訊號B、第三四進制訊號C以及第四四進制訊號D的形式分別地透過第一資料傳輸通道210、第二資料傳輸通道212、第三資料傳輸通道214以及第四資料傳輸通道216同步傳輸，具體說明如下：在二進制資料區段係在第(2K+1)次出現時，與上述二進制資料區段對應的奇數四進制排列進行傳輸，且在二進制資料區段係在第(2K)次出現時，與上述二進制資料區段對應的偶數四進制排列進行傳輸，藉以達到直流平衡(DC balance)，其中K係大於或等於零的整數。以第9圖為例，第9圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的訊號時序示意圖，資料訊號具有一串流的二進制資料區段601~615。對於二進制資料區段「000」而言，當二進制資料區段「000」係在第一(奇數)次出現時(亦即，二進制資料區段601)，二進制資料區段「000」根據相對應的奇數四進制排列(A,B,C,D)=(-3,1,-1,3)傳輸；當二進制資料區段「000」係在第二(偶數)次出現時(亦即，二進制資料區段602)，二進制資料區段「000」根據相對應的偶數四進制排列(A,B,C,D)=(3,-1,1,-3)傳輸；當二進制資料區段「000」係在第三(奇數)次出現時(亦即，二進制資料區段603)，二進制資料區段「000」根據相對應的奇數四進制 排列(A,B,C,D)=(-3,1,-1,3)傳輸；當該二進制資料區段「000」係在第四(偶數)次出現時(亦即，二進制資料區段614)，二進制資料區段「000」根據相對應的偶數四進制排列(A,B,C,D)=(3,-1,1,-3)傳輸。類似地，對於二進制資料區段「101」而言，當二進制資料區段「101」係在第一(奇數)次出現時(亦即，二進制資料區段604)，二進制資料區段「101」根據相對應的奇數四進制排列(A,B,C,D)=(1,-3,3,-1)傳輸；當二進制資料區段「101」係在第二(偶數)次出現時(亦即，二進制資料區段611)，二進制資料區段「101」根據相對應的偶數四進制排列(A,B,C,D)=(-1,3,-3,1)傳輸。
如第8圖所示，第8圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的解碼器示意圖，經由四個資料傳輸通道210、212、214及216傳輸的第一四進制訊號A、第二四進制訊號B、第三四進制訊號C及第四四進制訊號D解碼成資料訊號(例如：藉由解碼器進行解碼)。根據本發明，經傳輸的第一四進制訊號A、第二四進制訊號B、第三四進制訊號C及第四四進制訊號D其解碼/復原至資料訊號的處理程序可藉由經傳輸的四進制訊號A、B、C以及D的比較來實現。
在一實施例中，特定的二進制資料區段與其相應的資料排列之間的關係於第6圖中繪示。第一四進制訊號A減去第二四進制訊號B後所得結果對應於二進制資料區段之第一位元，第一四進制訊號A減去第三四進制訊號C後 所得結果對應於二進制資料區段之第二位元，第一四進制訊號A減去第四四進制訊號D後所得結果對應於二進制資料區段之第三位元，第二四進制訊號B減去第三四進制訊號C後所得結果對應於第一中間位元，第二四進制訊號B減去第四四進制訊號D後所得結果對應於第二中間位元，第三四進制訊號C減去第四四進制訊號D後所得結果對應於第三中間位元，且針對第一中間位元、第二中間位元及第三中間位元執行互斥或閘邏輯運算以獲得極性位元(polarity bit)。如第6圖所示，在極性為「偶數」時互斥或閘邏輯運算結果為「0」，而在極性為「奇數」時互斥或閘邏輯運算結果為「1」。四進制訊號的比較與二進制資料區段之位元之間的相對應可由比較器實現。具體說明，若四進制訊號的比較結果產生正值，則相應的位元為「1」，而若四進制訊號的比較結果產生負值，則相應的位元為「0」。例如，在相應的資料排列(1,3,-1,-3)中，第一四進制訊號A減去第二四進制訊號B可得到負值，上述負值對應於二進制資料區段「011」的第一位元「0」，第一四進制訊號A減去第三四進制訊號C可得到正值，上述正值對應於二進制資料區段「011」之第二位元「1」，第一四進制訊號A減去第四四進制訊號D可得到正值，上述正值對應於二進制資料區段「011」之第三位元「1」，第二四進制訊號B減去第三四進制訊號C可得到正值，上述正值對應於第一中間位元「1」，第二四進制訊號B減去第四四進制訊號D可得到正值，上述正值對應於第二中間位元「1」，第三 四進制訊號C減去第四四進制訊號D可得到正值，上述正值對應於第三中間位元「1」，且針對上述第一中間位元、第二中間位元及第三中間位元執行互斥或閘邏輯運算可得到結果為「1」，此數值「1」對應於極性「奇數」。換言之，資料排列(1,3,-1,-3)係為對應於二進制資料區段「011」的奇數資料排列。
如第8圖所圖示，解碼器(或可稱之為接收器)包括第一比較器250、第二比較器251、第三比較器252、第四比較器253、第五比較器254、第六比較器255、互斥或閘256及三個選擇器260~262。第一比較器250與第一資料傳輸通道210以及第二資料傳輸通道212電性耦合。第二比較器251與第一資料傳輸通道210以及第三資料傳輸通道214電性耦合。第三比較器252與第一資料傳輸通道210以及第四資料傳輸通道216電性耦合。第四比較器253與第二資料傳輸通道212以及第三資料傳輸通道214電性耦合。第五比較器254與第二資料傳輸通道212以及第四資料傳輸通道216電性耦合。第六比較器255與第三資料傳輸通道214以及第四資料傳輸通道216電性耦合。互斥或閘256與第四比較器253、第五比較器254及第六比較器255電性耦合。三個選擇器260-262接收來自於互斥或閘256的極性位元以及與選擇器相應的比較器250、251及252的相應輸出訊號，並根據極性位元選擇性地輸出與「偶數」或「奇數」之極性位元相對應的第一位元bn[2]、第二位元bn[1]及第三位元bn[0]。
解碼程序可由第8圖中所示之比較器250、251、252、253、254以及255和互斥或閘256實現。在本實施例中，第一比較器250比較第一四進制訊號A與第二四進制訊號B以獲得二進制資料區段的第一位元bn[2]。第二比較器251比較第一四進制訊號A與第三四進制訊號C以獲得二進制資料區段的第二位元bn[1]。第三比較器252比較第一四進制訊號A與第四四進制訊號D以獲得二進制資料區段的第三位元bn[0]。第四比較器253比較第二四進制訊號B與第三四進制訊號C以獲得第一中間位元。第五比較器254比較第二四進制訊號B與第四四進制訊號D以獲得第二中間位元。第六比較器255比較第三四進制訊號C與第四四進制訊號D以獲得第三中間位元。互斥或閘256對第一中間位元、第二中間位元及第三中間位元執行互斥或閘邏輯運算操作以獲得二進制資料區段的極性位元bn[0]。
更具體說明，若第一四進制訊號A減去第二四進制訊號B可得到正值，則第一位元bn[2]為「1」，反之，若第一四進制訊號A減去第二四進制訊號B而得到負值，則第一位元bn[2]為「0」。類似地，第二比較器251接收第一四進制訊號A及第三四進制訊號C，並基於第一四進制訊號A與第三四進制訊號C之間的比較以產生二進制資料訊號的第二位元bn[1]。第三比較器252接收第一四進制訊號A及第四四進制訊號D，並基於第一四進制訊號A與第四四進制訊號D之間的比較產生二進制資料訊號的第三位元bn[0]。第四比較器253接收第二四進制訊號B及第三四進 制訊號C，並基於第二四進制訊號B與第三四進制訊號C之間的比較以產生第一中間位元。第五比較器254接收第二四進制訊號B及第四四進制訊號D，並基於第二四進制訊號B與第四四進制訊號D之間的比較以產生第二中間位元。第六比較器255接收第三四進制訊號C及第四四進制訊號D，並基於第三四進制訊號C與第四四進制訊號D之間的比較以產生第三中間位元。再者，互斥或閘256接收第一中間位元、第二中間位元及第三中間位元，並基於對第一中間位元、第二中間位元及第三中間位元之互斥或閘邏輯運算操作的結果產生極性位元，且上述極性位元用作時脈訊號CLK。因為時脈訊號CLK可由簡單邏輯電路擷取，而不需要CDR電路。因此，對於多位準資料傳輸而言，電路面積可減少以及電力消耗可降低。
如第10圖及第11圖所示，其中第10圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的解碼器示意圖，第11圖係繪示依照本發明一實施例之用於多位準資料傳輸的3B1Q方法的解碼器所應用的邏輯電路示意圖，邏輯電路280與比較器250~255之輸出電性耦合，邏輯電路280用以產生時脈訊號CLK。舉例而言，在第11圖所示之實施例中，邏輯電路280包括與比較器250~255之輸出分別電性連接的六個互斥或閘及延遲閘。如第11圖所示，輸出訊號係透過互斥或閘邏輯操作以及延遲操作以獲得每個輸出訊號的各別轉換脈衝，其中每個輸出訊號的各別轉換脈衝又透過或邏輯操作以獲得時脈訊號 CLK。
需要注意的是，上述3B1Q資料傳輸方法亦可用於M個位元且N個位準的資料傳輸，其中M、N係整數，N>2，M≧2，且N！≧2×(2M)。
在M個位元且N個位準的資料傳輸中，資料訊號具有一串流的二進制資料區段，其中上述二進制資料區段之每一者具有M個位元的資料長度，上述M個位元包含第一位元、第二位元...以及第M位元，其中每個二進制資料區段對應於第一位元、第二位元...以及第M位元之2M個二進制排列中一者。然後，二進制資料區段之串流形式呈現的資料訊號根據編碼表編碼成N個多位準訊號。
N個多位準訊號經設置使得每個多位準訊號具有N個訊號位準，且同時每個多位準訊號所具有之訊號位準不同於其他(N-1)個多位準訊號之訊號位準，因此，N個多位準訊號之訊號位準具有P(N,N)=N！個多位準排列。
編碼表的定義使得將資料訊號之2M個二進制排列中每一者映入至(mapped into)N個多位準訊號之N！個多位準排列中對應的一對的多位準排列(the respective pair of multi-level permutations)，其中在對應的一對的多位準排列中一多位準排列(稱為奇數多位準排列)的每個訊號位準與在對應的同一對的多位準排列中另一個多位準排列(稱為偶數多位準排列)相應的信號位準相反(互為相反數)。
然後，上述串流的二進制資料區段以N個多位準訊號的形式分別地透過第一資料傳輸通道、第二資料傳輸通 道...以及第N資料傳輸通道同步傳輸，使得當二進制資料區段係在第(2K+1)次出現時，與上述二進制資料區段對應的一對的多位準排列中的奇數多位準排列進行傳輸，當二進制資料區段係在第(2K)次出現時，與上述二進制資料區段對應的一對的多位準排列的偶數多位準排列進行傳輸，以進而達成直流平衡(DC balance)，其中K係大於或等於零的整數。
經傳輸的N個多位準訊號可藉由比較經傳輸的N個多位準訊號中每兩者(上述兩個訊號係分別透過兩個資料傳輸通道傳輸)以解碼進而獲得資料訊號。
簡言之，在上述實施例中，本發明所示之高速資料傳輸之方法與系統將二進制資料訊號編碼成經由多個資料傳輸通道傳輸的多個多位準訊號，藉此，資料傳輸速率可顯著地增加。再者，因為所有多位準訊號具有與其他多位準訊號不同的訊號位準，所以無需提供額外的參考電壓以作為在接收器處解碼多位準訊號的參考訊號，藉此，電路系統設計的複雜性大幅度地降低。
上述對本發明之實施例的描述僅為說明與描述，而不應將本發明局限於所揭示的具體形式。換言之，本發明之其他實施例可根據上述教示之精神以許多修改與變化實現。
上述實施例係選作描述以闡明本發明之原則以及本發明原則的實際應用，以進而激發其他熟習本發明所屬技術領域者使用本發明和各種實施例，以及針對實際需求 作出各種修改。在不脫離本發明之精神與範圍的情況下，本發明所屬技術領域中熟習此項技藝者可輕易得知各種實施例的變化。因此，本發明之範圍非由上述描述及上述實施例所定義，本發明之範圍係應由隨附申請專利範圍所定義。
DEC‧‧‧十進制數字
BIN‧‧‧二進制數字
Command#1、Command#2‧‧‧指令訊號
A、B、C、D‧‧‧多位準訊號

Claims (25)

  1. 一種用於資料傳輸的方法，該方法包含以下步驟：(a)藉由一組三端發送裝置以發送一組資料訊號，而能同時發送三個位準的訊號；(b)藉由一組傳輸走線以傳輸該資料訊號，其中該傳輸走線包含三條訊號線；以及(c)藉由一組三端接收端以接收該三條訊號線所傳輸的該資料訊號，並利用一解碼表將該三條訊號線彼此的資訊轉化成二進位的資料。
  2. 如請求項1所述之方法，其中藉由該組三端發送裝置以發送該組資料訊號，而能同時發送三個位準的訊號之步驟包含：根據該編碼表，將待傳輸之該資料訊號編碼成一第一三進制訊號、一第二三進制訊號以及一第三三進制訊號，其中該資料訊號具有一串流的二進制資料區段，其中每個二進制資料區段具有兩個位元的資料長度，該兩個位元包含一第一位元以及一第二位元，使得每個二進制資料區段對應於該第一位元以及該第二位元所組成之四個二進制排列中其中一者；其中該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號經設置使得該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號中每一者具有三個訊號位準，且同時該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號中每一者所具有之訊號位準不同於該第一三進制訊 號、該第二三進制訊號及該第三三進制訊號中其他兩者之訊號位準，因此該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號之信號位準具有六個三進制排列；以及其中該編碼表經定義使得該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號之該六個三進制排列中的四個三進制排列分別對應於該資料訊號之該四個二進制排列作指派，且該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號之該六個三進制排列中的其他兩個三進制排列分別對應於一第一指令碼與一第二指令碼作指派；其中該藉由該組傳輸走線以傳輸該資料訊號的步驟包含：以該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號的形式分別地透過一第一資料傳輸通道、一第二資料傳輸通道以及一第三資料傳輸通道同步傳輸該串流之二進制資料區段，使得當兩個連續的二進制資料區段相同時，該兩個連續二進制資料區段的一第二二進制資料區段替換為該第一指令碼以及該第二指令碼中其中一者，其中該三條訊號線包含該第一資料傳輸通道、該第二資料傳輸通道以及該第三資料傳輸通道；以及其中該藉由該組三端接收端以接收該三條訊號線所傳輸的的該資料訊號的步驟包含：接收並解碼經傳輸的該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號以獲得該資料訊號。
  3. 如請求項2所述之方法，其中該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號中每一者的該三 個訊號位準包含一正位準、一零位準以及一負位準，且其中該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號之累加信號位準為零。
  4. 如請求項2所述之方法，其中該編碼步驟包含以下步驟：將該資料訊號轉換成該串流之二進制資料區段，每個二進制資料區段具有兩個位元的資料長度，該兩個位元包含該第一位元及該第二位元；以及根據該編碼表，將該串流之二進制資料區段映成至該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號。
  5. 如請求項2所述之方法，其中該解碼步驟包含以下步驟：對於經傳輸的該第一三進制訊號、該第二三進制訊號以及該第三三進制訊號中每兩者作比較，其中該比較的步驟係配合與該第一資料傳輸通道、該第二資料傳輸通道以及該第三資料傳輸通道耦接的三個比較器所執行。
  6. 如請求項5所述之方法，其中該比較步驟包含以下步驟：對於經傳輸的該第一三進制訊號以及該第二三進制訊號作比較以獲得該資料訊號之每個二進制資料區段的該第一位元；以及對於經傳輸的該第二三進制訊號以及該第三三進制訊號作比較以獲得該資料訊號之每個二進制資料區段的該第 二位元。
  7. 如請求項5所述之方法，其中該解碼步驟更包含以下步驟：獲得一時脈訊號，其中獲得該時脈訊號的步驟係配合一邏輯電路所執行。
  8. 如請求項5所述之方法，其中該解碼步驟更包含以下步驟：獲得用於閂鎖資料的一訊號。
  9. 一種用於資料傳輸的方法，該方法包含以下步驟：藉由一傳送端以個別發送三位準的資料訊號，其中該傳送端包含三個輸出端；藉由一組傳輸走線以分別傳送三種不同位準的資料訊號，其中該組傳輸走線包含三條訊號線；以及一接收端利用一比較器以擷取三條訊號線的資料訊號，並利用一解碼表將該些資料訊號還原成二進位的資料。
  10. 如請求項9所述之方法，其中藉由該傳送端以個別發送三位準的資料訊號的步驟包含：根據一編碼表，將待傳輸的該資料訊號編碼成N個多位準訊號，其中該資料訊號具有一串流之二進制資料區段，其中每個二進制資料區段具有M個位元的資料長度，該M個位元包含一第一位元、一第二位元...以及一第M位元，其中M 與N為整數，N>2，M≧2，且N！>2M，其中每個二進制資料區段對應於該第一位元、該第二位元...以及該第M位元所組成之2M個二進制排列中一者；其中該N個多位準訊號經設置使得該些多位準訊號中每一者具有N個訊號位準，且同時每個多位準訊號所具有之訊號位準不同於其他(N-1)個多位準訊號之訊號位準，因此該N個多位準訊號之訊號位準具有P(N,N)=N！個多位準排列；以及其中該編碼表經定義使得該N個多位準訊號之該N！個多位準排列中的2M個多位準排列分別對應於該資料訊號的該2M個二進制排列作指派，且其他多位準排列分別對應於複數個指令碼作指派；其中藉由該組傳輸走線以分別傳送三種不同位準的資料訊號的步驟包含：以該N個多位準訊號的形式分別透過一第一資料傳輸通道、一第二資料傳輸通道...以及一第N資料傳輸通道同步傳輸該串流之二進制資料區段，使得當兩個連續的二進制資料區段相同時，該兩個連續的二進制資料區段的一第二二進制資料區段替換為其中一個指令碼，其中該些訊號線包含該第一資料傳輸通道、該第二資料傳輸通道...以及該第N資料傳輸通道；以及其中該接收端利用該比較器以擷取三條訊號線的資料訊號，並利用該解碼表將該些資料訊號還原成二進位的資料的步驟包含：解碼該N個多位準訊號以獲得該資料訊號。
  11. 如請求項10所述之方法，其中該N個多位準訊號的累加訊號位準為零。
  12. 如請求項10所述之方法，其中該解碼步驟包含以下步驟：對於透過該兩個資料傳輸通道傳輸之該N個多位準訊號的每兩者作比較，以基於該兩個相應多位準訊號之間的比較獲得該資料訊號之每個二進制資料區段之該M個位元中對應的位元。
  13. 一種用於資料傳輸的方法，該方法包含以下步驟：(a)藉由一組四端發送裝置以發送一組資料訊號，而能同時發送四個位準的資料；(b)藉由一組傳輸走線以傳輸該資料訊號，其中該傳輸走線包含四條訊號線；以及(c)藉由一組四端接收裝置以接收該四條訊號線所傳輸的該資料訊號，並利用一編碼表將該四條訊號線彼此的資訊轉化成二進位的資料。
  14. 如請求項13所述之方法，其中藉由該組四端發送裝置以發送該組資料訊號，而能同時發送四個位準的資料的步驟包含：根據該編碼表，將待傳輸之該資料訊號編碼成一第一四進制訊號、一第二四進制訊號、一第三四進制訊號以及一第四四進制訊號，其中該資料訊號具有一串流之二進制資料區段，其中每 個二進制資料區段具有三個位元的資料長度，該三個位元包含一第一位元、一第二位元以及一第三位元，使得每個二進制資料區段對應於該第一位元、該第二位元以及該第三位元所組成之八個二進制排列中一者；其中該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號經設置使得該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號中每一者具有四個訊號位準，且同時該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號中每一者所具有之信號位準不同於該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號中其他三者之信號位準，因此，該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號的信號位準具有二十四個四進制排列；以及其中該編碼表經定義使得該資料訊號之八個二進制排列中每一者映入至該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號之該二十四個四進制排列中與該每一個二進制排列對應的一對的四進制排列，其中對應的該對四進制排列中一四進制排列(稱為一奇數四進制排列)的每個訊號位準與對應的該對四進制排列中另一四進制排列(稱為一偶數四進制排列)中相應的信號位準相反；其中藉由該組傳輸走線以傳輸該資料訊號的步驟包含：以該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號的形式分別透過一第一資料傳輸通道、一第二資料傳輸通道、一第三資料傳輸通道以及 一第四資料傳輸通道同步傳輸該串流之二進制資料區段，使得當一二進制資料區段係在第(2K+1)次出現時，與該二進制資料區段對應的一對的四進制排列中該奇數四進制排列進行傳輸，當該二進制資料區段係在第(2K)次出現時，與該二進制資料區段對應的一對的四進制排列中該偶數四進制排列進行傳輸，以進而達成直流平衡，其中K係大於或等於零的整數，其中該四條訊號線包含該第一資料傳輸通道、該第二資料傳輸通道、該第三資料傳輸通道以及該第四資料傳輸通道；以及其中藉由該組四端接收裝置以接收該三條訊號線所傳輸的該資料訊號，並利用該編碼表將該四條訊號線彼此的資訊轉化成二進位的資料的步驟包含：針對經傳輸的該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號進行接收並解碼以獲得該資料訊號。
  15. 如請求項14所述之方法，其中該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號的累加訊號位準為零。
  16. 如請求項14所述之方法，其中該編碼步驟包含以下步驟：將該資料訊號轉換成該串流之二進制資料區段，其中每個二進制資料區段具有三個位元的資料長度，該三個位元包含該第一位元、該第二位元以及該第三位元；以及根據該編碼表，將該串流之二進制資料區段映成至該第 一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號。
  17. 如請求項14所述之方法，其中該第一四進制訊號、該第二四進制訊號、該第三四進制訊號以及該第四四進制訊號之訊號位準的該二十四個四進制排列中其他八個四進制排列作為指令碼使用。
  18. 如請求項14所述之方法，其中該解碼步驟進一步包含以下步驟：對於經傳輸的該第一四進制訊號以及該第二四進制訊號作比較以獲得該資料訊號之每個二進制資料區段的該第一位元；對於經傳輸的該第一四進制訊號以及該第三四進制訊號作比較以獲得該資料訊號之每個二進制資料區段的該第二位元；以及對於經傳輸的該第一四進制訊號以及該第四四進制訊號作比較以獲得該資料訊號之每個二進制資料區段的該第三位元。
  19. 如請求項18所述之方法，其中該解碼步驟更包含以下步驟：獲得一時脈訊號，其中獲得該時脈訊號的步驟係配合一邏輯電路所執行。
  20. 如請求項19所述之方法，其中獲得該時脈訊號的 該步驟包含以下步驟：對於經傳輸的該第二四進制訊號以及該第三四進制訊號作比較以獲得一第一中間位元；對於經傳輸的該第二四進制訊號及該第四四進制訊號作比較以獲得一第二中間位元；對於經傳輸的該第三四進制訊號及該第四四進制訊號作比較以獲得一第三中間位元；以及對於該第一中間位元、該第二中間位元以及該第三中間位元執行一互斥或(互斥或閘)邏輯操作以獲得該時脈訊號。
  21. 一種用於資料傳輸的方法，該方法包含以下步驟：藉由一傳送端以個別發送四位準的資料訊號，其中該傳送端包含四個輸出端；藉由一組傳輸走線以分別傳送四種不同位準的資料訊號，其中該組傳輸走線包含四條訊號線；以及一接收端利用一比較器以擷取四條訊號線的資料訊號，並利用一解碼表將該些資料訊號還原成二進位的資料。
  22. 如請求項21所述之方法，其中藉由該傳送端以個別發送四位準的資料訊號的步驟包含：根據該編碼表，將待傳輸的該資料訊號編碼成N個多位準訊號，其中該資料訊號具有一串流之二進制資料區段，每個二進制資料區段具有M個位元的資料長度，該M個位元包含一第一位元、一第二位元...以及一第M位元，其中M與N為整數，N>2，M≧2，且N！≧2×(2M)，其中每個二進制資 料區段對應於該第一位元、該第二位元...以及該第M位元所組成之2M個二進制排列中一者；其中該N個多位準訊號經設置使得該些多位準訊號中每一者具有N個訊號位準，且同時每個多位準訊號的訊號位準不同於其他(N-1)個多位準訊號之訊號位準，因此，該N個多位準訊號之訊號位準具有P(N,N)=N！個多位準排列；以及其中該編碼表經定義使得該資料訊號之2M個二進制排列中每一者映入至該N個多位準訊號之該N！個多位準排列中與該每一個二進制排列對應的一對的多位準排列，其中對應的該對多位準排列中一多位準排列(稱為一奇數多位準排列)中的每個訊號位準與對應的該對多位準排列中其他多位準排列(稱為一偶數多位準排列)中相應的信號位準相反；其中藉由該組傳輸走線以分別傳送四種不同位準的資料訊號的步驟包含：以該N個多位準訊號的形式分別透過N個多位準資料傳輸通道同步傳輸該串流之二進制資料區段，使得當一二進制資料區段係在第(2K+1)次出現時，與該二進制資料區段對應的該對多位準排列中該奇數多位準排列進行傳輸，當該二進制資料區段係在第(2K)次出現時，與該二進制資料區段對應的該對多位準排列中該偶數多位準排列進行傳輸，以進而達成直流平衡，其中K為大於或等於零的整數；以及其中該接收端利用該比較器以擷取四條訊號線的資料訊號，並利用該解碼表將該些資料訊號還原成二進位的資料的步驟包含：解碼該N個多位準訊號以獲得該資料訊號。
  23. 如請求項22所述之方法，其中該N個多位準訊號的累加訊號位準為零。
  24. 如請求項22所述之方法，其中該N個多位準訊號的訊號位準的該P(N,N)個多位準排列的其他(N！-2M)個多位準排列作為指令碼使用。
  25. 如請求項22所述之方法，其中該解碼步驟包含以下步驟：對於透過該兩個資料傳輸通道傳輸之該N個多位準訊號的每兩者作比較，以基於該兩個相應的多位準訊號之間的比較獲得該資料訊號之每個二進制資料區段之該M個位元中對應的位元。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US11038724B2 (en) 2017-08-07 2021-06-15 Micron Technology, Inc. Programmable channel equalization for multi-level signaling

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026740B2 (en) * 2008-03-21 2011-09-27 Micron Technology, Inc. Multi-level signaling for low power, short channel applications
CN106030668A (zh) * 2013-12-02 2016-10-12 身份认证管理公司 用于多密钥的真正的生物识别身份认证的方法和系统
CN105389865B (zh) * 2014-09-05 2018-05-25 深圳光启智能光子技术有限公司 缩短发送时间的数字信号发送和接收方法及移动终端
DE102015213300A1 (de) * 2015-07-15 2017-01-19 Siemens Aktiengesellschaft Verfahren und Vorrichtung zur Erzeugung einer Geräte-spezifischen Kennung und Geräte umfassend einen personalisierten programmierbaren Schaltungsbaustein
CN105119690B (zh) * 2015-07-20 2018-08-07 北方民族大学 一种基于n进制进行数字信号传输的方法
US9864398B2 (en) 2015-12-30 2018-01-09 Texas Instruments Incorporated Embedded clock in a communication system
US10365833B2 (en) 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
CN105791850B (zh) * 2016-03-10 2018-08-03 京东方科技集团股份有限公司 一种编码器及其编码方法、解码器及其解码方法
CN107818063A (zh) * 2016-09-13 2018-03-20 展讯通信（上海）有限公司 多电平单线双向通信方法及系统
US10283187B2 (en) 2017-07-19 2019-05-07 Micron Technology, Inc. Apparatuses and methods for providing additional drive to multilevel signals representing data
US10277435B2 (en) 2017-08-07 2019-04-30 Micron Technology, Inc. Method to vertically align multi-level cells
US10128842B1 (en) 2018-03-23 2018-11-13 Micron Technology, Inc. Output impedance calibration for signaling
JP7320927B2 (ja) * 2018-07-02 2023-08-04 ルネサスエレクトロニクス株式会社 半導体装置及び通信システム
CN109308885A (zh) * 2018-12-11 2019-02-05 惠科股份有限公司 提升信号传输速率的方法及显示面板
KR20200140419A (ko) * 2019-06-05 2020-12-16 에스케이하이닉스 주식회사 크로스토크로 인한 데이터 에러가 억제되는 데이터 전송 시스템 및 데이터 전송 방법
CN110489373B (zh) * 2019-08-21 2021-07-20 格威半导体(厦门)有限公司 一种串行隔离通信方法、装置及系统
KR20210054244A (ko) * 2019-11-05 2021-05-13 삼성전자주식회사 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL155149B (nl) 1972-05-04 1977-11-15 Nederlanden Staat Stelsel voor het omvormen van tekens volgens een tweewaardige code in tekens volgens een driewaardige code.
US4489417A (en) 1982-11-24 1984-12-18 International Business Machines Corporation Multi-level communication circuitry for communicating digital signals between integrated circuits
GB2183971B (en) 1985-12-05 1989-10-04 Stc Plc Data transmission system
JPS62204332A (ja) 1986-03-04 1987-09-09 Nippon Telegr & Teleph Corp <Ntt> ２進冗長ｓｄコ−ドの２値符号化方式
US5166956A (en) 1990-05-21 1992-11-24 North American Philips Corporation Data transmission system and apparatus providing multi-level differential signal transmission
KR100267219B1 (ko) 1997-01-25 2000-10-16 김영환 팔비육티(8b6t)코딩회로
KR100506936B1 (ko) 2003-04-15 2005-08-05 삼성전자주식회사 집적 회로의 입출력 인터페이스 회로 및 방법
US7224737B2 (en) * 2003-10-10 2007-05-29 Nokia Corporation Method and apparatus employing PAM-5 coding with clock embedded in data stream and having a transition when data bits remain unchanged
CN1632948A (zh) * 2003-12-22 2005-06-29 上海迪比特实业有限公司 利用多电平技术实现ic之间信号传输的方法
US20050220232A1 (en) * 2004-03-31 2005-10-06 Nokia Corporation Circuit arrangement and a method to transfer data on a 3-level pulse amplitude modulation (PAM-3) channel
TWI364219B (en) 2007-08-20 2012-05-11 Novatek Microelectronics Corp High transmission rate interface for storing both clock and data signals
US7873897B2 (en) * 2007-09-17 2011-01-18 Industrial Technology Research Institute Devices and methods for bit-level coding and decoding of turbo codes
JP4877312B2 (ja) * 2008-11-05 2012-02-15 ソニー株式会社 情報処理装置、及び全二重伝送方法
JP5564896B2 (ja) 2009-10-30 2014-08-06 ソニー株式会社 符号化装置、符号化方法、及びプログラム
US8539318B2 (en) * 2010-06-04 2013-09-17 École Polytechnique Fédérale De Lausanne (Epfl) Power and pin efficient chip-to-chip communications with common-mode rejection and SSO resilience
WO2013046066A1 (en) * 2011-09-29 2013-04-04 International Business Machines Corporation Read-detection in solid-state storage devices
GB201203496D0 (en) * 2012-02-29 2012-04-11 Ibm Read-detection in solid-state storage devices
US8644417B2 (en) 2012-05-08 2014-02-04 Au Optronics Corporation Methods and systems for multi-level data transmission

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403337B2 (en) 2017-08-07 2019-09-03 Micron Technology, Inc. Output driver for multi-level signaling
US10425260B2 (en) 2017-08-07 2019-09-24 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US10447512B2 (en) 2017-08-07 2019-10-15 Micron Technology, Inc. Channel equalization for multi-level signaling
US10573358B2 (en) 2017-08-07 2020-02-25 Micron Technology, Inc. Output driver for multi-level signaling
US10686634B2 (en) 2017-08-07 2020-06-16 Micron Technology, Inc Multi-level signaling in memory with wide system interface
US10985953B2 (en) 2017-08-07 2021-04-20 Micron Technology, Inc. Channel equalization for multi-level signaling
US11038724B2 (en) 2017-08-07 2021-06-15 Micron Technology, Inc. Programmable channel equalization for multi-level signaling
TWI736789B (zh) * 2017-08-07 2021-08-21 美商美光科技公司 在具有寬系統介面之記憶體中之多位階發信
TWI740553B (zh) * 2017-08-07 2021-09-21 美商美光科技公司 在具有寬系統介面之記憶體中之多位階發信
US11233681B2 (en) 2017-08-07 2022-01-25 Micron Technology, Inc. Multi-level signaling in memory with wide system interface
US11502881B2 (en) 2017-08-07 2022-11-15 Micron Technology, Inc. Channel equalization for multi-level signaling
TWI815167B (zh) * 2017-08-07 2023-09-11 美商美光科技公司 記憶體設備及其操作方法
US11902060B2 (en) 2017-08-07 2024-02-13 Micron Technology, Inc. Programmable channel equalization for multi-level signaling

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Publication number Publication date
EP2962472B1 (en) 2018-08-22
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CN103391092A (zh) 2013-11-13

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