TW201524136A - 編碼器、解碼器、通訊系統及用於編碼資料之方法 - Google Patents

Abstract

一種編碼器包含：配置為接收複數個資料位元的輸入端；配置為利用漢明編碼操作將資料位元編碼，以產生複數個編碼的資料位元的處理器；以及配置為輸出複數個編碼的資料位元的輸出端，其中處理器配置為相較於對應於標準的漢明碼的編碼的資料位元，減少複數個編碼的資料位元的最大運行長度。

Description

編碼器、解碼器、通訊系統及用於編碼資料之方法

本申請案主張於2013年10月31日向美國專利及商標局提出之美國臨時專利申請號61/898,415「最大轉換漢明碼(Maximal Transition Hamming Codes)」的優先權及效益，其全部公開內容於此併入作為參考。

本發明係有關於編碼器、解碼器、通訊系統以及用於編碼資料的方法。

在資料通訊中，發送器與接收器之間的傳輸可使用漢明碼（Hamming codes, HC）驗證及校正。一般而言，漢明碼藉由包含複數個同位位元而對複數個資料位元提供錯誤偵測及校正，其中同位位元係混合在資料位元之間。

另外，在電子資料通訊中，例如以串列資料連結（serial data link），發送器與接收器之間的通訊可使用時脈回復（clock recovery）或時脈資料回復（clock-data recovery, CDR）過程而同步化。例如，接收器可使用鎖相迴路（phase-locked loop, PLL）從近似頻率參考器中產生時脈（clock），並接著使用時脈資料回復將所產生的訊號相位對準至資料流中的轉換。然而，如果資料運行長度（例如，1s或0s的連續流）由於不足的轉換數量以供接收器偵測而造成超過特定的長度，時脈訊號的回復可能會失敗。

本發明的實施例的態樣係針對通訊系統及將數位資料的運行長度減少或最小化的方法。於一些實施例中，經修正的漢明編碼操作係應用到數位資料。

根據本發明的一實施例，用於編碼資料之方法包含：於複數個資料位元上使用漢明編碼操作而計算複數個同位位元，以獲得複數個計算的同位位元，並且同位位元中的第一同位位元係使用偶同位而計算，而同位位元中的第二同位位元則使用奇同位而計算；以及輸出資料位元及計算的同位位元。

第二同位位元可為複數個同位位元的序列中的最後同位位元。

第一同位位元可為次於複數個同位位元的序列中的最後同位位元。

漢明編碼操作可對應於HC（127,120），第一同位位元可為第六同位位元而第二同位位元可為第七同位位元。

根據本發明的一實施例，用於編碼資料之方法包含：於複數個資料位元上使用漢明編碼操作而計算複數個同位位元，以獲得複數個計算的同位位元；將計算的同位位元插入(interleaving)複數個資料位元，以產生複數個編碼的資料位元；以及重新排列複數個編碼的資料位元，以減少複數個資料位元的資料序列的最大運行長度(maximum run length)。

重新排列複數個編碼的資料位元可包含將在編碼的資料位元的開端的複數個編碼的資料位元的數字移動至複數個編碼的資料位元的最後一個之後的位置。

漢明編碼操作可對應於HC（127,120），並且於編碼的資料位元的開端的複數個編碼的資料位元的數字可包含32位元。

漢明編碼操作可利用奇同位（odd parity）。

根據本發明的一實施例，編碼器包含：配置為接收複數個資料位元的輸入端；配置為利用漢明編碼操作將資料位元編碼以產生複數個編碼的資料位元的處理器；以及配置為輸出複數個編碼的資料位元的輸出端，其中處理器配置為相較於對應於標準的漢明碼的編碼的資料位元，減少複數個編碼的資料位元的最大運行長度。

處理器可以配置為於複數個資料位元上利用漢明編碼操作而計算複數個同位位元，以獲得複數個計算的同位位元，並且同位位元中的第一同位位元利用偶同位而計算，而同位位元中的第二同位位元利用奇同位而計算，其中複數個編碼的資料位元可包含資料位元及計算的同位位元。

處理器可配置為重新排列複數個編碼的資料位元，以減少複數個編碼的資料位元的最大運行長度。

複數個編碼的資料位元可藉由將在編碼的資料位元的開端的複數個編碼的資料位元的數字移動至複數個編碼的資料位元的最後一個之後的位置而重新排列。

漢明編碼操作可對應於HC（127,120），並且於編碼的資料位元的開端的複數個編碼的資料位元的數字包含32位元。

根據本發明的一實施例，解碼器包含：配置為接收包含複數個資料位元及複數個同位位元的複數個編碼的資料位元的輸入端；配置為修正編碼的資料位元以產生複數個漢明編碼的位元，及利用漢明解碼操作將漢明編碼的位元解碼以產生複數個解碼的位元的處理器；以及配置為輸出複數個解碼的位元的輸出端，其中複數個編碼的資料位元相較於對應於標準的漢明碼的編碼的資料位元，具有減少的運行長度。

處理器可配置為藉由將在編碼的資料位元的開端的複數個編碼的資料位元的數字移動至複數個編碼的資料位元的最後一個之後的位置而重新排列複數個編碼的資料位元而修正編碼的資料位元。

處理器可配置為藉由轉換同位位元中的一個同位位元的值而修正編碼的資料位元。

根據本發明的一實施例，通訊系統包含：資料源；串列連結；耦接於資料源與串列連結之間的編碼器，編碼器包含：配置為從資料源中接收複數個資料位元的輸入端；配置為利用漢明編碼操作將資料位元編碼以產生複數個編碼的資料位元的處理器；以及配置為輸出複數個編碼的資料位元到串列連結的輸出端，其中處理器配置為相較於對應於標準的漢明碼的編碼的資料位元，減少複數個編碼的資料位元的最大運行長度。

處理器可配置為於複數個資料位元上利用漢明編碼操作而計算複數個同位位元，同位位元中的第一同位位元利用偶同位而計算，而同位位元中的第二同位位元則利用奇同位而計算，其中複數個編碼的資料位元包含資料位元及複數個計算的同位位元。

處理器可配置為藉由將在編碼的資料位元的開端的複數個編碼的資料位元的數字移動至複數個編碼的資料位元的最後一個之後的位置以重新排列複數個編碼的資料位元，以減少複數個編碼的資料位元的最大運行長度。

在以下的詳細描述中，只有本發明的某些例示性實施例會以說明的方式表示及描述。如本領域中的通常知識者將認識到，本發明可以許多不同的形式而實施，並且不應解釋為受限於本文中所闡述的實施例。類似的參考符號於整個說明書中表示類似的元件。

本發明的實施例的態樣係針對通訊系統及在通訊系統中將數位資料的運行長度減小或最小化的方法。

在數位通訊中，發送器及接收器可使用時脈回復或時脈資料回復（CDR）過程而同步化。使用時脈資料回復過程的接收器通常基於偵測的轉換，藉由偵測電壓位準之間的轉換時間及將接收器的時脈進行相位對準而操作。

然而，如果所接收的訊號包含過長的運行長度（例如，具有相同電壓位準的長序列的資料符號），時脈資料回復過程可能會因為在所接收的訊號中不足的轉換數量而失敗，其可導致時脈回復的問題。

另外，在一般的資料通訊中，在發送器與接收器之間的傳輸錯誤可藉由將位元流編碼而偵測及校正。一種此類的編碼技術被稱為漢明碼（Hamming Code, HC），其係藉由在通訊流中包含（或交錯）複數個同位位元而對複數個資料位元提供一個位元錯誤偵測及校正。在標準的漢明碼系統中，這些同位位元係混合在資料位元之間。

第1圖係為說明配置成接收輸入資料並產生漢明碼的漢明編碼器10的示意性方塊圖。漢明編碼器10包含配置為經由耦接到資料源的輸入端而接收資料位元的同位產生器12及多工器14。同位產生器12在資料位元上使用漢明編碼操作而計算同位位元，而多工器14將所產生的同位位元與所接收的資料位元結合，以產生漢明編碼資料。同位產生器12可為偶同位產生器或可為奇同位產生器。多工器14可為，例如，配置成在輸出漢明編碼資料到輸出端之前儲存所產生的同位位元及資料位元的暫存器（例如，耦接到串列連結的串列通訊裝置）。

同位位元的數量（M）係取決於位元流中資料位元的數量（N）。特別是對N個資料位元而言，同位位元的數量M滿足：,   其中(1)

第2圖係為說明通過7個同位位元的120個資料位元的編碼（被稱為HC（127，120））的示意圖。如第2圖中所示，7個同位位元p _j （其中j= 1,2,...,7）係混合在120個資料位元d _k （其中k= 1,2,...,120）之間。尤其是在標準的漢明碼中，同位位元係位於二次方的位置上。例如，如第2圖中所示，在標準（127,120）的漢明碼之編碼的位元20中，同位位元係位於1、2、4、8、16、32及64的位置。轉換位元T（或b _T ）也可包含在一端，其中轉換位元為係為最後位元的相反。例如，在HC（127,120）中，如果d ₁₂₀ = 0，則T= 1，以及如果d ₁₂₀ = 1，則b _T =0。

在漢明編碼操作中，每個同位位元係在資料位元的特殊集合上基於XOR（互斥或）的操作而計算。例如，可在位元流中於每隔一個位元上從XOR操作中計算如下。其中為XOR操作，並且對於偶同位為0，而對於奇同位為1。為了求得p ₂ ，藉由保持兩個位元並省略兩個位元而進行類似的XOR操作如下。以類似的方式求得其他同位位元。

於一些例子中，利用漢明碼所編碼的資料的傳輸可導致長時間運行。例如，於使用偶同位的HC（127,120）中，如果d _k =0其中k=1,2,...,120，則p _j = 0其中j=1,2,...,7。所以，這個使用偶同位的序列將具有127個連續0s（其中轉換位元b _T 提供中斷的1）的運行。另外，如果前一訊框的轉換位元為0，運行長度將為128。作為另一個例子，於使用奇同位的HC（127,120）中，d _k =0其中k=1,2,...,119及d ₁₂₀ =1，則p _j = 0其中j=1,2,...,7。所以，這個使用奇同位的序列將具有126個連續0s（其中資料位元d ₁₂₀ 提供中斷的1）的運行。另外，如果前一訊框的轉換位元為0，運行長度將為127。

本發明的實施例係針對通訊系統，以及基於修正的漢明碼（HC）而使用修正的錯誤校正系統使其中傳輸器的輸出端中的轉換數量增加或最大化（例如，其中資料符號的最大運行長度減小）的方法。

第3圖係為產生根據本發明的一實施例的HC（127,120）編碼位元的輸出的修正的編碼位元22的示意圖。參照第3圖，運行長度可藉由重新排列原始編碼位元而減少。例如，原始編碼的位元20的前面的L位元可移動到序列的末端，使得修正的編碼位元22從原始編碼的位元20的最後的K −L （K =M +N 為在訊框中的位元總數）位元開始。對於漢明碼HC（127,120），其中K = 127,L = 32。一般來說，L為的位置之前（並包含的位置）的位元數。（於HC（127,120）中，由於M = 7，則其位於位置32並因此L = 32。）

例如，當使用奇同位時，同位位元可以通常方式之HC（127,120）而計算，以產生編碼的位元20。然後輸出的前面的32個位元可移動到末端（例如，b ₁ ,b ₂ ,...,b ₃₂ ,b ₃₃ ,...,b ₁₂₇ ==＞b ₃₃ ,...,b _127, b ₁ ,b ₂ ,...,b ₃₂ ），以產生輸出的修正的編碼位元22。（於一些實施例中，轉換位元係位於最後的位置。）使用此種技術，當d _k = 0時，其中k = 1, 2,..., 120，可達到95個位元的最大運行長度（例如，b ₃₃ 到b ₁₂₇ 為95個0s，但是b _T 為b ₁₂₇ 的相反，因此b _T = 1），其係為來自126個位元的標準HC(127, 120)的最大運行長度的簡化。

第4圖係為說明根據本發明的一實施例之配置為減少所傳輸資料的運行長度的編碼系統100或傳輸系統（或傳輸器）的示意性方塊圖。編碼系統100包含配置為從輸入端接收資料位元，以在所接收的資料位元上進行漢明編碼操作，並產生漢明編碼輸出的漢明編碼器10（例如，為本領域中通常知識者已知合適的漢明編碼器）、配置為儲存來自漢明編碼器（例如，當使用HC（127,120）時，L= 32）的輸出的前面的L個位元的暫存器102、以及配置為選擇性地將漢明編碼器10的輸出的前面的L個位元儲存到暫存器102中，並在前面的L個位元之後輸出剩餘的位元（例如，當使用HC（127,120）時的下一96個位元），以及在輸出剩餘的位元之後將所儲存的L個位元輸出的選擇器104。例如，選擇器104可包含計數器，以計算從漢明編碼器10所接收的位元數（或計算時脈週期數），以決定何時將輸出位元儲存於暫存器102中（例如，於HC（127,120）中的前面的32個位元）、何時直接地將從漢明編碼器10所接收的位元輸出（例如，於HC（127,120）中的下一95個位元）、以及何時將所儲存的位元輸出（例如，於輸出HC（127,120）中的95個位元之後）。第4圖的方塊圖的不同的組件可使用，例如，處理器、特定應用積體電路（application specific integrated circuit, ASIC）、場效可編程閘極陣列（field programmable gate array, FPGA）及其組合來實施（例如，實施方塊圖的不同部分的不同類型的組件）。

第5圖係為說明根據本發明的一實施例的從編碼的位元20中產生具有減少的運行長度的修正的編碼位元22的方法200的流程圖。於操作202中，具有長度K的漢明編碼的位元20係從漢明編碼器10中接收，漢明編碼器10係在所接收的資料位元上進行漢明編碼操作。接著編碼的位元20的前面的L個位元在操作204中暫存於暫存器102中。在操作206中，編碼的位元20的下一K − L 個位元然後作為修正的編碼位元22的第一部分而輸出，並且在操作208中，暫存的L個位元係作為修正的編碼位元22的第二部分而輸出。位元可直接地輸出或可從傳輸器中輸出之前輸出到第二暫存器。

第6圖係為說明根據本發明的一實施例的接收系統（或接收器）150的方塊圖。接收系統150包含用於識別將哪個位元儲存於暫存器152中並配置為將位元輸出到漢明解碼器40的選擇器154，其中漢明解碼器40將解碼的資料輸出。

第7圖係為說明根據本發明的一實施例之將修正的編碼位元22接收並解碼以回復原始編碼的位元20的方法250的流程圖。在操作252中，接收長度K的修正的編碼位元。在操作254中，所接收的修正的編碼位元的前面的K − L 個位元係暫存於暫存器152中。在操作256中，所接收的修正的編碼位元的下一L個位元接著輸出，接著在操作258中將暫存的K − L 個位元輸出。輸出位元可在供應到漢明解碼器40之前暫存，以進行漢明解碼操作。

根據本發明的另一實施例，最大運行長度係藉由對最後兩個同位位元使用不同的同位類型（例如，奇位元對上偶位元）而減少或最小化。換言之，在使用M個同位位元的序列的漢明碼中，同位位元的序列中的最後（或最終）同位位元p_M 係使用第一同位而計算，而同位位元的序列中的次於最後（或倒數第二）同位位元p_{M− 1} 係使用不同於第一同位的第二同位而計算。第8A圖係為說明根據本發明的一實施例的HC（127,120）編碼位元的輸出的修正的漢明編碼位元24的示意圖，其中最終同位位元p_M （於此情況下，p ₇ ）係使用奇同位（例如，p ₇ = 位元d ₅₈ 至d ₁₂₀ 的互斥或（XOR）加1，或更簡要地，p ₇ = XOR(d ₅₈ :d ₁₂₀ )1）而計算，而倒數第二同位位元p_{M− 1} （於此情況下，p ₆ ）係使用偶同位（例如，p ₆ = 位元d ₂₇ 至d ₅₇ 及位元d ₈₉ 至d ₁₂₀ 的互斥或（XOR），或更簡要地，p ₆ = XOR(d ₂₇ :d ₅₇ ,d ₈₉ :d ₁₂₀ )）而計算。藉由使用偶同位及奇同位的混合而計算修正的編碼位元的同位位元，可以獲得94個位元的最大運行長度。

第8B圖係為說明根據本發明的再一實施例的HC（127,120）編碼位元的修正的漢明編碼位元24的示意圖，其中同位位元的序列的最終同位位元p_M （於此情況下，p ₇ ）係使用偶同位（例如，p ₇ = XOR(d ₅₈ :d ₁₂₀ )）而計算，而同位位元的序列的倒數第二同位位元p_{M− 1} （於此情況下，p ₆ ）係使用奇同位（例如，p ₆ = XOR(d ₂₇ :d ₅₇ ,d ₈₉ :d ₁₂₀ )1）而計算。藉由使用偶同位及奇同位的混合而計算修正的編碼位元的同位位元的序列，可以獲得94個位元的最大運行長度。

根據本發明的實施例，同位位元的序列的其他同位位元p ₁ 至p_{M− 2} (例如，p ₁ 至p ₅ )可具有偶同位或奇同位。同位位元p ₁ 至p_{M− 2} 中的不同的同位位元可以不同的（偶或奇）同位而計算。

第9圖係為說明根據本發明的一實施例之配置為輸出修正的漢明編碼位元24或26的傳輸器300的示意性方塊圖。傳輸器300包含配置為計算修正的漢明碼的修正的漢明編碼器310，修正的漢明編碼器310包含同位選擇器16、第一同位產生器12a、第二同位產生器12b、以及多工器14。於一實施例中，第一同位產生器及第二同位產生器係分別地配置以計算偶同位及奇同位（或進行漢明編碼操作）。同位選擇器16根據所需要的資料位元而識別並供應輸入資料的資料位元到第一同位產生器及第二同位產生器，以計算特定的同位位元。

例如，在實施例中，其中同位位元p ₇ 係使用奇同位而計算，而同位位元p ₆ 係使用偶同位而計算，同位選擇器16供應資料位元d ₅₈ :d ₁₂₀ 到第二同位產生器12b（其配置為計算奇同位）用以計算p ₇ ，且同位選擇器16供應資料位元d ₂₇ :d ₅₇ 及d ₈₉ :d ₁₂₀ 到第一同位產生器12a以計算同位位元p ₆ 。

第10圖係為說明從輸入資料中計算修正的漢明編碼位元的方法400的流程圖。在操作402中，接收編碼的位元20資料（例如，從輸出通過串列連結所發送的資料的裝置或組件）。在操作404中，識別位元群用以計算同位位元。例如，在HC（127,120）中，位元d ₅₈ :d ₁₂₀ 識別為與同位位元p ₇ 相關聯，而資料位元d ₂₇ :d ₅₇ 及d ₈₉ :d ₁₂₀ 識別為用於計算同位位元p ₆ 。在操作406中，所計算的特定同位位元的同位係識別為偶或奇。例如，於一實施例中，p ₆ 係使用偶同位而計算，而p ₇ 係使用奇同位而計算。基於所識別的同位用於特定同位位元，對應於同位位元的資料位元係使用操作408中的偶同位或操作410中的奇同位而計算。例如，當同位位元p ₆ 係使用偶同位而計算時，資料位元d ₂₇ :d ₅₇ 及d ₈₉ :d ₁₂₀ 用於計算操作408中同位位元p ₆ 的值。在操作412中，所計算的同位位元係與輸出修正的漢明編碼位元24或26中的編碼的位元20資料結合（或交錯）（例如，同位位元p _a 位於位置2^a−1 ）。

第11圖係為說明根據本發明的另一實施例之配置為輸出修正的漢明編碼位元24或26的傳輸器330的示意性方塊圖。傳輸器330包含配置為計算標準漢明編碼操作（例如，給定一組輸入資料位元d 下計算一組M 個同位位元p ）的標準漢明編碼器10，其中最後兩個同位位元p_{M− 1} 及p_M 係使用相同的同位而計算（例如，兩者都使用偶同位而計算或兩者都使用奇同位而計算）。傳輸器330進一步包含同位位元修正器332（或傳輸同位位元修正器），其配置為藉由計算p_{M− 1} 及1的互斥或（XOR）（例如，將倒數第二同位位元設置為p_{M− 1} 1）而修正倒數第二同位位元p_{M− 1} 的同位（例如，從偶到奇或從奇到偶）。經修正的位元流然後輸出為修正的漢明編碼位元24或26。

根據本發明的其他實施例，同位位元修正器332係配置為藉由計算p_M 及1的互斥或（XOR）（例如，將最終同位位元設置為p_M 1）而修正最終同位位元p_M 的同位。

第12圖係為說明根據本發明的另一實施例從輸入資料中計算修正的漢明編碼位元的方法430的流程圖。在操作432中，接收包含M 個同位位元p 及N 個資料位元d 的長度K 的漢明編碼位元流。在操作434中，識別倒數第二同位位元p_{M− 1} ，而在操作436中，顛倒倒數第二同位位元p_{M− 1} 或以p_{M− 1} 1取代（換句話說，其值係從0至1或從1至0轉換或顛倒其值）。具顛倒的倒數第二同位位元的修正的漢明編碼位元然後輸出為修正的漢明編碼位元24或26。

於本發明的其他實施例中，在操作434中，識別最終同位位元p_M ，並且在操作436中，顛倒最終同位位元p_M 或以p_M 1取代。

第13圖係為說明根據本發明的一實施例的接收器的方塊圖。參照於第13圖，接收系統350包含接收同位位元修正器352，接收同位位元修正器352係配置為藉由計算p_{M− 1} 及1的互斥或（XOR）（例如，將倒數第二同位位元設置為p_{M− 1} 1）而修正倒數第二同位位元p_{M− 1} 的同位（例如，從偶到奇或從奇到偶）。接收同位位元修正器352然後供應位元流到將位元流解碼以產生解碼資料的標準漢明解碼器40。在一些實施例中，顛倒最終同位p_M ，而不是顛倒倒數第二同位位元p_{M− 1} 。

第14圖係為說明根據本發明的一實施例之將在修正的漢明碼中的位元解碼的方法450的流程圖。在操作452中，接收長度K 的修正的漢明編碼位元流。倒數第二同位位元p_{M− 1} 在操作454中識別，並且在操作456中顛倒或以p_{M− 1} 及1的互斥或（XOR）的值取代（例如，將倒數第二同位位元設置為p_{M− 1} 1）。此操作的結果係為回復可供應到標準漢明解碼器的標準修正的漢明編碼位元24或26。在一些實施例中，修正最終同位p_M ，而不是修正倒數第二同位位元p_{M− 1} 。

藉由混合奇同位及偶同位而可達致減少運行長度的證明可在本申請案向美國專利及商標局所提交的「藉由混合漢明碼中的奇同位及偶同位而減少運行長度（Reduction of Run Length by mixing Odd and Even Parities in Hamming Code）」的附錄中找到。附錄的全部內容於此併入作為參考。

如本領域中的通常知識者將會理解，本發明的實施例可以不同的方式實施，並且於本文中所使用的術語「處理器（processor）」可表示成任何能夠進行所描述操作的計算裝置，如具有指令儲存在連接到一般用途的處理器的記憶體的編程的一般用途處理器（例如，ARM處理器）、場效可編程閘極陣列（FPGA）、以及訂製的特定應用積體電路（application specific integrated circuit, ASIC）。本發明的實施例可整合成串列通訊控制器（例如，通用串列匯流排（universal serial bus）或USB控制器）、圖形處理單元（graphical processing unit, GPU）、內部面板界面、以及其他使用漢明編碼訊號的硬體或軟體系統。

雖然本發明已結合了數個例示性實施例來描述，但應當理解的是，本發明並不受限於所公開的實施例，而是相反地，旨在涵蓋所附的申請專利範圍的精神及範疇內所包含的各種修改及等效佈置。

10‧‧‧漢明編碼器
12‧‧‧同位產生器
12a‧‧‧第一同位產生器
12b‧‧‧第二同位產生器
14‧‧‧多工器
16‧‧‧同位選擇器
20‧‧‧編碼的位元
22‧‧‧修正的編碼位元
24、26‧‧‧修正的漢明編碼位元
40‧‧‧漢明解碼器
100‧‧‧編碼系統
102、152‧‧‧暫存器
104、154‧‧‧選擇器
150、350‧‧‧接收系統
200、250、400、430、450‧‧‧方法
202、204、206、208、252、254、256、258、402、404、 406、408、410、412、432、434、436、452、454、456‧‧‧操作
300、330‧‧‧傳輸器
310‧‧‧修正的漢明編碼器
332、352‧‧‧同位位元修正器
K‧‧‧長度
T‧‧‧轉換位元

附圖與說明書一起說明了本發明的例示性實施例，並且與描述一起用於解釋本發明的原理。

第1圖係為說明配置成接收輸入資料並產生漢明編碼資料的組件的示意性方塊圖。

第2圖係為示意地說明具有7個同位位元的漢明120個資料位元（或HC（127,120））的示意圖。

第3圖係為示意地說明根據本發明的一實施例之使用修正的漢明碼所編碼的資料的示意圖。

第4圖係為說明根據本發明的一實施例之配置為使用修正的漢明碼而將資料編碼的編碼系統的方塊圖。

第5圖係為根據本發明的一實施例從編碼的位元20中產生修正的編碼位元22的方法的流程圖。

第6圖係為說明根據本發明的一實施例配置為使用修正的漢明碼將資料解碼的接收系統的方塊圖。

第7圖係為根據本發明的一實施例將資料解碼的方法的流程圖。

第8A圖及第8B圖係為示意地說明根據本發明額外的實施例之使用修正的漢明碼所編碼的資料的示意圖。

第9圖係為說明根據本發明額外的實施例之配置為使用修正的漢明碼將資料編碼的系統的方塊圖。

第10圖係為根據本發明的另一實施例從輸入資料中計算修正的漢明編碼位元的方法的流程圖。

第11圖係為說明根據本發明的一實施例之配置為輸出修正的漢明編碼位元的傳輸器的示意性方塊圖。

第12圖係為說明根據本發明的一實施例從輸入資料中計算修正的漢明編碼位元的方法的流程圖。

第13圖係為說明根據本發明的一實施例之配置為接收修正的漢明編碼位元的接收器的方塊圖。

第14圖係為說明根據本發明的一實施例之將在修正的漢明編碼中的位元解碼的方法的流程圖。

10‧‧‧漢明編碼器

12‧‧‧同位產生器

14‧‧‧多工器

Claims (19)

1. 一種用於編碼資料之方法，該方法包含： 於複數個資料位元上使用一漢明編碼操作而計算複數個同位位元，以獲得複數個計算的同位位元，並且該複數個同位位元中的一第一同位位元係使用一偶同位而計算，而該複數個同位位元中的一第二同位位元係使用一奇同位而計算；以及 輸出該複數個資料位元及該複數個計算的同位位元。
2. 如申請專利範圍第1項所述之方法，其中該第二同位位元為該複數個同位位元的序列中的最後同位位元。
3. 如申請專利範圍第1項所述之方法，其中該第一同位位元為次於該複數個同位位元的序列中的最後同位位元。
4. 如申請專利範圍第1項所述之方法，其中該漢明編碼操作對應於具有7個同位位元的漢明120個資料位元（HC（127,120）），該第一同位位元為第六同位位元以及該第二同位位元為第七同位位元。
5. 一種用於編碼資料之方法，該方法包含： 於複數個資料位元上使用一漢明編碼操作而計算複數個同位位元，以獲得複數個計算的同位位元； 將該複數個計算的同位位元插入該複數個資料位元，以產生複數個編碼的資料位元；以及 重新排列該複數個編碼的資料位元，以減少該複數個資料位元的一資料序列的一最大運行長度。
6. 如申請專利範圍第5項所述之方法，其中重新排列該複數個編碼的資料位元包含將在該複數個編碼的資料位元的一開端的該複數個編碼的資料位元的一數字移動至該複數個編碼的資料位元的最後一個之後的一位置。
7. 如申請專利範圍第6項所述之方法，其中該漢明編碼操作對應於具有7個同位位元的漢明120個資料位元（HC（127,120）），並且於該複數個編碼的資料位元的該開端的該複數個編碼的資料位元的該數字包含32位元。
8. 如申請專利範圍第5項所述之方法，其中該漢明編碼操作利用一奇同位。
9. 一種編碼器，其包含： 一輸入端，配置為接收複數個資料位元； 一處理器，配置為利用一漢明編碼操作將該複數個資料位元編碼，以產生複數個編碼的資料位元；以及 一輸出端，配置為輸出該複數個編碼的資料位元， 其中該處理器配置為相較於對應於一標準的漢明碼的該複數個編碼的資料位元，減少該複數個編碼的資料位元的一最大運行長度。
10. 如申請專利範圍第9項所述之編碼器，其中該處理器配置為於該複數個資料位元上利用該漢明編碼操作而計算複數個同位位元，以獲得複數個計算的同位位元，並且該複數個同位位元中的一第一同位位元利用一偶同位而計算，而該複數個同位位元中的一第二同位位元利用一奇同位而計算，其中該複數個編碼的資料位元包含該複數個資料位元及該複數個計算的同位位元。
11. 如申請專利範圍第9項所述之編碼器，其中該處理器配置為重新排列該複數個編碼的資料位元，以減少該複數個編碼的資料位元的該最大運行長度。
12. 如申請專利範圍第11項所述之編碼器，其中該複數個編碼的資料位元藉由將在該複數個編碼的資料位元的一開端的該複數個編碼的資料位元的一數字移動至該複數個編碼的資料位元的最後一個之後的一位置而重新排列。
13. 如申請專利範圍第12項所述之編碼器，其中該漢明編碼操作對應於具有7個同位位元的漢明120個資料位元（HC（127,120）），並且於該複數個編碼的資料位元的該開端的該複數個編碼的資料位元的該數字包含32位元。
14. 一種解碼器，其包含： 一輸入端，配置為接收包含複數個資料位元及複數個同位位元的複數個編碼的資料位元； 一處理器，配置為： 修正該複數個編碼的資料位元，以產生複數個漢明編碼的位元；及 利用一漢明解碼操作將該複數個漢明編碼的位元解碼，以產生複數個解碼的位元；以及 一輸出端，配置為輸出該複數個解碼的位元， 其中該複數個編碼的資料位元相較於對應於一標準的漢明碼的該複數個編碼的資料位元，具有一減少的運行長度。
15. 如申請專利範圍第14項所述之解碼器，其中該處理器配置為藉由將在該複數個編碼的資料位元的一開端的該複數個編碼的資料位元的一數字移動至該複數個編碼的資料位元的最後一個之後的一位置而重新排列該複數個編碼的資料位元而修正該複數個編碼的資料位元。
16. 如申請專利範圍第14項所述之解碼器，其中該處理器配置為藉由轉換該複數個同位位元中的一同位位元的一值而修正該複數個編碼的資料位元。
17. 一種通訊系統，其包含： 一資料源； 一串列連結； 一編碼器，耦接於該資料源與該串列連結之間，其包含： 一輸入端，配置為從該資料源中接收複數個資料位元； 一處理器，配置為利用一漢明編碼操作將該複數個資料位元編碼，以產生複數個編碼的資料位元；以及 一輸出端，配置為輸出該複數個編碼的資料位元到該串列連結， 其中該處理器配置為相較於對應於一標準的漢明碼的該複數個編碼的資料位元，減少該複數個編碼的資料位元的一最大運行長度。
18. 如申請專利範圍第17項所述之通訊系統，其中該處理器配置為於該複數個資料位元上利用該漢明編碼操作而計算複數個同位位元，該複數個同位位元中的一第一同位位元利用一偶同位而計算，而該複數個同位位元中的一第二同位位元利用一奇同位而計算，其中該複數個編碼的資料位元包含該複數個資料位元及複數個計算的同位位元。
19. 如申請專利範圍第17項所述之通訊系統，其中該處理器配置為藉由將在該複數個編碼的資料位元的一開端的該複數個編碼的資料位元的一數字移動至該複數個編碼的資料位元的最後一個之後的一位置以重新排列該複數個編碼的資料位元，以減少該複數個編碼的資料位元的該最大運行長度。