KR20210054244A - 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 30
- 238000011017 operating method Methods 0.000 title claims abstract 4
- 238000000034 method Methods 0.000 claims description 40
- 230000004044 response Effects 0.000 claims description 30
- 230000004913 activation Effects 0.000 claims description 23
- 230000003321 amplification Effects 0.000 claims description 13
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 30
- 238000003491 array Methods 0.000 description 12
- 238000012937 correction Methods 0.000 description 8
- 230000011664 signaling Effects 0.000 description 7
- 101150070189 CIN3 gene Proteins 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 2
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 1
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 208000016339 iris pattern Diseases 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 210000003462 vein Anatomy 0.000 description 1
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H04L25/0264—Arrangements for coupling to transmission lines
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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- Logic Circuits (AREA)
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Abstract
본 발명에 따른 데이터 전송 장치는, 제 1 라인, 제 2 라인, 바이너리 데이터를 수신하고, 상기 바이너리 데이터를 터너리 데이터로 변환하고, 상기 변환된 터너리 데이터를 상기 제 1 라인과 상기 제 2 라인으로 출력하는 송신기, 및 상기 제 2 라인과 상기 제 2 라인을 통하여 상기 터너리 데이터를 수신하고, 상기 수신된 터너리 데이터를 상기 바이너리 데이터로 변환하는 수신기를 포함하고, 상기 터너리 데이터를 상기 제 1 라인 및 상기 제 2 라인으로 전송 할 때, 상기 제 1 라인 및 상기 제 2 라인 중에서 어느 하나는 토글(toggle)되지 않는다.
Description
본 발명은 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법에 관한 것이다.
일반적으로, 고성능 전자 시스템에 널리 사용되고 있는 반도체 메모리 장치(semiconductor memory device)는 그 용량 및 속도가 증가하고 있다. 반도체 메모리 장치의 일 예로서 DRAM(Dynamic Random Access Memory)은 휘발성 메모리 (volatile-memory)로서, 캐패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
본 발명의 목적은 전력 소비를 줄이는 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 데이터 전송 장치는, 제 1 라인; 제 2 라인; 바이너리 데이터를 수신하고, 상기 바이너리 데이터를 터너리 데이터로 변환하고, 상기 변환된 터너리 데이터를 상기 제 1 라인과 상기 제 2 라인으로 출력하는 송신기; 및 상기 제 2 라인과 상기 제 2 라인을 통하여 상기 터너리 데이터를 수신하고, 상기 수신된 터너리 데이터를 상기 바이너리 데이터로 변환하는 수신기를 포함하고, 상기 터너리 데이터를 상기 제 1 라인 및 상기 제 2 라인으로 전송 할 때, 상기 제 1 라인 및 상기 제 2 라인 중에서 어느 하나는 토글(toggle)되지 않는 것을 특징으로 한다.
본 발명의 실시 에에 따른 메모리 장치는, 전원단에 연결된 드레인, 및 제 1 로컬 입출력 라인에 연결된 게이트를 갖는 제 1 트랜지스터; 상기 제 1 트랜지스터의 소스에 연결된 드레인, 상기 제 1 로컬 입출력 라인에 대한 반전 라인에 연결된 게이트를 갖는 제 2 트랜지스터; 상기 제 2 트랜지스터의 소스에 연결된 드레인, 접지단에 연결된 소스, 및 로컬 감지 증폭 활성화 신호를 수신하는 게이트를 갖는 제 3 트랜지스터; 상기 제 1 트랜지스터의 소스에 연결된 드레인, 및 제 2 로컬 입출력 라인에 대한 반전 라인에 연결된 게이트를 갖는 제 4 트랜지스터; 상기 제 4 트랜지스터의 소스에 연결된 드레인, 제 1 글로벌 입출력 라인에 연결된 소스, 및 상기 로컬 감지 증폭 활성화 신호를 수신하는 게이트를 갖는 제 5 트랜지스터; 상기 제 1 트랜지스터의 소스에 연결된 드레인, 및 제 2 로컬 입출력 라인에 연결된 게이트를 갖는 제 6 트랜지스터; 및 상기 제 6 트랜지스터의 소스에 연결된 드레인, 제 2 글로벌 입출력 라인에 연결된 소스, 및 상기 로컬 감지 증폭 활성화 신호를 수신하는 게이트를 갖는 제 7 트랜지스터를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 전송 장치의 동작 방법은, 송신기에서 코드 맵을 이용하여 바이너리 데이터를 터너리 데이터로 변환하는 단계; 및 상기 송신기에서 2-라인을 통하여 상기 변환된 터너리 데이터를 전송하는 단계를 포함하고, 상기 코드 맵은 2-라인을 동시에 토글하지 않는 상태들을 이용하여 상기 바이너리 데이터에 대응하는 상기 터너리 데이터를 매핑하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법은, 2-라인으로 동시에 토글되지 않는 터너리 데이터를 전송함으로써, 데이터 전송시 데이터 라인을 줄이면서 동시에 전력 소비를 줄일 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 데이터 전송 장치(100)를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 non-toggle case에서 2개의 라인들(Q0, Q1)에 전송되는 데이터를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 송신기(110)를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 수신기(120)에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 T-to-B 디코더(124)를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 수신기(120)의 디코딩 과정에 대한 테이블을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 송신기(110)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 8은 본 발명의 실시 예에 따른 수신기(120)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 뱅크 어레이의 일부분을 보다 상세하게 보여주는 도면이다.
도 11은 도 10에 도시된 비트라인 감지 증폭기(BLSA)를 예시적으로 보여주는 도면이다.
도 12는 도 11에 도시된 로컬 감지 증폭기 회로(LSA)를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 글로벌 입출력 라인들(GIO0, GIO1)에 전송되는 터너리 데이터를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 글로벌 입출력 라인 시그널링을 위한 송신기(272)를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 글로벌 입출력 라인 시그널링을 위한 수신기(274)를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 글로벌 입출력 라인용 디코딩 테이블을 예시적으로 보여주는 도면이다.
도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시 예에 따른 코드 맵의 실시 예들을 보여주는 도면들이다.
도 18은 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다.
도 1은 본 발명의 실시 예에 따른 데이터 전송 장치(100)를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 non-toggle case에서 2개의 라인들(Q0, Q1)에 전송되는 데이터를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 송신기(110)를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 수신기(120)에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 5는 도 4에 도시된 T-to-B 디코더(124)를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 수신기(120)의 디코딩 과정에 대한 테이블을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 송신기(110)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 8은 본 발명의 실시 예에 따른 수신기(120)의 동작 방법을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 10은 도 9에 도시된 뱅크 어레이의 일부분을 보다 상세하게 보여주는 도면이다.
도 11은 도 10에 도시된 비트라인 감지 증폭기(BLSA)를 예시적으로 보여주는 도면이다.
도 12는 도 11에 도시된 로컬 감지 증폭기 회로(LSA)를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 글로벌 입출력 라인들(GIO0, GIO1)에 전송되는 터너리 데이터를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 글로벌 입출력 라인 시그널링을 위한 송신기(272)를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 글로벌 입출력 라인 시그널링을 위한 수신기(274)를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 글로벌 입출력 라인용 디코딩 테이블을 예시적으로 보여주는 도면이다.
도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시 예에 따른 코드 맵의 실시 예들을 보여주는 도면들이다.
도 18은 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 전송 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 데이터 전송 장치(100)는 송신기(110), 및 수신기(120)를 포함할 수 있다.
송신기(TX, 110)는 바이너리 데이터(혹은, 2진 데이터)를 입력 받고, 2개의 라인들(Q0, Q1)을 통하여 바이너리 데이터에 대응하는 터너리 코드(ternary code; 혹은 3진 코드)를 전송하도록 구현될 수 있다. 여기서 터너리 코드는 '-1', '0', '1'' 중 어느 하나로 표현될 수 있다.
실시 예에 있어서, 터너리 데이터가 '-1'일 때, 터너리 데이터는 제 1 레벨을 갖고, 터너리 데이터가 '0'일 때, 터너리 데이터는 제 2 레벨을 갖고, 터너리 데이터가 '1'일 때, 터너리 데이터는 제 3 레벨을 가질 수 있다. 여기서, 제 1 레벨은 제 2 레벨보다 낮고, 제 3 레벨은 제 2 레벨보다 높고, 제 2 레벨은 기준 전압의 레벨일 수 있다.
송신기(110)는 바이너리 데이터를 수신하고, 코드 맵(code map)을 이용하여 바이너리 데이터에 대응하는 터너리 코드를 출력하는 인코더(114)를 포함할 수 있다. 실시 예에 있어서, 터너리 코드를 전송하는 2개의 라인들(Q0, Q1)이 동시에 토글링 하는 데이터를 전송하지 않도록 코드 맵은 설정될 수 있다.
수신기(RX, 120)는 2개의 라인들(Q0, Q1)을 통하여 터너리 코드를 수신하고, 터너리 코드에 대응하는 바이너리 데이터를 출력하도록 구현될 수 있다. 수신기(120)는 터너리 코드를 수신하고, 코드 맵을 이용하여 터너리 코드에 대응하는 바이너리 데이터를 출력하는 디코더(124)를 포함할 수 있다.
한편, 도 1에 도시된 송신기(110) 및 수신기(120)는 하나의 집적 회로로 구현될 수 있다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 송신기(110) 및 수신기(120)은 각각의 대응하는 집적 회로로 구현될 수 있다.
본 발명의 실시 예에 따른 데이터 전송 장치(100)는, 2-비트 바이너리 데이터를 터너리 데이터로 변환하고, non-toggle case의 코드 맵을 이용하여 변환된 터너리 데이터를 2-라인으로 전송함으로써, 토글 횟수를 줄일 수 있다.
도 2는 본 발명의 실시 예에 따른 non-toggle case에서 2개의 라인들(Q0, Q1)에 전송되는 데이터를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 제 1 라인(Q0)이 기준 전압(VREF)과 동일한 레벨을 갖고, 제 2 라인(Q1)이 기준 전압(VREF)보다 낮은 레벨을 가질 때, 2-비트 바이너리 데이터는 '00'에 대응할 수 있다. 여기서 제 1 라인(Q0)이 기준 전압(VREF)일 때 터너리 데이터는 '0'이고, 제 2 라인(Q1)이 기준 전압(VREF)보다 낮은 레벨을 가질 때, 터너리 데이터는 '-1'이다.
또한, 제 1 라인(Q0)이 기준 전압(VREF)보다 낮은 레벨을 갖고, 제 2 라인(Q1)이 기준 전압(VREF)과 동일한 레벨을 가질 때, 2-비트 바이너리 데이터는 '10'에 대응할 수 있다.
또한, 제 1 라인(Q0)이 기준 전압(VREF)과 동일한 레벨을 갖고, 제 2 라인(Q1)이 기준 전압(VREF)보다 높은 레벨을 가질 때, 2-비트 바이너리 데이터는 '11'에 대응할 수 있다. 여기서 제 2 라인(Q1)이 기준 전압(VREF)보다 높은 레벨을 가질 때, 터너리 데이터는 '1'이다.
또한, 제 1 라인(Q0)이 기준 전압(VREF)보다 높은 레벨을 갖고, 제 2 라인(Q1)이 기준 전압(VREF)과 동일한 레벨을 가질 때, 2-비트 바이너리 데이터는 '01'에 대응할 수 있다.
한편, 2-라인들(Q0, Q1)의 각각에 전송되는 데이터는 도 2에 도시된 바와 같이 RZ(Return-to-Zero) 시그널링 신호일 수 있다. 즉, 터너리 코드를 이용하여 2-비트 데이터를 전송한 뒤 리셋 구간(RST)이 존재한다. 리셋 구간(RST)의 레벨은 기준 전압(VREF)의 레벨일 수 있다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 2-라인들(Q0, Q1)의 각각에 전송되는 데이터는 NRZ(Non-Return-to-Zero) 시그널링 신호일 수 있다.
한편, 도 2에 도시된 2개의 라인들(Q0, Q1)에 non-toggle 하는 터너리 데이터에 대응하는 바이너리 데이터는 실시 예에 불과하다고 이해되어야 할 것이다.
도 3은 본 발명의 실시 예에 따른 송신기(110)를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 송신기(110)는 트랜지스터들(T1 ~ T7) 및 스위치들(SW1, SW2)을 포함할 수 있다. 도 3에서는 설명의 편의를 위하여 2-비트 바이너리 데이터는 제 1 데이터 비트(D0)과 제 2 데이터 비트(D1)를 포함한다고 가정하겠다.
제 1 트랜지스터(T1)는 전원단(VDD)에 연결된 드레인과, 제 1 데이터 비트(D0)를 수신하는 게이트를 포함할 수 있다. 제 2 트랜지스터(T2)는 제 1 트랜지스터(T1)의 소스에 연결된 드레인과, 제 1 데이터 비트(D0)의 반전된 비트(D0B)를 수신하는 게이트를 포함할 수 있다. 제 3 트랜지스터(T3)는 제 2 트랜지스터(T2)의 소스에 연결된 드레인, 접지단(GND)에 연결된 소스, 및, 활성화 신호(EN)를 수신하는 게이트를 포함할 수 있다. 제 4 트랜지스터(T4)는 제 1 트랜지스터(T1)의 소스에 연결된 드레인, 및 제 2 데이터 비트(D1)의 반전된 비트(D1B)를 수신하는 게이트를 포함할 수 있다. 제 5 트랜지스터(T5)는 제 4 트랜지스터(T4)의 소스에 연결된 드레인, 제 1 라인(Q0)에 연결된 소스, 및 활성화 신호(EN)를 수신하는 게이트를 포함할 수 있다. 제 6 트랜지스터(T6)는 제 1 트랜지스터(T1)의 소스에 연결된 드레인, 및 제 2 데이터 비트(D1)를 수신하는 게이트를 포함할 수 있다. 제 7 트랜지스터(T7)는 제 6 트랜지스터(T4)의 소스에 연결된 드레인, 제 2 라인(Q1)에 연결된 소스, 및 활성화 신호(EN)를 수신하는 게이트를 포함할 수 있다.
제 1 스위치(SW1)는 프라차지 신호(P_PRE)에 응답하여 프리차지 전압(VPRE)을 제 1 라인(Q0)에 제공할 수 있다. 제 2 스위치(SW2)는 프라차지 신호(P_PRE)에 응답하여 프리차지 전압(VPRE)를 제 2 라인(Q1)에 제공할 수 있다.
한편, 도 3에 도시된 송신기(110)의 구성은 실시 예에 불과하다고 이해되어야 할 것이다.
도 4는 본 발명의 실시 예에 따른 수신기(120)에 대한 실시 예를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 수신기(120)는 제 1 비교기(121), 제 2 비교기(122), 및 T-to-B 디코더(124)를 포함할 수 있다.
제 1 비교기(121)는 제 1 라인(Q0)의 전압과 제 2 라인(Q1)의 전압을 비교하고, 제 1 비교 전압(F_DIFF)을 출력하도록 구현될 수 있다. 여기서, 제 1 비교 전압(F_DIFF)은 디퍼련셜(differential) 전압일 수 있다. 한편, 제 1 비교기(121)는 디퍼련셜 래치(Q1-Q0)로 불릴 수 있다.
제 2 비교기(122)는 제 1 라인(Q0)의 전압 및 제 2 라인(Q1)의 전압의 공통 전압(Q0+Q1)/2)과 기준 전압(VREF)을 비교하고, 제 2 비교 전압(F_CM)을 출력하도록 구현될 수 있다. 여기서 터너리 코드를 이용하여 바이너리 데이터 전송할 때, 제 1 라인(Q1)의 전압 혹은 제 2 라인(Q1)의 전압 중에서 어느 하나는 기준 전압(VREF)일 수 있다. 또한, 제 2 비교 전압(F_CM)은 공통 모드(common mode) 전압일 수 있다. 한편, 제 2 비교기(122)는 공통 모드 검출기(common mode detector; (Q0+Q1)/2)로 불리 수 있다.
또한, 제 1 비교기(121) 및 제 2 비교기(122)는 클록 신호(CLK)에 응답하여 활성화될 수 있다.
T-to-B 디코더(124)는 제 1 비교 전압(F_DIFF)과 제 2 비교 전압(F_CM)을 수신하고, 대응하는 바이너리 데이터를 제 1 데이터 라인(D0)과 제 2 데이터 라인(D1)으로 출력하도록 구현될 수 있다.
도 5는 도 4에 도시된 T-to-B 디코더(124)를 예시적으로 보여주는 도면이다. 도 5를 참조하면, T-to-B 디코더(124)는 인버터들(INV1 ~ INV4) 및 트랜지스터들(T8 ~ T12)을 포함할 수 있다.
제 1 인버터(INV1)는 제 2 비교 전압(V_CM)을 수신하고 제 2 비교 전압(V_CM)을 반전시킬 수 있다. 제 2 인버터(INV2)는 제 1 인버터(INV1)의 출력값을 반전하여 제 1 데이터 라인(D0)에 전송할 수 있다. 제 3 인버터(INV3)는 제 1 비교 전압(F_DIFF)을 반전할 수 있다. 제 4 인버터(INV4)는 제 2 비교 전압(F_CM)을 반전할 수 있다.
제 8 트랜지스터(T8)는 제 1 비교 전압(F_DIFF)을 수신하는 드레인, 제 2 데이터 라인(D1)에 연결된 소스, 및 제 2 비교 전압(F_CM)을 수신하는 게이트를 포함할 수 있다. 제 9 트랜지스터(T9)는 제 1 비교 전압(F_DIFF)을 수신하는 소스, 제 2 데이터 라인(D1)에 연결된 드레인, 및 제 4 인버터(INV4)의 출력값을 수신하는 게이트를 포함할 수 있다. 제 10 트랜지스터(T10)는 제 3 인버터(INV3)의 출력값을 수신하는 드레인, 제 2 데이터 라인(D1)에 연결된 소스, 및 제 4 인버터(INV4)의 출력값을 수신하는 게이트를 포함할 수 있다. 제 11 트랜지스터(T11)는 제 3 인버터(INV3)의 출력값을 수신하는 소스, 제 2 데이터 라인(D1)에 연결된 드레인, 및 제 2 비교 전압(F_CM)을 수신하는 게이트를 포함할 수 있다. 제 12 트랜지스터(12)는 제 2 데이터 라인(D1)에 연결된 드레인, 접지단(GND)에 연결된 소스, 및 클록(CLK)의 반전된 클록(CLKB)를 수신하는 게이트를 포함할 수 있다.
실시 예에 있어서, 제 8, 제 10, 제 12 트랜지스터들(T8, T10, T12)의 각각은 엔모스(NMOS, n-channel metal-oxide-silicon) 전계 효과 트랜지스터(FET; Field Effect Transistor)를 포함할 수 있다.
실시 예에 있어서, 제 9 및 제 11 트랜지스터들(T9, T11)의 각각은 피모스(PMOS, p-channel metal-oxide-silicon) 전계 효과 트랜지스터(FET; Field Effect Transistor)를 포함할 수 있다.
도 6은 본 발명의 실시 예에 따른 수신기(120)의 디코딩 과정에 대한 테이블을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 제 1 데이터 라인(D0)의 비트는 제 2 비교 전압(F_CM)에 대응하는 값이고, 제 2 데이터 라인(D1)의 비트는 제 1 비교 전압(F_DIFF)과 제 2 비교 전압(F_CM)에 대한 XNOR 연산 결과값일 수 있다.
제 1 라인(Q0)의 코드값이 '1'이고, 제 2 라인(Q1)의 코드값이 '0'이면, 제 1 비교 전압(F_DIFF)의 값은 '0'이고 제 2 비교 전압(F_CM)의 값은 '1'이다. 따라서 디코딩된 바이너리 데이터는'10'이다.
제 1 라인(Q0)의 코드값이 '-1'이고, 제 2 라인(Q1)의 코드값이 '0'이면, 제 1 비교 전압(F_DIFF)의 값은 '1'이고 제 2 비교 전압(F_CM)의 값은 '0'이다. 따라서 디코딩된 바이너리 데이터는 '01'이다.
제 1 라인(Q0)의 코드값이 '0'이고, 제 2 라인(Q1)의 코드값이 '1'이면, 제 1 비교 전압(F_DIFF)의 값은 '1'이고 제 2 비교 전압(F_CM)의 값은 '1'이다. 따라서 디코딩된 바이너리 데이터는 '11'이다.
제 1 라인(Q0)의 코드값이 '0'이고, 제 2 라인(Q1)의 코드값이 '-1'이면, 제 1 비교 전압(F_DIFF)의 값은 '0'이고 제 2 비교 전압(F_CM)의 값은 '0'이다. 따라서 디코딩된 바이너리 데이터는 '00'이다.
도 7은 본 발명의 실시 예에 따른 송신기(110)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 7을 참조하면, 송신기(110)의 동작은 다음과 같이 진행될 수 있다.
송신기(110)는 바이너리 데이터를 수신할 수 있다. 송신기(110)는 수신된 바이너리 데이터를 코드 맵을 이용하여 터너리 데이터로 변환할 수 있다(S110). 이후에 변환된 터너리 데이터는 2개의 라인들(Q0, Q1)을 통하여 전송될 수 있다(S120). 여기서 코드 맵은 2개의 라인들(Q0, Q1)에 모두 토글하는 데이터가 발생하지 않도록 설정될 수 있다.
본 발명의 실시 예에 따른 데이터 전송 방식은 2-pin 이상의 serial data 전송 상황에서, 2-bit Binary data를 전송시 Ternary data (-1, 0, 1)로 변환하여 2-line으로 Return to Zero (RZ)전송하고, 2-line이 모두 toggle하는 경우, 모두toggle하지 않는 경우를 제외한 나머지 state를 이용하여 전송할 수 있다. 따라서, 2-line를 pair coding하여 RZ 전송시, binary RZ 방식 전송에 비하여 toggle 횟수가 1/2로 줄어 들 수 있다.
도 8은 본 발명의 실시 예에 따른 수신기(120)의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 8을 참조하면, 수신기(120)의 동작 방법은 다음과 같이 진행될 수 있다.
수신기(120)는 2개의 라인들(Q0, Q1)을 통하여 터너리 데이터를 수신할 수 있다(S210). 수신기(120)는 수신된 터너리 데이터를 코드 맵을 이용하여 바이너리 데이터로 변환할 수 있다(S220).
한편, 본 발명의 실시 예에 따른 데이터 전송 방식은, DRAM(Dynamic Random Access Memory)의 내부 데이터 전송에 이용될 수 있다. 예를 들어, 본 발명의 데이터 전송 방식은 DRAM에서 GIO 시그널링(signaling)에 적용 가능하다.
도 9는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 로우 디코더(220), 컬럼 디코더(230), 센스 앰프 회로(240), 어드레스 레지스터(250), 뱅크 제어 로직(252), 리프레쉬 카운터(254), 로우 어드레스 멀티플렉서(256), 컬럼 어드레스 래치(258), 제어 로직(260), 타이밍 제어 회로(264), 입출력 게이팅 회로(270), 에러 정정 회로(280), 데이터 입출력 버퍼(282)를 포함할 수 있다.
메모리 셀 어레이(210)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)을 포함할 수 있다. 한편, 메모리 셀 어레이(210)를 구성하는 뱅크 어레이들의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
로우 디코더(220)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 각각 연결된 제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228)을 포함할 수 있다. 컬럼 디코더(230)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 각각 연결된 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238)을 포함할 수 있다. 센스 앰프 회로(240)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 각각 연결된 제 1 내지 제 8 뱅크 센스 앰프들(241 ~ 248)을 포함할 수 있다.
한편, 제 1 내지 제 8 뱅크 어레이들(211 ~ 218), 제 1 내지 제8 뱅크 로우 디코더들(221 ~ 228), 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238), 제 1 내지 제 8 뱅크 센스 앰프들(241 ~ 248)은 제 1 내지 제 8 뱅크들을 각각 구성할 수 있다. 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)의 각각은 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(250)는 외부의 메모리 제어기로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 갖는 어드레스(ADDR)를 수신 및 저장할 수 있다. 어드레스 레지스터(250)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(252)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(256)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(258)에 제공할 수 있다.
뱅크 제어 로직(252)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화될 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(256)는 어드레스 레지스터(250)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(254)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(256)는 로우 어드레스(ROW_ADDR) 혹은 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(256)로부터 출력된 로우 어드레스(RA)는 제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228)에 각각 인가될 수 있다.
제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228) 중에서 뱅크 제어 로직(252)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(256)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(258)는 어드레스 레지스터(250)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(258)는, 버스트(burst) 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(258)는 일시적으로 저장된 혹은 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238)에 각각 인가할 수 있다.
제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238) 중에서 뱅크 제어 로직(252)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(270)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(270)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제 1 내지 제 8 뱅크 어레이들(211 ~ 228)로부터 출력된 데이터를 저장하기 위한 읽기 데이터 래치들, 및 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 데이터를 쓰기 위한 쓰기 드라이버들을 포함할 수 있다. 또한, 입출력 게이팅 회로(270)는 도 1 내지 도 6에 도시된 데이터 전송 장치(100) 및 그것의 데이터 전송 방식에 의해 구현될 수 있다.
제 1 내지 제 8 뱅크 어레이들(211 ~ 218) 중에서 하나의 뱅크 어레이에서 읽혀질 코드워드(CW; codeword)는 하나의 뱅크 어레이에 대응하는 센스 앰프에 의해 감지되고, 읽기 데이터 래치들에 저장될 수 있다. 읽기 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(280)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(282)를 통하여 메모리 제어기에 제공될 수 있다. 제 1 내지 제 8 뱅크 어레이들(210 ~ 218) 중에서 하나의 뱅크 어레이에 쓰여질 데이터(DQ)는 에러 정정 회로(280)에서 ECC 인코딩을 수행한 후 쓰기 드라이버들을 통하여 하나의 뱅크 어레이에 쓰여 질 수 있다.
데이터 입출력 버퍼(282)는 쓰기 동작에서는 메모리 제어기로부터 제공되는 클록 신호(CLK)에 근거로 하여 데이터(DQ)를 에러 정정 회로(280)에 제공하고, 읽기 동작에서는 에러 정정 회로(280)로부터 제공되는 데이터(DQ)를 메모리 제어기에 제공할 수 있다.
에러 정정 회로(280)는 쓰기 동작에서 데이터 입출력 버퍼(282)로부터 제공되는 데이터(DQ)의 데이터 비트들에 근거로 하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(270)에 제공하고, 입출력 게이팅 회로(270)은 코드워드(CW)를 뱅크 어레이에 쓸 수 있다.
또한, 에러 정정 회로(280)는 읽기 동작에서 하나의 뱅크 어레이에서 읽혀진 코드워드(CW)를 입출력 게이팅 회로(270)로부터 제공받을 수 있다. 에러 정정 회로(280)는 읽혀진 코드워드(CW)에 포함되는 패리티 비트들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(282)에 제공할 수 있다.
제어 로직 회로(260)는 메모리 장치(200)의 동작을 제어하도록 구현될 수 있다. 예를 들어, 제어 로직 회로(260)는 반도체 메모리 장치(200)가 쓰기 동작 혹은 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(260)는 메모리 제어기로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(261) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(262)를 포함할 수 있다.
예를 들어, 커맨드 디코더(261)는 쓰기 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩함으로써 커맨드(CMD)에 대응하는 동작 제어 신호들(ACT, PCH, WE, RD)을 생성할 수 있다. 제어 로직 회로(260)는 동작 제어 신호들(ACT, PCH, WE, RD)을 타이밍 제어 회로(264)에 제공할 수 있다. 제어 신호들(ACT, PCH, WR, RD)은 액티브 신호(ACT), 프리차지 신호(PCH), 쓰기 신호(WR) 및 읽기 신호(RD)를 포함할 수 있다. 타이밍 제어 회로(264)는 동작 제어 신호들(ACT, PCH, WR, RD)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제 1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제 2 제어 신호들(CTL2)을 생성하고, 제 1 제어 신호들(CTL1)과 제 2 제어 신호들(CTL2)을 메모리 셀 어레이(210)에 제공할 수 있다.
도 10은 도 9에 도시된 뱅크 어레이의 일부분을 보다 상세하게 보여주는 도면이다. 이다. 도 9 및 도 10을 참조하면, 뱅크 어레이의 부분은 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA), 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)을 포함할 수 있다.
서브 어레이 블록(SCB)은 행 방향(제 1 방향)으로 연장되는 복수의 워드라인들(WL1 ~ WL4) 및 열 방향(제2 방향)으로 연장되는 복수의 비트라인 쌍들(BL1 ~ BL2, BLB1 ~ BLB2)을 포함할 수 있다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1 ~ WL4)과 복수의 비트라인 쌍들(BL1 ~ BL2, BLB1 ~ BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함할 수 있다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1 ~ WL4)을 각각 구동하기 위한 서브 워드라인 드라이버(SWD)들을 포함할 수 있다. 서브 워드라인 드라이버(SWD)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 비트라인 쌍들(BL1 ~ BL2, BLB1 ~ BLB2)에 연결되는 비트라인 감지 증폭기(BLSA)들 및 로컬 감지 증폭기 회로(LSA)들을 포함할 수 있다. 비트라인 감지 증폭기(BLSA)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO, LIOB)에 제공할 수 있다. 로컬 감지 증폭기 회로(LSA)는 게이트디 인에이블 신호(GEN1)와 로컬 제어 신호(LCTL)에 응답하여 로컬 입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어할 수 있다.
로컬 감지 증폭기 회로(LSA)는 대응하는 게이티드 인에이블 신호와 로컬 제어 신호에 응답하여 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어할 수 있다.
실시 예에 있어서, 도 8에 도시된 바와 같이, 비트라인 감지 증폭기(BLSA)들은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 실시 예에 있어서, 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치될 수 있다. 컨졍션 영역(CONJ)들은 블록 제어 회로들이 배치될 수 있다. 블록 제어 회로는 인에이블 신호(EN1) 및 선택 신호(SEL1)에 응답하여 게이티드 인에이블 신호(GEN1)를 로컬 감지 증폭기 회로(LSA)에 제공할 수 있다. 로컬 감지 증폭기 회로(LSA)는 게이티드 인에이블 신호(GEN1)에 응답하여 글로벌 입출력 라인 쌍(GIO1, GIOB1)으로의 연결을 선택적으로 제공하거나 차단할 수 있다.
한편, 도 10에서는 폴디드 비트라인 구조에서 뱅크 어레이의 부분을 도시하였으나, 도 10과 관련된 설명은 오픈 비트라인 구조에도 실질적으로 동일하게 적용될 수 있다.
도 11은 도 10에 도시된 비트라인 감지 증폭기(BLSA)를 예시적으로 보여주는 도면이다. 도 11을 참조하면, 메모리 셀 어레이에 포함되는 메모리 셀들(660, 670) 각각의 비트라인(BL, BLB)에는 비트라인 감지 증폭기(650)가 연결될 수 있다. 비트라인 감지 증폭기(650)는 N 감지 증폭기(651), P 감지 증폭기(652), 프리차지 회로(653), 컬럼 선택 스위치(654a, 654b), NSA 드라이버(655) 및 PSA 드라이버(656)를 포함할 수 있다.
N 감지 증폭기(651)는 센싱 동작시 비트라인들(BL, BLB) 중에서 저전위 비트라인을 방전 시킬 수 있다. N 감지 증폭기(651)는 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있다. 엔모스 트랜지스터(NM1)의 게이트는 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL)에, 그리고 엔모스 트랜지스터(NM1)의 소스는 센스 인에이블 라인(LAB)에 연결될 수 있다. 엔모스 트랜지스터(NM2)의 게이트는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(NM2)의 드레인은 비트라인(BLB)에, 그리고 엔모스 트랜지스터(NM2)의 소스는 센스 인에이블 라인(LAB)에 연결될 수 있다.
N 감지 증폭기(651)는 센스 인에이블 라인(LAB)으로 제공되는 접지 전압(VSS)으로 저전위 비트라인을 방전 시킬 수 있다. 저전위 비트라인은 메모리 셀(660, 670)에 저장된 데이터에 따라 비트라인들(BL, BLB) 중에서 어느 하나가 될 것이다.
P 감지 증폭기(652)는 센싱 동작시 비트라인들(BL, BLB) 중에서 고전위 비트라인을 전원 전압(VDD) 레벨로 충전시킬 수 있다. P 감지 증폭기(652)는 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 피모스 트랜지스터(PM1)의 게이트는 비트라인(BLB)에 연결되고, 피모스 트랜지스터(PM1)의 소스는 비트라인(BL)에, 그리고 피모스 트랜지스터(PM1)의 드레인은 센스 인에이블 라인(LA)에 연결될 수 있다. 피모스 트랜지스터(PM2)의 게이트는 비트라인(BL)에 연결되고, 피모스 트랜지스터(PM2)의 소스는 비트라인(BLB)에, 그리고 피모스 트랜지스터(PM2)의 드레인은 센스인에이블 라인(LA)에 연결될 수 있다.
P 감지 증폭기(652)는 센스 인에이블 라인(LA)으로 제공되는 전원 전압(VDD)으로 비트라인들(BL, BLB) 중에서 고전위 비트라인을 충전시킬 수 있다. 이때, 센스 인에이블 라인(LA)으로 PSA 드라이버(656)에서 제공되는 충전 전압(VDD)이 제공될 수 있다. 따라서, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(PM2)는 턴오프 될 수 있다.
도 12는 도 11에 도시된 로컬 감지 증폭기 회로(LSA)를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 로컬 감지 증폭기 회로(700)는 로컬 감지 증폭기(710), 로컬 입출력 라인 제어기(720) 및 활성화 제어 회로(730)를 포함할 수 있다.
활성화 제어 회로(730)는 제 1 로컬 감지 인에이블 신호(PLSAEN1), 제 1 연결 제어 신호(PMUXON1) 및 제 2 연결 제어 신호(PMUXON2) 각각을 게이티드 인에이블 신호(GEN1)와 배타적 논리합 연산을 수행함으로써 제 2 로컬 감지 인에이블 신호(PLSAEN2), 제 3 연결 제어 신호(PMUXON3) 및 제 4 연결 제어 신호(PMUXON2)를 출력할 수 있다. 따라서, 게이티드 인에이블 신호(GEN1)의 논리 레벨에 따라, 제 1 로컬 감지 인에이블 신호(PLSAEN1), 제 1 연결 제어 신호(PMUXON1) 및 제 2 연결 제어 신호(PMUXON2) 각각의 논리 레벨이 유지되거나 반전되고, 제 2 로컬 감지 인에이블 신호(PLSAEN2), 제 3 연결 제어 신호(PMUXON3) 및 제 4 연결 제어 신호(PMUXON2)로 제공될 수 있다. 활성화 제어 회로(730)는 제 1 내지 제 3 배타적 논리합 게이트들(731, 732, 733)을 포함할 수 있다.
로컬 감지 증폭기(710)는 제 2 로컬 감지 인에이블 신호(PLSAEN2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)의 전압 차이를 증폭하고, 증폭된 전압 차이에 대응하는 데이터를 글로벌 입출력 라인쌍(GIO1, GIOB1)에 전송할 수 있다.
로컬 입출력 라인 제어기(720)는 제 1 내지 제 4 엔모스 트랜지스터들(721, 722, 723, 724)을 포함하고, 제 3 연결 제어 신호(PMUXON3) 및 제 4 연결 제어 신호(PMUXON2)에 응답하여 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제어할 수 있다.
실시 예에 있어서, 제 1 로컬 감지 인에이블 신호(PLSAEN1), 제 1 연결 제어 신호(PMUXON1) 및 제 2 연결 제어 신호(PMUXON2)가 각각 하이 레벨이고, 게이티드 인에이블 신호(GEN1)가 하이 레벨이면, 제 2 로컬 감지 인에이블 신호(PLSAEN2), 제 3 연결 제어 신호(PMUXON3) 및 제 4 연결 제어 신호(PMUXON2)의 각각은 로우 레벨을 가질 수 있다. 따라서, 로컬 감지 증폭기(710)는 비활성화되고, 로컬 입출력 라인 제어기(720)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 차단할 수 있다.
실시 예에 있어서, 제 1 로컬 감지 인에이블 신호(PLSAEN1), 제 1 연결 제어 신호(PMUXON1) 및 제 2 연결 제어 신호(PMUXON2)의 각각이 하이 레벨이고, 게이티드 인에이블 신호(GEN1)가 로우 레벨이면, 제 2 로컬 감지 인에이블 신호(PLSAEN2), 제 3 연결 제어 신호(PMUXON3) 및 제 4 연결 제어 신호(PMUXON2)의 각각은 하이 레벨을 가질 수 있다. 따라서, 로컬 감지 증폭기(710)는 활성화되고, 로컬 입출력 라인 제어기(720)는 로컬 입출력 라인쌍(LIO1, LIOB1)과 글로벌 입출력 라인쌍(GIO1, GIOB1) 사이의 연결을 제공할 수 있다.
한편, 본 발명의 데이터 전송 방식은 글로벌 입출력 라인을 통하여 전송되는 데이터에 적용 가능하다. 2-GIO를 터너리 코딩하여 2-비트로 표현 가능하다. 이를 멀티-레벨 싱글 글로벌 입출력 라인(multi-level single GIO)이라 하겠다
도 13은 본 발명의 실시 예에 따른 글로벌 입출력 라인들(GIO0, GIO1)에 전송되는 터너리 데이터를 예시적으로 보여주는 도면이다. 도 13을 참조하면, 바이너리 데이터 '11'은 제 1 글로벌 입출력 라인(GIO0)이 점점 증가하는 레벨을 갖고, 제 2 글로벌 입출력 라인(GIO1)은 일정 레벨을 유지하는 것으로 표현될 수 있다. 바이너리 데이터 '10'은 제 1 글로벌 입출력 라인(GIO0)은 일정 레벨을 유지하고, 제 2 글로벌 입출력 라인(GIO1)은 점점 증가하는 레벨을 갖는 것으로 표현될 수 있다. 바이너리 데이터 '01'은 제 1 글로벌 입출력 라인(GIO0)이 점점 감소하는 레벨을 갖고, 제 2 글로벌 입출력 라인(GIO1)은 일정 레벨을 유지하는 것으로 표현될 수 있다. 바이너리 데이터 '00'은 제 1 글로벌 입출력 라인(GIO0)은 일정 레벨을 유지하고, 제 2 글로벌 입출력 라인(GIO1)은 점점 감소하는 레벨을 갖는 것으로 표현될 수 있다.
도 13에 도시된 바와 같이, 제 1 글로벌 입출력 라인(GIO0)과 제 2 글로벌 입출력 라인(GIO1) 사이의 전압 차이(GIO)는 데이터를 구분하는데 이용될 수 있다.
한편, 도 13에 도시된 바와 같이, 제 1 글로벌 입출력 라인(GIO0)과 제 2 글로벌 입출력 라인(GIO1) 중에서 어느 하나는 항상 Non-toggle 한다.
도 14는 본 발명의 실시 예에 따른 글로벌 입출력 라인 시그널링을 위한 송신기(272)를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 송신기(272)는 도 3에 도시된 송신기(110)과 동일하게 구현될 수 있다. 도 14에서는 도 3에서 달리, 바이너리 데이터는 로컬 입출력 데이터(LIO0, LIO2)이고, 로컬 입출력 데이터에 대응하는 터너리 데이터가 글로벌 입출력 라인들(GIO_0, GIO_2)로 제공될 수 있다.
본 발명의 실시 예에 따른 송신기(272)는 전원단(VDD)에 연결된 드레인, 및 제 1 로컬 입출력 라인(LIO0)에 연결된 게이트를 갖는 제 1 트랜지스터(T1), 제 1 트랜지스터(T1)의 소스에 연결된 드레인, 제 1 로컬 입출력 라인(LIO0)에 대한 반전 라인(LIO0B)에 연결된 게이트를 갖는 제 2 트랜지스터(T2), 제 2 트랜지스터(T2)의 소스에 연결된 드레인, 접지단(GND)에 연결된 소스, 및 로컬 감지 증폭 활성화 신호(LSA_EN)를 수신하는 게이트를 갖는 제 3 트랜지스터(T3), 제 1 트랜지스터(T1)의 소스에 연결된 드레인, 및 제 2 로컬 입출력 라인(LIO2)에 대한 반전 라인(LIO2B)에 연결된 게이트를 갖는 제 4 트랜지스터(T4), 제 4 트랜지스터(T4)의 소스에 연결된 드레인, 제 1 글로벌 입출력 라인(GIO_0)에 연결된 소스, 및 로컬 감지 증폭 활성화 신호(LSA_EN)를 수신하는 게이트를 갖는 제 5 트랜지스터(T5), 제 1 트랜지스터(T1)의 소스에 연결된 드레인, 및 제 2 로컬 입출력 라인(LIO2)에 연결된 게이트를 갖는 제 6 트랜지스터(T6), 및 제 6 트랜지스터(T6)의 소스에 연결된 드레인, 제 2 글로벌 입출력 라인(GIO_2)에 연결된 소스, 및 로컬 감지 증폭 활성화 신호(LSA_EN)를 수신하는 게이트를 갖는 제 7 트랜지스터(T7)를 포함할 수 있다.
실시 예에 있어서, 제 1 내지 상기 제 7 트랜지스터들(T1 ~ T7)의 각각은 NMOS 트랜지스터를 포함할 수 있다.
실시 예에 있어서, 송신기(272)는 글로벌 입출력 라인 프리차지 전압(VGIOPRE)을 제 1 글로벌 입출력 라인(GIO_0)에 제공하는 제 1 스위치(SW1) 및 글로벌 입출력 라인 프리차지 전압(VGIOPRE)을 제 2 글로벌 입출력 라인(GIO_2)에 제공하는 제 2 스위치(SW2)를 더 포함할 수 있다.
도 15는 본 발명의 실시 예에 따른 글로벌 입출력 라인 시그널링을 위한 수신기(274)를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 수신기는 도 4에 도시된 수신기(120)과 동일하게 구현될 수 있다. 도 15에서는 도 4에서 달리, 수신기(274)는 글로벌 입출력 라인들(GIO_0, GIO_2)로부터 터너리 데이터를 수신하고, 입출력 감지 증폭기의 활성화 신호(IOSA_EN)에 응답하여 비교 동작을 수행하고, 그 결과에 따른 바이너리 데이터를 출력할 수 있다.
수신기(274)는 입출력 감지 증폭 활성화 신호(IOSA_EN)에 응답하여 제 1 글로벌 입출력 라인(GIO_0)의 제 1 전압과 제 2 글로벌 입출력 라인(GIO_2)의 제 2 전압을 비교하는 차동 비교기(274-1), 및 입출력 감지 증폭 활성화 신호(IOSA_EN)에 응답하여 제 1 전압과 제 2 전압의 공통 전압과 기준 전압을 비교하는 공통 모드 검출기(274-2), 및 차동 비교기(274-1)의 제 1 출력값(IOSA_DIFF)과 공통 모드 검출기(274-2)의 제 2 출력값(IOSA_LVL)을 수신하고, 제 1 및 제 2 로컬 입출력 라인들(LIO0, LIO2)에 대응하는 제 1 비트(B_LIO0, D0)와 제 2 비트(B_LIO2, D1)를 출력하는 디코더(274-4)를 포함할 수 있다.
실시 예에 있어서, 디코더(274-4)는, 제 1 출력값(IOSA_DIFF)과 제 2 출력값(IOSA_LVL)을 XNOR 연산함으로써 제 1 비트(B_LIO0)를 출력하고, 제 2 출력값(IOSA_LVL)에 대응하는 제 2 비트(B_LIO2)를 출력할 수 있다.
도 16은 본 발명의 실시 예에 따른 글로벌 입출력 라인용 디코딩 테이블을 예시적으로 보여주는 도면이다. 도 16을 참조하면, 제 1 데이터 비트(D0)는 제 1 비교 전압(F_DIFF)과 제 2 비교 전압(F_CM)에 대한 XNOR 연산 결과값일 수 있다. 제 2 데이터(D1)는 제 2 비교 전압(F_CM)에 대응하는 값일 수 있다.
제 1 라인(Q0)의 코드값이 '1'이고, 제 2 라인(Q1)의 코드값이 '0'이면, 제 1 비교 전압(F_DIFF)의 값은 '0'이고 제 2 비교 전압(F_CM)의 값은 '1'이다. 따라서 디코딩된 바이너리 데이터는'10'이다.
제 1 라인(Q0)의 코드값이 '-1'이고, 제 2 라인(Q1)의 코드값이 '0'이면, 제 1 비교 전압(F_DIFF)의 값은 '1'이고 제 2 비교 전압(F_CM)의 값은 '0'이다. 따라서 디코딩된 바이너리 데이터는 '01'이다.
제 1 라인(Q0)의 코드값이 '0'이고, 제 2 라인(Q1)의 코드값이 '1'이면, 제 1 비교 전압(F_DIFF)의 값은 '1'이고 제 2 비교 전압(F_CM)의 값은 '1'이다. 따라서 디코딩된 바이너리 데이터는 '11'이다.
제 1 라인(Q0)의 코드값이 '0'이고, 제 2 라인(Q1)의 코드값이 '-1'이면, 제 1 비교 전압(F_DIFF)의 값은 '0'이고 제 2 비교 전압(F_CM)의 값은 '0'이다. 따라서 디코딩된 바이너리 데이터는 '00'이다.
본 발명의 실시 예에 따른 Multi-level Single-GIO는 2-GIO를 ternary coding하여 2-bit 표현함으로써, 데이터 전송 라인의 개수를 줄일 수 있다. 또한, 본 발명의 실시 예에 따른 하나의 Multi-level Single-GIO는 하나의 전송 라인을 언제나 Non-toggle 함으로써 전류 소모를 줄일 수 있다.
도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 실시 예에 따른 코드 맵의 실시 예들을 보여주는 도면들이다. 도 17a, 도 17b, 도 17c, 및 도 17d을 참조하면, 바이너리 데이터에 대한 터너리 데이터의 매핑 관련하여 16개의 케이스들이 존재할 수 있다.
제 1 케이스의 경우는 도 2 내지 도 6에서 설명된 코드 맵에 대응한다. 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이다.
제 2 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이다.
제 3 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이다.
제 4 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이다.
제 5 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이다.
제 6 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이다.
제 7 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이다.
제 8 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이다.
제 9 케이스의 경우는 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이다.
제 10 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이다.
제 11 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이다.
제 12 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이다.
제 13 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이다.
제 14 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이다.
제 15 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이다.
제 16 케이스의 경우, 바이너리 데이터 '11'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '-1'이고, 바이너리 데이터 '10'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '0' 및 '1'이고, 바이너리 데이터 '01'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '-1' 및 '0'이고, 바이너리 데이터 '00'에 대응하여 2개의 라인들(Q0, Q1)의 각각에 전송되는 터너리 데이터는 '1' 및 '0'이다.
또한, 수신기의 디코더를 구성하는 논리 회로는, 제 1 데이터 비트(D0)를 출력하는 제 1 논리 회로 및 제 2 데이터 비트(D1)를 출력하는 제 2 논리 회로를 포함할 수 있다. 여기서 제 1 논리 회로는 INV(인버터) 연산기 포함하고, 제 2 논리 회로는 XOR 연산기, XNOR 연산기, 혹은 INV 연산기를 포함할 수 있다.
한편, 각 케이스의 데이터 수신 방식은, 의사 차동(Pseudo Differential) 혹은 싱글-엔디드(single-ended) 방식과 비교하여 수신기(Rx)에서 동일한 Signal-VREF를 유지할 경우 전류 소비를 절반으로 줄임으로써, Power efficiency 2배 개선 효과를 가질 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치는 모바일 장치에 적용 가능하다.
도 18은 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다. 도 18를 참조하면, 모바일 장치(3000)는 어플리케이션 프로세서(3100), 적어도 하나의 DRAM(3200), 적어도 하나의 저장 장치(3300), 적어도 하나의 센서(3300), 디스플레이 장치(3400), 오디오 장치(3500), 네트워크 프로세서(3600), 적어도 하나의 입출력 장치(3700)를 포함할 수 있다. 예를 들어, 모바일 장치(3000)는 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 혹은 웨어러블 컴퓨터로 구현될 수 있다.
어플리케이션 프로세서(3100)는 모바일 장치(3000)의 전반적인 동작을 제어하도록 구현될 수 있다. 어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시 예에 있어서, 어플리케이션 프로세서(3100)는 싱글 코어(Single Core) 혹은 멀티-코어(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(3100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 실시 예에서, 어플리케이션 프로세서(3100)는 내부 혹은 외부에 위치한 캐시 메모리(cache memory)를 더 포함할 수 있다.
어플리케이션 프로세서(3100)는 제어기(3110), NPU(Neural Processing Unit (인공 지능 프로세서); 3120), 인터페이스(3130)를 포함할 수 있다. 실시 예에 있어서, NPU(3120)는 옵션적으로 구비될 수 있다.
실시 예에 있어서, 어플리케이션 프로세서(3100)는 SoC(System-on-Chip)로 구현될 수 있다. 시스템 온 칩(SoC; System-on-Chip)에서 구동되는 운영 체제의 커널(Kernel)은 입출력 스케줄러(I/O Scheduler) 및 저장 장치(3300)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버(Device driver)는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 저장 장치(3300)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS 레벨 등을 제어할 수 있다.
DRAM(3210)는 제어기(3110)에 연결될 수 있다. DRAM(3210)은 어플리케이션 프로세서(3100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, DRAM(3210)는 OS(Operating System) 및 어플리케이션 데이터를 임시로 저장하거나, 각종 소프트웨어 코드의 실행 공간으로 이용될 수 있다.
DRAM(3210, 3220)는, 도 1 내지 도 17에 설명된 바와 같이 바이너리 데이터를 터너리 데이터로 변환하여 2-라인으로 데이터 전송하도록 구현될 수 있다. DRAM(3210)은 I/O 디바이스나 플래시 메모리보다 상대적으로 빠른 Latency와 BW를 가지고 있다. DRAM(3210)은 Mobile Power-On시 초기화되고, OS와 어플리케이션 데이터가 로딩되어 OS와 어플리케이션 데이터의 임시 저장 장소로 사용되거나, 각종 Software코드의 실행 공간으로 사용될 수 있다. Mobile System은, 여러 개의 어플리케이션들을 동시에 로딩하는 Multitasking동작을 수행하고, 어플리케이션간 전환과 실행 속도가 Mobile System의 Performance Index로 사용될 수 있다. DRAM(3220)는 NPU(3120)에 연결될 수 있다. DRAM(3220)는 인공 지능 연산 관련한 데이터를 저장할 수 있다.
저장 장치(3300)는 인터페이스(3130)에 연결될 수 있다. 실시 예에 있어서, 인터페이스(3130)는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), NVMe(non-volatile memory express), PCIe(peripheral component interconnect express), SATA(serial at attachment), SCSI(small computer system interface), SAS(serial attached SCSI), UAS(USB(universal storage bus) attached SCSI), iSCSI(internet small computer system interface), Fiber Channel 및 FCoE(fiber channel over ethernet) 중에서 어느 하나의 통신 프로토콜에 의해 동작할 수 있다. 실시 예에 있어서, 어느 하나의 저장 장치(3000)는 임베디드 형태로 모바일 장치(3000)에 포함될 수 있다. 다른 실시 예에 있어서, 어느 하나의 저장 장치(3000)는 착탈 방식으로 모바일 장치(3000)에 포함될 수 있다.
저장 장치(3300)는 사용자 데이터를 저장하도록 구현될 수 있다. 예를 들어, 저장 장치(3300)는 센서(3400)로부터 수집된 데이터를 저장하거나, 데이터 네트워크 데이터, AR(Augmented Reality)/VR(Virtual Reality) 데이터, HD(High Definition) 4K 컨텐츠를 저장할 수 있다. 저장 장치(3300)는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 저장 장치(3300)는 SSD(Solid State Driver), eMMC (embedded Multimedia Card) 등을 포함할 수 있다.
실시 예에 있어서, 저장 장치(3300)는 어플리케이션 프로세서(3100)에 별도의 칩으로 구현되거나, 어플리케이션 프로세서(3100)과 하나의 패키지로 구현될 수 있다.
실시 예에 있어서, 저장 장치(3300)는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들어, 저장 장치(3300)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
센서(3300)는 모바일 장치(3000)의 외부 환경을 센싱하도록 구현될 수 있다. 실시 예에 있어서, 센서(3300)는 이미지를 센싱하는 이미지 센서를 포함할 수 있다. 이 때, 센서(3300)는 생성된 이미지정보를 어플리케이션 프로세서(3100)로 전송할 수 있다. 다른 실시 예에 있어서, 센서(3300)는 신체 정보(biometric information)를 감지하는 바이오 센서를 포함할 수 있다. 예를 들어, 센서(3300)는 지문, 홍채 패턴, 핏줄 패턴, 심박수, 혈당 등을 감지하고, 감지된 정보에 대응하는 센싱 데이터를 생성할 수 있다. 한편, 센서(3300)는 이미지 센서, 바이오 센서에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 센서(3300)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서를 포함할 수 있다.
디스플레이 장치(3500)는 데이터를 출력하도록 구현될 수 있다. 예를 들어, 디스플레이 장치(3500)는 센서(3300)를 이용하여 센싱된 이미지 데이터를 출력하거나, 어플리케이션 프로세서(3100)를 이용하여 연산된 데이터를 출력할 수 있다.
오디오 장치(3600)는 음성 데이터를 외부로 출력하거나, 외부의 음성을 감지하도록 구현될 수 있다.
네트워크 프로세서(3700)는 외부 장치와 유선 혹은 무선 통신 방식에 의해 통신을 연결하도록 구현될 수 있다.
입출력 장치(3800)는 모바일 장치(3000)에 데이터를 입력하거나, 모바일 장치(3000)로부터 데이터를 출력하도록 구현될 수 있다. 입출력 장치(3800)는 USB나 스토리지, 디지털 카메라, SD Card, Touch Screen, DVD, Modem, Network adapter등 디지털 입력 및 출력 기능을 제공하는 기기들을 포함할 수 있다.
본 발명의 실시 예에 따른 모바일 장치(3000)는 동시에 토글되지 않도록 멀티-레벨 데이터를 전송함으로써, 저전류 및 저전력을 가능하게 할 수 있다.
한편, 도 1 내지 도 18에서 데이터 전송 장치 및 방법은, 2-라인을 통하여 터너리 코드를 전송하였다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 데이터 전송 장치 및 방법은, 3-라인을 통하여 터너리 코드를 전송할 수도 있다.
한편, 도 1 내지 도 18에서는 바이너리 데이터를 터너리 데이터로 변환하여 전송하는 방식에 대하여 설명하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 바이너리 데이터를 터너리 데이터 외에도 멀티-레벨 데이터로 변환하여 전송하는 방식으로 확장 가능하다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 데이터 전송 장치
110, 272: 송신기
114: 인코더
120, 274: 수신기
121: 제 1 비교기
122: 제 2 비교기
124: 디코더
200: 메모리 장치
110, 272: 송신기
114: 인코더
120, 274: 수신기
121: 제 1 비교기
122: 제 2 비교기
124: 디코더
200: 메모리 장치
Claims (20)
- 제 1 라인;
제 2 라인;
바이너리 데이터를 수신하고, 상기 바이너리 데이터를 터너리 데이터로 변환하고, 상기 변환된 터너리 데이터를 상기 제 1 라인과 상기 제 2 라인으로 출력하는 송신기; 및
상기 제 2 라인과 상기 제 2 라인을 통하여 상기 터너리 데이터를 수신하고, 상기 수신된 터너리 데이터를 상기 바이너리 데이터로 변환하는 수신기를 포함하고,
상기 터너리 데이터를 상기 제 1 라인 및 상기 제 2 라인으로 전송 할 때, 상기 제 1 라인 및 상기 제 2 라인 중에서 어느 하나는 토글(toggle)되지 않는 것을 특징으로 하는 데이터 전송 장치. - 제 1 항에 있어서,
상기 터너리 데이터는 Return-to-Zero 방식으로 전송되는 것을 특징으로 하는 데이터 전송 장치. - 제 1 항에 있어서,
상기 터너리 데이터는 '-1', '0', '1' 중에서 어느 하나로 표현되고,
상기 터너리 데이터가 '-1'일 때, 상기 터너리 데이터는 제 1 레벨을 갖고,
상기 터너리 데이터가 '0'일 때, 상기 터너리 데이터는 제 2 레벨을 갖고,
상기 터너리 데이터가 '1'일 때, 상기 터너리 데이터는 제 3 레벨을 갖는 것을 특징으로 하는 데이터 전송 장치. - 제 3 항에 있어서,
상기 제 1 레벨은 상기 제 2 레벨보다 낮고,
상기 제 3 레벨은 상기 제 2 레벨보다 높고,
상기 제 2 레벨은 기준 전압의 레벨인 것을 특징으로 하는 데이터 전송 장치. - 제 1 항에 있어서,
상기 송신기는,
상기 바이너리 데이터를 수신하고, 상기 수신된 바이너리 데이터를 상기 터너리 데이터로 인코딩하는 인코더를 포함하는 데이터 전송 장치. - 제 1 항에 있어서,
상기 송신기는,
전원단에 연결된 드레인, 및 상기 바이너리 데이터의 제 1 비트를 수신하는 게이트를 갖는 제 1 트랜지스터;
상기 제 1 트랜지스터의 소스에 연결된 드레인, 상기 제 1 비트에 대한 반전 비트를 수신하는 게이트를 갖는 제 2 트랜지스터;
상기 제 2 트랜지스터의 소스에 연결된 드레인, 접지단에 연결된 소스, 및 활성화 신호를 수신하는 게이트를 갖는 제 3 트랜지스터;
상기 제 1 트랜지스터의 소스에 연결된 드레인, 및 상기 바이너리 데이터의 제 2 비트에 대한 반전 비트를 수신하는 게이트를 갖는 제 4 트랜지스터;
상기 제 4 트랜지스터의 소스에 연결된 드레인, 상기 제 1 라인에 연결된 소스, 및 상기 활성화 신호를 수신하는 게이트를 갖는 제 5 트랜지스터;
상기 제 1 트랜지스터의 소스에 연결된 드레인, 및 상기 제 2 비트를 수신하는 게이트를 갖는 제 6 트랜지스터; 및
상기 제 6 트랜지스터의 소스에 연결된 드레인, 상기 제 2 라인에 연결된 소스, 및 상기 활성화 신호를 수신하는 게이트를 갖는 제 7 트랜지스터를 포함하는 데이터 전송 장치. - 제 6 항에 있어서,
상기 송신기는,
프리차지 신호에 응답하여 프리차지 전압을 상기 제 1 라인에 제공하는 제 1 스위치; 및
상기 프리차지 신호에 응답하여 상기 프리차지 전압을 상기 제 2 라인에 제공하는 제 2 스위치를 더 포함하는 데이터 전송 장치. - 제 1 항에 있어서,
상기 수신기는,
클록 신호에 응답하여 상기 제 1 라인의 전압과 상기 제 2 라인의 전압을 비교하는 제 1 비교기;
상기 클록 신호에 응답하여 상기 제 1 라인과 상기 제 2 라인의 공통 전압과 기준 전압을 비교하는 제 2 비교기; 및
상기 제 1 비교기의 제 1 비교 전압과 상기 제 2 비교기의 제 2 비교 전압을 수신하고, 상기 바이너리 데이터의 제 1 비트와 제 2 비트를 출력하는 디코더를 포함하는 데이터 전송 장치. - 제 8 항에 있어서,
상기 디코더는 상기 제 1 비교 전압과 상기 제 2 비교 전압을 연산함으로써 상기 제 1 비트를 출력하는 것을 특징으로 하는 데이터 전송 장치. - 제 8 항에 있어서,
상기 디코더는 상기 제 2 비교 전압에 대응하는 상기 제 2 비트를 출력하는 것을 특징으로 하는 데이터 전송 장치. - 제 8 항에 있어서,
상기 디코더는,
상기 제 2 비교기의 출력단에 연결되고, 상기 제 2 비교 전압을 반전하는 제 1 인버터;
상기 제 1 인버터의 출력값을 반전하여 상기 제 2 비트를 출력하는 제 2 인버터;
상기 제 1 비교기의 출력단에 연결되고, 상기 제 1 비교 전압을 반전하는 제 3 인버터;
상기 제 2 비교기의 출력단에 연결되고, 상기 제 2 비교 전압을 반전하는 제 4 인버터;
상기 제 1 비교기의 출력단에 연결된 드레인, 제 1 데이터 라인에 연결된 소스, 및 상기 제 2 비교 전압을 수신하는 게이트를 출력하는 제 8 트랜지스터;
상기 제 1 비교기의 출력단에 연결된 소스, 상기 제 1 데이터 라인에 연결된 드레인 및 상기 제 4 인버터의 출력단에 연결된 게이트를 갖는 제 9 트랜지스터;
상기 제 3 인버터의 출력단에 연결된 드레인, 상기 제 1 데이터 라인에 연결된 소스, 및 상기 제 4 인버터의 출력단에 연결된 게이트를 갖는 제 10 트랜지스터;
상기 제 3 인버터의 출력단에 연결된 소스, 상기 제 1 데이터 라인에 연결된 드레인, 및 상기 제 2 비교 전압을 수신하는 게이트를 갖는 제 11 트랜지스터; 및
상기 1 데이터 라인에 연결된 드레인, 접지단에 연결된 소스, 및 상기 클록 신호에 대한 반전 신호를 수신하는 게이트를 갖는 제 12 트랜지스터를 포함하는 데이터 전송 장치. - 제 11 항에 있어서,
상기 제 8 트랜지스터, 상기 제 10 트랜지스터, 및 상기 12 트랜지스터의 각각은 NMOS(N-channel Metal-Oxide-Silicon) 트랜지스터이고,
상기 제 9 트랜지스터 및 상기 제 11 트랜지스터의 각각은 PMOS(P-channel Metal-Oxide-Silicon) 트랜지스터인 것을 특징으로 하는 데이터 전송 장치. - 전원단에 연결된 드레인, 및 제 1 로컬 입출력 라인에 연결된 게이트를 갖는 제 1 트랜지스터;
상기 제 1 트랜지스터의 소스에 연결된 드레인, 상기 제 1 로컬 입출력 라인에 대한 반전 라인에 연결된 게이트를 갖는 제 2 트랜지스터;
상기 제 2 트랜지스터의 소스에 연결된 드레인, 접지단에 연결된 소스, 및 로컬 감지 증폭 활성화 신호를 수신하는 게이트를 갖는 제 3 트랜지스터;
상기 제 1 트랜지스터의 소스에 연결된 드레인, 및 제 2 로컬 입출력 라인에 대한 반전 라인에 연결된 게이트를 갖는 제 4 트랜지스터;
상기 제 4 트랜지스터의 소스에 연결된 드레인, 제 1 글로벌 입출력 라인에 연결된 소스, 및 상기 로컬 감지 증폭 활성화 신호를 수신하는 게이트를 갖는 제 5 트랜지스터;
상기 제 1 트랜지스터의 소스에 연결된 드레인, 및 제 2 로컬 입출력 라인에 연결된 게이트를 갖는 제 6 트랜지스터; 및
상기 제 6 트랜지스터의 소스에 연결된 드레인, 제 2 글로벌 입출력 라인에 연결된 소스, 및 상기 로컬 감지 증폭 활성화 신호를 수신하는 게이트를 갖는 제 7 트랜지스터를 포함하는 메모리 장치. - 제 13 항에 있어서,
상기 제 1 내지 상기 제 7 트랜지스터들의 각각은 NMOS 트랜지스터인 것을 특징으로 하는 메모리 장치. - 제 13 항에 있어서,
글로벌 입출력 라인 프리차지 전압을 상기 제 1 글로벌 입출력 라인에 제공하는 제 1 스위치; 및
상기 글로벌 입출력 라인 프리차지 전압을 상기 제 2 글로벌 입출력 라인에 제공하는 제 2 스위치를 더 포함하는 메모리 장치. - 제 15 항에 있어서,
입출력 감지 증폭 활성화 신호에 응답하여 상기 제 1 글로벌 입출력 라인의 제 1 전압과 상기 제 2 글로벌 입출력 라인의 제 2 전압을 비교하는 차동 비교기; 및
상기 입출력 감지 증폭 활성화 신호에 응답하여 상기 제 1 전압과 상기 제 2 전압의 공통 전압과 기준 전압을 비교하는 공통 모드 검출기를 더 포함하는 메모리 장치. - 제 16 항에 있어서,
상기 차동 비교기의 제 1 출력값과 상기 공통 모드 검출기의 제 2 출력값을 수신하고, 상기 제 1 및 제 2 로컬 입출력 라인에 대응하는 제 1 비트와 제 2 비트를 출력하는 디코더를 더 포함하는 메모리 장치. - 제 17 항에 있어서,
상기 디코더는,
상기 제 1 출력값과 상기 제 2 출력값을 XNOR 연산함으로써 상기 제 1 비트를 출력하고, 상기 제 2 출력값에 대응하는 상기 제 2 비트를 출력하는 것을 특징으로 하는 메모리 장치. - 데이터 전송 장치의 동작 방법에 있어서,
송신기에서 코드 맵을 이용하여 바이너리 데이터를 터너리 데이터로 변환하는 단계; 및
상기 송신기에서 2-라인을 통하여 상기 변환된 터너리 데이터를 전송하는 단계를 포함하고,
상기 코드 맵은 2-라인을 동시에 토글하지 않는 상태들을 이용하여 상기 바이너리 데이터에 대응하는 상기 터너리 데이터를 매핑하는 것을 특징으로 하는 방법. - 제 19 항에 있어서,
수신기에서 상기 2-라인을 통하여 상기 터너리 데이터를 수신하는 단계; 및
상기 수신기에서 상기 코드 맵을 이용하여 상기 수신된 터너리 데이터를 상기 바이너리 데이터로 변환하는 단계를 포함하는 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190140135A KR20210054244A (ko) | 2019-11-05 | 2019-11-05 | 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법 |
| US16/887,096 US10985954B1 (en) | 2019-11-05 | 2020-05-29 | Data transmission devices with efficient ternary-based data transmission capability and methods of operating same |
| EP20186238.0A EP3820096B1 (en) | 2019-11-05 | 2020-07-16 | Data transmission devices with efficient ternary-based data transmission capability and methods of operating same |
| CN202010913549.5A CN112786089A (zh) | 2019-11-05 | 2020-09-03 | 数据传输装置和方法 |
| JP2020167088A JP2021078108A (ja) | 2019-11-05 | 2020-10-01 | データ伝送装置、それを有するメモリ装置、及びその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190140135A KR20210054244A (ko) | 2019-11-05 | 2019-11-05 | 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210054244A true KR20210054244A (ko) | 2021-05-13 |
Family
ID=71661736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190140135A KR20210054244A (ko) | 2019-11-05 | 2019-11-05 | 데이터 전송 장치, 그것을 갖는 메모리 장치, 및 그것의 동작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10985954B1 (ko) |
| EP (1) | EP3820096B1 (ko) |
| JP (1) | JP2021078108A (ko) |
| KR (1) | KR20210054244A (ko) |
| CN (1) | CN112786089A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220032143A (ko) * | 2020-09-07 | 2022-03-15 | 주식회사 엘엑스세미콘 | 터치 센싱 장치 및 이를 구동하는 방법 |
| CN117542389B (zh) * | 2024-01-10 | 2024-05-03 | 长鑫存储技术(西安)有限公司 | 半导体存储器 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3302193A (en) | 1964-01-02 | 1967-01-31 | Bell Telephone Labor Inc | Pulse transmission system |
| US4506252A (en) | 1981-05-05 | 1985-03-19 | Sperry Corporation | Ternary data encoding system |
| US5533054A (en) | 1993-07-09 | 1996-07-02 | Technitrol, Inc. | Multi-level data transmitter |
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-
2019
- 2019-11-05 KR KR1020190140135A patent/KR20210054244A/ko not_active Application Discontinuation
-
2020
- 2020-05-29 US US16/887,096 patent/US10985954B1/en active Active
- 2020-07-16 EP EP20186238.0A patent/EP3820096B1/en active Active
- 2020-09-03 CN CN202010913549.5A patent/CN112786089A/zh active Pending
- 2020-10-01 JP JP2020167088A patent/JP2021078108A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2021078108A (ja) | 2021-05-20 |
| EP3820096B1 (en) | 2023-01-11 |
| US20210135910A1 (en) | 2021-05-06 |
| EP3820096A1 (en) | 2021-05-12 |
| US10985954B1 (en) | 2021-04-20 |
| CN112786089A (zh) | 2021-05-11 |
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|---|---|---|---|
| A201 | Request for examination | ||
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