CN103391092B - 用于多电平数据传输的方法 - Google Patents

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Abstract

一种用于多电平数据传输的方法，包括以下步骤：根据编码表将待传输的数据信号编码成N个多电平信号，其中数据信号具有一串流的二进制数据区段，每个二进制数据区段具有M个比特的数据长度；接着，分别通过N个数据传输通道同步传输N个多电平信号；以及借由针对通过两个数据传输通道传输的N个多电平信号的每两者的比较，将N个多电平信号解码成数据信号，以基于两个相应多电平信号之间的比较而获得数据信号的每个二进制数据区段的M个比特中对应的比特。采用本申请的方法，数据传输速率可显著地增加。

Description

用于多电平数据传输的方法
技术领域
本发明涉及一种用于数据传输的方法，且尤其涉及使用多个多电平信号传输二进制数据信号的方法与系统。
背景技术
近年来，为了满足消费者需求(例如：三维(3D)视频成像、数字电影分辨率，或结合常规电视与网际网络的智能型电视)，相关显示技术快速地发展。为了满足高分辨率与高帧率图像(high frame rate image)的要求，数据传输在日益增大的图像数据传送量中扮演举足轻重的脚色。然而，由于对于小型化显示面板产品的需求，面板上的电路系统设计受到限制，进而影响传输品质。
一般而言，对于庞大的待传送数据量，数据可先编码处理以增加数据传输的频宽。高速数据传输的常见方法是将待传输数据转换成经编码的多电平信号。因此，经编码的多电平信号的传输比原始数据的传输更有效率。举例而言，具有两个比特长度的数据可编码或转换成四进制电平信号，其中四进制电平信号意指具有四个不同电平的信号。因此，四进制电平信号的传输比两个比特的原始数据的传输更有效率。当接收端接收四进制电平信号时，上述四进制电平信号可经解码以获得具有两个比特的原始数据。
然而，当经编码的多电平信号用于数据传输时，对于多电平信号的每个信号电平的判断十分困难。举例而言，若具有两个比特长度的数据编码成四进制电平信号，其中四进制电平信号具有四个不同信号电平，则四进制电平信号的信号串流对于四个不同信号电平没有基准，而误差可能在解码器将其中一个信号电平误判为另一者的情形下出现。因此，额外的参考电压可供以作为多电平信号的参考信号，但同时增加电路系统设计的复杂性。
再者，当经编码的多电平信号用于数据传输时，数据的映射(编码及解码)一般为一对一的对应关系。举例而言，四进制电平信号的四个不同信号电平的每一者对应于具有两个比特的数据的四个组合中的一种。然而，一对一的对应关系不能供随着编码数据串流传输的其他指令信号(例如，时钟脉冲信号传输信息)利用。因此，上述指令信号需要额外的信号，进而增加电路系统设计的复杂性。
因此，在本领域中迄今仍存在为解决上述不足及缺陷的需求。
发明内容
针对现有技术中存在的问题，本发明的一个方案涉及一种用于数据传输的方法，该方法包含以下步骤：(a)借由一组三端发送装置以发送一组数据信号，而能同时发送三个电平的信号；(b)借由一组传输走线以传输该数据信号，其中该传输走线包含三条信号线；以及(c)借由一组三端接收端以接收该三条信号线所传输的该数据信号,并利用一编码表将该三条信号线彼此的信息转化成二进位的数据。
本发明的另一方案涉及一种用于数据传输的方法，该方法包含以下步骤：借由一传送端以分别发送三电平的数据信号，其中该传送端包含三个输出端；借由一组传输走线以分别传送三种不同电平的数据信号，其中该组传输走线包含三条信号线；以及一接收端利用一比较器以提取三条信号线的数据信号，并利用一解码表将所述数据信号还原成二进位的数据。
本发明的另一方案涉及一种用于数据传输的方法，该方法包含以下步骤：(a)借由一组四端发送装置以发送一组数据信号，而能同时发送四个电平的数据；(b)借由一组传输走线以传输该数据信号，其中该传输走线包含四条信号线；以及(c)借由一组四端接收装置以接收该四条信号线所传输的该数据信号,并利用一编码表将该四条信号线彼此的信息转化成二进位的数据。
本发明的又一方案涉及一种用于数据传输的方法，该方法包含以下步骤：借由一传送端以分别发送四电平的数据信号，其中该传送端包含四个输出端；借由一组传输走线以分别传送四种不同电平的数据信号，其中该组传输走线包含四条信号线；以及一接收端利用一比较器以提取四条信号线的数据信号，并利用一解码表将所述数据信号还原成二进位的数据。
本发明的一个方案涉及一种用于高速多电平数据传输的方法。在一实施例中，上述方法包含以下步骤：根据编码表，将待传输的数据信号编码成第一三进制信号、第二三进制信号以及第三三进制信号。数据信号具有一串流的二进制数据区段，其中每个二进制数据区段具有两个比特的数据长度，上述两个比特包含第一比特以及第二比特，使得每个二进制数据区段对应于第一比特以及第二比特所组成的四个二进制排列中其中一者。第一三进制信号、第二三进制信号以及第三三进制信号经设置使得第一三进制信号、第二三进制信号以及第三三进制信号中每一者具有三个信号电平，且同时第一三进制信号、第二三进制信号以及第三三进制信号中每一者所具有的信号电平不同于第一三进制信号、第二三进制信号以及该第三三进制信号中其他两者的信号电平，因此第一三进制信号、第二三进制信号以及第三三进制信号的信号电平具有六个三进制排列。在一实施例中，第一三进制信号、第二三进制信号以及第三三进制信号中每一者的三个信号电平包含正电平、零电平以及负电平，且其中第一三进制信号、第二三进制信号以及第三三进制信号的累加信号电平为零。
编码表经定义使得第一三进制信号、第二三进制信号以及第三三进制信号的六个三进制排列中四个三进制排列分别对应于数据信号的四个二进制排列作指派，且第一三进制信号、第二三进制信号以及第三三进制信号的六个三进制排列中其他两个三进制排列分别对应于第一指令码与第二指令码作指派。
在一实施例中，编码步骤包含以下步骤：将数据信号转换成一串流的二进制数据区段，每个二进制数据区段具有两个比特的数据长度，上述两个比特包含第一比特以及第二比特；以及根据编码表，将上述串流的二进制数据区段映射至第一三进制信号、第二三进制信号以及第三三进制信号。
此外，上述方法还包含以下步骤：以第一三进制信号、第二三进制信号以及第三三进制信号的形式分别地通过第一数据传输通道、第二数据传输通道以及第三数据传输通道同步传输上述串流的二进制数据区段，使得当两个连续的二进制数据区段相同时，两个连续二进制数据区段的第二二进制数据区段替换为第一指令码以及第二指令码中其中一者。
再者，上述方法还包含以下步骤：解码经传输的第一三进制信号、第二三进制信号以及第三三进制信号以获得数据信号。在一实施例中，上述解码步骤包含以下步骤：对于经传输的第一三进制信号、第二三进制信号以及第三三进制信号中每两者作比较，其中上述比较的步骤是配合与第一数据传输通道、第二数据传输通道以及第三数据传输通道耦接的三个比较器所执行。在一实施例中，上述比较步骤包含以下步骤：对于经传输的第一三进制信号以及第二三进制信号作比较以获得数据信号的每个二进制数据区段的第一比特；以及对于经传输的第二三进制信号以及第三三进制信号作比较以获得数据信号的每个二进制数据区段的第二比特。
在一实施例中，上述解码步骤还包含以下步骤：获得时钟脉冲信号，其中获得该时钟脉冲信号的步骤配合逻辑电路所执行。
在另一实施例中，上述解码步骤还包含以下步骤：获得用于闩锁数据的信号。
本发明的另一方案涉及一种用于高速多电平数据传输的方法。在一实施例中，上述方法包含以下步骤：根据编码表，将待传输的一数据信号编码成N个多电平信号。
数据信号具有一串流的二进制数据区段，其中每个二进制数据区段具有M个比特的数据长度，上述M个比特包含第一比特、第二比特...以及第M比特，其中M与N为整数，N＞2，M≧2，且N！＞2M，其中每个二进制数据区段对应于第一比特、第二比特...以及第M比特所组成的2M个二进制排列中一者。
上述N个多电平信号经设置使得上述多电平信号中每一者具有N个信号电平，且同时每个多电平信号所具有的信号电平不同于其他(N-1)个多电平信号的信号电平，因此上述N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列。
上述编码表经定义使得N个多电平信号的N！个多电平排列中的2M个多电平排列分别对应于数据信号的2M个二进制排列作指派，且其他多电平排列分别对应于多个指令码作指派。
上述方法还包含以下步骤：以上述N个多电平信号的形式分别通过第一数据传输通道、第二数据传输通道...以及第N数据传输通道同步传输上述串流的二进制数据区段，使得当两个连续的二进制数据区段相同时，上述两个连续的二进制数据区段的第二二进制数据区段替换为其中一个指令码。
上述方法还包含以下步骤：解码上述N个多电平信号以获得数据信号。上述解码步骤包含以下步骤：对于通过两个数据传输通道传输的N个多电平信号的每两者作比较，以基于上述两个相应多电平信号之间的比较获得数据信号的每个二进制数据区段的M个比特中对应的比特。
本发明的又一方案涉及一种用于高速多电平数据传输的方法。在一实施例中，上述方法包含以下步骤：根据编码表，将待传输的数据信号编码成第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号。
数据信号具有一串流的二进制数据区段，其中每个二进制数据区段具有三个比特的数据长度，上述三个比特包含第一比特、第二比特以及第三比特，使得每个二进制数据区段对应于第一比特、第二比特以及第三比特所组成的八个二进制排列中一者。第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号经设置使得第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号中每一者具有四个信号电平，且同时第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号中每一者所具有的信号电平不同于第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号中其他三者的信号电平，因此，第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号的信号电平具有二十四个四进制排列。
编码表经定义使得数据信号的八个二进制排列中每一者映射至第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号的二十四个四进制排列中与上述每一个二进制排列对应的一对的四进制排列，其中对应的一对的四进制排列中一个四进制排列(称为奇数四进制排列)的每个信号电平与对应的一对的四进制排列中另一个四进制排列(称为偶数四进制排列)中相应的信号电平相反。
在一实施例中，第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号的信号电平的二十四个四进制排列中其他八个四进制排列作为指令码使用。
在一实施例中，上述编码步骤包含以下步骤：将数据信号转换成一串流的二进制数据区段，其中每个二进制数据区段具有三个比特的数据长度，上述三个比特包含第一比特、第二比特以及第三比特；以及根据编码表，将上述串流的二进制数据区段映射至第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号。
上述方法还包含以下步骤：以第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号的形式分别通过第一数据传输通道、第二数据传输通道、第三数据传输通道以及第四数据传输通道同步传输上述串流的二进制数据区段，使得当二进制数据区段在第(2K+1)次出现时，与上述二进制数据区段对应的一对的四进制排列中奇数四进制排列进行传输，当二进制数据区段在第(2K)次出现时，与上述二进制数据区段对应的一对的四进制排列中偶数四进制排列进行传输，以进而达成直流平衡，其中K是大于或等于零的整数。
接着，经传输的第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号经过解码以获得数据信号。在一实施例中，上述解码步骤还包含以下步骤：对于经传输的第一四进制信号以及第二四进制信号作比较以获得数据信号的每个二进制数据区段的第一比特；对于经传输的第一四进制信号以及第三四进制信号作比较以获得数据信号的每个二进制数据区段的第二比特；以及对于经传输的第一四进制信号以及第四四进制信号作比较以获得数据信号的每个二进制数据区段的第三比特。
上述解码步骤还包含以下步骤：获得时钟脉冲信号，其中获得时钟脉冲信号的步骤配合逻辑电路所执行。在一实施例中，获得时钟脉冲信号的步骤包含以下步骤：对于经传输的第二四进制信号以及第三四进制信号作比较以获得第一中间比特；对于经传输的第二四进制信号及第四四进制信号作比较以获得第二中间比特；对于经传输的第三四进制信号及第四四进制信号作比较以获得第三中间比特；以及对于第一中间比特、第二中间比特以及第三中间比特执行异或(异或门)逻辑操作以获得上述时钟脉冲信号。
本发明的又一方案涉及一种用于高速多电平数据传输的方法。在一实施例中，上述方法包含以下步骤：根据编码表，将待传输的数据信号编码成N个多电平信号。
数据信号具有一串流的二进制数据区段，每个二进制数据区段具有M个比特的数据长度，上述M个比特包含第一比特、第二比特...以及第M比特，其中M与N为整数，N＞2，M≧2，且N！≧2×(2M)，其中每个二进制数据区段对应于第一比特、第二比特...以及第M比特所组成的2M个二进制排列中一者。
上述N个多电平信号经设置使得上述多电平信号中每一者具有N个信号电平，且同时每个多电平信号的信号电平不同于其他(N-1)个多电平信号的信号电平，因此，上述N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列。
编码表经定义使得数据信号的2M个二进制排列中每一者映射至上述N个多电平信号的N！个多电平排列中与上述每一个二进制排列对应的一对的多电平排列，其中对应的一对的多电平排列中一个多电平排列(称为奇数多电平排列)中的每个信号电平与对应的一对的多电平排列中其他多电平排列(称为偶数多电平排列)中相应的信号电平相反。
再者，上述方法包含以下步骤：以上述N个多电平信号的形式分别通过N个多电平数据传输通道同步传输上述串流的二进制数据区段，使得当二进制数据区段在第(2K+1)次出现时，与上述二进制数据区段对应的一对的多电平排列中奇数多电平排列进行传输，当二进制数据区段在第(2K)次出现时，与上述二进制数据区段对应的一对的多电平排列中偶数多电平排列进行传输，以进而达成直流平衡，其中K为大于或等于零的整数。
经传输的N个多电平信号经过解码以获得数据信号。上述解码步骤包含以下步骤：对于通过两个数据传输通道传输的N个多电平信号的每两者作比较，以基于上述两个相应的多电平信号之间的比较获得数据信号的每个二进制数据区段的M个比特中对应的比特。
根据各实施例，本发明所示的高速数据传输的方法与系统将二进制数据信号编码成经由多个数据传输通道传输的多个多电平信号，借此，数据传输速率可显著地增加。再者，因为所有多电平信号具有与其他多电平信号不同的信号电平，所以无需提供额外的参考电压以作为在接收器处解码多电平信号的参考信号，借此，电路系统设计的复杂性大幅度地降低。
通过以下结合图示对实施例的描述，本发明的各种方案可令人容易理解，且可在不脱离本发明概念的精神与范围的情况下对本发明的各种实施方式进行各种变化与修改。
附图说明
图1绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的编码/解码表的示意图。
图2绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的编码器示意图。
图3绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的解码器示意图。
图4绘示依照本发明另一实施例的用于多电平数据传输的2B1T方法的解码器示意图。
图5绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的信号时序示意图。
图6绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的编码/解码表的示意图。
图7绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的编码器示意图。
图8绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的解码器示意图。
图9绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的信号时序示意图。
图10绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的解码器示意图。
图11绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的解码器所应用的逻辑电路示意图。
【主要元件附图标记说明】
101、201：编码表
110、112、114、210、212、214、216：数据传输通道
150、152、154、250、251、252、253、254、255：比较器
170、172、270、271、272：D型触发器
180、182、184：逻辑电路
256：异或门
260、261、262：选择器
280：逻辑电路
501～515、601～615：二进制数据区段
DEC：十进制数字
BIN：二进制数字
Command#1、Command#2：指令信号
A、B、C、D：多电平信号
CLK、CLK”：时钟脉冲信号
POL：极性比特
bn[0]、bn[1]、bn[2]：比特
具体实施方式
以下将参照随附图更全面地描述本发明，其中叙述包含本发明的实施例。然而，本发明可以许多不同的形式体现且不应限于以下实施例。以下实施例使本说明书更加详尽及完善，借以完整传达本发明的范围予本技术领域具有普通知识的技术人员。全文中相同的元件符号指代相同的元件。
一般而言，本说明书中所使用的用语在本技术领域中、在本说明书的全文脉络中以及在上述用语所提及的特定叙述中具有通常意义。本说明书所采用特定用语在以下叙述或者本说明书中其他段落中描述，借以对本发明叙述实践者提供额外的引导。且可理解的是，相同的事物可借由不同的方式描述。因此，替代用语及同义词可用于本文所述的用语中任一者或多者，且无论上述用语在叙述中详尽描述与否或者在说明书中提及与否，应不以任何特殊含义限制上述用语。特定用语的同义词也在此提供。说明书中列举一个或多个同义词但同时不排除其他同义词的使用。在本说明书中任何叙述所使用的例子(包括本文所论述的任何用语的例子)仅为说明，且本说明书中的例子绝非限制本发明的范围及意义，也不限制任一例示性用语的范围及意义。同样地，本发明不受限于本说明书中的各种实施例。
可被理解的是，当有特定元件被称为在另一元件之“上”时，上述特定元件可能直接在上述另一元件之上或者在上述特定元件与上述另一元件之间介入有其他元件。反之，在特定元件被描述为“直接在”另一元件之“上”时，在上述特定元件与上述另一元件之间不介入有其他元件。如本文所使用的用语“和/或”，其包括列出的相关项之一或多者的任一及所有组合。
可为人所理解的是，尽管本说明书可能使用第一、第二、第三等用语来描述各个元件、组件、区域、层和/或区段，上述元件、组件、区域、层和/或区段应不受限于上述用语。上述用语仅用于将一个元件、组件、区域、层或区段与另一个元件、组件、区域、层或区段作区别。因此，在不脱离本发明的教示的情况下，本说明书所述的第一元件、组件、区域、层或区段也可被称为第二元件、组件、区域、层或区段。
本说明书所使用的用语仅为描述特定实施例而不应限制本发明。除非本说明书中文意明确表示，否则本说明书所使用的单数形式“一”及“该”也应包括复数形式。再者，当用语“包含”或“包括”或“具有”在本说明书中表示其所陈述的特征、区域、整数、步骤、操作、元件和/或组件的存在，但不排除一或多个其他特征、区域、整数、步骤、操作、元件、组件和/或上述其群组的存在或添加。
此外，如本说明书所附的图，本说明书可使用诸如“下部”或“底部”及“上部”或“顶部”的相对用语来描述一个元件与另一个元件之间的相对关系。可为人所理解的是，除了本说明书所附的图的装置轴向外，相对用语应涵盖装置的不同轴向。举例而言，若其中一个图的装置翻转，翻转前的特定元件描述为在其他元件的“下”侧，则翻转后的上述特定元件可定向于上述其他元件的“上”侧。例示性用语“下”可因此取决于图的特定轴向而包含“上”及“下”两者的方位。类似地，若其中一个图的装置翻转，翻转前的特定元件描述为在其他元件“下方”或“下部”，则翻转后的上述特定元件可定向于上述其他元件的“上方”。例示性用语“下方”或“下部”可因此涵盖上方及下方两者的方位。
除非另有定义，否则本说明书所使用的所有用语(包括技术用语与科学用语)具有与本发明所属领域中具通普通知识的技术人员所一般理解的意义相同。再者，用语(例如常用词典中所定义的用语)应与在相关领域中及本发明的文意脉络中的上述用语具有一致的意义，且不应理想化或过度字面的方式解读上述用语，除非本说明书明确地用理想化或过度字面的方式定义用语。
“大约”、“约”或“近似”应大致上意谓在给定值或范围的20％以内，或者较佳的方式解读在给定值或范围的10％以内，或者更好的方式解读在给定值或范围的5％以内。本说明书所给数值为近似值，换言之，本说明书所给数值若未明确陈述用语“大约”、“约”或“近似”，其应已暗示用语“大约”、“约”或“近似”与其数值关联。
以下结合图1至图11的随附的图描述本发明的实施例。根据本发明的目的，本发明的一方案涉及方法与系统，其运用多个多电平信号以传输数据信号，如本说明书中所实现及广泛描述。
在一实施例中，上述方法对应于用于高速多电平数据传输的2B1T方法，其中具有两个比特(2bits,2B)长度的数据信号以三个三进制信号(a f或m of ternary signals,1T)的形式分别地通过三个数据传输通道同步传输，借以显著增加数据传输的速率。下述参照图1至图5详细说明上述2B1T方法。
2B1T方法包括以下步骤：根据编码表，将待传输的数据信号编码成第一三进制信号、第二三进制信号及第三三进制信号。上述待传输的数据信号可为任何格式的模拟信号或数字信号。上述第一三进制信号、第二三进制信号与第三三进制信号经设定使得第一三进制信号、第二三进制信号与第三三进制信号的每一者具有三个信号电平，且同时上述第一三进制信号、第二三进制信号与第三三进制信号中每一者所具有的信号电平不同于第一三进制信号、第二三进制信号与第三三进制信号中其他两者的信号电平。因此，第一三进制信号、第二三进制信号与第三三进制信号的累加信号电平为零，使得在数据传输期间避免电磁干扰(electromagnetic interference；EMI)的产生。
在本发明一实施例中，数据信号需转换成一串流的二进制数据区段。每个二进制数据区段具有两个比特的数据长度，上述两个比特包含第一比特与第二比特。以图1为例，图1绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的编码/解码表的示意图。每个二进制数据区段表示为第一比特与第二比特的四个二进制排列(00)、(01)、(10)及(11)中一者(例如：编码表的栏BIN)。就二进制数据区段“01”而言，二进制数据区段“01”的第一比特为“0”且二进制数据区段“01”的第二比特为“1”。接着，如图1所示，上述串流的二进制数据区段根据编码表映射(mappedonto)至第一三进制信号、第二三进制信号与第三三进制信号。
编码(或称之为规则表，也可称之为映射表)表定义如下。以2B1T数据传输架构而言，提供三个三进制电平数据，其中三个三进制电平数据的每一者具有与三个三进制电平数据中其他两者不同的电平。在一实施例中，上述三个三进制电平数据包含正电平数据(图示为1)、零电平数据(图示为0)，以及负电平数据(图示为-1)，使得上述三个三进制电平数据所同时累加的信号电平始终为零。因为所有三个三进制电平数据具有不同的信号电平，所以如由在图1的编码表中的(A,B,C)所图示，三个三进制电平数据的排列产生六个三进制排列，上述六个三进制排列包括(-1,0,1)、(-1,1,0)、(1,-1,0)、(1,0,-1)、(0,1,-1)以及(0,-1,1)。在数据传输期间，每个排列对应于在单位时间间隔(unit interval,UI)中的三个三进制电平数据的各别状态。
如上述，三个三进制电平数据的排列(A,B,C)用于具有两个比特长度的上述串流的二进制数据区段的传输，其中上述二进制数据区段表示为四个二进制排列(00)、(01)、(10)及(11)。为了将四个二进制排列映射至六个三进制排列，六个三进制排列中的四个三进制排列指派为用于传输信号的四个数据排列，使得上述四个数据排列中每一者对应于00(也就是十进制数字0,DEC 0)与11(也就是十进制数字3,DEC 3)之间的二进制数字，且反之亦然，上述受指派的四个三进制排列定义2B1T编码表。如图1所图示，在2B1T编码表中，十进制数字(DEC)0、1、2以及3分别表示为二进制数字/排列(BIN)(00)、(01)、(10)以及(11)，上述二进制数字/排列(BIN)(00)、(01)、(10)及(11)依次分别对应于六个三进制排列中四个数据排列(-1,0,1)、(-1,1,0)、(1,-1,0)及(1,0,-1)。具体的说明，在上述受指派的四个数据排列中，数据排列(-1,0,1)对应于二进制数字00(也就是十进制数字0)，数据排列(-1,1,0)对应于二进制数字01(也就是十进制数字1)，数据排列(1,-1,0)对应于二进制数字10(也就是十进制数字2)，且数据排列(1,0,-1)对应于二进制数字11(也就是十进制数字3)。数据排列与二进数之间的对应定义如图1所示的2B1T编码表。此外，三个三进制信号A、B与C的其他两个三进制排列(0,1,-1)及(0,-1,1)指派为指令码：Command#1及Command#2，上述指令码可用于提供控制信号(例如：时钟脉冲信号)。在一实施例中，2B1T编码表对应于用于数据映射的查找表。
在2B1T编码表定义之后，上述串流的二进制数据区段根据编码表映射至第一三进制信号A、第二三进制信号B与第三三进制信号C。换言之，二进制数据区段中每一者映射或投影至一个相应的数据排列。举例而言，二进制数据区段“00”编码以获得相应的数据排列(-1,0,1)，其中数据排列(-1,0,1)具有第一三进制信号A＝-1、第二三进制信号B＝0以及第三三进制信号C＝1；二进制数据区段“01”编码以获得相应的数据排列(-1,1,0)，其中数据排列(-1,1,0)具有第一三进制信号A＝-1，第二三进制信号B＝1且第三三进制信号C＝0；二进制数据区段“10”编码以获得相应的数据排列(1,-1,0)，其中数据排列(1,-1,0)具有第一三进制信号A＝1，第二三进制信号B＝-1且第三三进制信号C＝0；以及二进制数据区段“11”编码以获得相应的数据排列(1,0,-1)，其中数据排列(1,0,-1)具有第一三进制信号A＝1、第二三进制信号B＝0且第三三进制信号C＝-1。三个三进制信号A、B与C中其他两个三进制排列(0,1,-1)(其中A＝0，B＝1且C＝-1)及(0,-1,1)(其中A＝0，B＝-1且C＝1)分别作为Command#_1与Command#_2。
图2绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的编码器示意图，更具体的说明，上述编码器用于根据编码表101将二进制数据区段编码成第一三进制信号、第二三进制信号与第三三进制信号。三个数据传输通道110、112及114连接至编码器，用以同步传输第一三进制信号A、第二三进制信号B与第三三进制信号C。在数据传输期间，相应的数据排列(A,B,C)中每一者可视为第一三进制信号A、第二三进制信号B以及第三三进制信号C在单位时间间隔(unit interval,UI)中的状态。举例而言，在相应数据排列(-1,0,1)中，第一三进制信号A为-1，第二三进制信号B为0，以及第三三进制信号C为1。在相应的数据排列(-1,1,0)中，第一三进制信号A为-1，第二三进制信号B为1，以及第三三进制信号C为0。在相应的数据排列(1,-1,0)中，第一三进制信号A为1，第二三进制信号B为-1，以及第三三进制信号C为0。在相应的数据排列(1,0,-1)中，第一三进制信号A为1，第二三进制信号B为0，以及第三三进制信号C为-1。(以图5为例，图5绘有第一三进制信号A、第二三进制信号B与第三三进制信号C及其与两个比特长度的二进制数据区段“00”、“01”、“10”及“11”之间的关系。)编码器的各种实施例揭示在美国专利申请案第13/466,607号中，且上述美国专利申请案以引用的方式全部并入本文。
根据本发明，数据信号中串流的二进制数据区段以第一三进制信号A、第二三进制信号B及第三三进制信号C的形式分别通过第一数据传输通道110、第二数据传输通道112以及第三数据传输通道114同步传输。三个数据传输通道110、112以及114可为导电丝(wires)/线(lines)、数据总线、光纤或无线数据传输构件。更具体言之，在数据传输期间，当数据信号的两个连续二进制数据区段相同时，上述两个连续二进制数据区段的第二个二进制数据区段替换为第一指令码与第二指令码中一者。举例而言，在图5所示的实施例中，数据信号具有一串流的二进制数据区段501～515。在二进制数据区段501～515中，数据信号的两个连续二进制数据区段501与502、503与504、507与508、509与510、511与512、513与514相同。因此，对于二进制数据区段(00)501而言，A＝-1，B＝0且C＝1，而同时对于重复的二进制数据区段(00)502而言，A＝0，B＝1且C＝-1，其中“A＝0，B＝1，C＝-1”对应于第一指令码Command#1。类似地，对于二进制数据区段(10)507而言，A＝1，B＝-1且C＝0，而同时对于重复的二进制数据区段(10)508而言，A＝0，B＝1且C＝-1，其中“A＝0，B＝1，C＝-1”对应于第一指令码Command#1。对于二进制数据区段(01)511而言，A＝-1，B＝1且C＝0，而同时对于重复的二进制数据区段(01)512而言，A＝0，B＝1且C＝-1，其中“A＝0，B＝1，C＝-1”对应于第一指令码Command#1。上述数据传输架构对应于连串长度＝1T(run length＝1T，三进制数据连串的长度为一个单位时间间隔，换言之，上述三进制数据在任两个连续的单位时隔中不会连续出现相同的值)并且确保在数据传输期间的每个数据传输通道中每个单位时隔有一次电压转换。因为在每单位时隔处有电压转换，所以上述数据传输架构可由逻辑电路直接提取为时钟脉冲信号CLK。因此，本发明的技术不需要时钟脉冲数据恢复(clock and data recovery,CDR)以获得时钟脉冲信号CLK，使得设计简化且成本降低。
图3及图4分别绘示依照本发明两实施例的用于多电平数据传输的2B1T方法的解码器示意图，其中解码器用于将经由数据传输通道110、112及114传输的第一三进制信号A、第二三进制信号B以及第三三进制信号C解码成数据信号，而不需要复杂装置或处理程序将经传输的第一三进制信号A、第二三进制信号B及第三三进制信号C解码或复原成数据信号。
在一实施例中，图1的解码表显示特定二进制数据区段与其相应数据排列之间的关系，其中第一三进制信号A减去第二三进制信号B对应于二进制数据区段的第一比特，且第二三进制信号B减去第三三进制信号C对应于二进制数据区段的第二比特。两个三进制信号的比较与二进制数据区段的比特之间的对应关系可由比较器实现。具体说明，若三进制信号的比较产生正值，则相应的比特为“1”，而若三进制信号的比较产生负值，则相应的比特为“0”。举例而言，在相应数据排列(-1,0,1)中，第一三进制信号A减去第二三进制信号B可得到负值，上述负值对应于二进制数据区段“00”的第一比特“0”，而第二三进制信号B减第去三三进制信号C可得到负值，上述负值对应于二进制数据区段“00”的第二比特“0”。在相应数据排列(-1,1,0)中，第一三进制信号A减去第二三进制信号B可得到负值，上述负值对应于二进制数据区段“01”的第一比特“0”，而第二三进制信号B减去第三三进制信号C可得到正值，上述正值对应于二进制数据区段“01”的第二比特“1”。在相应数据排列(1,-1,0)中，第一三进制信号A减去第二三进制信号B可得到正值，上述正值对应于二进制数据区段“10”的第一比特“1”，而第二三进制信号B减去第三三进制信号C可得到负值，上述负值对应于二进制数据区段“10”的第二比特“0”。在相应数据排列(1,0,-1)中，第一三进制信号A减去第二三进制信号B可得到正值，上述正值对应于二进制数据区段“11”的第一比特“1”，而第二三进制信号B减去第三三进制信号C可得到正值，上述正值对应于二进制数据区段“11”的第二比特“1”。
如上所述，经传输的第一三进制信号A、第二三进制信号B及第三三进制信号C其解码/复原至数据信号的处理程序可由三个比较器150、152及154实现。第一比较器150与第一数据传输通道110以及第二数据传输通道112电性耦合。第二比较器152与第二数据传输通道112以及第三数据传输通道114电性耦合。第三比较器154与第一数据传输通道110以及第三数据传输通道114电性耦合。第一比较器150比较第一三进制信号A与第二三进制信号B以获得二进制数据区段的第一比特bn[1]，且第二比较器152比较第二三进制信号B与第三三进制信号C以获得二进制数据区段的第二比特bn[0]。更具体说明，若第一三进制信号A减去第二三进制信号B获得正值，则第一比特bn[1]为“1”，反之，若第一三进制信号A减去第二三进制信号B获得负值，则第一比特bn[1]为“0”。类似地，第二比较器152接收第二三进制信号B及第三三进制信号C，并且基于第二三进制信号B与第三三进制信号C之间的比较产生二进制数据信号的第二比特bn[0]。若第二三进制信号B减去第三三进制信号C获得正值，则第二比特bn[0]为“1”，反之，若第二三进制信号B减去第三三进制信号C获得负值，则第二比特bn[0]为“0”。再者，第三比较器154接收第一三进制信号A与第三三进制信号C，并且基于第三三进制信号C与第一三进制信号A之间的比较产生一个核对比特以对数据排列与指令码作区别。以图5为例，图5绘示依照本发明一实施例的用于多电平数据传输的2B1T方法的信号时序示意图，其中图5所示的信号时序示意图绘有第一三进制信号A、第二三进制信号B与第三三进制信号C中任两者(亦即，(A-B)、(B-C)与(C-A))之间的关系。
根据本发明，连串长度设置为1T，换言之，每两个连续的数据区段具有状态转换，上述状态转换有效地对应于内嵌时钟脉冲(embeddedclock)。因此，简单逻辑电路即可用于提取时钟脉冲信号，而无需使用复杂CDR电路(clock and data recovery circuit,CDR circuit)，进而减少电路面积与降低电力消耗。再者，在多电平数据传输中不需要外部时钟脉冲，因此，在多电平数据传输中不存在偏移问题(skewing problems)。
如图3与图4所示，与第一比较器150、第二比较器152以及第三比较器154的输出电性耦合的逻辑电路180用以产生时钟脉冲信号CLK及用于闩锁数据(latch data)的信号CLK”。
举例而言，在图4所示的一个实施例中，逻辑电路180包括第一逻辑电路182。第一逻辑电路182与第一比较器150、第二比较器152以及第三比较器154的输出电性连接。如图5所示，输出信号通过异或门及延迟操作以获得每个输出信号的各别转换脉冲(表示为(A-B)”、(B-C)’或(C-A)’)，而每个输出信号又通过或门操作以获得时钟脉冲信号CLK。
再者，如图5所示，逻辑电路180也可包括第二逻辑电路184。第二逻辑电路184不仅与第一比较器150、第二比较器152及第三比较器154的输出电性连接，还与第一逻辑电路182的输出(亦即，时钟脉冲信号CLK)电性连接，以检测重复的数据区段并将上述检测结果与时钟脉冲信号CLK组合以进而获得闩锁数据信号CLK”。
应注意的是，上述2B1T数据传输方法也可用于M个比特、N个电平的数据传输，其中M、N为整数，N＞2，M≧2且N！＞2M。
在M个比特且N个电平的数据传输中，数据信号具有一串流的二进制数据区段，上述二进制数据区段的每一者具有M个比特的数据长度，上述M个比特包含第一比特、第二比特...以及第M比特，其中每个二进制数据区段对应于第一比特、第二比特...以及第M比特的2M个二进制排列中一者。然后，以二进制数据区段的串流形式存在的数据信号根据编码表编码成N个多电平信号。
上述N个多电平信号经设置使得每个多电平信号具有N个信号电平，且同时每个多电平信号所具有的信号电平不同于其他(N-1)个多电平信号的信号电平，因此，N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列。
在一实施例中，编码表经定义使得N个多电平信号的N！个多电平排列中的2M个多电平排列分别指派给相对应的数据信号的2M个二进制排列，且其他多电平排列分别指派给相对应的指令码。
然后，上述串流的二进制数据区段以N个多电平信号的形式分别地通过第一数据传输通道、第二数据传输通道...以及第N数据传输通道同步传输，使得当两个连续的二进制数据区段相同时，上述两个连续的二进制数据区段中第二二进制数据区段替换为其中一个指令码。
类似地，借由比较通过两个数据传输通道传输的N个多电平信号中每两者，经传输的N个多电平信号可根据上述比较结果解码成数据信号。
请参照图6至图11，根据本发明的一实施例图示说明用于高速多电平数据传输的3B1Q方法，其中具有三个比特(3bits,3B)数据长度的数据信号以四个四进制信号(a f或m of quaternary signals,1Q)的形式分别地通过四个数据传输通道同步传输。
如图6所示，图6绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的编码/解码表的示意图。3B1Q方法包括以下步骤：根据编码表，将待传输的三个比特(3-bit)的数据信号编码成第一四进制信号A、第二四进制信号B、第三四进制信号C以及第四四进制信号D。
根据本发明的一实施例，数据信号首先转换成一串流的二进制数据区段，每个二进制数据区段具有三个比特的数据长度。举例而言，每个二进制数据区段表示为第一比特、第二比特及第三比特的八(8)个二进制排列(000)、(001)、(010)...以及(111)中一者。例如对于二进制数据区段“010”，二进制数据区段的第一比特为“0”，二进制数据区段的第二比特为“1”，且二进制数据区段的第三比特为“0”。在一实施例中，每个二进制数据区段配有奇数极性(odd polarity)与偶数极性(evenpolarity)，上述奇数极性与偶数极性分别用于识别二进制数据区段在数据传输期间中的奇数次出现或者偶数次出现。然后，上述串流的二进制数据区段根据编码表映射至第一四进制信号A、第二四进制信号B、第三四进制信号C以及第四四进制信号D。
第一四进制信号A、第二四进制信号B、第三四进制信号C以及第四四进制信号D经设置使得第一四进制信号A、第二四进制信号B、第三四进制信号C及第四四进制信号D中每一者具有四个信号电平，且同时第一四进制信号A、第二四进制信号B、第三四进制信号C及第四四进制信号D中每一者所具有的信号电平不同于第一四进制信号A、第二四进制信号B、第三四进制信号C及第四四进制信号D中其他三者的信号电平。如图6所图示，四个四进制电平数据包含+3电平数据、+1电平数据、-1电平数据及-3电平数据，其中各四进制电平数据之间的信号电平皆为2。其他值也可指派为用于实现本发明的数据电平。因此，第一四进制信号A、第二四进制信号B、第三四进制信号C与第四三进制信号D的累加信号电平为零，借此，在数据传输期间不会有电磁干扰(EMI,electromagnetic interference)产生。
因为所有的四个四进制电平数据具有不同的信号电平，所以四个电平数据的排列产生二十四(24)个四进制排列，如图6的编码表中的(A,B,C,D)所示。四个四进制电平数据的排列(A,B,C,D)用于具有三个比特长度的二进制信号的传输。每个排列对应于数据传输期间中在单位时间间隔(UI,unit interval)的四个四进制电平数据的各别状态。
在二十四(24)个四进制排列中，十六(16)个数据排列用于编码具有奇数极性与偶数极性的三比特信号(3-bit signal)，而其他剩余的八个四进制排列作为控制码。十六个数据排列中每对数据排列对应于000(十进数0)与111(十进数7)之间的二进制数字。在十六个排列中，八个排列对应于具有奇数极性的三比特信号，而其他八个排列对应于具有偶数极性的三比特信号。
换言之，每个二进制区段/数字对应有一对的四进制排列(a respectivepair of quaternary permutations)。在对应的一对的四进制排列中，一个四进制排列(称为奇数四进制排列)的每个信号电平与在同一对四进制排列中另一个四进制排列(称为偶数四进制排列)的相应的信号电平相反(互为相反数)。举例而言，二进数“000”对应于偶数四进制排列(3,-1,1,-3)以及奇数四进制排列(-3,-1,1,3)；二进数“001”对应于偶数四进制排列(1,-3,-1,3)与奇数四进制排列(-1,3,1,-3)；…等等例子，如图6所示。四进制排列与二进制区段之间的对应关系定义图6所示的3B1Q编码表。
一旦3B1Q编码表定义后，上述串流的二进制数据区段根据编码表映射至第一四进制信号A、第二四进制信号B、第三四进制信号C以及第四四进制信号D。例如，具有偶数极性的二进制数据区段“010”根据3B1Q编码表编码成四进制排列(1,-1,3,-3)，其中四进制排列(1,-1,3,-3)具有第一四进制信号A＝1、第二四进制信号B＝-1、第三四进制信号C＝3与第四四进制信号D＝-3，而具有奇数极性的二进制数据区段“010”则根据3B1Q编码表编码成四进制排列(-1,1,-3,3)，其中四进制排列(-1,1,-3,3)具有第一四进制信号A＝-1、第二四进制信号B＝1、第三四进制信号C＝-3及第四四进制信号D＝3。
图7绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的编码器示意图，更具体的说明，上述编码器是基于编码表201而用于高速多电平数据传输的3B1Q系统。类似地，相应的数据排列(A,B,C,D)中每一者可视为第一四进制信号A、第二四进制信号B、第三四进制信号C及第四四进制信号D的对应状态。举例而言，在相应的数据排列(1,3,-1,-3)中，第一四进制信号A为1，第二四进制信号B为3，第三四进制信号C为-1，且第四四进制信号D为-3。
编码后的第一四进制信号A、第二四进制信号B、第三四进制信号C以及第四四进制信号D分别地通过四个数据传输通道210、212、214及216同步传输。类似地，四个数据传输通道210、212、214及216可为导电丝/线、数据总线、光纤或无线数据传输构件。
根据3B1Q数据传输方案，三比特数据信号(具有三个比特长度的二进制数据区段的串流)以第一四进制信号A、第二四进制信号B、第三四进制信号C以及第四四进制信号D的形式分别地通过第一数据传输通道210、第二数据传输通道212、第三数据传输通道214以及第四数据传输通道216同步传输，具体说明如下：在二进制数据区段在第(2K+1)次出现时，与上述二进制数据区段对应的奇数四进制排列进行传输，且在二进制数据区段在第(2K)次出现时，与上述二进制数据区段对应的偶数四进制排列进行传输，借以达到直流平衡(DC balance)，其中K是大于或等于零的整数。以图9为例，图9绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的信号时序示意图，数据信号具有一串流的二进制数据区段601～615。对于二进制数据区段“000”而言，当二进制数据区段“000”在第一(奇数)次出现时(亦即，二进制数据区段601)，二进制数据区段“000”根据相对应的奇数四进制排列(A,B,C,D)＝(-3,1,-1,3)传输；当二进制数据区段“000”在第二(偶数)次出现时(亦即，二进制数据区段602)，二进制数据区段“000”根据相对应的偶数四进制排列(A,B,C,D)＝(3,-1,1,-3)传输；当二进制数据区段“000”在第三(奇数)次出现时(亦即，二进制数据区段603)，二进制数据区段“000”根据相对应的奇数四进制排列(A,B,C,D)＝(-3,1,-1,3)传输；当该二进制数据区段“000”在第四(偶数)次出现时(亦即，二进制数据区段614)，二进制数据区段“000”根据相对应的偶数四进制排列(A,B,C,D)＝(3,-1,1,-3)传输。类似地，对于二进制数据区段“101”而言，当二进制数据区段“101”在第一(奇数)次出现时(亦即，二进制数据区段604)，二进制数据区段“101”根据相对应的奇数四进制排列(A,B,C,D)＝(1,-3,3,-1)传输；当二进制数据区段“101”在第二(偶数)次出现时(亦即，二进制数据区段611)，二进制数据区段“101”根据相对应的偶数四进制排列(A,B,C,D)＝(-1,3,-3,1)传输。
如图8所示，图8绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的解码器示意图，经由四个数据传输通道210、212、214及216传输的第一四进制信号A、第二四进制信号B、第三四进制信号C及第四四进制信号D解码成数据信号(例如：借由解码器进行解码)。根据本发明，经传输的第一四进制信号A、第二四进制信号B、第三四进制信号C及第四四进制信号D其解码/复原至数据信号的处理程序可借由经传输的四进制信号A、B、C以及D的比较来实现。
在一实施例中，特定的二进制数据区段与其相应的数据排列之间的关系于图6中绘示。第一四进制信号A减去第二四进制信号B后所得结果对应于二进制数据区段的第一比特，第一四进制信号A减去第三四进制信号C后所得结果对应于二进制数据区段的第二比特，第一四进制信号A减去第四四进制信号D后所得结果对应于二进制数据区段的第三比特，第二四进制信号B减去第三四进制信号C后所得结果对应于第一中间比特，第二四进制信号B减去第四四进制信号D后所得结果对应于第二中间比特，第三四进制信号C减去第四四进制信号D后所得结果对应于第三中间比特，且针对第一中间比特、第二中间比特及第三中间比特执行异或门逻辑运算以获得极性比特(polarity bit)。如图6所示，在极性为“偶数”时异或门逻辑运算结果为“0”，而在极性为“奇数”时异或逻辑运算结果为“1”。四进制信号的比较与二进制数据区段的比特之间的相对应可由比较器实现。具体说明，若四进制信号的比较结果产生正值，则相应的比特为“1”，而若四进制信号的比较结果产生负值，则相应的比特为“0”。例如，在相应的数据排列(1,3,-1,-3)中，第一四进制信号A减去第二四进制信号B可得到负值，上述负值对应于二进制数据区段“011”的第一比特“0”，第一四进制信号A减去第三四进制信号C可得到正值，上述正值对应于二进制数据区段“011”的第二比特“1”，第一四进制信号A减去第四四进制信号D可得到正值，上述正值对应于二进制数据区段“011”的第三比特“1”，第二四进制信号B减去第三四进制信号C可得到正值，上述正值对应于第一中间比特“1”，第二四进制信号B减去第四四进制信号D可得到正值，上述正值对应于第二中间比特“1”，第三四进制信号C减去第四四进制信号D可得到正值，上述正值对应于第三中间比特“1”，且针对上述第一中间比特、第二中间比特及第三中间比特执行异或门逻辑运算可得到结果为“1”，此数值“1”对应于极性“奇数”。换言之，数据排列(1,3,-1,-3)为对应于二进制数据区段“011”的奇数数据排列。
如图8所图示，解码器(或可称之为接收器)包括第一比较器250、第二比较器251、第三比较器252、第四比较器253、第五比较器254、第六比较器255、异或门256及三个选择器260～262。第一比较器250与第一数据传输通道210以及第二数据传输通道212电性耦合。第二比较器251与第一数据传输通道210以及第三数据传输通道214电性耦合。第三比较器252与第一数据传输通道210以及第四数据传输通道216电性耦合。第四比较器253与第二数据传输通道212以及第三数据传输通道214电性耦合。第五比较器254与第二数据传输通道212以及第四数据传输通道216电性耦合。第六比较器255与第三数据传输通道214以及第四数据传输通道216电性耦合。异或门256与第四比较器253、第五比较器254及第六比较器255电性耦合。三个选择器260-262接收来自于异或门256的极性比特以及与选择器相应的比较器250、251及252的相应输出信号，并根据极性比特选择性地输出与“偶数”或“奇数”的极性比特相对应的第一比特bn[2]、第二比特bn[1]及第三比特bn[0]。
解码程序可由图8中所示的比较器250、251、252、253、254以及255和异或门256实现。在本实施例中，第一比较器250比较第一四进制信号A与第二四进制信号B以获得二进制数据区段的第一比特bn[2]。第二比较器251比较第一四进制信号A与第三四进制信号C以获得二进制数据区段的第二比特bn[1]。第三比较器252比较第一四进制信号A与第四四进制信号D以获得二进制数据区段的第三比特bn[0]。第四比较器253比较第二四进制信号B与第三四进制信号C以获得第一中间比特。第五比较器254比较第二四进制信号B与第四四进制信号D以获得第二中间比特。第六比较器255比较第三四进制信号C与第四四进制信号D以获得第三中间比特。异或门256对第一中间比特、第二中间比特及第三中间比特执行异或门逻辑运算操作以获得二进制数据区段的极性比特bn[0]。
更具体说明，若第一四进制信号A减去第二四进制信号B可得到正值，则第一比特bn[2]为“1”，反之，若第一四进制信号A减去第二四进制信号B而得到负值，则第一比特bn[2]为“0”。类似地，第二比较器251接收第一四进制信号A及第三四进制信号C，并基于第一四进制信号A与第三四进制信号C之间的比较以产生二进制数据信号的第二比特bn[1]。第三比较器252接收第一四进制信号A及第四四进制信号D，并基于第一四进制信号A与第四四进制信号D之间的比较产生二进制数据信号的第三比特bn[0]。第四比较器253接收第二四进制信号B及第三四进制信号C，并基于第二四进制信号B与第三四进制信号C之间的比较以产生第一中间比特。第五比较器254接收第二四进制信号B及第四四进制信号D，并基于第二四进制信号B与第四四进制信号D之间的比较以产生第二中间比特。第六比较器255接收第三四进制信号C及第四四进制信号D，并基于第三四进制信号C与第四四进制信号D之间的比较以产生第三中间比特。再者，异或门256接收第一中间比特、第二中间比特及第三中间比特，并基于对第一中间比特、第二中间比特及第三中间比特的异或门逻辑运算操作的结果产生极性比特，且上述极性比特用作时钟脉冲信号CLK。因为时钟脉冲信号CLK可由简单逻辑电路提取，而不需要CDR电路。因此，对于多电平数据传输而言，电路面积可减少以及电力消耗可降低。
如图10及图11所示，其中图10绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的解码器示意图，图11绘示依照本发明一实施例的用于多电平数据传输的3B1Q方法的解码器所应用的逻辑电路示意图，逻辑电路280与比较器250～255的输出电性耦合，逻辑电路280用以产生时钟脉冲信号CLK。举例而言，在图11所示的实施例中，逻辑电路280包括与比较器250～255的输出分别电性连接的六个异或门及延迟门。如图11所示，输出信号通过异或门逻辑操作以及延迟操作以获得每个输出信号的各别转换脉冲，其中每个输出信号的各别转换脉冲又通过或逻辑操作以获得时钟脉冲信号CLK。
需要注意的是，上述3B1Q数据传输方法亦可用于M个比特且N个电平的数据传输，其中M、N是整数，N＞2，M≧2，且N！≧2×(2M)。
在M个比特且N个电平的数据传输中，数据信号具有一串流的二进制数据区段，其中上述二进制数据区段的每一者具有M个比特的数据长度，上述M个比特包含第一比特、第二比特...以及第M比特，其中每个二进制数据区段对应于第一比特、第二比特...以及第M比特的2M个二进制排列中一者。然后，二进制数据区段的串流形式呈现的数据信号根据编码表编码成N个多电平信号。
N个多电平信号经设置使得每个多电平信号具有N个信号电平，且同时每个多电平信号所具有的信号电平不同于其他(N-1)个多电平信号的信号电平，因此，N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列。
编码表的定义使得将数据信号的2M个二进制排列中每一者映入至(mapped into)N个多电平信号的N！个多电平排列中对应的一对的多电平排列(the respective pair of multi-level permutations)，其中在对应的一对的多电平排列中一多电平排列(称为奇数多电平排列)的每个信号电平与在对应的同一对的多电平排列中另一个多电平排列(称为偶数多电平排列)相应的信号电平相反(互为相反数)。
然后，上述串流的二进制数据区段以N个多电平信号的形式分别地通过第一数据传输通道、第二数据传输通道...以及第N数据传输通道同步传输，使得当二进制数据区段的在第(2K+1)次出现时，与上述二进制数据区段对应的一对的多电平排列中的奇数多电平排列进行传输，当二进制数据区段在第(2K)次出现时，与上述二进制数据区段对应的一对的多电平排列的偶数多电平排列进行传输，以进而达成直流平衡(DC balance)，其中K是大于或等于零的整数。
经传输的N个多电平信号可借由比较经传输的N个多电平信号中每两者(上述两个信号分别通过两个数据传输通道传输)以解码进而获得数据信号。
简言之，在上述实施例中，本发明所示的高速数据传输的方法与系统将二进制数据信号编码成经由多个数据传输通道传输的多个多电平信号，借此，数据传输速率可显著地增加。再者，因为所有多电平信号具有与其他多电平信号不同的信号电平，所以无需提供额外的参考电压以作为在接收器处解码多电平信号的参考信号，借此，电路系统设计的复杂性大幅度地降低。
上述对本发明的实施例的描述仅为说明与描述，而不应将本发明局限于所揭示的具体形式。换言之，本发明的其他实施例可根据上述教示的精神以许多修改与变化实现。
上述实施例是选作描述以阐明本发明的原则以及本发明原则的实际应用，以进而激发其他熟悉本发明所属技术领域的技术人员使用本发明和各种实施例，以及针对实际需求作出各种修改。在不脱离本发明的精神与范围的情况下，本发明所属技术领域中熟悉该项技术的技术人员可轻易得知各种实施例的变化。因此，本发明的范围非由上述描述及上述实施例所定义，本发明的范围应由随附的权利要求所定义。

Claims (25)

1.一种用于数据传输的方法，该方法包含以下步骤：
(a)借由一组三端发送装置以发送一组数据信号，而能同时发送三个电平的信号；
(b)借由一组传输走线以传输该数据信号，其中该传输走线包含三条信号线；以及
(c)借由一组三端接收端以接收该三条信号线所传输的该数据信号,并利用一编码表将该三条信号线彼此的信息转化成二进位的数据；
其中该借由该组传输走线以传输该数据信号的步骤包含：
以第一三进制信号、第二三进制信号以及第三三进制信号的形式分别地通过一第一数据传输通道、一第二数据传输通道以及一第三数据传输通道同步传输串流的二进制数据区段，使得当两个连续的二进制数据区段相同时，该两个连续二进制数据区段的一第二二进制数据区段替换为第一指令码以及第二指令码中其中一者，其中该三条信号线包含该第一数据传输通道、该第二数据传输通道以及该第三数据传输通道。
2.如权利要求1所述的方法，其中借由该组三端发送装置以发送该组数据信号，而能同时发送三个电平的信号的步骤包含：
根据该编码表，将待传输的该数据信号编码成一第一三进制信号、一第二三进制信号以及一第三三进制信号，
其中该数据信号具有一串流的二进制数据区段，其中每个二进制数据区段具有两个比特的数据长度，该两个比特包含一第一比特以及一第二比特，使得每个二进制数据区段对应于该第一比特以及该第二比特所组成的四个二进制排列中其中一者；
其中该第一三进制信号、该第二三进制信号以及该第三三进制信号经设置使得该第一三进制信号、该第二三进制信号以及该第三三进制信号中每一者具有三个信号电平，且同时该第一三进制信号、该第二三进制信号以及该第三三进制信号中每一者所具有的信号电平不同于该第一三进制信号、该第二三进制信号及该第三三进制信号中其他两者的信号电平，因此该第一三进制信号、该第二三进制信号以及该第三三进制信号的信号电平具有六个三进制排列；以及
其中该编码表经定义使得该第一三进制信号、该第二三进制信号以及该第三三进制信号的该六个三进制排列中的四个三进制排列分别对应于该数据信号的该四个二进制排列作指派，且该第一三进制信号、该第二三进制信号以及该第三三进制信号的该六个三进制排列中的其他两个三进制排列分别对应于一第一指令码与一第二指令码作指派；
其中该借由该组三端接收端以接收该三条信号线所传输的该数据信号的步骤包含：
接收并解码经传输的该第一三进制信号、该第二三进制信号以及该第三三进制信号以获得该数据信号。
3.如权利要求2所述的方法，其中该第一三进制信号、该第二三进制信号以及该第三三进制信号中每一者的该三个信号电平包含一正电平、一零电平以及一负电平，且其中该第一三进制信号、该第二三进制信号以及该第三三进制信号的累加信号电平为零。
4.如权利要求2所述的方法，其中该编码步骤包含以下步骤：
将该数据信号转换成该串流的二进制数据区段，每个二进制数据区段具有两个比特的数据长度，该两个比特包含该第一比特及该第二比特；以及
根据该编码表，将该串流的二进制数据区段映射至该第一三进制信号、该第二三进制信号以及该第三三进制信号。
5.如权利要求2所述的方法，其中该解码步骤包含以下步骤：
对于经传输的该第一三进制信号、该第二三进制信号以及该第三三进制信号中每两者作比较，其中该比较的步骤配合与该第一数据传输通道、该第二数据传输通道以及该第三数据传输通道耦接的三个比较器所执行。
6.如权利要求5所述的方法，其中该比较步骤包含以下步骤：
对于经传输的该第一三进制信号以及该第二三进制信号作比较以获得该数据信号的每个二进制数据区段的该第一比特；以及
对于经传输的该第二三进制信号以及该第三三进制信号作比较以获得该数据信号的每个二进制数据区段的该第二比特。
7.如权利要求5所述的方法，其中该解码步骤还包含以下步骤：
获得一时钟脉冲信号，其中获得该时钟脉冲信号的步骤配合一逻辑电路所执行。
8.如权利要求5所述的方法，其中该解码步骤还包含以下步骤：
获得用于闩锁数据的一信号。
9.一种用于数据传输的方法，该方法包含以下步骤：
借由一传送端以分别发送多电平的数据信号，其中该传送端包含多个输出端；
借由一组传输走线以分别传送多种不同电平的数据信号，其中该组传输走线包含多条信号线；以及
一接收端利用一比较器以提取多条信号线的数据信号，并利用一解码表将所述数据信号还原成二进位的数据；
其中借由该组传输走线以分别传送多种不同电平的数据信号的步骤包含：
以N个多电平信号的形式分别通过一第一数据传输通道、一第二数据传输通道...以及一第N数据传输通道同步传输串流的二进制数据区段，使得当两个连续的二进制数据区段相同时，该两个连续的二进制数据区段的一第二二进制数据区段替换为其中一个指令码，其中所述信号线包含该第一数据传输通道、该第二数据传输通道...以及第N数据传输通道。
10.如权利要求9所述的方法，其中借由该传送端以分别发送多电平的数据信号的步骤包含：
根据一编码表，将待传输的该数据信号编码成N个多电平信号，
其中该数据信号具有一串流的二进制数据区段，其中每个二进制数据区段具有M个比特的数据长度，该M个比特包含一第一比特、一第二比特...以及一第M比特，其中M与N为整数，N＞2，M≧2，且N！＞2M，其中每个二进制数据区段对应于该第一比特、该第二比特...以及该第M比特所组成的2M个二进制排列中的一者；
其中该N个多电平信号经设置使得所述多电平信号中每一者具有N个信号电平，且同时每个多电平信号所具有的信号电平不同于其他(N-1)个多电平信号的信号电平，因此该N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列；以及
其中该编码表经定义使得该N个多电平信号的该N！个多电平排列中的2M个多电平排列分别对应于该数据信号的该2M个二进制排列作指派，且其他多电平排列分别对应于多个指令码作指派；
其中该接收端利用该比较器以提取多条信号线的数据信号，并利用该解码表将所述数据信号还原成二进位的数据的步骤包含：
解码该N个多电平信号以获得该数据信号。
11.如权利要求10所述的方法，其中该N个多电平信号的累加信号电平为零。
12.如权利要求10所述的方法，其中该解码步骤包含以下步骤：
对于通过任意两个数据传输通道传输的该N个多电平信号的每两者作比较，以基于两个相应多电平信号之间的比较获得该数据信号的每个二进制数据区段的该M个比特中对应的比特。
13.一种用于数据传输的方法，该方法包含以下步骤：
(a)借由一组四端发送装置以发送一组数据信号，而能同时发送四个电平的数据；
(b)借由一组传输走线以传输该数据信号，其中该传输走线包含四条信号线；以及
(c)借由一组四端接收装置以接收该四条信号线所传输的该数据信号,并利用一编码表将该四条信号线彼此的信息转化成二进位的数据；
其中借由该组传输走线以传输该数据信号的步骤包含：
以第一四进制信号、第二四进制信号、第三四进制信号以及第四四进制信号的形式分别通过一第一数据传输通道、一第二数据传输通道、一第三数据传输通道以及一第四数据传输通道同步传输串流的二进制数据区段，使得当一二进制数据区段在第(2K+1)次出现时，与该二进制数据区段对应的一对的四进制排列中奇数四进制排列进行传输，当该二进制数据区段在第(2K)次出现时，与该二进制数据区段对应的一对的四进制排列中偶数四进制排列进行传输，以进而达成直流平衡，其中K是大于或等于零的整数，其中该四条信号线包含该第一数据传输通道、该第二数据传输通道、该第三数据传输通道以及该第四数据传输通道。
14.如权利要求13所述的方法，其中借由该组四端发送装置以发送该组数据信号，而能同时发送四个电平的数据的步骤包含：
根据该编码表，将待传输的该数据信号编码成一第一四进制信号、一第二四进制信号、一第三四进制信号以及一第四四进制信号，
其中该数据信号具有一串流的二进制数据区段，其中每个二进制数据区段具有三个比特的数据长度，该三个比特包含一第一比特、一第二比特以及一第三比特，使得每个二进制数据区段对应于该第一比特、该第二比特以及该第三比特所组成的八个二进制排列中的一者；
其中该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号经设置使得该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号中每一者具有四个信号电平，且同时该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号中每一者所具有的信号电平不同于该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号中其他三者的信号电平，因此，该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号的信号电平具有二十四个四进制排列；以及
其中该编码表经定义使得该数据信号的八个二进制排列中每一者映射至该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号的该二十四个四进制排列中与该每一个二进制排列对应的一对的四进制排列，其中对应的该对四进制排列中被称为奇数四进制排列的一四进制排列的每个信号电平与对应的该对四进制排列中被称为偶数四进制排列的另一四进制排列中相应的信号电平相反；
其中借由该组四端接收装置以接收该四条信号线所传输的该数据信号,并利用该编码表将该四条信号线彼此的信息转化成二进位的数据的步骤包含：
针对经传输的该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号进行接收并解码以获得该数据信号。
15.如权利要求14所述的方法，其中该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号的累加信号电平为零。
16.如权利要求14所述的方法，其中该编码步骤包含以下步骤：
将该数据信号转换成该串流的二进制数据区段，其中每个二进制数据区段具有三个比特的数据长度，该三个比特包含该第一比特、该第二比特以及该第三比特；以及
根据该编码表，将该串流的二进制数据区段映射至该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号。
17.如权利要求14所述的方法，其中该第一四进制信号、该第二四进制信号、该第三四进制信号以及该第四四进制信号的信号电平的该二十四个四进制排列中其他八个四进制排列作为指令码使用。
18.如权利要求14所述的方法，其中该解码步骤进一步包含以下步骤：
对于经传输的该第一四进制信号以及该第二四进制信号作比较以获得该数据信号的每个二进制数据区段的该第一比特；
对于经传输的该第一四进制信号以及该第三四进制信号作比较以获得该数据信号的每个二进制数据区段的该第二比特；以及
对于经传输的该第一四进制信号以及该第四四进制信号作比较以获得该数据信号的每个二进制数据区段的该第三比特。
19.如权利要求18所述的方法，其中该解码步骤还包含以下步骤：
获得一时钟脉冲信号，其中获得该时钟脉冲信号的步骤配合一逻辑电路所执行。
20.如权利要求19所述的方法，其中获得该时钟脉冲信号的该步骤包含以下步骤：
对于经传输的该第二四进制信号以及该第三四进制信号作比较以获得一第一中间比特；
对于经传输的该第二四进制信号及该第四四进制信号作比较以获得一第二中间比特；
对于经传输的该第三四进制信号及该第四四进制信号作比较以获得一第三中间比特；以及
对于该第一中间比特、该第二中间比特以及该第三中间比特执行一异或逻辑操作以获得该时钟脉冲信号。
21.一种用于数据传输的方法，该方法包含以下步骤：
借由一传送端以分别发送多电平的数据信号，其中该传送端包含多个输出端；
借由一组传输走线以分别传送多种不同电平的数据信号，其中该组传输走线包含多条信号线；以及
一接收端利用一比较器以提取多条信号线的数据信号，并利用一解码表将所述数据信号还原成二进位的数据；
其中借由该组传输走线以分别传送多种不同电平的数据信号的步骤包含：
以N个多电平信号的形式分别通过N个多电平数据传输通道同步传输串流的二进制数据区段，使得当一二进制数据区段在第(2K+1)次出现时，与该二进制数据区段对应的一对多电平排列中奇数多电平排列进行传输，当该二进制数据区段在第(2K)次出现时，与该二进制数据区段对应的该对多电平排列中偶数多电平排列进行传输，以进而达成直流平衡，其中K为大于或等于零的整数。
22.如权利要求21所述的方法，其中借由该传送端以分别发送多电平的数据信号的步骤包含：
根据一编码表，将待传输的该数据信号编码成N个多电平信号，
其中该数据信号具有一串流的二进制数据区段，每个二进制数据区段具有M个比特的数据长度，该M个比特包含一第一比特、一第二比特...以及一第M比特，其中M与N为整数，N＞2，M≧2，且N！≧2×(2M)，其中每个二进制数据区段对应于该第一比特、该第二比特...以及该第M比特所组成的2M个二进制排列中的一者；
其中该N个多电平信号经设置使得所述多电平信号中每一者具有N个信号电平，且同时每个多电平信号的信号电平不同于其他(N-1)个多电平信号的信号电平，因此，该N个多电平信号的信号电平具有P(N,N)＝N！个多电平排列；以及
其中该编码表经定义使得该数据信号的2M个二进制排列中每一者映入至该N个多电平信号的该N！个多电平排列中与该每一个二进制排列对应的一对的多电平排列，其中对应的该对多电平排列中被称为奇数多电平排列的一多电平排列中的每个信号电平与对应的该对多电平排列中被称为偶数多电平排列的其他多电平排列中相应的信号电平相反；
其中该接收端利用该比较器以提取多条信号线的数据信号，并利用该解码表将所述数据信号还原成二进位的数据的步骤包含：
解码该N个多电平信号以获得该数据信号。
23.如权利要求22所述的方法，其中该N个多电平信号的累加信号电平为零。
24.如权利要求22所述的方法，其中该N个多电平信号的信号电平的该P(N,N)个多电平排列的其他(N！-2M)个多电平排列作为指令码使用。
25.如权利要求22所述的方法，其中该解码步骤包含以下步骤：
对于通过任意两个数据传输通道传输的该N个多电平信号的每两者作比较，以基于该两个相应的多电平信号之间的比较获得该数据信号的每个二进制数据区段的该M个比特中对应的比特。
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